JP4551049B2

JP4551049B2 - 表示装置

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Publication number: JP4551049B2
Application number: JP2002076221A
Authority: JP
Inventors: 宏憲青木; 茂昭野海; 隆史橋口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-03-19
Filing date: 2002-03-19
Publication date: 2010-09-22
Anticipated expiration: 2022-03-19
Also published as: US7405783B2; US6919942B2; JP2003273365A; US20050230719A1; TWI285930B; US20030178628A1

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子としてたとえば薄膜トランジスタ（以下、ＴＦＴと称する）を備えた表示装置に関するものであり、とくに液晶表示装置に適用して好適なものである。
【０００２】
【従来の技術】
液晶を用いた表示装置は、通常、対向する２枚の絶縁性基板の間に液晶などの表示材料が狭持されると共に、この表示材料に選択的に電圧が印加されるように構成される。これらの絶縁性基板の少なくとも一方のＴＦＴなどのスイッチング素子およびこれと接続する画素電極などが形成された基板（以下、アレイ基板と称する）には、該スイッチング素子に信号を与えるための信号配線(ソース配線、ゲート配線)がマトリクス状に形成されている。
【０００３】
従来の表示装置のアレイ基板の平面図を図１１に、さらに図１１におけるＢ−Ｂ断面図を図１２に示す。図１１、図１２において、１は絶縁性基板、２はゲート配線、３はゲート絶縁膜、４はチャネルとなる半導体層、５はオーミックコンタクト層、６はソース電極、７は保護絶縁膜となるパッシベーション膜、８は絶縁膜中に設けられたコンタクトホール、９は画素電極、１０はドレイン電極、１１はドレイン電極の延在パターン、１３はソース配線である。この基板は次のように作成される。
【０００４】
まず絶縁性基板上１に第１の導電膜を堆積し、その後、写真製版工程とエッチングによるパターニングでゲート配線２を形成する。
【０００５】
その後、第１の絶縁膜であるゲート絶縁膜３、ノンドープの半導体層４、オーミックコンタクト層５となるドーピング半導体層を順次成膜し、写真製版工程による露光、現像とエッチング処理により、後に形成するＴＦＴのチャネルおよびソース配線１３下に位置する半導体パターン４、５を形成する。
【０００６】
次にＣｒ、Ａｌなどの導電層を成膜し、写真製版工程による露光、現像とエッチング処理により、ソース配線１３、ＴＦＴのソース電極６、ドレイン電極１０およびドレイン電極の延在パターン１１を形成する。
【０００７】
さらにＳｉＮなどの絶縁膜であるパッシベーション膜７を成膜後、露光、現像処理を行い、後に形成する透明導電膜とソース電極６、ドレイン電極１０パターンおよびゲート配線２パターンが導通をとるためのコンタクトホール８を形成する。このコンタクトホール８の径は接触抵抗を下げるため、広い面積である方が望ましい。
【０００８】
次に、ＩＴＯなどの透明導電膜を成膜後、写真製版工程による露光、現像およびエッチング処理により、画素電極９を形成する。以上の工程により、ゲート電極よりも半導体層４の方が上層に形成される所謂ボトムゲート型構造のアレイ基板が完成する。
【０００９】
以上の工程において、第１の絶縁膜となるゲート絶縁膜３、ノンドープの半導体層４、オーミックコンタクト層５となるドーピング半導体層、さらにはＣｒ、Ａｌなどの導電膜６、１０、１１、１３を連続して成膜した後に写真製版工程による露光、現像とエッチング処理を施すことにより、ソース配線１３およびＴＦＴのソース電極６、ドレイン電極１０パターンの形成と、それらパターンの下部にある半導体層４のパターンの形成を１回の写真製版工程で行う方法もある。この方法により形成されたアレイ基板では、ソース電極６、ドレイン電極１０などを構成する導電膜下のほぼ全域に半導体層が存在する。
【００１０】
以上の方法により形成した表示装置のアレイ基板において、ソース配線１３、ＴＦＴのソース電極６およびドレイン電極１０の下の全部あるいは一部に半導体層が存在する。特にソース電極６とドレイン電極１０の下のほぼ全域に半導体層４が存在する構成の場合、その面積はさらに大きくなる。ソース電極６とドレイン電極１０とを形成する金属パターンのエッチング量が大きい場合には、前記半導体層４のパターンがソース電極６またはドレイン電極１０パターンから突出する場合もある。
【００１１】
【発明が解決しようとする課題】
上記の従来技術においては、残存した半導体層にバックライトからの光が照射されると、半導体層中に電荷が誘起される。このような状態では、画素電極に蓄積された電荷が、ドレイン電極下に発生したキャリアを介してＴＦＴ部の半導体層（チャネル）に流入する。さらにソース配線とゲート配線との交差部近傍の半導体層にバックライトからの光が照射されると、ＴＦＴ部の半導体層（チャネル）に存在する電荷（キャリア）は、ソース配線下の半導体層に発生したキャリアを介してソース配線に流入する。以上のメカニズムにより、画素電極の電荷がソース配線に流出することで、輝度ムラやコントラスト低下など表示特性低下が発生している。
【００１２】
この対策として、ドレイン電極あるいはソース配線下の半導体層を、ゲート配線またはゲート電極から延在したパターンによって遮光する方法がある。しかしながらこの方法は、ゲート電極またはゲート配線とドレイン電極あるいはゲート配線とソース配線との重なり面積を増加させる。この結果、ゲート配線、ソース配線の容量が増加し、配線遅延の影響が顕著になるだけでなく、ゲート電極の電位変動に伴う画素（ドレイン）電位の変動も大きくなる。この影響により、表示ムラや画面のちらつき（フリッカ）が顕著になり、表示品位が低下するという問題があった。ドレイン電極下のほぼ全域に半導体層が形成される表示装置のアレイ基板の場合、その半導体層を遮光するためのゲート配線、ゲート電極面積はさらに大きくなるため、表示品位の低下はさらに顕著となる。
【００１３】
本発明とは異なる目的で、特開昭６０−２０７１１６号公報が開示されている。該公報における従来技術の平面図を図１３（ａ）に、その断面図を図１３（ｂ）に示す。図１３において図１１、図１２と同じ構成部分には同一符号を付しており、２１は光しゃへい電極、２２は薄膜トランジスタ、２３は蓄積電気容量を示している。該従来技術は、図１３（ａ）、図１３（ｂ）に示されるように蓄積電気容量２３を複数個に分割し、分割されたそれぞれの蓄積電気容量が、マスク合わせのずれを互いに補い合う構造とし、合計での蓄積電気容量が一定で、また画素電極が光しゃへい電極に覆われる面積も一定で、開口率も一定となり、電気特性にむらが生じないというものである。該従来技術は図１３（ｂ）に示されるように、ソース電極、ドレイン電極よりも上層にゲート電極を配置する所謂トップゲート型構造におけるものであり、この構造においては半導体層がソース電極およびドレイン電極よりも上層に配置されるため、バックライトからの光によるリーク電流増加に起因する問題は生じ難く、さらに、蓄積容量配線を兼ねた光しゃへい電極２１によりソース配線などの下を遮光しているため、ソース配線および蓄積容量配線の容量が増加することで配線の遅延が生じ、これによる表示品位の低下を招くという問題があった。また、該ソース配線と蓄積容量配線とが製造工程中の異物の発生などにより短絡してしまった場合、線欠陥などの表示不良を生じ、製造歩留まりを低下させていた。
【００１４】
また、その他の対策として、特開平９−９０４０９号公報が開示されている。
該公報における従来技術の断面図を図１４に示す。図１４において図１１〜図１３と同じ構成部分には同一符号を付しており、２４は遮光膜、２５は偏光板、２６はバックライト、２７は絶縁膜、２８は第１電極層、２９は第２電極層を示している。該従来技術は、図１４に示されるように、絶縁性基板１上に金属膜からなる遮光膜２４を形成し、その上に薄膜トランジスタ２２を形成する。該従来技術では、遮光膜２４によりバックライト２６からの光が遮光され、リーク電流の増加を抑制することができる。しかしながら該従来技術では、ドレイン電極の下の半導体層からのリーク電流は抑制できるものの、ソース配線の下の半導体層に発生したキャリアを介してソース配線に流入する電荷については、何ら触れられておらず、該ソース配線に流入する電荷により表示品位が低下してしまうという問題があった。さらに、該従来技術については遮光膜２４は薄膜トランジスタ２２のゲート電極を兼ねているため、該ゲート電極（遮光膜２４）とその他の信号線などとが製造工程中の異物の発生などにより短絡してしまった場合、線欠陥などの表示不良を生じ、製造歩留まりを低下させていた。
【００１５】
一方、ソース配線下に形成された半導体層が、前述のようにエッチング量の差などによりソース配線パターンから突出している場合、バックライト光が照射される部分の半導体層が導体化する。このためソース配線と画素電極パターンの実効的な間隔が狭くなり、配線間の寄生容量が増加する。さらにソース配線と対向電極間とのオーバラップ幅が実効的に増加し、ソース配線の配線負荷容量が増加する。また、ドレイン電極の延在パターンが、ソース配線あるいはゲート配線の近傍に配置される場合も、このパターン下にある半導体層にバックライト光が照射されると、ドレイン電極とソース電極あるいはドレイン電極とゲート電極間の容量がそれぞれ増加する。
【００１６】
このような状態において、バックライトとして、周期的に点灯、消灯状態を繰り返す、所謂間欠点灯方式を採用する場合、バックライトの点灯時と消灯時でこれらのリーク特性や寄生容量が変化する。そのため画素電位および対向電極の電位がバックライトの点灯、消灯時で各々変動し、この変動が液晶の透過率に影響し、表示ムラやフリッカの原因となっていた。
【００１７】
本発明は、上記問題点に鑑みてなされたものであって、ボトムゲート型構造などの表示装置のソース配線下などに形成された半導体層における、バックライトからの光によるリーク電流の発生を抑制し、表示装置の表示品位を向上させることを目的としている。
【００１８】
【課題を解決するための手段】
本発明の第１の表示装置は、絶縁性基板上の画素を構成する画素電極を駆動するゲート配線と、前記ゲート配線と絶縁膜を介して交差するソース配線と、前記ソース配線と接続されたソース電極と、前記ゲート配線と接続されるゲート電極上において前記ソース電極と対向して設けられ、かつ前記画素電極に接続されるドレイン電極と、少なくとも前記ソース電極およびドレイン電極の下に形成された半導体層と、を備え、前記ドレイン電極は、前記ゲート電極および前記ゲート配線の上以外に形成され、かつ前記画素電極と接続される延在パターンを有しており、前記半導体層の一部のみを遮光する遮光パターンが、前記半導体層よりもさらに下層、かつ、前記ゲート電極または前記ゲート配線の近傍において、フローティング状態で形成され、前記半導体層において、前記ドレイン電極の延在パターン下の一部分のみが、前記遮光パターンにより遮光されており、前記ソース電極下の部分は前記遮光パターンにより遮光されていないものである。
【００１９】
本発明の第２の表示装置は、上記第１の表示装置において、前記遮光パターンが、前記ゲート配線と同一層の導電膜にて形成されていることを特徴とするものである。
【００２０】
本発明の第３の表示装置は、上記第１または２の表示装置において、前記ドレイン電極の延在パターンにおける前記ドレイン電極と前記画素電極との接続部とを接続する接続パターンは、前記ゲート電極、絶縁膜、ソース電極、ドレイン電極および半導体層から構成される薄膜トランジスタのチャネル幅よりも狭く形成されていることを特徴とするものである。
【００２１】
本発明の第４の表示装置は、上記第１から３のいずれかの表示装置において、前記絶縁性基板の画素が形成された面と反対側の面にバックライトをさらに備え、当該バックライトの調光周期と、表示装置の垂直信号周期と、を同期して駆動することを特徴とするものである。
【００３３】
【発明の実施の形態】
実施の形態１．
本発明の第１の実施の形態を図１、図２により説明する。図１は本発明の第１の実施の形態における表示装置のアレイ基板の平面図であり、図２は図１におけるＡ−Ａ断面図である。図１、図２において１は絶縁性基板、２はゲート配線、３はゲート絶縁膜、４はノンドープの半導体層、５はオーミックコンタクト層、６はソース電極、７は保護絶縁膜であるパッシベーション膜、８はコンタクトホール、９は画素電極、１０はドレイン電極、１１はドレイン電極の延在パターン、１２はゲート配線２と同一工程で形成される遮光パターン、１３はソース配線、Ｗはトランジスタのチャネル幅を示している。
【００３４】
以下に、本発明の実施の形態１である表示装置の製造方法を図１、図２を用いて説明する。まず絶縁性基板１の上に、第１の導電膜を成膜する。第１の導電膜としては例えばＡｌ、Ｃｕ、Ｔａ、Ｍｏや、これらに他の物質を添加した合金等からなる薄膜が用いられる。次に写真製版工程により第１の導電膜をパターニングすることでゲート配線２を形成する。同時に、後に形成されるソース配線１３、ドレイン電極の延在パターン１１下の半導体層４の遮光を目的とした遮光パターン１２を形成する。ソース配線１３下の半導体層４のさらに下層に形成される遮光パターン１２は、図１に示されるようにソース配線１３とゲート配線２との交差部以外の領域に形成され、ドレイン電極の延在パターン１１下の半導体層４のさらに下層に形成される遮光パターン１２は、ゲート電極およびゲート配線２上以外のほぼ全域に形成されている。また、ゲート配線２と遮光パターン１２の隙間にはバックライト光が入射するため、リーク電流を低減する目的からはできる限り狭いほうが望ましい。写真製版の分解能さらには加工精度の制約から最小寸法（一般的に３μｍ程度）の隙間が発生するが、遮光パターン１２を設けない場合に比べ、リーク電流は低減し、表示品位を改善することが可能である。
【００３５】
次にプラズマＣＶＤ等の成膜装置を用いて、第１の絶縁膜であるゲート絶縁膜３、半導体層４、オーミックコンタクト層５を連続形成する。ゲート絶縁膜３として用いられる第１の絶縁膜としては、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いられる。半導体層４はアモルファスシリコン(i-a-Si)、ポリシリコン(i-p-Si)が用いられる。さらにオーミックコンタクト層５にはa-Si膜やp-Si膜にリン（Ｐ）等を微量にドーピングしたn-a-Si、n-p-Siが用いられる。そして写真製版工程により半導体層４およびオーミックコンタクト層５をパターニング後、ドライエッチング等の手法を用いてエッチングし、チャネルおよび半導体層パターン４、５を形成する。
【００３６】
次に、第２の導電膜を成膜する。第２の導電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物質を微量に添加した合金等からなる薄膜、異種の金属膜を積層したもの、あるいは膜厚方向に組成の異なるものを用いることができる。写真製版工程で前記第２の導電膜をパターニングし、ソース配線１３、ソース電極６、ドレイン電極１０を形成する。この際同時に、ドレイン電極１０において、後に形成される画素電極９と接続され、かつゲート電極およびゲート配線２上以外に形成される延在パターン１１を形成する。
【００３７】
次にプラズマＣＶＤ等の成膜装置を用いて第２の絶縁膜となるパッシベーション膜７を成膜する。その後、写真製版工程とドライエッチング等によりゲート絶縁膜３またはパッシベーション膜７中にコンタクトホール８を形成する。
【００３８】
さらにスパッタリング等の方法で第３の導電膜を成膜する。第３の導電膜はＩＴＯ等の透明導電膜を用いる。この第３の導電膜を写真製版工程およびエッチング処理により、画素電極９を形成する。
【００３９】
以上のように本実施形態によれば、ボトムゲート型構造などの表示装置において、ソース配線１３あるいはドレイン電極の延在パターン１１下に存在する半導体層４に、前記絶縁性基板の画素が形成された面とは反対側の面からバックライトの光が照射されることで増加したリーク電流を減少させ、輝度ムラやコントラスト低下などを抑制可能となり、表示品位を向上させることができる。また、バックライトの点灯、非点灯で発生する画素電極９（ドレイン電極１０）とゲート電極、画素電極９（ドレイン電極１０）とソース配線１３間の寄生容量の変動がなくなる。以上の効果により、表示装置の表示品位が改善する。また、本実施の形態においては、ソース配線１３下の遮光パターン１２とドレイン電極の延在パターン１１下の遮光パターン１２との両方が形成される例について示しているが、それぞれ独立して形成されてもよい。例えば、表示不良がドレイン電極の延在パターン１１下の半導体層４からのリーク電流に大きく起因している場合は、ドレイン電極の延在パターン１１下のみに遮光パターン１２を形成し、表示不良がソース配線１３下の半導体層４からのリーク電流に大きく起因している場合は、ソース配線１３下のみに遮光パターン１２を設けるようにしてもよい。
【００４０】
なお、上記ではゲート配線２と同一層の導電膜にて遮光パターン１２を形成したが、ゲート配線２と別工程で遮光パターン１２を形成してもよい。ゲート配線２の形成前あるいは形成後に遮光膜を形成し、パターニングによりソース配線１３あるいはドレイン電極１０から延在するパターン１１の下にある半導体層４の遮光パターン１２を形成する。さらに、工程数は増加するが、この遮光パターン１２をゲート配線２パターンと絶縁膜を介して設けることも可能である。このような構成とすることによって、遮光パターン１２とゲート配線２およびゲート電極を同時形成した場合に、写真製版工程での分解能で決まった両パターン間の最小隙間を一層狭くできる。これにより半導体層４に照射されるバックライトからの光量を一層低減することができる。さらに絶縁膜を介した構造にすれば、遮光パターン１２をゲート電極およびゲート配線２に対してわずかにオーバラップさせることが可能となり、両パターン間の隙間からの入光がなくなる、あるいはごく軽微となり、リーク電流を低減する効果は一層大きくなる。
【００４１】
また、本実施の形態においては、遮光パターン１２がその他の導電膜などと電気的に接続されない（絶縁された）フローティング状態で形成されているため、アレイ基板の製造工程中の異物の発生などにより、該遮光パターン１２とその他の導電膜とが短絡してしまった場合においても、表示不良となることがなく、さらにソース配線１３、ゲート配線２の負荷の増大を抑制することができ、表示品位を低下させることがない。
【００４２】
さらに、上記製造工程において、第１の絶縁膜であるゲート絶縁膜３、ノンドープの半導体層４、オーミックコンタクト層５となるドーピング半導体層、さらにはＣｒ、Ａｌなどの導電膜６、１０、１１、１３を連続して成膜した後に、写真製版工程による露光、現像とエッチング処理を施すことにより、ソース配線１３およびＴＦＴのソース電極６、ドレイン電極１０パターンの形成と、それらパターンの下部にある半導体層４のパターニングの形成を１回の写真製版工程で行い、マスク枚数を低減させる製造方法もある。この方法により形成されたアレイ基板では、ソース配線１３、ソース電極６およびドレイン電極１０を構成する導電膜下のほぼ全域に半導体層４が存在するため、本実施の形態の構成とすることにより同様の効果を奏する。
【００４３】
実施の形態２．
本発明の第２の実施の形態を図３により説明する。図３は本発明の第２の実施の形態における表示装置のアレイ基板の平面図である。図３において図１、図２と同じ構成部分には同一符号を付しており、１４はドレイン電極の延在パターンにおける接続パターンを示している。図３に示すようにドレイン電極の延在パターン１１におけるドレイン電極１０と画素電極９との接続部とを接続する接続パターン１４において、トランジスタのチャネル幅Ｗよりも狭くなるようレイアウトし、該接続パターン１４の下に存在する半導体層４もトランジスタのチャネル幅Ｗより狭くなるよう形成する。本実施の形態における製造工程については、第１の実施の形態と同等であるので、説明を省略する。
【００４４】
このような構成とすることによって、バックライトからの光の照射でキャリアが発生する領域を狭くしリーク電流を低減するため、ドレイン電極の延在パターン１１下の遮光パターン１２を不要とすることができる。したがって、遮光パターン１２とゲート配線２との短絡は発生せず、これによる歩留まりへの影響がなくなる。また、図３ではソース配線１３下に遮光パターン１２が形成される例について示しているが、ソース配線１３下の半導体層４からのリーク電流の影響が小さい場合、形成されなくともよい。なお、本実施の形態においては、遮光パターン１２がゲート配線２と同一層の導電膜にて形成される例について示しているが、上記第１の実施の形態と同様に、ゲート配線２とは別工程で（異なる層の導電膜にて）形成されてもよい。
【００４５】
実施の形態３．
本発明の第３の実施の形態を図４、図５により説明する。図４は本発明の第３の実施の形態における表示装置のアレイ基板の平面図、図５は本発明の第３の実施の形態における表示装置のアレイ基板の他の平面図である。図４、図５において図１〜図３と同じ構成部分には同一符号を付しており、差異について説明する。上記第１の実施の形態では、ソース配線１３およびドレイン電極の延在パターン１１下の半導体層４における、ゲート電極およびゲート配線２上以外のほぼ全域において遮光パターン１２が形成される例について示したが、本実施の形態では、図４の１２に示すようにドレイン電極の延在パターン１１において、ゲート電極またはゲート配線２の近傍の一部に形成する。本実施の形態における製造工程については、第１の実施の形態と同等であるので、説明を省略する。
【００４６】
本実施の形態のように、ドレイン電極の延在パターン１１におけるゲート電極またはゲート配線２の近傍の一部に遮光パターン１２を設けた場合、該領域の半導体層４中には、光照射によるキャリアが発生しない。そのためこの領域は高抵抗となり、保持時における画素電極９とソース配線１３間のリークパスがこの領域で寸断される。したがって、光リーク電流が低減し、保持特性が改善する。遮光パターン１２をゲート配線２と異なる層の導電膜にて形成する場合は、改善効果は一層高くなる。
【００４７】
さらにゲート配線２と同時に遮光パターン１２を設けた時、パターニング不良によりゲート配線２またはゲート電極とこの遮光パターン１２が接触する場合があるが、本実施の形態によれば、この時に生じるゲート電極とドレイン電極１０間の寄生容量(重なり容量)の増加を小さくすることができる。そのため画素電位への影響が小さくなり、点欠陥として視認されない、あるいは視認レベルが軽減できる。この効果は、上記第２の実施の形態で示したように、ドレイン電極の延在パターン１１におけるドレイン電極１０と画素電極９との接続部とを接続する接続パターン１４を、トランジスタのチャネル幅Ｗよりも狭くすることで一層高まる。即ち、図５に示すように、遮光パターン１２をさらに小さくすることができる。そのため、遮光パターン１２とゲート配線２とが接触した場合に生じるゲート電極とドレイン電極１０間容量の増加がさらに少なくなり、歩留まりへの影響はさらに改善する。
【００４８】
なお、図４、図５ではソース配線１３下にも遮光パターン１２が形成される例について示しているが、ソース配線１３下の半導体層４からのリーク電流の影響が小さい場合、遮光パターン１２は形成されなくともよい。
【００４９】
実施の形態４．
本発明の第４の実施の形態を図６、図７により説明する。図６は本発明の第４の実施の形態における表示装置のアレイ基板の平面図、図７は本発明の第４の実施の形態における表示装置のアレイ基板の他の平面図である。図６、図７において図１〜図５と同じ構成部分には同一符号を付しており、１５は接続パターンを示している。
【００５０】
以下に、本実施の形態の表示装置のアレイ基板の製造方法を図６を用いて説明する。第１の導電膜によるゲート電極、ゲート配線２の形成後、第１の絶縁膜であるゲート絶縁膜３、半導体層４、オーミックコンタクト層５および第２の導電膜を連続成膜後、１回の写真製版工程で、ソース配線１３およびＴＦＴを構成する電極とその下にある半導体層４をパターニングする。この時、ソース配線１３とＴＦＴ部（ソース電極６）とは独立（分離）して形成する。次に第３の導電膜を成膜する。この第３の導電膜を写真製版工程およびエッチング処理により画素電極９を形成すると共に、ソース配線１３とソース電極６とを接続する接続パターン１５を形成する。
【００５１】
以上のように本実施の形態によれば、ソース配線１３、ソース電極６およびドレイン電極１０を構成するパターンの下に半導体層４が存在する構造においても、ソース配線１３下の半導体層４とＴＦＴ部（ソース電極６）下の半導体層４とをそれぞれ独立（分離）して形成することで、ソース配線１３下の遮光パターン１２を不要とすることができる。そのため、バックライトからの光照射による保持特性の低下を防止することが可能となる。また、上記接続パターン１５を、図７に示すようにゲート配線２とソース配線１３との交差部において、ソース配線１３の配線方向にゲート配線２を跨ぐように延在させることにより、この交差部で生じやすいソース配線１３の断線の修復パターンとして機能する。
【００５２】
以上、本実施の実施では、ソース配線１３、ソース電極６およびドレイン電極１０パターン形成の直後に接続パターン１５を形成したが、ソース配線１３、ソース電極６およびドレイン電極１０パターンと当該接続パターン１５の間にパッシベーション膜７（絶縁膜）が設けられ、両者間の導通は絶縁膜中に設けられたコンタクトホールを介して行われる構造においても、同様の効果を有する。また、ソース配線１３の修復パターンとしても、ソース配線１３と該接続パターン１５を、図７の該接続パターン１５におけるソース配線１３の配線方向にゲート配線２を跨ぐように延在させた部分にレーザ照射して接続することで使用可能である。さらに、本実施の形態においては、ソース配線１３下の遮光パターン１２を不要としているが、この構成によってもソース配線１３下の半導体層４からのリーク電流による表示不良が生じる場合は、該ソース配線１３下にも遮光パターン１２を設けてもよい。なお、本実施の形態においては、ソース配線１３とソース電極６とを接続する接続パターン１５については、ソース配線１３およびソース電極６とは異なる層の導電膜として画素電極９と同一層の導電膜で形成される例について示しているが、それに限定されることなく、ゲート配線２、画素電極９パターンとは別工程で設けてもよい。また、本実施の形態においては、遮光パターン１２がゲート配線２と同一層の導電膜にて形成される例について示しているが、上記第１の実施の形態と同様に、ゲート配線２とは別工程で（異なる層の導電膜にて）形成されてもよい。
【００５３】
さらに、本実施の形態においては、図６、図７でドレイン電極の延在パターン１１の下に遮光パターン１２が形成される例について示しているが、ドレイン電極の延在パターン１１と画素電極９とが、画素電極９上の接続部で接続されず、画素電極９をゲート電極およびゲート配線２上のドレイン電極1０上まで延在させてゲート電極上でドレイン電極１０と接続される構成とすることにより、ゲート電極およびゲート配線２上以外に形成されるドレイン電極の延在パターン１１の面積および半導体層４の面積も小さくできるため、ドレイン電極の延在パターン１１の下の遮光パターン１２を不要とすることができる。
【００５４】
実施の形態５．
本発明の第５の実施の形態を図８により説明する。図８は本発明の第５の実施の形態における表示装置のアレイ基板の平面図である。図８において図１〜図７と同じ構成部分には同一符号を付しており、差異について説明する。本実施の形態では、上記第４の実施の形態において、ソース配線１３と上記接続パターン１５のコンタクト面積を広げてコンタクト抵抗を低減するために、ソース配線１３パターンの一部をソース配線１３より広げている。この場合、図８に示すように、ソース配線１３と接続パターン１５のコンタクトする領域を、ゲート配線２およびゲート電極以外の領域に設ける。コンタクトホール径を広げた場合、コンタクトホール８の下に設けるソース配線１３パターンの面積も広がるため、ゲート配線２上にコンタクトホール８を設けるとゲート配線２とソース配線１３との重なり容量が増える。これにより、各配線容量の増加、さらには信号遅延による表示品位の低下を起こす。しかしながら、本実施の形態によれば、この重なり容量の増加を抑制し、表示品位への影響を軽減することができる。
【００５５】
また、この場合も接続パターン１５の一部をソース配線１３上に配置することで、第４の実施の形態同様、ソース配線１３断線の修復パターンとして使用することが可能である。なお、本実施の形態においては、ソース配線１３下の遮光パターン１２を形成している例について示しているが、ソース配線１３下の半導体層４からのリーク電流による影響が無い場合は、該ソース配線１３下に遮光パターン１２を設けなくともよい。なお、本実施の形態においては、遮光パターン１２がゲート配線２と同一層の導電膜にて形成される例について示しているが、上記第１の実施の形態と同様に、ゲート配線２とは別工程で（異なる層の導電膜にて）形成されてもよい。
【００５６】
実施の形態６．
本発明の第６の実施の形態を図９、図１０により説明する。図９は本発明の第６の実施の形態における表示装置のバックライト調光と液晶への書き込み電圧の波形図、図１０は本発明の第６の実施の形態における表示装置のバックライト調光と液晶への書き込み電圧の他の波形図である。図９、図１０において、１６はバックライトオン状態、１７はバックライトオフ状態、１８は液晶書き込み電圧（正フレーム）、１９は液晶書き込み電圧（負フレーム）、２０はコモン電圧を示している。
【００５７】
図９に示されるように、バックライト調光（点灯と非点灯）の周期と、表示装置の垂直信号周期を同期して表示装置を駆動する。例えばゲート配線の１ライン目への書き込みが始まる時に、バックライトが点灯するようにバックライトの調光を行う。このような構成とすることにより、バックライト調光と垂直信号との周期が干渉することにより発生していた表示ムラやフリッカを抑制することが可能となる。
【００５８】
また、図１０に示されるように、バックライト調光の周波数を液晶の書き換え周波数（垂直周波数、フレーム周波数）の少なくとも３倍以上（図１０においては６倍）とする。バックライトからの光照射によるリーク電流は、バックライト点灯直後から徐々に増加し、一定値に達する。したがって、バックライト点灯の周波数を高く（少なくとも液晶の書き換え周波数の３倍以上）することで、１回あたりの点灯時間を短くし、リーク電流が大きくならない範囲においてバックライトをオフさせることで、点灯時のリーク電流を軽減することができる。このような構成とすることにより、リーク電流発生に起因する表示ムラやフリッカなどの表示不良を改善可能となる。
【００５９】
なお、本実施の形態の駆動方法は、それぞれ単独で用いても、上記第１〜第５の実施の形態の表示装置と組み合わせてもよい。上記第１〜第５の実施の形態の表示装置と組み合わせることにより、さらに表示ムラやフリッカなどを防止し、表示品位の高い表示装置を得ることが可能となる。
【００６０】
以上、本発明を上記第１〜第６の実施の形態に基づいて説明したが、本発明は上記第１〜第５の実施の形態における各層の積層順序を含む層構成、または各パターン配置に限定されることなく、バックライトからの光がアレイ基板の画素が形成された面とは反対側の面から照射され、半導体層がソース配線、ソース電極またはドレイン電極の下に形成された構造を有するあらゆる表示装置に適用しても、何ら差し支えないことは勿論である。
【００６１】
さらに、上記第１〜第６の実施の形態においては、液晶を用いた表示装置について説明を行っているが、液晶を用いた表示装置に限定されることなくエレクトロルミネセンス素子などを用いたものであっても、バックライトからの光がアレイ基板の画素が形成された面とは反対側の面から照射され、半導体層がソース配線、ソース電極またはドレイン電極の下に形成された構造を有するあらゆる表示装置に適用可能である。
【００６２】
【発明の効果】
本発明によれば、表示装置のソース配線あるいはドレイン電極の延在パターン下に存在する半導体層に、前記絶縁性基板の画素が形成された面とは反対側の面からバックライトの光が照射されることで増加したリーク電流を減少させることで、輝度ムラやコントラスト低下などを抑制可能となり、表示品位を向上させることができる。また、この際、ソース配線、ゲート配線などの負荷の増大を抑制することで、表示ムラやフリッカをも抑制可能であり、表示品位を低下させることがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における表示装置の平面図である。
【図２】図１におけるＡ−Ａ断面図である。
【図３】本発明の第２の実施の形態における表示装置の平面図である。
【図４】本発明の第３の実施の形態における表示装置の平面図である。
【図５】本発明の第３の実施の形態における表示装置の他の平面図である。
【図６】本発明の第４の実施の形態における表示装置の平面図である。
【図７】本発明の第４の実施の形態における表示装置の他の平面図である。
【図８】本発明の第５の実施の形態における表示装置の平面図である。
【図９】本発明の第６の実施の形態における表示装置のバックライト調光と液晶への書き込み電圧の波形図である。
【図１０】本発明の第６の実施の形態における表示装置のバックライト調光と液晶への書き込み電圧の他の波形図である。
【図１１】従来技術の液晶表示装置における平面図である。
【図１２】図１１におけるＢ−Ｂ断面図である。
【図１３】図１３（ａ）は従来技術の液晶表示装置における平面図であり、図１３（ｂ）は断面図である。
【図１４】従来技術の液晶表示装置における断面図である。
【符号の説明】
１絶縁性基板
２ゲート配線
３ゲート絶縁膜
４半導体層
５オーミックコンタクト層
６ソース電極
７パッシベーション膜
８コンタクトホール
９画素電極
１０ドレイン電極
１１ドレイン電極の延在パターン
１２遮光パターン
１３ソース配線
１４ドレイン電極の延在パターンにおける接続パターン
１５接続パターン
１６バックライトオン状態
１７バックライトオフ状態
１８液晶書き込み電圧（正フレーム）
１９液晶書き込み電圧（負フレーム）
２０コモン電圧
２１光しゃへい電極
２２薄膜トランジスタ
２３蓄積電気容量
２４遮光膜
２５偏光板
２６バックライト
２７絶縁層
２８第１電極層
２９第２電極層

Claims

絶縁性基板上の画素を構成する画素電極を駆動するゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたソース電極と、
前記ゲート配線と接続されるゲート電極上において前記ソース電極と対向して設けられ、かつ前記画素電極に接続されるドレイン電極と、
少なくとも前記ソース電極およびドレイン電極の下に形成された半導体層と、を備え、
前記ドレイン電極は、前記ゲート電極および前記ゲート配線の上以外に形成され、かつ前記画素電極と接続される延在パターンを有しており、
前記半導体層の一部のみを遮光する遮光パターンが、前記半導体層よりもさらに下層、かつ、前記ゲート電極または前記ゲート配線の近傍において、フローティング状態で形成され、
前記半導体層において、前記ドレイン電極の延在パターン下の一部分のみが、前記遮光パターンにより遮光されており、前記ソース電極下の部分は前記遮光パターンにより遮光されていないことを特徴とする表示装置。
前記遮光パターンは、前記ゲート配線と同一層の導電膜にて形成されていることを特徴とする請求項１記載の表示装置。
前記ドレイン電極の延在パターンにおける前記ドレイン電極と前記画素電極との接続部とを接続する接続パターンは、前記ゲート電極、絶縁膜、ソース電極、ドレイン電極および半導体層から構成される薄膜トランジスタのチャネル幅よりも狭く形成されていることを特徴とする請求項１または２記載の表示装置。
前記表示装置は、前記絶縁性基板の画素が形成された面と反対側の面にバックライトをさらに備え、当該バックライトの調光周期と、表示装置の垂直信号周期と、を同期して駆動することを特徴とする請求項１乃至３のいずれかに記載の表示装置。