JP2002014371A - Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 - Google Patents
Ｔｆｔアレイ基板およびこれを用いた液晶表示装置Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 68
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 239000010409 thin film Substances 0.000 claims abstract description 16
- 239000010408 film Substances 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 71
- 238000000206 photolithography Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101001099381 Homo sapiens Peroxisomal biogenesis factor 19 Proteins 0.000 description 1
- 102100038883 Peroxisomal biogenesis factor 19 Human genes 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Abstract
(57)【要約】
【課題】 製造工程における写真製版装置のアライメン
トずれに起因するショットムラやフリッカー等の表示不
良が発生しないＴＦＴアレイ基板を得る。 【解決手段】 半導体層５およびこれに重なるドレイン
配線６ａのゲート電極２端を跨ぐ部分の幅を、薄膜トラ
ンジスタのチャネル幅１５であるドレイン電極６の幅よ
りも狭く設けた。これにより、ゲート配線２、ドレイン
電極６およびソース電極７をパターン形成する際に用い
る写真製版装置のアライメントずれにより生じる各ショ
ット間のゲート電極２とドレイン電極６の重なり面積の
差が、従来のＴＦＴ構造（図８）よりも小さくなり、フ
ィードスルー電圧のパラメーターであるゲート電極とド
レイン電極の寄生容量の変動を低減できるため、ショッ
トムラやフリッカー等の表示不良の発生を抑制できる。
トずれに起因するショットムラやフリッカー等の表示不
良が発生しないＴＦＴアレイ基板を得る。 【解決手段】 半導体層５およびこれに重なるドレイン
配線６ａのゲート電極２端を跨ぐ部分の幅を、薄膜トラ
ンジスタのチャネル幅１５であるドレイン電極６の幅よ
りも狭く設けた。これにより、ゲート配線２、ドレイン
電極６およびソース電極７をパターン形成する際に用い
る写真製版装置のアライメントずれにより生じる各ショ
ット間のゲート電極２とドレイン電極６の重なり面積の
差が、従来のＴＦＴ構造（図８）よりも小さくなり、フ
ィードスルー電圧のパラメーターであるゲート電極とド
レイン電極の寄生容量の変動を低減できるため、ショッ
トムラやフリッカー等の表示不良の発生を抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以後ＴＦＴと記す）をスイッチング素子として搭載し
たアクティブマトリクス型のＴＦＴアレイ基板およびこ
れを用いた液晶表示装置に関する。
（以後ＴＦＴと記す）をスイッチング素子として搭載し
たアクティブマトリクス型のＴＦＴアレイ基板およびこ
れを用いた液晶表示装置に関する。
【０００２】
【従来の技術】従来のＴＦＴアレイ基板の構造を図８を
用いて説明する。図８（ａ）は従来のＴＦＴアレイ基板
の１画素を示す平面図、図８（ｂ）はスイッチング素子
であるＴＦＴ部を示す平面図、図８（ｃ）は図８（ｂ）
中Ｄ−Ｄ’で示す部分の断面図である。図において、１
は透明絶縁性基板、２は透明絶縁性基板１上に複数本形
成されたゲート配線およびこのゲート配線に備えられた
ゲート電極、３はゲート配線２と交差する複数本のソー
ス電極７を備えたソース配線、５はゲート電極２上にゲ
ート絶縁膜４を介して設けられた半導体層であり、この
半導体層５に接続されたソース電極７及びドレイン電極
６によりＴＦＴが構成されている。また、８は透明導電
膜よりなる画素電極で、層間絶縁膜９に設けられたコン
タクトホール１０を介してドレイン電極６に接続されて
いる。なお、１１はチャネル幅を示している。以下に、
従来のＴＦＴアレイ基板の製造方法を簡単に説明する。
まず、透明絶縁性基板１上に、スパッタ法等によりＣｒ
等からなる金属膜を堆積後、写真製版法等によりパター
ニングし、ゲート電極を備えたゲート配線２を形成す
る。次に、プラズマＣＶＤ法等によりゲート絶縁膜４と
半導体層５を連続して堆積し、半導体層５をパターニン
グした後、金属膜を堆積しドレイン電極６、ソース電極
７およびソース配線３を形成する。次に、ＴＦＴを覆う
ように窒化シリコン等よりなる層間絶縁膜９を成膜し、
コンタクトホール１０を形成後、スパッタ法等によりＩ
ＴＯ等の透明導電膜よりなる画素電極８を形成し、ＴＦ
Ｔアレイ基板が完成する。
用いて説明する。図８（ａ）は従来のＴＦＴアレイ基板
の１画素を示す平面図、図８（ｂ）はスイッチング素子
であるＴＦＴ部を示す平面図、図８（ｃ）は図８（ｂ）
中Ｄ−Ｄ’で示す部分の断面図である。図において、１
は透明絶縁性基板、２は透明絶縁性基板１上に複数本形
成されたゲート配線およびこのゲート配線に備えられた
ゲート電極、３はゲート配線２と交差する複数本のソー
ス電極７を備えたソース配線、５はゲート電極２上にゲ
ート絶縁膜４を介して設けられた半導体層であり、この
半導体層５に接続されたソース電極７及びドレイン電極
６によりＴＦＴが構成されている。また、８は透明導電
膜よりなる画素電極で、層間絶縁膜９に設けられたコン
タクトホール１０を介してドレイン電極６に接続されて
いる。なお、１１はチャネル幅を示している。以下に、
従来のＴＦＴアレイ基板の製造方法を簡単に説明する。
まず、透明絶縁性基板１上に、スパッタ法等によりＣｒ
等からなる金属膜を堆積後、写真製版法等によりパター
ニングし、ゲート電極を備えたゲート配線２を形成す
る。次に、プラズマＣＶＤ法等によりゲート絶縁膜４と
半導体層５を連続して堆積し、半導体層５をパターニン
グした後、金属膜を堆積しドレイン電極６、ソース電極
７およびソース配線３を形成する。次に、ＴＦＴを覆う
ように窒化シリコン等よりなる層間絶縁膜９を成膜し、
コンタクトホール１０を形成後、スパッタ法等によりＩ
ＴＯ等の透明導電膜よりなる画素電極８を形成し、ＴＦ
Ｔアレイ基板が完成する。
【０００３】
【発明が解決しようとする課題】液晶表示装置は、上記
のＴＦＴアレイ基板と対向電極基板の間に配置された液
晶を、アレイ基板上の画素電極８と対向電極に印加した
電圧で制御することにより映像表示を行うものである。
この時、画素電極８への印加電圧が表示エリア内で異な
ると、輝度ムラやショットムラ、フリッカー等の表示不
良を起こす。図８に画素電極電圧と各信号電圧の関係を
示す。図において、Ａはゲート電極電圧、Ｂは画素電極
電圧、Ｃはソース電極電圧を示している。ゲート電極電
圧ＡがＴＦＴをオンさせる充電期間に、画像電極電圧Ｂ
がソース電極７に印加され、ドレイン電極６を介して画
素電極８に伝達される。画素電極電圧Ｂは充電期間中に
ソース電極電圧Ｃに到達しているが、充電期間から保持
期間ヘゲート電極電圧Ａがターンオフするとき、容量カ
ップリング等により画素電極電圧Ｂが低下している。こ
の画素電極８の電圧降下はフィードスルー電圧Ｄであ
り、以下の式で簡易的に表せられる。なお、式中、△Ｖ
gd：フィードスルー電圧、Ｃgd：ゲート電極とドレイン
電極の寄生容量、Ｃs ：画素電極の補助容量、Ｃlc：液
晶容量をそれぞれ示している。 △Ｖgd＝△Ｖ×Ｃgd／（Ｃlc＋Ｃs ＋Ｃgd）
のＴＦＴアレイ基板と対向電極基板の間に配置された液
晶を、アレイ基板上の画素電極８と対向電極に印加した
電圧で制御することにより映像表示を行うものである。
この時、画素電極８への印加電圧が表示エリア内で異な
ると、輝度ムラやショットムラ、フリッカー等の表示不
良を起こす。図８に画素電極電圧と各信号電圧の関係を
示す。図において、Ａはゲート電極電圧、Ｂは画素電極
電圧、Ｃはソース電極電圧を示している。ゲート電極電
圧ＡがＴＦＴをオンさせる充電期間に、画像電極電圧Ｂ
がソース電極７に印加され、ドレイン電極６を介して画
素電極８に伝達される。画素電極電圧Ｂは充電期間中に
ソース電極電圧Ｃに到達しているが、充電期間から保持
期間ヘゲート電極電圧Ａがターンオフするとき、容量カ
ップリング等により画素電極電圧Ｂが低下している。こ
の画素電極８の電圧降下はフィードスルー電圧Ｄであ
り、以下の式で簡易的に表せられる。なお、式中、△Ｖ
gd：フィードスルー電圧、Ｃgd：ゲート電極とドレイン
電極の寄生容量、Ｃs ：画素電極の補助容量、Ｃlc：液
晶容量をそれぞれ示している。 △Ｖgd＝△Ｖ×Ｃgd／（Ｃlc＋Ｃs ＋Ｃgd）
【０００４】表示エリア内でフィードスルー電圧に差が
起る原因のひとつに、ゲート電極２とドレイン電極６の
寄生容量（以下Ｃgdと記す）の変動がある。画素やＴＦ
Ｔがマトリクス状に配置されているアレイ基板は、写真
製版法を用いて各パターンを形成しており、複数のショ
ットを適用して１つの工程が完了する。各ショットにお
いて写真製版装置のアライメントずれが生じた場合、ゲ
ート電極２、半導体層５、ソース電極７およびドレイン
電極６等のパターン配置関係が各ショット間で異なる。
このためゲート電極２とドレイン電極６の重なり面積に
よって決定されるＣgdがショット間で異なり、その結果
各ショット間でフィードスルー電圧に差が生じ、ショッ
トムラやフリッカー等が視認され易くなる。また、ゲー
ト電極電圧Ａがターンオフされるまで、ゲート電極２上
のドレイン電極６の外部に形成された半導体層５がドレ
イン電極６と同電位になり、これもＣgd変動に寄与して
いる。図８に示す従来のＴＦＴ構造では、ＴＦＴのチャ
ネル幅１１に平行な方向へのアライメントずれによるゲ
ート配線２とドレイン電極６および半導体層５の重なり
面積の変動は小さいが、チャネル幅１１に垂直な方向へ
のアライメントずれに対しては配慮がなされておらず面
積の変動が大きいという問題があった。さらに、従来構
造では、ゲート配線２に対する負荷容量が大きく、低減
することが望ましかった。また、例えば特開平２−１０
３３１号公報では、ゲート電極により生じる段差部上で
ゲート絶縁膜を介して設けられるドレイン電極の段差部
上の長さを、他の部分のドレイン電極幅よりも狭くする
ことにより、段差部に起因する上下層の短絡発生を低減
したＴＦＴアレイ基板が提案されているが、同段差部上
の半導体層の幅については記載されていなかった。
起る原因のひとつに、ゲート電極２とドレイン電極６の
寄生容量（以下Ｃgdと記す）の変動がある。画素やＴＦ
Ｔがマトリクス状に配置されているアレイ基板は、写真
製版法を用いて各パターンを形成しており、複数のショ
ットを適用して１つの工程が完了する。各ショットにお
いて写真製版装置のアライメントずれが生じた場合、ゲ
ート電極２、半導体層５、ソース電極７およびドレイン
電極６等のパターン配置関係が各ショット間で異なる。
このためゲート電極２とドレイン電極６の重なり面積に
よって決定されるＣgdがショット間で異なり、その結果
各ショット間でフィードスルー電圧に差が生じ、ショッ
トムラやフリッカー等が視認され易くなる。また、ゲー
ト電極電圧Ａがターンオフされるまで、ゲート電極２上
のドレイン電極６の外部に形成された半導体層５がドレ
イン電極６と同電位になり、これもＣgd変動に寄与して
いる。図８に示す従来のＴＦＴ構造では、ＴＦＴのチャ
ネル幅１１に平行な方向へのアライメントずれによるゲ
ート配線２とドレイン電極６および半導体層５の重なり
面積の変動は小さいが、チャネル幅１１に垂直な方向へ
のアライメントずれに対しては配慮がなされておらず面
積の変動が大きいという問題があった。さらに、従来構
造では、ゲート配線２に対する負荷容量が大きく、低減
することが望ましかった。また、例えば特開平２−１０
３３１号公報では、ゲート電極により生じる段差部上で
ゲート絶縁膜を介して設けられるドレイン電極の段差部
上の長さを、他の部分のドレイン電極幅よりも狭くする
ことにより、段差部に起因する上下層の短絡発生を低減
したＴＦＴアレイ基板が提案されているが、同段差部上
の半導体層の幅については記載されていなかった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、アレイ基板製造工程における写
真製版装置のアライメントずれに起因するショットムラ
やフリッカー等の表示不良が低減されると共に、ゲート
配線に対する負荷容量が低減される高開口率のＴＦＴア
レイ基板およびこれを用いた液晶表示装置を得ることを
目的とする。
ためになされたもので、アレイ基板製造工程における写
真製版装置のアライメントずれに起因するショットムラ
やフリッカー等の表示不良が低減されると共に、ゲート
配線に対する負荷容量が低減される高開口率のＴＦＴア
レイ基板およびこれを用いた液晶表示装置を得ることを
目的とする。
【０００６】
【課題を解決するための手段】本発明に係わるＴＦＴア
レイ基板は、絶縁性基板上に複数本形成されたゲート電
極を備えたゲート配線と、このゲート配線と交差する複
数本のソース電極を備えたソース配線と、ゲート電極上
にゲート絶縁膜を介して設けられた半導体層と、この半
導体層に接続されたソース電極及びドレイン電極よりな
る薄膜トランジスタと、ドレイン電極から延びたドレイ
ン配線に接続された画素電極を備えたＴＦＴアレイ基板
において、半導体層およびこれに重なるドレイン配線の
ゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチ
ャネル幅であるドレイン電極幅よりも狭く設けたもので
ある。さらに、ドレイン電極およびドレイン配線は、ゲ
ート電極上において半導体層と重ならない部分を有する
ものである。
レイ基板は、絶縁性基板上に複数本形成されたゲート電
極を備えたゲート配線と、このゲート配線と交差する複
数本のソース電極を備えたソース配線と、ゲート電極上
にゲート絶縁膜を介して設けられた半導体層と、この半
導体層に接続されたソース電極及びドレイン電極よりな
る薄膜トランジスタと、ドレイン電極から延びたドレイ
ン配線に接続された画素電極を備えたＴＦＴアレイ基板
において、半導体層およびこれに重なるドレイン配線の
ゲート電極端を跨ぐ部分の幅を、薄膜トランジスタのチ
ャネル幅であるドレイン電極幅よりも狭く設けたもので
ある。さらに、ドレイン電極およびドレイン配線は、ゲ
ート電極上において半導体層と重ならない部分を有する
ものである。
【０００７】また、絶縁性基板上に複数本形成されたゲ
ート電極を備えたゲート配線と、このゲート配線と交差
する複数本のソース電極を備えたソース配線と、ゲート
電極上にゲート絶縁膜を介して設けられた半導体層と、
この半導体層に接続されたソース電極及びドレイン電極
よりなる薄膜トランジスタと、ドレイン電極に接続され
た画素配線を有する画素電極を備えたＴＦＴアレイ基板
において、半導体層およびこれに重なる画素配線のゲー
ト電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネ
ル幅であるドレイン電極幅よりも狭く設けたものであ
る。さらに、ドレイン電極および画素配線は、ゲート電
極上において半導体層と重ならない部分を有するもので
ある。
ート電極を備えたゲート配線と、このゲート配線と交差
する複数本のソース電極を備えたソース配線と、ゲート
電極上にゲート絶縁膜を介して設けられた半導体層と、
この半導体層に接続されたソース電極及びドレイン電極
よりなる薄膜トランジスタと、ドレイン電極に接続され
た画素配線を有する画素電極を備えたＴＦＴアレイ基板
において、半導体層およびこれに重なる画素配線のゲー
ト電極端を跨ぐ部分の幅を、薄膜トランジスタのチャネ
ル幅であるドレイン電極幅よりも狭く設けたものであ
る。さらに、ドレイン電極および画素配線は、ゲート電
極上において半導体層と重ならない部分を有するもので
ある。
【０００８】また、絶縁性基板上に複数本形成されたゲ
ート電極を備えたゲート配線と、このゲート配線と交差
する複数本のソース電極を備えたソース配線と、ゲート
電極上にゲート絶縁膜を介して設けられた半導体層と、
この半導体層に接続されたソース電極及びドレイン電極
よりなる薄膜トランジスタと、ドレイン電極に接続され
た画素配線を有する画素電極を備えたＴＦＴアレイ基板
において、画素配線のゲート電極端を跨ぐ部分の幅を、
薄膜トランジスタのチャネル幅であるドレイン電極幅よ
りも狭く設けたものである。さらに、ドレイン電極は、
ゲート電極上において半導体層と重ならない部分を有す
るものである。
ート電極を備えたゲート配線と、このゲート配線と交差
する複数本のソース電極を備えたソース配線と、ゲート
電極上にゲート絶縁膜を介して設けられた半導体層と、
この半導体層に接続されたソース電極及びドレイン電極
よりなる薄膜トランジスタと、ドレイン電極に接続され
た画素配線を有する画素電極を備えたＴＦＴアレイ基板
において、画素配線のゲート電極端を跨ぐ部分の幅を、
薄膜トランジスタのチャネル幅であるドレイン電極幅よ
りも狭く設けたものである。さらに、ドレイン電極は、
ゲート電極上において半導体層と重ならない部分を有す
るものである。
【０００９】また、本発明に係わる液晶表示装置は、上
記いずれかのＴＦＴアレイ基板と、透明電極およびカラ
ーフィルタ等を有する対向電極基板または透明電極を有
する対向電極基板の間に液晶が配置されているものであ
る。
記いずれかのＴＦＴアレイ基板と、透明電極およびカラ
ーフィルタ等を有する対向電極基板または透明電極を有
する対向電極基板の間に液晶が配置されているものであ
る。
【００１０】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１におけるＴＦＴアレイ基板のスイ
ッチング素子であるＴＦＴ部を示す平面図、図１（ｂ）
は図１（ａ）中Ａ−Ａ’で示す部分の断面図である。図
において、１は透明絶縁性基板、２は透明絶縁性基板１
上に複数本形成されたゲート配線およびこのゲート配線
に備えられたゲート電極、３はゲート配線２と交差する
複数本のソース配線で、ソース電極７を備えている。５
はゲート電極２上にゲート絶縁膜４を介して設けられた
半導体層であり、この半導体層５に接続されたソース電
極７及びドレイン電極６によりＴＦＴが構成されてい
る。また、８は透明導電膜よりなる画素電極で、層間絶
縁膜９に設けられたコンタクトホール１０を介してドレ
イン電極６から延びたドレイン配線６ａに接続されてい
る。また、１１はＴＦＴのチャネル幅を示している。本
実施の形態では、半導体層５およびこれに重なるドレイ
ン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴ
のチャネル幅１１であるドレイン電極６の幅よりも狭く
設けたものである。
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１におけるＴＦＴアレイ基板のスイ
ッチング素子であるＴＦＴ部を示す平面図、図１（ｂ）
は図１（ａ）中Ａ−Ａ’で示す部分の断面図である。図
において、１は透明絶縁性基板、２は透明絶縁性基板１
上に複数本形成されたゲート配線およびこのゲート配線
に備えられたゲート電極、３はゲート配線２と交差する
複数本のソース配線で、ソース電極７を備えている。５
はゲート電極２上にゲート絶縁膜４を介して設けられた
半導体層であり、この半導体層５に接続されたソース電
極７及びドレイン電極６によりＴＦＴが構成されてい
る。また、８は透明導電膜よりなる画素電極で、層間絶
縁膜９に設けられたコンタクトホール１０を介してドレ
イン電極６から延びたドレイン配線６ａに接続されてい
る。また、１１はＴＦＴのチャネル幅を示している。本
実施の形態では、半導体層５およびこれに重なるドレイ
ン配線６ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴ
のチャネル幅１１であるドレイン電極６の幅よりも狭く
設けたものである。
【００１１】本実施の形態におけるＴＦＴアレイ基板の
製造方法を簡単に説明する。まず、透明絶縁性基板１上
に、スパッタ法等によりＣｒ等からなる金属膜を堆積
後、写真製版法等によりレジストを露光後パターニング
し、ゲート電極を備えたゲート配線２を形成する。次
に、プラズマＣＶＤ法等によりゲート絶縁膜４と半導体
層５を連続して堆積し、半導体層５をパターニングした
後、Ｃｒ等からなる金属膜をスパッタ法等により堆積
し、ドレイン電極６及びドレイン配線６ａ、ソース配線
３およびソース電極７を形成する。次に、ＴＦＴを覆う
ように窒化シリコン等よりなる層間絶縁膜９を成膜し、
ドレイン配線６ａと画素電極８を接続するコンタクトホ
ール１０を形成後、スパッタ法等によりＩＴＯ等の透明
導電膜を成膜し、画素電極８をパターン形成して本実施
の形態におけるＴＦＴアレイ基板が完成する。さらに、
このＴＦＴアレイ基板と、透明電極およびカラーフィル
タ等を有する対向電極基板または透明電極を有する対向
電極基板の間に液晶を配置することにより、本実施の形
態における液晶表示装置が得られる。
製造方法を簡単に説明する。まず、透明絶縁性基板１上
に、スパッタ法等によりＣｒ等からなる金属膜を堆積
後、写真製版法等によりレジストを露光後パターニング
し、ゲート電極を備えたゲート配線２を形成する。次
に、プラズマＣＶＤ法等によりゲート絶縁膜４と半導体
層５を連続して堆積し、半導体層５をパターニングした
後、Ｃｒ等からなる金属膜をスパッタ法等により堆積
し、ドレイン電極６及びドレイン配線６ａ、ソース配線
３およびソース電極７を形成する。次に、ＴＦＴを覆う
ように窒化シリコン等よりなる層間絶縁膜９を成膜し、
ドレイン配線６ａと画素電極８を接続するコンタクトホ
ール１０を形成後、スパッタ法等によりＩＴＯ等の透明
導電膜を成膜し、画素電極８をパターン形成して本実施
の形態におけるＴＦＴアレイ基板が完成する。さらに、
このＴＦＴアレイ基板と、透明電極およびカラーフィル
タ等を有する対向電極基板または透明電極を有する対向
電極基板の間に液晶を配置することにより、本実施の形
態における液晶表示装置が得られる。
【００１２】本実施の形態では、半導体層５およびこれ
に重なるドレイン配線６ａのゲート電極２端を跨ぐ部分
の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６
の幅よりも狭く設けた。これにより、ゲート電極２、ド
レイン電極６およびソース電極７をパターン形成する際
に用いる写真製版装置のアライメントずれにより生じる
各ショット間のゲート電極２とドレイン電極６の重なり
面積の差が、従来のＴＦＴ構造（図７（ｂ）参照）に比
べ小さくなるため、フィードスルー電圧のパラメータで
あるＣgdの変動を低減でき、ショットムラやフリッカー
等の表示不良の発生を抑制できる。また、Ｃgdに寄与す
るゲート電極２端を跨ぐ半導体層５の幅も狭く設けるこ
とにより、Ｃgd変動を防ぐことができる。特に、従来の
ＴＦＴ構造では、チャネル幅に平行な方向のアライメン
トずれしか考慮されていなかったが、本実施の形態では
垂直方向のアライメントずれを考慮したことにより、あ
らゆる方向のアライメントずれによるＣgdの変動を低減
できるものである。なお、ゲート電極２上に形成された
半導体層５はＣgdに寄与しており、図１（ａ）中Ｌ１で
示すドレイン電極６の一辺と半導体層５の一辺の距離に
ついて、Ｌ１が約５μｍ以上になると半導体層５に起因
するフィードスルー電圧が急激に増加するため、Ｌ１は
５μｍ以下に設計することが望ましい。また、従来のＴ
ＦＴ構造では、ドレイン電極６がゲート絶縁膜４を介し
てゲート電極２端を跨ぐ段差部分において、ゲート電極
２とドレイン電極６の短絡が発生しやすいという問題が
あったが、本実施の形態ではドレイン配線６ａを採用す
ることにより段差部分におけるドレイン電極の幅を狭く
したので、短絡の発生確率が減少し、さらにドレイン配
線６ａの膜厚を厚くすることにより断線も防止できる。
に重なるドレイン配線６ａのゲート電極２端を跨ぐ部分
の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６
の幅よりも狭く設けた。これにより、ゲート電極２、ド
レイン電極６およびソース電極７をパターン形成する際
に用いる写真製版装置のアライメントずれにより生じる
各ショット間のゲート電極２とドレイン電極６の重なり
面積の差が、従来のＴＦＴ構造（図７（ｂ）参照）に比
べ小さくなるため、フィードスルー電圧のパラメータで
あるＣgdの変動を低減でき、ショットムラやフリッカー
等の表示不良の発生を抑制できる。また、Ｃgdに寄与す
るゲート電極２端を跨ぐ半導体層５の幅も狭く設けるこ
とにより、Ｃgd変動を防ぐことができる。特に、従来の
ＴＦＴ構造では、チャネル幅に平行な方向のアライメン
トずれしか考慮されていなかったが、本実施の形態では
垂直方向のアライメントずれを考慮したことにより、あ
らゆる方向のアライメントずれによるＣgdの変動を低減
できるものである。なお、ゲート電極２上に形成された
半導体層５はＣgdに寄与しており、図１（ａ）中Ｌ１で
示すドレイン電極６の一辺と半導体層５の一辺の距離に
ついて、Ｌ１が約５μｍ以上になると半導体層５に起因
するフィードスルー電圧が急激に増加するため、Ｌ１は
５μｍ以下に設計することが望ましい。また、従来のＴ
ＦＴ構造では、ドレイン電極６がゲート絶縁膜４を介し
てゲート電極２端を跨ぐ段差部分において、ゲート電極
２とドレイン電極６の短絡が発生しやすいという問題が
あったが、本実施の形態ではドレイン配線６ａを採用す
ることにより段差部分におけるドレイン電極の幅を狭く
したので、短絡の発生確率が減少し、さらにドレイン配
線６ａの膜厚を厚くすることにより断線も防止できる。
【００１３】実施の形態２．図２は、本発明の実施の形
態２におけるＴＦＴアレイ基板のスイッチング素子であ
るＴＦＴ部を示す平面図である。図中、同一、相当部分
には同一符号を付し、説明を省略する。本実施の形態で
は、上記実施の形態１と同様に、半導体層５およびこれ
に重なるドレイン配線６ａのゲート電極２端を跨ぐ部分
の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６
の幅よりも狭く設け、さらに、ドレイン電極６およびド
レイン配線６ａがゲート電極２上において半導体層５と
重ならない部分を有するようにした。これにより、ゲー
ト電極２上においてドレイン電極６からはみ出した半導
体層５の面積を上記実施の形態１よりも小さくしてい
る。
態２におけるＴＦＴアレイ基板のスイッチング素子であ
るＴＦＴ部を示す平面図である。図中、同一、相当部分
には同一符号を付し、説明を省略する。本実施の形態で
は、上記実施の形態１と同様に、半導体層５およびこれ
に重なるドレイン配線６ａのゲート電極２端を跨ぐ部分
の幅を、ＴＦＴのチャネル幅１１であるドレイン電極６
の幅よりも狭く設け、さらに、ドレイン電極６およびド
レイン配線６ａがゲート電極２上において半導体層５と
重ならない部分を有するようにした。これにより、ゲー
ト電極２上においてドレイン電極６からはみ出した半導
体層５の面積を上記実施の形態１よりも小さくしてい
る。
【００１４】上記実施の形態１に示したＴＦＴ構造（図
１（ａ））では、ゲート電極２上において、ドレイン電
極６からはみ出した半導体層５の面積が大きいため、フ
ィードスルー電圧に影響を与える可能性がある。そこ
で、本実施の形態では、ゲート電極２上においてドレイ
ン電極６及びドレイン配線６ａの一部を半導体層５と重
ならないように配置し、ドレイン電極６からはみ出した
半導体層５すなわちドレイン電極６と同電位になる半導
体層５の面積を小さくすることで、フィードスルー電圧
のパラメーターであるＣgdの値がドレイン電極６とゲー
ト電極２の重なり面積でほぼ決定されるようにしたもの
である。
１（ａ））では、ゲート電極２上において、ドレイン電
極６からはみ出した半導体層５の面積が大きいため、フ
ィードスルー電圧に影響を与える可能性がある。そこ
で、本実施の形態では、ゲート電極２上においてドレイ
ン電極６及びドレイン配線６ａの一部を半導体層５と重
ならないように配置し、ドレイン電極６からはみ出した
半導体層５すなわちドレイン電極６と同電位になる半導
体層５の面積を小さくすることで、フィードスルー電圧
のパラメーターであるＣgdの値がドレイン電極６とゲー
ト電極２の重なり面積でほぼ決定されるようにしたもの
である。
【００１５】本実施の形態によれば、上記実施の形態１
と同様の効果に加え、ドレイン電極６からはみ出した半
導体層５の面積を小さくすることにより、Ｃgdに寄与す
るドレイン電極６からはみ出した半導体層５とゲート電
極２で形成される容量を小さくすることができるため、
フィードスルー電圧の増加を抑制でき、ショットムラや
フリッカーの発生をさらに抑制できる。
と同様の効果に加え、ドレイン電極６からはみ出した半
導体層５の面積を小さくすることにより、Ｃgdに寄与す
るドレイン電極６からはみ出した半導体層５とゲート電
極２で形成される容量を小さくすることができるため、
フィードスルー電圧の増加を抑制でき、ショットムラや
フリッカーの発生をさらに抑制できる。
【００１６】実施の形態３．図３（ａ）は、本発明の実
施の形態３におけるＴＦＴアレイ基板のスイッチング素
子であるＴＦＴ部を示す平面図、図３（ｂ）は図３
（ａ）中Ｂ−Ｂ’で示す部分の断面図である。図におい
て、８ａは画素電極８から延びてドレイン電極６に接続
された画素配線である。なお、図中、同一、相当部分に
は同一符号を付している。また、本実施の形態における
ＴＦＴアレイ基板の製造方法は、画素配線８ａを有する
画素電極８をパターン形成し、コンタクトホール１０に
てドレイン電極６と画素配線８ａを接続する以外は上記
実施の形態１とほぼ同様であるため説明を省略する。
施の形態３におけるＴＦＴアレイ基板のスイッチング素
子であるＴＦＴ部を示す平面図、図３（ｂ）は図３
（ａ）中Ｂ−Ｂ’で示す部分の断面図である。図におい
て、８ａは画素電極８から延びてドレイン電極６に接続
された画素配線である。なお、図中、同一、相当部分に
は同一符号を付している。また、本実施の形態における
ＴＦＴアレイ基板の製造方法は、画素配線８ａを有する
画素電極８をパターン形成し、コンタクトホール１０に
てドレイン電極６と画素配線８ａを接続する以外は上記
実施の形態１とほぼ同様であるため説明を省略する。
【００１７】本実施の形態では、ＴＦＴのドレイン電極
６をゲート電極２上の半導体層５上に設け、このドレイ
ン電極６上にコンタクトホール１０を設け、ドレイン電
極６と画素配線８ａを電気的に接続したＴＦＴアレイ基
板において、半導体層５およびこれに重なる画素配線８
ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネ
ル幅１１であるドレイン電極６の幅よりも狭く設けたも
のである。これにより、従来のＴＦＴ構造（図７（ｂ）
参照）に比べ、写真製版装置のアライメントずれにより
生じる各ショット間のゲート電極２とドレイン電極６
（および画素配線８ａ）の重なり面積の差が小さくなる
ため、フィードスルー電圧のパラメータであるＣgdの変
動を低減でき、ショットムラやフリッカーの発生を抑制
できる。なお、ゲート電極２上に形成された半導体層５
はＣgdに寄与しており、図３（ａ）中Ｌ２で示すドレイ
ン電極６の一辺と半導体層５の一辺の距離について、Ｌ
２が約５μｍ以上になると半導体層５に起因するフィー
ドスルー電圧が急激に増加するため、Ｌ２は５μｍ以下
に設計することが望ましい。
６をゲート電極２上の半導体層５上に設け、このドレイ
ン電極６上にコンタクトホール１０を設け、ドレイン電
極６と画素配線８ａを電気的に接続したＴＦＴアレイ基
板において、半導体層５およびこれに重なる画素配線８
ａのゲート電極２端を跨ぐ部分の幅を、ＴＦＴのチャネ
ル幅１１であるドレイン電極６の幅よりも狭く設けたも
のである。これにより、従来のＴＦＴ構造（図７（ｂ）
参照）に比べ、写真製版装置のアライメントずれにより
生じる各ショット間のゲート電極２とドレイン電極６
（および画素配線８ａ）の重なり面積の差が小さくなる
ため、フィードスルー電圧のパラメータであるＣgdの変
動を低減でき、ショットムラやフリッカーの発生を抑制
できる。なお、ゲート電極２上に形成された半導体層５
はＣgdに寄与しており、図３（ａ）中Ｌ２で示すドレイ
ン電極６の一辺と半導体層５の一辺の距離について、Ｌ
２が約５μｍ以上になると半導体層５に起因するフィー
ドスルー電圧が急激に増加するため、Ｌ２は５μｍ以下
に設計することが望ましい。
【００１８】実施の形態４ 図４は、本発明の実施の形態４におけるＴＦＴアレイ基
板のスイッチング素子であるＴＦＴ部を示す平面図であ
る。図中、同一、相当部分には同一符号を付し、説明を
省略する。本実施の形態では、上記実施の形態３と同様
に、半導体層５およびこれに重なる画素配線８ａのゲー
ト電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１
であるドレイン電極６の幅よりも狭く設け、さらに、ド
レイン電極６および画素配線８ａがゲート電極２上にお
いて半導体層５と重ならない部分を有するようにした。
これにより、ゲート電極２上においてドレイン電極６お
よび画素配線８ａからはみ出した半導体層５の面積を上
記実施の形態３よりも小さくしている。本実施の形態に
よれば、上記実施の形態３と同様の効果に加え、Ｃgdの
要因となるドレイン電極６および画素配線８ａからはみ
出した半導体層５とゲート電極２で形成される容量を小
さくすることができるため、フィードスルー電圧の増加
を抑制でき、ショットムラやフリッカーの発生をさらに
抑制できる。
板のスイッチング素子であるＴＦＴ部を示す平面図であ
る。図中、同一、相当部分には同一符号を付し、説明を
省略する。本実施の形態では、上記実施の形態３と同様
に、半導体層５およびこれに重なる画素配線８ａのゲー
ト電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１
であるドレイン電極６の幅よりも狭く設け、さらに、ド
レイン電極６および画素配線８ａがゲート電極２上にお
いて半導体層５と重ならない部分を有するようにした。
これにより、ゲート電極２上においてドレイン電極６お
よび画素配線８ａからはみ出した半導体層５の面積を上
記実施の形態３よりも小さくしている。本実施の形態に
よれば、上記実施の形態３と同様の効果に加え、Ｃgdの
要因となるドレイン電極６および画素配線８ａからはみ
出した半導体層５とゲート電極２で形成される容量を小
さくすることができるため、フィードスルー電圧の増加
を抑制でき、ショットムラやフリッカーの発生をさらに
抑制できる。
【００１９】実施の形態５．図５（ａ）は、本発明の実
施の形態５におけるＴＦＴアレイ基板のスイッチング素
子であるＴＦＴ部を示す平面図、図５（ｂ）は図５
（ａ）中Ｃ−Ｃ’で示す部分の断面図である。図中、同
一、相当部分には同一符号を付し説明を省略する。本実
施の形態では、ＴＦＴのドレイン電極６をゲート電極２
上の半導体層５上に設け、このドレイン電極６上にコン
タクトホール１０を設け、ドレイン電極６と画素配線８
ａを電気的に接続したＴＦＴアレイ基板において、画素
配線８ａのゲート電極２端を跨ぐ段差部分の幅を、ＴＦ
Ｔのチャネル幅１１であるドレイン電極６の幅よりも狭
く設けたものである。これにより、従来のＴＦＴ構造
（図７（ｂ）参照）に比べ、写真製版装置のアライメン
トずれにより生じる各ショット間のゲート電極２とドレ
イン電極６（および画素配線８ａ）の重なり面積の差が
小さくなるため、フィードスルー電圧のパラメータであ
るＣgd変動を低減でき、ショットムラやフリッカーの発
生を抑制できる。なお、ゲート電極２上に形成された半
導体層５はＣgdに寄与しており、図５（ａ）中Ｌ３で示
すドレイン電極６の一辺と半導体層５の一辺の距離につ
いて、Ｌ３が約５μｍ以上になると半導体層５に起因す
るフィードスルー電圧が急激に増加するため、Ｌ３は５
μｍ以下に設計することが望ましい。
施の形態５におけるＴＦＴアレイ基板のスイッチング素
子であるＴＦＴ部を示す平面図、図５（ｂ）は図５
（ａ）中Ｃ−Ｃ’で示す部分の断面図である。図中、同
一、相当部分には同一符号を付し説明を省略する。本実
施の形態では、ＴＦＴのドレイン電極６をゲート電極２
上の半導体層５上に設け、このドレイン電極６上にコン
タクトホール１０を設け、ドレイン電極６と画素配線８
ａを電気的に接続したＴＦＴアレイ基板において、画素
配線８ａのゲート電極２端を跨ぐ段差部分の幅を、ＴＦ
Ｔのチャネル幅１１であるドレイン電極６の幅よりも狭
く設けたものである。これにより、従来のＴＦＴ構造
（図７（ｂ）参照）に比べ、写真製版装置のアライメン
トずれにより生じる各ショット間のゲート電極２とドレ
イン電極６（および画素配線８ａ）の重なり面積の差が
小さくなるため、フィードスルー電圧のパラメータであ
るＣgd変動を低減でき、ショットムラやフリッカーの発
生を抑制できる。なお、ゲート電極２上に形成された半
導体層５はＣgdに寄与しており、図５（ａ）中Ｌ３で示
すドレイン電極６の一辺と半導体層５の一辺の距離につ
いて、Ｌ３が約５μｍ以上になると半導体層５に起因す
るフィードスルー電圧が急激に増加するため、Ｌ３は５
μｍ以下に設計することが望ましい。
【００２０】実施の形態６．図７は、本発明の実施の形
態６におけるＴＦＴアレイ基板のスイッチング素子であ
るＴＦＴ部を示す平面図である。図中、同一、相当部分
には同一符号を付し、説明を省略する。本実施の形態で
は、上記実施の形態５と同様に、画素配線８ａのゲート
電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１で
あるドレイン電極６の幅よりも狭く設け、さらに、ドレ
イン電極６がゲート電極２上において半導体層５と重な
らない部分を有するようにした。これにより、ゲート電
極２上においてドレイン電極６からはみ出した半導体層
５の面積を上記実施の形態５よりも小さくしている。本
実施の形態によれば、上記実施の形態５と同様の効果に
加え、Ｃgdに寄与するドレイン電極６からはみ出した半
導体層５とゲート電極２で形成される容量を小さくする
ことができるため、フィードスルー電圧の増加を抑制で
き、ショットムラやフリッカーの発生をさらに抑制でき
る。
態６におけるＴＦＴアレイ基板のスイッチング素子であ
るＴＦＴ部を示す平面図である。図中、同一、相当部分
には同一符号を付し、説明を省略する。本実施の形態で
は、上記実施の形態５と同様に、画素配線８ａのゲート
電極２端を跨ぐ部分の幅を、ＴＦＴのチャネル幅１１で
あるドレイン電極６の幅よりも狭く設け、さらに、ドレ
イン電極６がゲート電極２上において半導体層５と重な
らない部分を有するようにした。これにより、ゲート電
極２上においてドレイン電極６からはみ出した半導体層
５の面積を上記実施の形態５よりも小さくしている。本
実施の形態によれば、上記実施の形態５と同様の効果に
加え、Ｃgdに寄与するドレイン電極６からはみ出した半
導体層５とゲート電極２で形成される容量を小さくする
ことができるため、フィードスルー電圧の増加を抑制で
き、ショットムラやフリッカーの発生をさらに抑制でき
る。
【００２１】なお、上記実施の形態１〜実施の形態６に
おけるドレイン電極６、ドレイン配線６ａおよび画素配
線８ａ、半導体層５の形状は、図に示す形状に限定され
るものではなく、ドレイン配線６ａまたは画素配線８ａ
のゲート電極２端を跨ぐ部分の幅がＴＦＴのチャネル幅
１１であるドレイン電極６の幅よりも狭く設けられてい
れば、任意のパターンでも同様の効果が期待できる。ま
た、ＴＦＴを形成するゲート電極２、半導体層５および
ドレイン電極６のパターンを設計するにあたり、ショッ
ト間のアライメントずれ発生によるフィードスルー電圧
の変化を約１５０ｍＶ以下にすることが望ましい。ま
た、本発明は上記実施の形態１〜実施の形態６で説明し
たＴＦＴ構造にのみ適用されるものではなく、例えば、
ゲート配線から突起状に引き出されたゲート電極上にド
レイン電極およびソース電極を形成して構築したＴＦＴ
においても、ゲート電極による段差部上の画素と電気的
に接続されているドレイン配線または画素配線等の金属
パターンと半導体層の幅をＴＦＴのチャネル幅よりも狭
く設けることにより、同様の効果が得られる。
おけるドレイン電極６、ドレイン配線６ａおよび画素配
線８ａ、半導体層５の形状は、図に示す形状に限定され
るものではなく、ドレイン配線６ａまたは画素配線８ａ
のゲート電極２端を跨ぐ部分の幅がＴＦＴのチャネル幅
１１であるドレイン電極６の幅よりも狭く設けられてい
れば、任意のパターンでも同様の効果が期待できる。ま
た、ＴＦＴを形成するゲート電極２、半導体層５および
ドレイン電極６のパターンを設計するにあたり、ショッ
ト間のアライメントずれ発生によるフィードスルー電圧
の変化を約１５０ｍＶ以下にすることが望ましい。ま
た、本発明は上記実施の形態１〜実施の形態６で説明し
たＴＦＴ構造にのみ適用されるものではなく、例えば、
ゲート配線から突起状に引き出されたゲート電極上にド
レイン電極およびソース電極を形成して構築したＴＦＴ
においても、ゲート電極による段差部上の画素と電気的
に接続されているドレイン配線または画素配線等の金属
パターンと半導体層の幅をＴＦＴのチャネル幅よりも狭
く設けることにより、同様の効果が得られる。
【００２２】
【発明の効果】以上のように、本発明によれば、絶縁性
基板上に複数本形成されたゲート電極を備えたゲート配
線と、このゲート配線と交差する複数本のソース電極を
備えたソース配線と、ゲート電極上にゲート絶縁膜を介
して設けられた半導体層と、この半導体層に接続された
ソース電極及びドレイン電極よりなる薄膜トランジスタ
と、ドレイン電極から延びたドレイン配線に接続された
画素電極を備えたＴＦＴアレイ基板において、半導体層
およびこれに重なるドレイン配線のゲート電極端を跨ぐ
部分の幅を、薄膜トランジスタのチャネル幅であるドレ
イン電極幅よりも狭く設けたので、ゲート配線、ドレイ
ン電極およびソース電極をパターン形成する際に用いる
写真製版装置のアライメントずれにより生じる各ショッ
ト間のゲート電極とドレイン電極の重なり面積の差が小
さくなり、これによりフィードスルー電圧のパラメータ
ーであるゲート電極とドレイン電極の寄生容量の変動を
低減できるため、ショットムラやフリッカー等の表示不
良の発生を抑制できる。
基板上に複数本形成されたゲート電極を備えたゲート配
線と、このゲート配線と交差する複数本のソース電極を
備えたソース配線と、ゲート電極上にゲート絶縁膜を介
して設けられた半導体層と、この半導体層に接続された
ソース電極及びドレイン電極よりなる薄膜トランジスタ
と、ドレイン電極から延びたドレイン配線に接続された
画素電極を備えたＴＦＴアレイ基板において、半導体層
およびこれに重なるドレイン配線のゲート電極端を跨ぐ
部分の幅を、薄膜トランジスタのチャネル幅であるドレ
イン電極幅よりも狭く設けたので、ゲート配線、ドレイ
ン電極およびソース電極をパターン形成する際に用いる
写真製版装置のアライメントずれにより生じる各ショッ
ト間のゲート電極とドレイン電極の重なり面積の差が小
さくなり、これによりフィードスルー電圧のパラメータ
ーであるゲート電極とドレイン電極の寄生容量の変動を
低減できるため、ショットムラやフリッカー等の表示不
良の発生を抑制できる。
【００２３】また、ドレイン電極およびドレイン配線が
ゲート電極上において半導体層と重ならない部分を有す
るようにし、これによりゲート電極上においてドレイン
電極およびドレイン配線からはみ出した半導体層の面積
を小さくしたので、ドレイン電極からはみ出した半導体
層とゲート電極で形成される容量が小さくなり、フィー
ルドスルー電圧にほとんど影響を与えないため、ショッ
トムラやフリッカー等の表示不良の発生をさらに抑制で
きる。また、本発明によれば、従来のＴＦＴ構造よりも
ゲート配線に対する負荷容量を低減することができる。
さらに、画素配線を採用することにより、従来よりも高
開口率のＴＦＴアレイ基板を得ることができ、表示特性
に優れた液晶表示装置が得られる。
ゲート電極上において半導体層と重ならない部分を有す
るようにし、これによりゲート電極上においてドレイン
電極およびドレイン配線からはみ出した半導体層の面積
を小さくしたので、ドレイン電極からはみ出した半導体
層とゲート電極で形成される容量が小さくなり、フィー
ルドスルー電圧にほとんど影響を与えないため、ショッ
トムラやフリッカー等の表示不良の発生をさらに抑制で
きる。また、本発明によれば、従来のＴＦＴ構造よりも
ゲート配線に対する負荷容量を低減することができる。
さらに、画素配線を採用することにより、従来よりも高
開口率のＴＦＴアレイ基板を得ることができ、表示特性
に優れた液晶表示装置が得られる。
【図１】 本発明の実施の形態１であるＴＦＴアレイ基
板の構造を示す平面図および断面図である。
板の構造を示す平面図および断面図である。
【図２】 本発明の実施の形態２であるＴＦＴアレイ基
板の構造を示す平面図である。
板の構造を示す平面図である。
【図３】 本発明の実施の形態３であるＴＦＴアレイ基
板の構造を示す平面図および断面図である。
板の構造を示す平面図および断面図である。
【図４】 本発明の実施の形態４であるＴＦＴアレイ基
板の構造を示す平面図である。
板の構造を示す平面図である。
【図５】 本発明の実施の形態５であるＴＦＴアレイ基
板の構造を示す平面図および断面図である。
板の構造を示す平面図および断面図である。
【図６】 本発明の実施の形態６であるＴＦＴアレイ基
板の構造を示す平面図である。
板の構造を示す平面図である。
【図７】 従来のＴＦＴアレイ基板の構造を示す平面図
および断面図である。
および断面図である。
【図８】 画素電極電圧と各信号電圧の関係を示す図で
ある。
ある。
１ 透明絶縁性基板、２ ゲート電極およびゲート配
線、３ ソース配線、４ ゲート絶縁膜、５ 半導体
層、６ ドレイン電極、６ａ ドレイン配線、７ ソー
ス電極、８ 画素電極、８ａ 画素配線、９ 層間絶縁
膜、１０ コンタクトホール、１１ チャネル幅。
線、３ ソース配線、４ ゲート絶縁膜、５ 半導体
層、６ ドレイン電極、６ａ ドレイン配線、７ ソー
ス電極、８ 画素電極、８ａ 画素配線、９ 層間絶縁
膜、１０ コンタクトホール、１１ チャネル幅。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 直紀 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 Ｆターム(参考） 2H092 JA26 JA29 JA30 JA32 JA36 JA42 JA44 JA46 JB23 JB38 NA01 NA23 5C094 AA42 BA03 BA43 CA19 DA13 EA04 EA05 EA07 EB02 ED02 5F110 AA02 AA30 CC07 EE04 EE44 FF30 GG23 GG26 GG45 HK04 HK33 HL07 HM02 HM05 NN02 NN24 NN72 QQ09
Claims (7)
- 【請求項１】 絶縁性基板上に複数本形成されたゲート
電極を備えたゲート配線、 上記ゲート配線と交差する複数本のソース電極を備えた
ソース配線、 上記ゲート電極上にゲート絶縁膜を介して設けられた半
導体層と、この半導体層に接続された上記ソース電極及
びドレイン電極よりなる薄膜トランジスタ、 上記ドレイン電極から延びたドレイン配線に接続された
画素電極を備えたＴＦＴアレイ基板において、 上記半導体層およびこれに重なる上記ドレイン配線の上
記ゲート電極端を跨ぐ部分の幅を、上記薄膜トランジス
タのチャネル幅である上記ドレイン電極幅よりも狭く設
けたことを特徴とするＴＦＴアレイ基板。 - 【請求項２】 ドレイン電極およびドレイン配線は、ゲ
ート電極上において半導体層と重ならない部分を有する
ことを特徴とする請求項１記載のＴＦＴアレイ基板。 - 【請求項３】 絶縁性基板上に複数本形成されたゲート
電極を備えたゲート配線、 上記ゲート配線と交差する複数本のソース電極を備えた
ソース配線、 上記ゲート電極上にゲート絶縁膜を介して設けられた半
導体層と、この半導体層に接続された上記ソース電極及
びドレイン電極よりなる薄膜トランジスタ、 上記ドレイン電極に接続された画素配線を有する画素電
極を備えたＴＦＴアレイ基板において、 上記半導体層およびこれに重なる上記画素配線の上記ゲ
ート電極端を跨ぐ部分の幅を、上記薄膜トランジスタの
チャネル幅である上記ドレイン電極幅よりも狭く設けた
ことを特徴とするＴＦＴアレイ基板。 - 【請求項４】 ドレイン電極および画素配線は、ゲート
電極上において半導体層と重ならない部分を有すること
を特徴とする請求項３記載のＴＦＴアレイ基板。 - 【請求項５】 絶縁性基板上に複数本形成されたゲート
電極を備えたゲート配線、 上記ゲート配線と交差する複数本のソース電極を備えた
ソース配線、 上記ゲート電極上にゲート絶縁膜を介して設けられた半
導体層と、この半導体層に接続された上記ソース電極及
びドレイン電極よりなる薄膜トランジスタ、 上記ドレイン電極に接続された画素配線を有する画素電
極を備えたＴＦＴアレイ基板において、 上記画素配線の上記ゲート電極端を跨ぐ部分の幅を、上
記薄膜トランジスタのチャネル幅である上記ドレイン電
極幅よりも狭く設けたことを特徴とするＴＦＴアレイ基
板。 - 【請求項６】 ドレイン電極は、ゲート電極上において
半導体層と重ならない部分を有することを特徴とする請
求項５記載のＴＦＴアレイ基板。 - 【請求項７】 請求項１〜請求項６のいずれか一項に記
載のＴＦＴアレイ基板と、透明電極およびカラーフィル
タ等を有する対向電極基板または透明電極を有する対向
電極基板の間に液晶が配置されていることを特徴とする
液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000193453A JP3881160B2 (ja) | 2000-06-27 | 2000-06-27 | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 |
| PCT/JP2001/004885 WO2002001286A1 (fr) | 2000-06-27 | 2001-06-11 | Substrat a reseau de tft et dispositif d'affichage a cristaux liquides utilisant ce dernier |
| KR1020027000831A KR100735853B1 (ko) | 2000-06-27 | 2001-06-11 | Ｔｆｔ어레이기판 및 이것을 사용한 액정표시장치 |
| US10/049,715 US6825907B2 (en) | 2000-06-27 | 2001-06-11 | TFT array substrate, and liquid crystal display device using the same |
| US10/988,626 US7098969B2 (en) | 2000-06-27 | 2004-11-16 | TFT array substrate and liquid crystal display device using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000193453A JP3881160B2 (ja) | 2000-06-27 | 2000-06-27 | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002014371A true JP2002014371A (ja) | 2002-01-18 |
| JP3881160B2 JP3881160B2 (ja) | 2007-02-14 |
Family
ID=18692444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000193453A Expired - Lifetime JP3881160B2 (ja) | 2000-06-27 | 2000-06-27 | Ｔｆｔアレイ基板およびこれを用いた液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6825907B2 (ja) |
| JP (1) | JP3881160B2 (ja) |
| KR (1) | KR100735853B1 (ja) |
| WO (1) | WO2002001286A1 (ja) |
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| KR100491821B1 (ko) * | 2002-05-23 | 2005-05-27 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR100653264B1 (ko) * | 2002-10-16 | 2006-12-01 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터를 포함하는 액정표시장치용어레이기판과 그 제조방법 |
| US7612839B2 (en) | 2005-03-15 | 2009-11-03 | Sharp Kabushiki Kaisha | Active matrix substance and display device including the same |
| KR101026801B1 (ko) * | 2003-12-12 | 2011-04-04 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US7952670B2 (en) | 2007-02-21 | 2011-05-31 | Mitsubishi Electric Corporation | Liquid crystal display comprising a semiconductor layer integrally formed and including a crossover portion, a TFT portion, and a connection portion and manufacturing method for the same |
| US8077266B2 (en) | 2003-09-09 | 2011-12-13 | Sharp Kabushiki Kaisha | Active matrix substrate having interleaved source and drain electrodes on circle semiconductor and display device including same |
| TWI410726B (zh) * | 2010-05-04 | 2013-10-01 | Au Optronics Corp | 主動元件陣列基板 |
| JP2014096600A (ja) * | 2007-12-03 | 2014-05-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9570469B2 (en) | 2012-10-29 | 2017-02-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and liquid-crystal display device |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100870522B1 (ko) * | 2002-09-17 | 2008-11-26 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100539833B1 (ko) * | 2002-10-21 | 2005-12-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| JP4417072B2 (ja) * | 2003-03-28 | 2010-02-17 | シャープ株式会社 | 液晶表示装置用基板及びそれを用いた液晶表示装置 |
| TW595005B (en) * | 2003-08-04 | 2004-06-21 | Au Optronics Corp | Thin film transistor and pixel structure with the same |
| CN1331241C (zh) * | 2003-08-12 | 2007-08-08 | 友达光电股份有限公司 | 薄膜晶体管及具有此种薄膜晶体管的像素结构 |
| KR101202530B1 (ko) * | 2005-12-27 | 2012-11-16 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조방법 |
| KR101350609B1 (ko) * | 2005-12-30 | 2014-01-10 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
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| US20070229722A1 (en) * | 2006-04-03 | 2007-10-04 | Wen-Hsiung Liu | Pixel structure and liquid crystal display panel thereof |
| KR101479999B1 (ko) * | 2008-02-15 | 2015-01-09 | 삼성디스플레이 주식회사 | 표시 장치 |
| EP2261880A4 (en) | 2008-04-11 | 2011-11-23 | Sharp Kk | Active Matrix Substrate and Liquid Crystal Display Device |
| KR101534009B1 (ko) * | 2008-10-21 | 2015-07-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치 |
| TW201039034A (en) * | 2009-04-27 | 2010-11-01 | Chunghwa Picture Tubes Ltd | Pixel structure and the method of forming the same |
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| JPH0210331A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | アクティブマトリクス |
| JPH06208130A (ja) | 1993-01-11 | 1994-07-26 | Hitachi Ltd | 液晶表示装置 |
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-
2000
- 2000-06-27 JP JP2000193453A patent/JP3881160B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-11 WO PCT/JP2001/004885 patent/WO2002001286A1/ja active Application Filing
- 2001-06-11 KR KR1020027000831A patent/KR100735853B1/ko active IP Right Grant
- 2001-06-11 US US10/049,715 patent/US6825907B2/en not_active Expired - Lifetime
-
2004
- 2004-11-16 US US10/988,626 patent/US7098969B2/en not_active Expired - Lifetime
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| US8077266B2 (en) | 2003-09-09 | 2011-12-13 | Sharp Kabushiki Kaisha | Active matrix substrate having interleaved source and drain electrodes on circle semiconductor and display device including same |
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| US7952670B2 (en) | 2007-02-21 | 2011-05-31 | Mitsubishi Electric Corporation | Liquid crystal display comprising a semiconductor layer integrally formed and including a crossover portion, a TFT portion, and a connection portion and manufacturing method for the same |
| JP2014096600A (ja) * | 2007-12-03 | 2014-05-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| TWI410726B (zh) * | 2010-05-04 | 2013-10-01 | Au Optronics Corp | 主動元件陣列基板 |
| US9570469B2 (en) | 2012-10-29 | 2017-02-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and liquid-crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7098969B2 (en) | 2006-08-29 |
| US6825907B2 (en) | 2004-11-30 |
| WO2002001286A1 (fr) | 2002-01-03 |
| KR20020060153A (ko) | 2002-07-16 |
| US20050088599A1 (en) | 2005-04-28 |
| JP3881160B2 (ja) | 2007-02-14 |
| US20020113916A1 (en) | 2002-08-22 |
| KR100735853B1 (ko) | 2007-07-04 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040811 |
|
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|
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313632 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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