JPH0385768A

JPH0385768A - 薄膜半導体素子

Info

Publication number: JPH0385768A
Application number: JP1223890A
Authority: JP
Inventors: Naoki Ikeda; 直紀池田
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1989-08-30
Filing date: 1989-08-30
Publication date: 1991-04-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】り墓≧公剋里豆旦本発明はアクティブマトリックス駆動方式を採用したフ
ラットパネル形デイスプレィ等に応用される薄膜半導体
素子、より詳しくは、透明基板の表面に形成されたゲー
ト電極と、ドレイン電極及びソース電極との間に、ゲー
ト絶縁層とアモルファスシリコンからなる半導体層とオ
ーミックコンタクト層とが順次積層介在されて形成され
た薄膜半導体素子に関する。

虻朱公技量近年高度情報化が進むにつれて表示素子、特にカラー表
示素子のより一層の高精細化及び高輝度化が望まれてい
る。

映像表示用のデイスプレィ（表示装置）としては現在家
庭用やその他はとんどの分野においてＣＲＴ　（Ｃａｔ
ｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ　：陰極線管）デイスプレ
ィがその主流を占めているが、次第に小形、軽量、低消
費電力であって、しかも高画質化が可能なフラットパネ
ル形デイスプレィへの要望が高まってきている。

このような要望の高まりの中で、スイッチ素子としてア
モルファスシリコンを用いた薄膜トランジスタ（Ｔｈｉ
ｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ　：　Ｔ　Ｆ　Ｔ
　）形フラットパネルデイスプレィは、大面積化が可能
であり、しかもカラー化が容易であることから有望視さ
れ多くの研究がなされている。すなわち、アモルファス
シリコンを用いたＴＦＴ形フラフラットパネルデイスプ
レィ大面積化が可能であり、比較的低温プロセス（３０
０℃前後）で製作できるため安価なガラス基板が使用可
能であり、さらには連続的な成膜により膜外面の清浄性
が保たれる等の特徴を有している。

そして、フラットパネル形デイスプレィのうち液晶を用
いた液晶デイスプレィ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ
Ｄｉｓｐｌａｙ　；　Ｌ　ＣＤ　）は現在もっと６広く
用いられ将来性の高いデイスプレィである。

このＬＣＤの駆動方式としては、単純マトリックス駆動
方式やアクティブマトリックス駆動方式がある。そして
このうちアクティブマトリックス駆動方式は三原色（Ｒ
ＧＢ）で構成される各画素を独立的に駆動して表示制御
するものである。すなわち、該アクティブマトリックス
駆動方式においては、各画素ごとにスイッチ素子を配設
することにより、各画素は独立的に駆動制御される。し
たがって、原理的には各画素ごとに１００％に近いデユ
ーティ比で駆動することができ、画素のコントラスト比
を大きく取ることができるため、高画質表示が可能であ
る。

以上のことから駆動方式としてアクティブマトリックス
駆動方式を採用し、スイッチ素子としてアモルファスシ
リコンを用いたＴＦＴ形デビデイスプレイ後のニューメ
ディア用半導体装置としてその発展が期待されている。

第５図は、この種半導体装置に使用されている従来の薄
膜半導体素子（ＴＰＴ）の断面図を示したちのである。

すなわち、ガラス基板５１の上面にはゲート電極５２が
パターニングされており、このゲート電極５２の上面に
はゲート絶縁層５３が積層形成されている。また、この
ゲート絶縁層５３の上面にはアモルファスシリコンから
なる半導体層５４が積層形成され、この半導体層５４の
上面にはオミックコンタクト層としてのｎ１アモルファ
スシリコン層５５が積層形成されている。さらに、この
ｎ１アモルファスシリコン層５５の上面にはドレイン電
極５６及びソース電極５７が積層形成されている。すな
わち、ドレイン電極５６及びソス電極５７は、前記ゲー
ト電極５２上のチャネル部５９を挟んで互いに対向状に
形成されている。

また、前記チャネル部５９上には保護膜５８が形成され
ている。

日が解？、しようとする課題上記半導体層５４を構成するアモルファスシリコンは可
視光に対する良好な光導電体であり、ＬＣＤにおいては
、矢印Ｙ方向からＴＰＴに背面光（バックライト）を照
射して文字又は画像の表示を行なっている。

しかし、この背面光が半導体層５４を照射すると、半導
体層５４のうちゲート電極５２で遮蔽されていない部分
の電子が励起されて光キャリアが発生しチャネル部５９
に電流（光電流）が流れる。そのため、ゲート電圧がＯ
または負の時のドレイン電流（オフ電流）を上昇させる
ことになり、オフ電流は背面光非照射時に１０−”Ａ〜
１０−”Ａであったものが、背面光照射時には１０−”
Ａ〜１Ｏ−８Ａ程度にまで上昇する。一方、ゲート電圧
が０または負の時にオフ電流が上昇すると、ＴＰＴのオ
ンオフ比が低下し、ＬＣＤの表示特性を劣化させること
となる。アモルファスシリコンＴＰＴを使用したＬＣＤ
について、高画質化や高精細化を進めた場合、画素面積
に対するアモルファスシリコンＴＰＴや配線の占有面積
が大きくなるので、画面の明るさを維持するためには背
面光の輝度をさらに上げる必要がある。この場合、半導
体層５４に流れる光電流は上昇してオフ電流が大きくな
り、その結果コントラスト比はますます小さくなってし
まう。

このような事情から、コントラスト比の高い良好な表示
特性を得るためには、背面光照射時における光キャリア
によるオフ電流の小さい、安定した特性を有する薄膜半
導体素子を作成することが重要な課題となる。

本発明はこのような課題に鑑みなされたものであって、
背面光照射時のオフ電流の上昇を低減させ、背面光照射
時においてもデイスプレィのコントラスト比が高く、良
好な表示特性を得ることができる薄膜半導体素子を提供
することを目的とする。

課題を解２するための　段上記目的を達成するために本発明は、透明基板の表面に
形成されたゲート電極と、ドレイン電極及びソース電極
との間に、ゲート絶縁層とアモルファスシリコンからな
る半導体層とオーミックコンタクト層とが順次積層形成
された薄膜半導体素子において、光遮蔽層が、前記透明
基板上であって前記ゲート電極の両側に該ゲート電極と
所定距離を有して形成されていることを特徴としている
。

住良アモルファスシリコンからなる半導体層を具備したＴＰ
Ｔに背面光を照射し、光キヤリア発生に基づくオフ電流
の特性を測定したところ、光照射時のオフ電流はゲート
電極とドレイン電極との対向部分、またはゲート電極と
ソース電極との対向部分との重なり幅に比例して増大し
ていくことが判明した。すなわち、光キャリアは主とし
てグト電極とドレイン電極との対向部分、またはゲート
電極とソース電極との対向部分の間に位置するアモルフ
ァスシリコンの半導体層内で発生し、トレイン電極とソ
ース電極との間の電界によってドリフトしていくため、
オフ電流が増大すると考えられる。換言すれば、背面光
が、前記半導体層のうちゲート電極と対向していない部
分に直接照射される結果、この部分において光キャリア
が発生しやすくなると考えられる。

本発明に係る薄膜半導体素子は、前記透明基板上であっ
て前記ゲート電極の両側に、該ゲート電極と所定距離を
有して光遮蔽層が形成されているので、透明基板に背面
光が照射された場合において、半導体層における光キャ
リヤの発生が低減され、オフ電流が低下し、コントラス
ト比の優れた薄膜半導体素子が得られる。

叉凰廻以下、本発明に係る実施例を図面に基づき詳説する。

第１図は本発明に係る薄膜半導体素子の一例を示したＴ
ＰＴの断面図である。

すなわち、ガラス基板（透明基板）ｌの上面には、ゲー
ト電極２がパターニングされ、さらに該ゲート電極２の
両側には一定の距離Ｔを有して左右一対の光遮蔽層３．
３がパターニングされている。ゲート電極２の幅Ｗは１
５μｍ、光遮蔽層３．３の幅Ｕは５μｍに設定されてい
る。また、前記距離Ｔは、ゲート電極２と光遮蔽層３．
３とが電気的に接触するのを防止するために設けられた
ちのであり、該距離Ｔが狭いほど光の漏れを防ぐことが
でき、オフ電流の低減に関しては狭いほど好ましいが、
生産性等を考慮し本実施例では１μｍに形成されている
。また、このゲート電極２及び光遮蔽層３．３は同−膜
厚及び同一材料がらなり、本実施例ではＣｒで形成され
ているが、Ｍｏ、Ｔａ、Ａｊ２またはＮｉＣｒ膜あるい
はこれらの積層膜で形成してちよい。また、ゲート電極
２及び光遮蔽層３．３の膜厚は、膜の材料や目的とする
ＴＰＴの構造あるいは配線抵抗等により決定されるが１
本実施例においては、膜厚１０００人に形成されている
。また、いわゆる寄生容量の増大を防ぐため、前記光遮
蔽層３．３は接地されている。

ゲート電極２及び光遮蔽層３．３の上面にはゲート絶縁
層４が積層形成されている。該ゲート絶縁層４としては
比抵抗が高く、したがって絶縁性に優れ高耐圧でかつ界
面特性の良好な薄膜が用いられる。このような条件を満
たすゲート絶縁層４として本実施例ではプラズマＣＶＤ
法（グロー放電分解法）により形成されるＳ　ｉＮ　ｘ
膜、ＳｉＯｘ膜等が使用されている。該ゲート絶縁層４
の膜厚は、所望のＴＰＴ特性が得られるように決定され
るが、本実施例では膜厚２５００人に形成されている。

ゲート絶縁層４の上面にはアモルファスシリコンからな
る半導体層５が積層形成されている。該半導体層５の膜
厚はＴＰＴのオフ電流及び光照射時の光電流に大きく依
存する。本実施例ではその膜厚は１２００人に形成され
ている。

さらに、光電流が流れるチャネル部６を除いた半導体層
５の上面には不純物濃度の高いｎ４アモルファスシリコ
ン層７がオーミックコンタクト層として積層形成されて
いる。該ｎ′″アモルファスシリコン層７は、チャネル
部６に誘起される電子（キャリア）の走行性を容易にし
、該チャネル部６に蓄積された正札の流れ（オフ電流）
を阻止してリーク電流を低減させる働きを有するもので
あって、主としてシリコン系ガス、例えばＳｉＨ４とＰ
Ｈ，どの混合ガスにより形成される。ｎ０アモルファス
シリコン層７の膜厚は膜の剥離防止等のために適切な厚
さに決定する必要があり、本実施例では膜厚４００人に
形成されている。

さらに、前記ｎ′″アモルファスシリコン層７の上面に
はドレイン電極８と、ソース電極９とが、前記チャネル
部６を挟んで対向状に形成されている。

ドレイン電極８及びソース電極９は、通常Ｃｒ、Ｍｏ、
Ｔｉ等の高融点金属層８ａ、９ａとＡβ層８ｂ、９ｂと
の積層構造とすることによって特性の安定化が図られて
いる。高融点金属層８ａ、９ａの膜厚としては膜の剥離
等を考慮して１００人〜１０００人とするのが望ましく
、またＡ℃層８ｂ、９ｂの膜厚としては２０００人〜２
μｍ程度とするのが望ましい。本実施例では高融点金属
層８ａ、９ａの膜厚は５００人に形成され、Ａ４２層８
ｂ、９ｂの膜厚はｌＬＬｍに形成されている。　さらに
、前記チャネル部６上には保護膜ｌＯが形成されている
。この保護膜ｌＯは、該チャネル部６の湿気や汚染によ
るＴＰＴの劣化を防止する目的で形成され、通常ゲート
絶縁層４と同様、プラズマＣＶＤ法により形成されるＳ
ｉＮｘ膜等が用いられる。また、その膜厚は５００Å〜
５０００人の範囲であることが望ましく、本実施例では
膜厚１５００人に形成されている。

次に、このように形成された上記ＴＰＴの製造方法につ
いて第２図（ａ）〜（１）に基づき詳述する。

充分に洗浄した直径５インチのガラス基板１　（コーニ
ング社製：ＨＯＹＡ　　ＮＡ−４０）に膜厚ｉ　ｏｏｏ
人のＣｒを蒸着させ、この後周知のフ才■ トリソグラフィを利用してゲート電極２及び光遮蔽層３
を形成した（同図〔ａ））。

その後ガラス基板１をプラズマＣＶＤ装置内にセットし
、拡散ポンプ（ＤＰ）により該ＣＶＤ装置内を排気する
とともに、該ＣＶＤ装置内を３００℃の温度に設定して
前記ガラス基板１を加熱した。そして、該ＣＶＤ装置内
の真空度が５×１０−’Ｔｏｒｒ以下となったところで
排気系を拡散ポンプ（ＤＰ）からメカニカルブースター
ポンプ（ＭＢＰ）に切り替えるとともにマスフローコン
トローラー（ＭＦＣ）を介して１００％Ｓ　ｉ　Ｈ４を
１０ＳＣＣＭ、　ＮＨ３を３０ＳＣＣＭ、　Ｎ２を６０
　ＳＣＣＭそれぞれ流し、その後ＭＢＰによりＣＶＤ装
置内を排気し、装置内の圧力が０　、５　Ｔｏｒｒとな
るように調節した。

次いで、ガス流量及び装置内の圧力が一定となってから
５分経過した後、マツチングユニットを調整しながら１
３．５６ＭＨ２の高周波（ＲＦ）電源を「オン」してＲ
Ｆ電極への給電を開始した。そして、ＲＦパワーの出力
を５０Ｗに設定して１２分間印加し、ＲＦ電極からグロ
ー放電を発生させ、膜厚２５００人のＳ　Ｉ　Ｎ　ｘか
らなるゲート絶縁層４を形成した（同図（ｂ））。この
ようにして形成されたゲート絶縁層４は屈折率が１゜９
５、光学的バンドギャップＥｇが４．２ｅＶであった。

次に、前記プラズマＣＶＤ装置内において、装置内を排
気し、該装置内の真空度を５×１０Ｔｏｒｒ以下に設定
した後、前記ゲート絶縁層４上に膜厚１２００人のアモ
ルファスシリコンからなる半導体層５を形成した（同図
（Ｃ））。形成条件は１００％ＳｉＨ４をｌ０３Ｃ（：
Ｍ流し、反応圧力を０　、２　Ｔｏｒｒ、　ＲＦパワー
の出力を１５０Ｗにそれぞれ設定して行なった。また、
成膜時間は１０分間であった。このようにして形成され
た半導体層５は電気的特性として、暗比抵抗ρｄ＝９×
１０ｇΩ’ｃｍ、活性化エネルギーＥａ＝０．７２ｅＶ
、光学的特性として光学的バンドギャップＥｇ＝１．７
５ｅＶであり、赤外吸収法により求めた結合水素量は１
０原子％であった。

次に、前記プラズマＣＶＤ装置内において、半導体層５
上に膜厚１５００ＡのＳｉＮ、ＩＩ！１０ａを堆積させ
た（同図（ｄ））。成膜条件は、ＣｖＤ装置に供給され
るガス種、ガス流量及び該ＣＶＤ装置内の真空度を前記
ゲート絶縁層４の形成条件と同一条件とし、出力５０Ｗ
のＲＦパワーを１０分間印加して行なった。このように
して形成されたＳ　ｉ　Ｎ、膜１０ａは、屈折率が１．
９５、光学的バンドギャップＥｇが４．２ｅＶであった
。

その後、ＲＦ電源を「オフ」にし、ガス導入部のバルブ
を「閉」にして原料ガスの導入を停止し、この後ＭＢＰ
のバルブを「開」にしてＣＶＤ装置内を排気する。そし
て、ガラス基板１の温度が５０°Ｃ以下になったのを確
認した後、前記ＭＢＰのバルブを「閉」とし、この後Ｃ
ＶＤ装置を開放状態として前記ガラス基板１を外部に取
り出した。

次に、フォトリソグラフィを利用して所定形状の保護膜
１０を形成した。すなわち、前記ガラス基板ｌに形成さ
れたＳ　ｉＮ　ｘ膜１０ａの表面にフォトレジストを塗
布した後、露光・現像を行なってソース電極及びドレイ
ン電極の形成予定箇所のフォトレジストを除去し、この
後、ＢＴ（Ｆ液を使用して前記ソース電極及びドレイン
電極の形成予定箇所のＳｉＮつ膜１０ａを除去しチャネ
ル部６上に保護膜１０を形成した。（同図（ｅ））。

尚、１１は保護膜１０上に残ったフォトレジスト膜であ
る。

次いで、該ガラス基板ｌをＣＶＤ装置内にセットし、該
装置内の圧力を０　、２　Ｔｏｒｒに設定した後、前記
半導体層５の表面に膜厚４００人の０３アモルファスシ
リコン層７を積層形成した（同図（ｆ））。形成条件は
、基板温度をｌｏｏ’ｃとし、１００％ＳｉＨ４を２０
　ＳＣＣＭ、　Ｈ２をベースとした１％ＰＨ３を２０３
ＣＣＵそれぞれ流し、ＲＦパワーの出力を２０Ｗに設定
して印加し、４分開成膜な行なった。このｎ＋アモルフ
ァスシリコン層７の特性は、暗比抵抗ρｄ＝２ｘ１０３
Ω・ｃｍ、活性化エネルギーＥａ＝０．３ｅＶ、光学的
バンドギャップＥｇ＝１．７ｅＶであった。

次に、該ガラス基板１を真空蒸着装置内にセットし、ｎ
１アモルファスシリコン層７の表面に膜厚５００人のＣ
ｒ層（高融点金属層８ａ　（９ａ））をタングステンポ
ート加熱により形成しく同図（（ｇ））、その後リフト
オフ法を利用してチャネル部６上のＣｒ層及びｎ＋アモ
ルファスシリコン層７をフォトレジスト１１と共に除去
した（同図（ｈ））。

その後、再びガラス基板ｌを真空蒸着装置内にセットし
、タングステンボート加熱を施し、試料全面に膜厚１μ
ｍのＡ２層を形成し、そして再びフォトリソグラフィを
利用し、前記チャネル部６上のＡ４層をリン酸系水溶液
で除去し、高融点金属層８ａ、９ａとＡ１２層８ｂ、９
ｂの積層構造とされたドレイン電極８及びソース電極９
を形成し、ＴＰＴの製造を完了した（（同図（ｉ））。

このように形成されたＴＰＴにおいては、光遮蔽層３が
、ガラス基板１上であってゲート電極２の両側に該ゲー
ト電極２と一定の距離Ｔ（Ｔ＝１μｍ）を有して形成さ
れているので、背面光が矢印Ｘ方向（第１図参照）から
照射されても、半導体層５内で発生する光電流が、前記
光遮蔽層３の遮蔽効果により抑制され、オフ電流の低減
を図ることができる。

第３図は上記ＴＰＴの電流−電圧特性を示したちのであ
って、ドレイン電圧Ｖ、、を＋ＩＯＶとし、三波長型蛍
光灯を使用して２０００ルクス〜２００ルクスの照度を
有する背面光をそれぞれ照射した場合、及び背面光を照
射しなかった場合の電流−電圧特性を示している。縦軸
はトレイン電流■６を示し、横軸はゲート電圧Ｖ１を示
している。

この図から明らかなように、ゲート電圧■１がＶ、＝−
５Ｖとした場合、２０００ルクスの背面光照射時でドレ
イン電流Ｌ　（オフ電流）はＩ６”−１，２Ｘ　１０−
１２Ａであり、背面光非照射時のＬ　４６．２ｘｌＯ−
”　Ａと比べｌｏ２程度の上昇に留まっている。したが
って、ＴＰＴのオンオフ比についても１０２程度以内の
低下となる。

止鮫立第４図は比較例として光遮蔽層が形成されていない従来
の薄膜半導体素子の電流−電圧特性を示したものであり
、測定条件は本実施例（第３図）と同様である。

この図から明らかなように、この比較例においてはゲー
ト電圧Ｖ　ｇ　７５５Ｖ　ｇ　＝５　’Ｊとした場合、
２０００ルクスの背面光照射時でドレイン電流工。（オ
フ電流）はＩ、去８．６Ｘｌ○−１０Ａであり、背面光
非照射時の■６吋５．３Ｘ１０−”Ａと比べ１０４以上
の上昇を示している。したがって、ＴＰＴのオンオフ比
の低下についても約１０’以上となる。

及塁坐盈速以上詳述したように本発明に係る薄膜半導体素子は、光
遮蔽層が、透明基板上であってゲート電極の両側に該ゲ
ート電極と所定距離を有して形成されているので、背面
光が照射されても前記光遮蔽層により半導体層に到達す
る光が抑制され、半導体層中に発生する光電流が少なく
なる。

　９したがって、本発明の薄膜半導体素子はオフ電流が小さ
いため、オンオフ比の低下も小さく、該薄膜半導体素子
をＬＣＤ等の薄膜半導体装置に応用することにより、コ
ントラスト比の高い、優れた表示特性を有する薄膜半導
体装置を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明に係る薄膜半導体素子の断面図、第２図
（ａ）〜（１）は薄膜半導体素子の製造方法を示す概略
工程図、第３図は薄膜半導体素子の電圧−電流特性図、
第４図は比較例（従来例）の電圧−電流特性図、第５図
は従来の薄膜半導体素子の断面図である。ｌ・・・ガラス基板（透明基板）、２・・・ゲート電極
、３・・・光遮蔽層、４・・・ゲート絶縁層、５・・半
導体層、７・・・ｎ′″アモルファスシリコン層（オー
ミックコンタクト層）、８・・・ドレイン電極、９・・
・ソース電極。

Claims

【特許請求の範囲】

（１）透明基板の表面に形成されたゲート電極と、ドレ
イン電極及びソース電極との間に、ゲート絶縁層とアモ
ルファスシリコンからなる半導体層とオーミックコンタ
クト層とが順次積層形成された薄膜半導体素子において
、光遮蔽層が、前記透明基板上であって前記ゲート電極の
両側に該ゲート電極と所定距離を有して形成されている
ことを特徴とする薄膜半導体素子。