JP4508732B2 - 電子制御装置 - Google Patents

Description

この発明は、例えば、自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した電子制御装置に係わり、特に相互にシリアル信号の交信を行うように電気的に分割された複数の制御回路部を有している電子制御装置において、親局となる第一の制御回路部に設けられた不揮発プログラムメモリから子局となる第二の制御回路部に設けられたデータメモリに送信される制御定数の信頼性を向上するための改良された車載用の電子制御装置に関するものである。

機能分担された複数の制御回路部間でシリアル通信による情報交換を行うと共に、通信異常を検出して異常処理を行うようにした電子制御装置は幅広く実用されている。
例えば、後述する特許文献１（特開２００２−３３３９０１号公報）の「車載電子制御装置」によれば、マイクロプロセッサと相互交信する集積回路部によって構成され、運転開始時の制御定数の転送や、運転中における多様なデータを自由に相互交信することができるシリアル通信手段を備えた車載電子制御装置が提示され、シリアル通信データに対するサムチェックエラーやタイムアウトチェックエラーに対する再送処理を含めて、各種通信パケットの具体的構成例が詳述されている。
また、特許文献２（特許第３３４６１６３号公報）の「車両用電子制御装置」によれば、第１のマイクロコンピュータに設けられ、第２のマイクロコンピュータの制御内容に関する第１のマイクロコンピュータ内のＲＯＭデータを所定周期毎に繰り返して送信し、第２のマイクロコンピュータ内のＲＡＭデータを前記送信データに更新することによってＲＡＭデータが破壊されたとしても直ちに修復する技術が開示されている。

一方、特許文献３（特許第３１５６４９３号公報）の「車載用電子制御装置」によれば、送信側ＣＰＵにて全送信データのＳＵＭ値を計算し、このＳＵＭ値と同一の値を送信データ列の最後尾に付加して送信処理を行い、受信側ＣＰＵでは受信データの先頭から最後尾の一つ前までのＳＵＭ値を計算し、このＳＵＭ値と受信データの最後尾データとを比較して、比較結果が等しい場合は受信データを採用し、比較結果が異なる場合は前回受信した正常データを採用する技術が開示されている。

更に、特許文献４（特開平９−１６２８１４号公報）の「通信監視装置」によれば、通信エラーが発生する都度にカウントアップするエラーカウンタに対して正常通信時にカウントダウンする減算手段を設けて、エラーカウンタのカウント値が所定値に達したときに通信異常を報知することによって散発的な通信異常には感応せず、継続的な通信異常を即座に報知する通信監視が提示されている。
特開２００２−３３３９０１号公報（図１、図４、要約） 特許第３３４６１６３号公報（図１、段落０００７） 特許第３１５６４９３号公報（図１、要約） 特開平９−１６２８１４号公報（図２、段落０００９）

上記特許文献１に示された車載電子制御装置は、制御定数の送・受信時には通信データのサムチェックと異常時の再送処理によって正常データを得るようになっているが、多数の制御定数を順次受信して定数設定レジスタに格納した後は、個々に読出しチェックをしなければデータ破壊の有無を検出できないという問題点がある。
更に、子局側（集積回路側）から親局側（マイクロプロセッサ側）への自発的な上り通信用パケットが準備されておらず、親局側からの要求がなければ子局側からの報告が行えないので、定期的な報告データがある場合には定期的な要求が必要となって無用な下り通信が発生する問題点がある。
また、上記特許文献２に示された車両用電子制御装置は、子局へ送信するべき制御定数が多数ある場合には、運転中に制御定数を定期送信することによる下り通信の渋滞発生の問題がある。
たとえ制御定数の送信を運転開始時のみとして、運転中には子局側のＲＡＭデータと親局側のＲＯＭデータとが比較不一致であるときのみ再送する場合であっても、比較を親局側で行うとすれば比較用データを親局に送信するために上り通信が渋滞し、比較を子局側で行うとすれば比較用データを再送するための下り通信が渋滞する問題点がある。

また、上記特許文献３に示された車載用電子制御装置は、制御定数の送・受信時には通信データのサムチェックによって正常データのみを得るようになっているが、多数の制御定数を順次受信して定数設定レジスタに格納した後は、個々に読出しチェックをしなければデータ破壊の有無を検出できないという問題点がある。
また、上記特許文献４に示された通信監視装置は、通信異常判定のための閾値を大きくしておくと、継続的に正常通信が行われていた後の異常発生の検出に応答遅れが発生する問題点があると共に、異常判定のための閾値を小さくしておくと、僅かな散発的異常発生に対しても過敏な異常検出が行われる問題点がある。
しかも、各種の多様な通信エラーへの対応とタイムアウト異常や再送処理の扱いが総合的に論及されていない。

この発明は上述したような問題点を解決するためになされたものであり、相互にシリアル信号の交信を行うように電気的に分割された第一・第二の制御回路部を有している電子制御装置において、親局となる第一の制御回路部から子局となる第二の制御回路部へ送信された制御定数データの品質を向上すると共に、親局側のマイクロプロセッサの通信制御に要する負担を軽減することができる電子制御装置を提供することを目的とする。

この発明による電子制御装置は、外部機器に対する入出力制御手段、予め設定されている制御用の定数である設定データ及び通信制御手段を有するプログラムメモリ、演算処理用ＲＡＭメモリ、上記プログラムメモリと協働するマイクロプロセッサ、第一の直並列変換器を含む第一の制御回路と、監視・制御信号の交信を行うための通信制御回路部、データメモリ、第二の直並列変換器を含む第二の制御回路とを設け、上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路と第二の制御回路との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
上記第一の制御回路部は、定期送信手段および記憶定数確認処理手段を備えると共に、上記第二の制御回路部は定期報告手段を備えている。
そして、上記定期送信手段は、上記第一の制御回路部から上記第二の制御回路部に対して定期的に制御出力データや定数設定データを順次送信し、上記第二の制御回路部において受信した上記制御出力データや定数設定データを上記データメモリに格納する。
また、上記定期報告手段は、上記第二の制御回路部から上記第一の制御回路部に対して、上記データメモリに格納されている定数設定データの全体あるいは一部に関する確認情報を定期報告する。
さらに、上記記憶定数確認処理手段は、上記第一の制御回路部において予め設定されている上記定数設定データの全体あるいは一部に関する基準情報と上記定期報告手段によって得られた確認情報との比較を行って、比較結果が不一致であった場合には上記定期送信手段によって定数設定データを上記第二の制御回路部に再送する。

さらに、上記第一の制御回路部は、上記第二の制御回路部に設けられた所定アドレスのメモリに対して上記定期送信手段によって送信され、上記第二の制御回路部が上記定期報告を送信することを許可するための指令データを格納する定期報告許可手段を備えると共
に、上記マイクロプロセッサの運転開始直後は上記定期報告手段による定期報告が不許可にされて上記定期送信手段は定数設定データを主体として送信し、定数設定データの送信完了に伴って上記定期報告手段による定期報告が許可されて、上記定期送信手段は制御出力データを主体として送信する。
さらに、上記第一の制御回路部は、不定期送信手段を備えると共に、上記第二の制御回路部は報告返信手段を備え、上記不定期送信手段は、上記定期報告手段による報告に通信エラーがあったときに摘要可能であって、上記第一の制御回路部が第二の制御回路部に対して指定アドレスの監視入力データを読出確認すると共に、上記定期送信手段によって書込設定された定数設定データを読出しチェックするためにも随時摘要される読出要求手段であり、上記報告返信手段は、上記第二の制御回路部が上記不定期送信データを受信したことに対する確認返信として、指定されたアドレスの監視入力データ又は定数設定データの報告返信を行って、該報告返信に通信エラーがあれば第一の制御回路部に設けられた再送要求手段によって再度読出要求が行われる通信手段である。

この発明による電子制御装置は、以上のように構成されているので、第二の制御回路部におけるデータメモリがノイズの影響等によって変化しても、少ない交信データ量でありながらも直ちに第二の制御回路部におけるデータメモリがノイズの影響等によって変化したことを検出して、正しい定数設定データに置き直すことができる。
また、運転開始時で親局となる第一の制御回路部から子局となる第二の制御回路部に対する各種設定情報の下り通信が多いときには、定期報告を不許可にしておくことによって親局側の通信制御負担を軽減することができる。
さらに、定期報告に対する確認返信や再送処理を省略しても、必要に応じて不定期送信手段による読出要求によって確認することができるので、常時の通信量を削減して通信制御の負担が軽減できる。また、定期送信手段によって書込設定された定数設定データも適時に読出し、チェックすることができる。

実施の形態１．
以下、図面に基づいて、本発明の一実施の形態について説明する。
なお、各図間において、同一符号は、同一あるいは相当のを表す。
図に示すように、実施の施形１による電子制御装置100aは第一の制御回路部200aと第二の制御回路部200bによって構成されている。
まず、電子制御装置100aの外部に接続される外部機器について説明する。
外部ツール101は、製品出荷時又は保守点検時に電子制御装置100aに対して図示しない脱着コネクタを介して接続され、後述の不揮発プログラムメモリ115aに制御プログラムや制御定数となる定数設定データを転送書込みするためのものである。
第一の入力センサ群102aは、比較的高速・高頻度のＯＮ（オン）/ＯＦＦ（オフ）動作を行い、後述のメインＣＰＵ（単に、マイクロプロセッサとも称す）110aに対して直接取込みする必要のあるセンサ群となっている。
第二の入力センサ群102bは比較的低頻度のＯＮ/ＯＦＦ動作を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。

第一のアナログセンサ群103aは、比較的変化度合いが激しくて、後述のメインＣＰＵ110aに対して直接取込みする必要のあるセンサ群となっている。
第二のアナログセンサ群103bは、比較的緩慢な出力変化を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。
第一の電気負荷群104aは、比較的高頻度のＯＮ/ＯＦＦ動作を行い、遅滞なく駆動出力を発生する必要のある電気負荷群となっている。
第二の電気負荷群104bは、比較的低頻度のＯＮ/ＯＦＦ動作を行い、駆動出力の応答遅れがあまり問題とならない電気負荷群となっている。

外部電源105aは、電子制御装置100aや第一・第二の電気負荷群104a・104bに給電するための直流電源である。
電源スイッチ105bは、出力接点106b・106c・106dを有する電源リレー106aと、出力接点107b・107cを有する負荷電源リレー107aと外部電源105aとの間に接続され、出力接点106b・106cによって第一・第二の電気負荷群104a・104bに対する電源回路を閉成すると共に、出力接点106dによって外部電源105aから電子制御装置100aに対する給電回路を閉成するようになっている。
なお、外部電源105aと電子制御装置100aは、電源スイッチ105bが開路している時にもスリープ給電されるよう直接接続回路も備えている。
また、第一・第二の電気負荷群104a・104bの一部は負荷電源リレー107aの出力接点
107b・107cを介して電源回路が閉成されるようになっている。
報知手段となる警報・表示器108は電子制御装置100aから駆動され、監視者が視認しやすい位置に取付けられている。

次に、第一の制御回路部200aの内部の構成について説明する。
メインＣＰＵ110aは例えば32ビットのマイクロプロセッサ、シリアルインタフェース111は外部ツール101とシリアル接続されるツール用のインタフェース回路、直接入力信号用インタフェース112aは第一の入力センサ群102aと並列接続されたインタフェース回路、多チャンネルＡＤ変換器113aは上記第一のアナログセンサ群103aと接続されアナログ信号電圧をデジタル値に変換するＡＤ変換器、直接出力信号用インタフェース114aは第一の電気負荷群104aに対して並列接続されたインタフェース回路である。
プログラムメモリ115aはフラッシュメモリ等の不揮発性のメモリ、ＲＡＭメモリ116aは読み書きが自由に行える演算処理用のメモリ、第一の直並列変換器117は後述する第二の直並列変換器127との間でシリアル信号を相互交信する直列/並列変換器である。
そして、シリアルインタフェース111、第一の直並列変換器117、ＡＤ変換器113a、直接入出力信号用インタフェース112a・114a、プログラムメモリ115a・ＲＡＭメモリ116aとメインＣＰＵ110aは、データバス118によって互いに接続され、図示しないアドレスバス又はチップセレクト回路によって指定されたものが上記メインＣＰＵ110aと交信するようになっている。

なお、プログラムメモリ115aには外部機器に対する入出力制御手段となるプログラムと制御定数としての第一・第二の定数設定データや通信制御手段となるプログラムのほかに、第一・第二の制御回路部200a・200bで使用される制御定数となる第一・第二の定数設定データが書き込まれている。
また、ＲＡＭメモリ116aには後述の第一の加減算手段の現在値データや、第一・第二の電気負荷群104a・104bに対する出力設定データ、或いは後述の返信待ちコマンドデータや第二の制御回路部200bから報告された間接入力情報やステータス情報などの監視入力データのほかに、上記プログラムメモリ115aに格納されている第一・第二の定数設定データが転送されて書き込まれるようになっている。

第二の制御回路部200bの内部の構成について説明する。
併用制御回路部120aは後述する通信制御回路部を主体とした制御回路部、間接入力信号用インタフェース122bは第二の入力センサ群102bと並列接続されたインタフェース回路、多チャンネルＡＤ変換器123bは第二のアナログセンサ群103bと接続されアナログ信号電圧をデジタル値に変換するＡＤ変換器、間接出力信号用インタフェース124bは第二の電気負荷群104bに対して並列接続されたインタフェース回路、データメモリ126aは図示しないチップセレクト信号によって後述のデータバス128に接続され自由に読み書きすることができるメモリ、第二の直並列変換器127は第一の直並列変換器117に対してシリアル接続された直列/並列変換器である。
そして、第二の直並列変換器127や間接入出力信号用インタフェース122b・124b、ＡＤ変換器123b、データメモリ126aと併用制御回路部120aは、データバス128によって互いに接続されている。
なお、データメモリ126aには、後述する第二の加減算手段の現在値データや、メインＣＰＵ110aから転送された第二の電気負荷群104bに対する出力設定データや定期報告許可指令データ、或いは後述の未処理コマンドデータのほか、メインＣＰＵ110aへ送信するための報告データ、ステータス情報や、プログラムメモリ115aからＲＡＭメモリ116aを介して送信された第二の定数設定データなどが書き込まれるようになっている。

ウォッチドッグタイマ130は、メインＣＰＵ110aが発生するパルス列であるウォッチドッグクリア信号WD1を監視して、該ウォッチドッグクリア信号WD1のパルス幅が所定値を超過した時にリセットパルス信号RST1を発生してメインＣＰＵ110aを再起動させるようになっている。
なお、メインＣＰＵ110aは、後述する第一の異常検出信号ER1を発生するようになっている。
また、併用制御回路部120aは、後述する第二の異常検出信号ER2や電源リレー106aに対する駆動出力DR1、負荷電源リレー107aに対する駆動出力DR2を発生するようになっている。
異常記憶回路131aは、セット入力Ｓとリセット入力Ｒを備えたフリップフロップ回路によって構成され、該異常記憶回路はリセットパルス信号RST1や第一・第二の異常検出信号ER1・ER2の動作を記憶して、警報・表示器108を駆動するようになっている。

駆動停止手段132aは論理積素子によるゲート回路、電源ユニット（PSU）134は外部電源105aから直接給電されたり、電源リレー106aの出力接点106dを介して給電され、電子制御装置100a内で使用される安定化制御電源出力を発生する電圧調整回路である。
電源検出回路135は、電源スイッチ105bが閉路したことを検出して、異常記憶回路131aをリセットして初期化するパルス発生回路である。
駆動素子136は、駆動出力DR1によって電源リレー106aを駆動し、電源スイッチ105bが開路しても駆動出力DR1が出力停止するまでは電源リレー106aの動作を継続保持するようになっている。
反転駆動素子137は駆動出力DR2から駆動停止手段132aを介して負荷電源リレー107aを駆動するようになっていて、該負荷電源リレーは駆動出力DR2が発生していると共に、異常記憶回路131aが異常記憶していない時に作動するようになっている。

なお、電源リレー106aが消勢されると負荷電源リレー107aも消勢されるのに対し、電
源リレー106aが付勢されていても負荷電源リレー107aのみを消勢して、一部の電気負荷
に対する給電を停止することができるよう構成されている。
論理和素子138aは、リセットパルス信号RST1と第二の異常検出信号ER2を入力とし、その論理和出力はメインＣＰＵ110aのリセット入力端子RST1に接続されている。
論理和素子139a、はリセットパルス信号RST1と第一の異常検出信号ER1を入力とし、その論理和出力は併用制御回路部120aのリセット入力端子RST2と異常記憶回路131aのセット入力端子に接続されている。

図２は、図１に示した実施の形態１による電子制御装置の通信制御動作を説明するための通信制御ブロック図である。
図２において、第一の直並列変換器117を有する第一の制御回路部200a（以下、親局とも称す）と第二の直並列変換器127を有する第二の制御回路部200b（以下、子局とも称す）との間で交信される信号は以下のとおりに大別されている。
ブロック201aは親局で準備され親局から子局に送信される定期送信手段である。
該定期送信手段は、子局側からの要請が無くても親局側から自発的に略定期的に送信されるものであって、その時間間隔の上限値は所定の値以下となるように管理されている。
なお、定期送信手段201aによって送信されるデータには、図１に示した第二の電気負荷群104bに出力される出力情報や前述した第二の定数設定データなどがある。
ブロック201bは定期送信手段201aによる通信パケットを受信した子局側で実行され第二の通信エラー判定手段、ブロック202aとブロック202bは該判定手段を介して正常受信された定期送信データを前記データメモリ126aに格納する出力情報格納手段と設定情報格納手段、ブロック203bは親局から子局への送信に対応した返信用コマンドデータとして正常受信ACK又は受信失敗NACKを順次格納する未処理データテーブル、ブロック201cは子局から親局に返信される確認返信手段である。
該確認返信手段は、未処理データテーブル203bに残された最も早い時期に格納された先頭返信用コマンドデータに対応したものであって、確認返信手段201cによる通信パケットの送信に伴って未処理データテーブル203b内の先頭返信用コマンドデータは削除されるようになっている。

ブロック203aは親局側で定期送信手段201aによる通信パケットを送信したときに送信コマンドデータを順次格納しておく返信待ちデータテーブル、ブロック201dは子局からの返信データを受信した親局側で実行される第一の通信エラー判定手段、ブロック201eは再送要求手段である。
そして、判定手段201dが正常受信の判定であったときには、返信待ちデータテーブル203aに格納されている先頭コマンドデータが削除されるようになっている。
また、判定手段201dが子局側の受信失敗データNACKを正常受信したときや、判定手段201dが返信データに対する受信異常の判定を行ったときには、再送要求手段201eの要求に基づく定期送信手段201aによって再送処理が行われ、該再送処理によって返信待ちデータテーブル203a内の旧保存データは削除されて、再送された送信コマンドデータが新たに格納されるよう構成されている。
なお、未処理データテーブル203bには定期送信手段201aに対応した返信用コマンドデータと、後述の定期報告手段206aに対応した定期報告用コマンドデータとが合成されて発生順に格納され、先入れ・先出しの原則で古いものから順次返信が実行されるようになっている。

ブロック206aは、子局側の入力情報205aとステータス情報205bや例えばデータメモリ126aに格納された全データのバイナリ加算値である確認情報205cを定期的に親局に送信するための定期報告手段である。
そして、該定期報告手段は親局側からの要請が無くても子局側から自発的に略定期的に送信されるものであって、その時間間隔の上限値は所定の値以下となるように管理されている。
なお、上記確認情報205cの内容はデータメモリ126aに格納された第二の定数設定データの全データに対するバイナリ加算値、又は該加算値を所定数値で割った剰余値等の照合用の数値データである。
ブロック206bは子局からの定期報告データを受信した親局側で実行される第一の通信エラー判定手段、ブロック206cは判定手段206bが正常受信の判定であったときに定期報告データをＲＡＭメモリ116aに格納する入力情報・ステータス情報・確認情報の格納手段、ブロック206dはブロック206cで格納されたデータメモリ126aに関する確認情報と予め第一の制御回路部200aにおいて算出されていた基準情報とを比較して、比較不一致であれば定期送信手段201aによって再度定数設定データの送信を行う記憶定数確認処理手段である。

なお、定期報告手段206aによって送信される入力情報205aとしては、図１における第二の入力センサ群102bや第二のアナログセンサ群103bによる間接入力信号がある。
また、ステータス情報205bとしては、第二の制御回路部200bの状態として後述の第二の加減算手段208bにおける現在値情報が送信の対象となっている。
ブロック207aは、第一の制御回路部200aが第二の制御回路部200bから確認返信か定期報告のいずれかを受信する都度に論理レベルが交互に反転する送信許可制御信号発生手段であり、該送信許可制御信号によって未処理データテーブル203b内の先頭コマンドが送信されるようになっている。

判定手段201d・206bにおける第一の通信エラー判定手段では、子局から親局に返信又は報告されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段が含まれている。
また、判定手段201dにおける第一の通信エラー判定手段では、返信待ちデータテーブル203aに残された最も古い送信コマンドデータの保存時間が所定の返信応答時間を超過したときに異常判定を行う返信応答異常判定手段が含まれている。
更に、判定手段206bにおける第一の通信エラー判定手段では、子局が発信する定期報告データに対する親局の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段が含まれている。
同様に、判定手段201bにおける第二の通信エラー判定手段では、親局から子局に送信されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段が含まれている。
また、判定手段201bにおける第二の通信エラー判定手段では、親局が送信する定期送
信データに対する子局の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段が含まれている。

ブロック208aは、例えば可逆カウンタによって構成され、初期値が「９」に設定されていて現在値が０未満にならないように制限された第一の加減算手段である。
該加減算手段は第一の通信エラー判定手段201d・206bで異常判定がなされたときや、記憶定数確認処理手段206dにおいて比較異常が発生したときに作用して第二の変分値「３」を加算すると共に、判定手段201d・206bが正常判定であったときには第一の変分値「１」を減算するように構成されている。
ブロック209aは第一の異常発生確定手段であり、該確定手段は第一の加減算手段208aの現在値が「11」を超過したときに第一の異常検出信号ER1を発生する比較回路によって構成されている。
同様に、ブロック208bは例えば可逆カウンタによって構成され、初期値が「９」に設定されていて現在値が０未満にならないように制限された第二の加減算手段であり、該加減算手段は第二の通信エラー判定手段201bで異常判定がなされたときに作用して第二の変分値「３」を加算すると共に、判定手段201bが正常判定であったときには第一の変
分値「１」を減算するように構成されていている。
ブロック209bは第二の異常発生確定手段であり、該確定手段は第二の加減算手段208bの現在値が「11」を超過したときに第二の異常検出信号ER2を発生する比較回路によって構成されている。

図３は、図１に示した実施の形態１による電子制御装置における通信パケットを示す図である。
図３において、テーブル201aは親局から子局への定期送信手段となる通信パケットであり、該定期送信パケットは開始データ５５Ｈ・コマンド１０Ｈ・書込データ・格納先アドレス・終了データＡＡＨ・チェックサムデータであるフレーム１からフレーム６によって構成されている。
なお、上記Ｈは各数値が16進数で表現されていることを示すものである。
テーブル201cは正常受信であった時に親局に返信される正常受信（ACK）の確認返信手段となる通信パケットであり、該確認返信パケットは開始データ５５Ｈ・認知データ６１Ｈ・格納先アドレス・終了データＡＡＨ・チェックサムデータによる５個のフレームによって構成されている。
テーブル211cは異常受信であった時に親局に返信される受信失敗（NACK)の確認返信手段となる通信パケットであり、該確認返信パケットは開始データ５５Ｈ・非認知データ６２Ｈ・格納先アドレス・終了データＡＡＨ・チェックサムデータによる５個のフレームによって構成されている。
なお、確認返信パケット201c・211cにおけるアドレスは、定期送信パケット201aで指定されたアドレスと同じアドレスとなっている。

テーブル211aは定期報告の許可情報を包含した定期送信パケットであり、該定期送信
パケットは開始データ５５Ｈ・コマンド１０Ｈ・指令データ０１Ｈ・特定アドレス＃００・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されていて、上記指令データは定期報告を許可すると共に報告周期を指定するデータとなっている。
テーブル206aは正常受信であった時に親局に返信される最初の定期報告手段となる通信パケットであり、該定期報告パケットは開始データ１１Ｈ・報告データ１・報告データ２・ステータス情報・アドレス・終了データＡＡＨ・チェックサムデータの７個のフレームによって構成されている。
テーブル221cは異常受信であった時に親局に返信される確認返信手段となる通信パケットであり、該確認返信パケットは開始データ５５Ｈ・非認知データ６２Ｈ・特定アドレス＃00・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
なお、定期報告パケット206aは一旦定期送信パケット211aを受信すると、その指令データを００Ｈに変更した定期送信パケット211aを再度受信するまでは、所定時間以内に繰り返して送信されるようになっているものである。
また、各通信パケットの最終フレームで示したチェックサムデータは、例えば定期報告パケット206aの場合にはフレーム１からフレーム６までのデータの各桁のバイナリ加算値、又は全桁のバイナリ加算値に対する補数値となっている。

従って、フレーム１からフレーム７までの全データをバイナリ加算すると０が得られるのが正常であり、この確認操作がサムチェック操作と呼ばれるものである。
定期報告パケット206aにおいて指定される報告データのアドレスは、第二のアナログセンサ群103bのセンサ番号や第二の入力センサ群102bに対する16点単位のグループ番号、或いはデータメモリ126aに対する確認情報の格納アドレスとなっていて、これらのアドレスは順次更新されながら定期報告が行われるようになっている。
テーブル216aは定期報告パケット206aにおけるアドレスとして確認情報が格納されているアドレス＃ABであった場合の定期報告パケットであり、ここで報告されるデータはデータメモリ126aの中の第二の定数設定データの全体をバイナリ加算したサム値と該サム値を所定定数で割った剰余値となっている。
なお、データメモリ126aには間接入力インタフェース回路122bの中で扱われる入力フィルタの定数や第二の加減算手段で扱われる各種設定定数が格納されていて、これらの定数設定データは定期送信パケット201aによってＲＡＭメモリ116aから順次送信されて来たものである。

ここで、定期送信パケット201aや定期報告パケット206aにおいて指定されるアドレスは、各パケットを送信する都度に更新されて、一巡の送信が完了すると再度循環しながら送信されるものである。
例えば、アドレスが１・２・３の３種類であれば１・２・３・１・２・３・１・・・・のように送信されるが、このような単純循環方式だけではなく、重点度合いに応じた循環送信を行って、急ぐデータはなるべく速い周期で送信される。
例えばアドレス１・２・３のうちでアドレス１が急ぐデータであれば、送信の順序としては１・２・１・３・１・２・１・３・・・・のように送信される。
運転開始時においては、データメモリ126aに格納される定数設定データが優先して逐次送信されるが、一旦定数設定データの送信が完了すると第二の電気負荷群104aに対する制御出力データの送信が優先され、該制御出力データの送信を行いながらデータメモリ126aの各種アドレスに対する再書込みデータを低い優先度で順次送信するようになっている。
データメモリ126aに対して再書込みされる都度に、サム値や剰余値等の確認情報は再計算されるが、データの内容が変化していなければ再計算結果は前回計算値と同じ値となるものである。

図４および図５は、実施の形態１による電子制御装置の第一の制御回路部200aにおける通信制御動作を説明するためのフローチャートである。
なお、図４は主として第一の制御回路部200aにおける送信動作のフローを示し、図５は主として第一の制御回路部200aにおける受信動作のフローを示している。
図４および図５を用いて、本実施の形態による電子制御装置の動作を詳細に説明する。
図４において、工程300は定期的に活性化されるメインＣＰＵ110aの動作開始ステップであり、工程300は図１の電源スイッチ105bが投入されたときと、メインＣＰＵ110aにリセットパルス信号RST1が供給されたときに活性化されると共に、後述の動作終了工程317に続いて循環動作するようになっている。

工程301は工程300に続いて作用し、後述の工程305で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定するステップ、工程302は工程301の判定がYES（初回動作）であった時に作用し、第一の加減算手段208aの現在値を初期値「９」に設定するステップ、工程303は工程302に続いて作用し、定期報告周期の上限値に対応した間隔タイマT1を起動するステップ、工程304は工程303に続いて作用し、図２における返信待ちデータテーブル203aの内容を削除するステップ、工程305は工程304に続いて作用し、図示しない初回フラグをセットするステップであり、上記初回フラグは図１の電源スイッチ105bが投入されたときとメインＣＰＵ110aにリセットパルス信号RST1が供給されたときにはリセットされるようになっている。
工程306は工程305に続いて作用し、プログラムメモリ115aの中の第一・第二の定数設定データをＲＡＭメモリ116aに転送すると共に、データメモリ126aに送信される第二の定数設定データの全体に関するバイナリ加算値や該加算値を所定の定数で割った剰余値等による基準情報を生成するステップ、工程307は工程301の判定がＮＯであって初回動作ではなかったときに作用し、ＲＡＭメモリ116aに格納された定数設定データ全体に関するサムチェックを行うステップであり、工程307の判定結果が異常であれば工程306へ移行するようになっている。

工程308は工程307の判定がNO（サムチェック異常なし）であったとき、又は工程306に続いて作用し、第一の直並列変換器117が第二の直並列変換器127から送信されたシリアルデータを受信して、しかも受信データの並列変換が完了したことを示す受信フラグが作動したかどうかを判定するステップであり、工程308の判定がYES（受信完了）したときは図５に示す工程340へ移行するようになっている。
工程310は工程308の判定がNO（受信フラグ未作動）であったときに作用し、工程303や後述の工程311や工程361（図５）で起動されたタイマＴ１がタイムアップしていないかどうかを判定するステップ、工程311は工程310の判定がＹＥＳ（タイムアップ）であったときに作用し、タイマＴ１を再起動するステップ、工程312は工程311に続いて作用し、定期送信パケット211aによって定期報告許可を送信したときにセットされる図示しない許可送信フラグの動作状態を判定することによって定期送信許可済みであるかどうかを判定するステップ、工程313は工程312の判定がYESであって定期送信許可済みであるときに作用し、第一の加減算手段である演算手段ＣＮ１を６カウント加算するステップである。

工程314は工程313に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップ、工程315は工程314の判定がＹＥＳ（１１超過）であったときに作用して、第一の異常検出信号ER1のパルス出力を発生するステップ、工程316は工程315に続いて作用し、工程305でセットされた初回フラグをリセットするステップ、工程317は工程314の判定がＮＯ（１１以下）であったとき、又は工程316に続いて作用する動作終了ステップであり、工程317に続いて動作開始工程300が循環作動するようになっている。
なお、工程ブロック319aは工程315と工程316とによって構成され、第一の初期化手段となるものである。

工程320は工程310の判定がＮＯ（タイマＴ１がタイムアップしていない）であったとき、又は工程312の判定がＮＯであって定期報告未許可であったときに作用し、後述の工程339で書き込まれた返信待ちデータテーブル（図２の203a参照）の残留先頭データの保存時間が所定の返信応答時間Ｔを超過していないかどうかを判定するステップ、工程321は工程320の判定がＹＥＳ（タイムアウト）であったときに作用し、第一の加減算手段である演算手段ＣＮ１を６カウント加算するステップ、工程322は工程321に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップであり、工程322の判定がYES（11超過）のときには工程315へ移行するようになっている。
工程323は工程322の判定がＮＯ（１１以下）であったときに作用し、再送要求フラグをセットするステップであり、工程323に続いて動作終了工程317へ移行するようになっている。
なお、返信待ちデータテーブル203aは一定時間ごとに格納データが移動する複数段のシフトレジスタで構成されていて、該シフトレジスタに格納された返信待ちコマンドがオーバフローレジスタに移動したことによって工程320によるタイムアウト判定が行われるようになっている。

工程335は工程320の判定がＮＯ（タイムアウトではない）であったときに作用し、定期送信パケット201aによって定期送信を行う時期であるかどうかを判定するステップ、工程336は工程335の判定がＹＥＳ（定期送信時期）であったときに作用し、工程323や後述の工程342・351（図５）によって再送要求フラグがセットされているかどうかを判定するステップ、工程337aは工程336の判定がＹＥＳ（再送要求あり）であったときに作用し、既に送信されていた送信コマンドに基づいて定期送信パケット201aを送信するステップ、工程338は工程337aに続いて作用し、再送要求フラグをリセットするステップである。
工程337bは工程336の判定がＮＯ（再送要求なし）であったときに作用し、今回の定期送信パケット201aを送信するステップ、工程339は工程337b・338に続いて作用し、工程337a・337bで送信されたコマンドを順次返信待ちデータテーブル203aに格納すると共に、シフトレジスタであるデータテーブルのシフト動作を行うことにより返信待ちデータテーブル203a内の旧先頭定期送信コマンドとアドレスを削除するステップであり、工程335の判定がＮＯ（定期送信時期ではない）であったとき、又は工程339に続いて動作終了工程317へ移行するようになっている。

次に、図５において、工程340は工程308（図４参照）の判定がＹＥＳ（受信フラグ作動）であったときに作用し、受信データのサムチェックを行うステップである。
なお、各送受信パケットには開始データSTXから終了データETXまでの各フレームデータを各桁別に全てバイナリ加算したチェックサムのフレームが付加されていて、開始データSTXからチェックサムデータまでの全てのフレームデータのバイナリ加算を行い、これが正常値００Ｈとなるかどうかを判定するのがサムチェックである。
工程341は工程340に続いて作用し、サムチェックの結果としてエラーがあったかどうかを判定するステップ、工程342は工程341の判定がＹＥＳ（エラー有り）であったときに作用し、再送要求フラグをセットするステップ、工程343は工程342に続いて作用しエラーのあった受信データを削除するステップ、工程344は工程343に続いて作用し、第一の加減算手段である演算手段ＣＮ１に３カウントを加算するステップである。

工程345は工程344に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップ、工程346は工程345又は後述の工程353の判定がＹＥＳ（１１超過）であったときに作用して、第一の異常検出信号ER1のパルス出力を発生するステップ、工程347は工程346に続いて作用し、前記工程305（図４参照）でセットされた初回フラグをリセットするステップ、工程348は工程345の判定がＮＯ（１１以下）であったときに作用し所定時間の待機を行うステップであり、工程347に続いて動作終了工程317へ移行して、続いて動作開始工程300が循環作動するようになっている。
なお、工程ブロック319bは工程346と工程347とによって構成され、第一の初期化手段となるものである。
工程350は工程341の判定がＮＯ（サムチェックエラー無し）であったときに作用し、子局から正常受信したデータが子局での受信失敗（ＮＡＣＫ）に関するデータではないかどうかを判定するステップ、工程351は工程350の判定がＹＥＳ（受信失敗）であったときに作用し、再送要求フラグをセットするステップ、工程352は工程351に続いて作用し、第一の加減算手段である演算手段ＣＮ１に３カウントを加算するステップ、工程353は工程352に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップであり、工程353の判定がYES（１１超過）であるときには工程346へ移行するようになっている。

工程360は工程350の判定がＮＯ（受信失敗では無い）であったときに作用し、受信したデータが定期報告パケットによる子局からの定期報告であったかどうかを判定するステップ、工程361は工程360の判定がＹＥＳ（定期報告受信）であったときに作用し、報告間隔タイマＴ１を再起動するステップ、工程362は工程361に続いて作用し、第一の加減算手段である演算手段ＣＮ１に１カウントの減算を行うステップ、工程363は工程362に続いて作用し、受信した定期報告のアドレスをチェックすることによってデータメモリ126aに関するサム値等の確認情報であったかどうかを判定するステップ、工程364aは工程363の判定がＹＥＳであってサム値当の確認情報であったときに作用し、予め工程
306において算出しておいた基準情報との比較を行うステップ、工程364bは工程364aの判定がYESであって比較不一致であったときに作用し、定数設定データの再送処理を行うステップであり、工程364bに続いて工程352へ移行するようになっている。

工程365は工程363の判定がＮＯであって間接入力データに関する定期報告であったときに作用し、受信した定期報告データを格納保存するステップ、工程366は工程353の判定がＮＯ（１１以下）であるとき、又は工程348又は工程364aの判定がＮＯであって比較異常ではないとき又は工程365又は後述の工程374に続いて作用し、送信許可制御信号の論理レベルを反転するステップであり、工程366に続いて動作終了工程317へ移行するようになっている。
なお、工程348は工程341による受信エラーがあったときに工程366による送信許可制御信号の論理反転を遅らせるためのものであり、第二の制御回路部200bは該送信許可制御信号の論理反転状況を監視することによって第一の制御回路部200aが正常受信したかどうかを判断することができるようになっている。
工程370は工程360の判定がＮＯ（定期報告の受信ではない）であったときに作用し、確認返信の受信であったかどうかを判定するステップであり、工程370の判定がＮＯ（定期送信に対する確認返信ではない）であったときには動作終了工程317へ移行するようになっている。

工程373は工程370の判定がＹＥＳ（定期送信に対する正常受信の確認返信）であったときに作用し、第一の加減算手段である演算手段ＣＮ１に１カウントの減算を行うステップ、工程374は工程373に続いて作用し、前記工程339（図４）で格納された返信待ちデータテーブル203aの中から返信されたコマンドを消去するステップであり、工程374に続いて工程366へ移行するようになっている。
以上の動作を概括的に説明すると、図４・図５において工程ブロック319a・319bは第一の初期化手段、工程306は基準情報生成手段、工程310は定期報告の受信間隔監視手段となる第一の通信エラー判定手段、工程315は第一の異常検出信号ER1を発生する第一の異常発生確定手段、工程320は返信遅延監視手段である第一の通信エラー判定手段、工程ブロック324は工程313と321によって構成された第一の加減算手段、工程337aは定期送信に対する再送手段、工程337bは定期送信手段である。
また、図５において工程340はビット情報監視手段である第一の通信エラー判定手段、
工程346は第一の異常検出信号ER1を発生する第一の異常発生確定手段、工程ブロック364は比較判定手段となる工程364aと再送処理手段となる工程364bによって構成された記憶定数確認処理手段、工程366は送信許可制御信号発生手段、工程ブロック375は工程344・352・362・373によって構成された第一の加減算手段となっている。

図６および図７は、実施の形態１による電子制御装置の第二の制御回路部200bにおける通信制御動作を説明するためのフローチャートである。
なお、図６は主として第二の制御回路部200bにおける併用制御回路部120aの受信動作に関する等価制御フローを示し、図７は主として第二の制御回路部200bにおける併用制御回路部120aの送信動作に関する等価制御フローを示している。
図６において、工程400は定期的に活性化される併用制御回路部120aの動作開始ステップであり、工程400は図１の電源スイッチ105bが投入されたときと、リセットパルス信号RST2が供給されたときに活性化されると共に、後述の動作終了工程437に続いて循環動作するようになっている。

工程401は工程400に続いて作用し、後述の工程405で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定するステップ、工程402は工程401の判定がYES（初回動作）であった時に作用し、第二の加減算手段208bの現在値を初期値「９」に設定するステップ、工程403は工程402に続いて作用し、定期送信周期の上限値に相当する間隔タイマT2を起動するステップ、工程404は工程403に続いて作用し、図２における未処理データテーブル203bの内容を削除するステップ、工程405は工程404に続いて作用し、図示しない初回フラグをセットするステップであり、上記初回フラグは図１の電源スイッチ105bが投入されたときと併用制御回路部120aにリセットパルス信号RST2が供給されたときにはリセットされるようになっている。

工程406aは工程401の判定がＮＯ（初回動作では無い）であったとき、又は工程405に続いて作用し、図３の定期送信パケット211aを受信して定期報告が許可されているかどうかを判定するステップ、工程407aは工程406aの判定がYES（定期報告許可）であったときに作用し、前回報告から所定時間が経過した定期報告時期であるかどうかを判定するステップ、工程407bは工程407aの判定がYES（定期報告時期到来）であったときに作用し、図２の未処理データテーブル203bに定期報告コマンドを格納するステップとなっている。
工程409は工程406aの判定がNO（定期報告未許可）であったとき、又は工程407aの判定がNO（定期報告時期未到来）であったとき、又は後述の工程410の判定がNO（受信フラグ未作動）であったとき、又は工程407bに続いて作用し、送信許可制御信号207aの論理レベルが反転して親局への送信許可が出されているかどうかを判定するステップであり、工程409の判定がYES（送信許可信号変化あり）のときには図７の工程440へ移行するようになっている。

工程410は工程409の判定がＮＯ（送信許可なし）であった時に作用し、第二の直並列変換器127が第一の直並列変換器117から送信されたシリアルデータを受信して、しかも受信データの並列変換が完了したことを示す受信フラグが作動したかどうかを判定するステップであり、工程410の判定がＮＯ（未受信）であったときは工程409へ復帰するようになっている。
工程411は工程410の判定がＹＥＳ（受信フラグ作動）であったときに作用し、親局から受信した一連の受信データをレジスタＤに仮格納するステップ、工程412は工程411に続いて作用し、工程403や後述の工程422a・431で起動された受信間隔監視用タイマＴ２がタイムアップしたかどうか判定するステップ、工程413は工程412の判定がＮＯ（タイムアップしていない）であったときに作用し、工程411によって受信した一連の受信データのサムチェックを行うステップ、工程414は工程413に続いて作用し、受信データに異常があったかどうかを判定するステップ、工程415は工程414の判定がＮＯ（正常）であった時に作用し、第二の加減算手段である演算手段ＣＮ２に１カウントの減算を行うステップである。

工程421は工程415に続いて作用し、図３の確認返信パケット201cで示したＡＣＫ・６１Ｈとアドレスを一時記憶するステップ、工程422aは工程421に続いて作用し、工程411で得られた出力設定データ又は定数設定データを指定されたアドレスのメモリに格納すると共に、受信間隔監視用タイマT2を再起動するステップ、工程422bは工程422aに続いて作用し、受信した定数設定データの全体に対するサム値等の確認情報を算出保存する確認情報生成ステップである。
工程423は工程414の判定YES（受信データ異常）であった時に作用し、第二の加減算手段である演算手段ＣＮ２に３カウントの加算を行うステップ、工程424は工程423に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定するステップ、工程425は工程424の判定がＮＯ（１１以下）であった時に作用し、図３の確認返信パケット211cで示したＮＡＣＫ・６２Ｈとアドレスを一時記憶するステップであり、工程422b、工程425に続いて動作終了工程437へ移行するようになっている。

工程ブロック426は工程407b・421・425によって構成され、図２における未処理データテーブル203bに格納される報告・返信コマンドデータとなっている。
工程430は工程412の判定がＹＥＳ（定期送信データの受信間隔過大）であったときに作用し、第二の加減算手段である演算手段ＣＮ２に６カウントの加算を行うステップ、工程431は工程430に続いて作用し、受信間隔タイマＴ2を再起動するステップ、工程432は工程431に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定するステップ、工程433は工程432の判定がＹＥＳ（１１超過）であったとき、又は上記工程424の判定がＹＥＳ（１１超過）であったときに作用し、第二の異常検出信号ER2のパルス出力を発生するステップ、工程434は工程433に続いて作用し、工程405でセットされていた初回フラグをリセットするステップであり、工程432の判定がＮＯ（１１以下）であったとき、又は工程434に続いて動作終了工程437へ移行するようになっている。
なお、工程ブロック435は工程415、工程423、工程430によって構成され、第二の加減算手段となるものである。
また、工程ブロック436は工程433と工程434とによって構成され、第二の初期化手段となるものである。

次に、図７において、工程440は前記工程409（図６）の判定がＹＥＳ（送信許可あり）であった時に作用し、工程ブロック426において未処理データテーブル203bに格納された報告・返信コマンドがあるか否かを判定するステップ、工程441は工程440の判定がＹＥＳ（報告・返信コマンドあり）であったときに作用し、未処理データテーブル203bに格納された報告・返信コマンドを先入れ先出し方式で読出すステップである。
工程442は工程441に続いて作用し、工程441で読み出されたコマンドが定期報告コマンドであるかどうかを判定するステップ、工程443は工程442の判定がYES（定期報告コマンド）であったときに作用し、図３の定期報告パケット206aを送信するステップ、工程444は工程443に続いて作用し、次回の定期報告におけるアドレスを歩進しておくステップとなっている。

工程460は工程442の判定がNO（定期報告ではない）であったときに作用し、工程441で読み出された報告・返信コマンドが工程421で格納された正常確認返信コマンド（ＡＣＫ）であったか、又は工程425で格納された受信失敗確認返信コマンド（ＮＡＣＫ）であったかを判定するステップ、工程406bは工程460の判定がYESであってACK返信を行う判定であるときに作用し、図３の定期送信パケット211aを受信して、定期報告が許可されているかどうかを判定するステップである。
工程461は工程406bの判定がＮＯであって定期報告未許可であった時に作用し、認知データＡＣＫと該当アドレスを返信するステップ、工程462は工程460の判定がＮＯ（NACK）であった時に作用し、非認知データNACKと該当アドレスを返信するステップ、工程464は工程406bの判定がYESであって定期報告が許可されているときに作用し、未処理データテーブル203bの先頭コマンドである認知データＡＣＫを削除してから工程441へ復帰するステップであり、工程440の判定がＮＯ（返信データなし）であった時や工程444・461・462に続いて動作終了工程437へ移行するようになっている。
なお、工程ブロック463は工程461・462によって構成され、図３における確認返信パケット201c・211c・221cの送信に相当している。

以上の動作を概括的に説明すると、図６において工程412は定期送信パケットの受信間
隔監視手段である第二の通信エラー判定手段、工程413は親局から送信されたデータに関
するビット情報監視手段である第二の通信エラー判定手段、工程433は第二の異常検出信
号ER2を発生する第二の異常発生確定手段、工程ブロック435は工程415・423・430によって構成された第二の加減算手段、工程ブロック436は工程433・434によって構成された第二の初期化手段となっている。
また、図７において、工程443は定期報告パケットを送信する定期報告手段、工程ブロ
ク463は正常受信又は受信失敗の確認返信パケットを送信する確認返信手段となっているが、定期報告が許可されているときには工程461による正常受信の確認返信に替わって工程443による定期報告が行われることになる。

図４〜図７のフローチャートに基づく説明を踏まえて、図１・図２・図３について概括的に作用動作を説明する。
図１において、メインＣＰＵ（マイクロプロセッサ）110aは第一・第二の入力センサ群102a・102bと第一・第二のアナログセンサ群103a・103bを入力信号とし、不揮発プログラムメモリ115aに格納された制御プログラムや制御定数である第一の定数設定データに基づいて第一・第二の電気負荷群104a・104bを制御するが、上記第二の入力センサ群102bと第二のアナログセンサ群103bと第二の電気負荷群104bは第一・第二の直並列変換器117・127を介して間接的にメインＣＰＵ110aとシリアル交信するようになっている。
なお、図１で示した実施例ではアナログ出力が取扱われていないが、必要に応じてメ
ータ表示用のＤＡ変換器を間接出力として搭載することもできる。

第一の制御回路部200aにおいて第一の異常検出信号ER1が発生すると、図４の工程316や図５の工程347で初回フラグがリセットされてから動作終了工程317へ移行するので、再度動作開始工程300へ移行したときには工程302〜304によって第一の制御回路部200a自体の初期化が行われるようになっている。
一方、第一の異常検出信号ER1によって第二の制御回路部200bのリセット入力端子RST2にリセットパルス信号が入力されることによって、相手方である第二の制御回路部200bも初期化・再起動されることになる。
同様に、第二の制御回路部200bにおいて第二の異常検出信号ER2が発生すると、図６の工程434で初回フラグがリセットされてから動作終了工程437へ移行するので、再度動作開始工程400へ移行したときには工程402〜404によって第二の制御回路部200b自体の初期化が行われるようになっている。
一方、第二の異常検出信号ER2によって第一の制御回路部200a内のメインＣＰＵ110aのリセット入力端子RST1にリセットパルス信号が入力されることによって、相手方である第一の制御回路部200aも初期化・再起動されることになる。

第一・第二の制御回路部200a・200bはウオッチドグタイマ130のリセットパルス信号RST1によっても初期化・再起動されるようになっているが、第一・第二の異常検出信号ER1・ER2やウオッチドグタイマ130によるリセットパルス信号RST1が発生すると、異常記憶回路131aがこれを記憶して警報・表示器108を作動させると共に、負荷電源リレー107aの作動を停止して一部の特定電気負荷に対する給電が停止される。
従って、ノイズ誤動作によってメインＣＰＵ110aが一時的に誤動作したような場合であれば、リセットパルスRST1によって自動的に再起動されることになるが、負荷電源リレー107aによる一部電気負荷の駆動停止状態は継続されるようになっている。
但し、電源スイッチ105bを再投入すると異常記憶回路131aの異常記憶が解除されるので正常運転状態に回復することができるようになっている。

図２・図３において、実施の形態１における基本的な送受信通信パケットとしては、親局から子局への定期送信手段201aによる出力設定と、子局から親局への定期報告手段206aによる入力読出によって構成されている。
但し、誤った出力設定が行われないように親局から子局への送信に対しては、子局から親局への正常受信確認返信手段201cや受信失敗確認返信手段211cによる通信パケットの返信を行うようになっている。

なお、親局が送信して子局がこの送信に対する返信を行うような往復通信のみであれば、親局は子局からの返信を待って次の送信を行うことによって通信の渋滞を回避することができる。
しかし、子局側が親局の指示なしで親局に対して定期報告の送信を行おうとすれば、上り通信に渋滞が発生することになる。
未処理データテーブル203bこのような渋滞が発生した時に、未返信情報の待ち行列を作って、順次返信を行うことによって、適時に定期送信や定期報告が行えるようにするためのものである。
また、下り通信のデータ量が多い運転開始時には子局からの定期報告は禁止して、メインＣＰＵ110aはデータメモリ126aに対する第二の定数設定データを集中的に送信することができるように構成されている。

以下、本発明の実施の形態１による電子制御装置の構成の特徴と効果について、総括的に説明する。
実施の形態１による電子制御装置100aは、外部機器に対する入出力制御手段、予め設定されている制御用の定数である設定データ及び通信制御手段を有するプログラムメモリ115a、演算処理用ＲＡＭメモリ116a、上記プログラムメモリ115aと協働するマイクロプロセッサ（メインＣＰＵ）110a、第一の直並列変換器117を含む第一の制御回路200aと、監視・制御信号の交信を行うための通信制御回路部120a、データメモリ126a、第二の直並列変換器127を含む第二の制御回路200bとを設け、第一の直並列変換器117及び第二の直並列変換器127を介して第一の制御回路200aと第二の制御回路200bとの間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、第一の制御回路部200aは、定期送信手段201aおよび記憶定数確認処理手段206dを備えると共に、第二の制御回路部200bは定期報告手段206aを備えている。
そして、定期送信手段201aは、第一の制御回路部200aから第二の制御回路部200bに対して定期的に制御出力データや定数設定データを順次送信し、第二の制御回路部200bにおいて受信した制御出力データや定数設定データをデータメモリ126aに格納し、定期報告手段206aは、第二の制御回路部200bから第一の制御回路部200aに対して、データメモリ126aに格納されている定数設定データの全体あるいは一部に関する確認情報を定期報告し、記憶定数確認処理手段206dは、第一の制御回路部200aにおいて予め設定されている定数設定データの全体あるいは一部に関する基準情報と定期報告手段206aによって得られた確認情報との比較を行って、比較結果が不一致であった場合には定期送信手段201aによって定数設定データを第二の制御回路部200bに再送することを特徴とする。

従って、第一の制御回路部200aから定期送信手段201aによって第二の制御回路部200bのデータメモリ126aに送信される定数設定データは、第二の制御回路部200bにおける受信時に個別に異常チェックが行われて、受信失敗であれば当該受信失敗した定数設定データの再送処理が行われるだけでなく、正常受信後においては第二の制御回路部200bにおいて定数設定データ全体に対するサム値等の確認情報が生成され、該確認情報は第一の制御回路部200aに対して定期報告されて、予め第一の制御回路部200aにおいて算出しておいた定数設定データ全体に対するサム値等の基準情報と上記確認情報とが比較されて比較不一致であれば全体の定数設定データの再送を行うようになっているので、第二の制御回路部200bにおけるデータメモリ126aがノイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができる。

また、実施の形態１による電子制御装置100aの第一の制御回路部200aは、第二の制御回路部200bに設けられた所定アドレスのメモリに対して定期送信手段201aによって送信され、第二の制御回路部200bが定期報告を送信することを許可するための指令データを格納する定期報告許可手段211aを備えると共に、マイクロプロセッサ110aの運転開始直後は定期報告手段206aによる定期報告が不許可にされて定期送信手段201aは定数設定データを主体として送信し、定数設定データの送信完了に伴って定期報告手段206aによる定期報告が許可されて、定期送信手段201aは制御出力データを主体として送信する。
従って、運転開始時で親局となる第一の制御回路部から子局となる第二の制御回路部に対する各種設定情報の下り通信が多いときには、定期報告を不許可にしておくことによって親局側の通信制御負担を軽減することができると共に、速やかに定数設定データ の送信を行うことができる。

また、実施の形態１による電子制御装置100aの第一の制御回路部200aは、更に送信許可制御信号発生手段207aを備えると共に、第二の制御回路部200bは更に未処理データテーブル203bを備え、未処理データテーブル203bは定期報告と確認返信を行うためのコマンドデータを発生順に順次保存すると共に、第一の制御回路部200aへの定期報告と確認返信データを送信したときに当該保存コマンドデータを順次消去するよう構成された先入れ先出し構造の受信側コマンドメモリであり、送信許可制御信号発生手段207aは第一の制御回路部200aから第二の制御回路部200bへの制御信号送出手段であって、該制御信号送出手段から送出された信号を受信した第二の制御回路部200bは、未処理データテーブル203b内の最先入れ先頭コマンドの送信を実行開始すると共に、該先頭コマンドが定期報告である場合には最新の監視入力データ又は定数設定データに関する最新の確認情報を付加して送信するようになっている。
従って、第一の制御回路200a側の輻輳状況によって送信許可制御信号の発生が遅れたり、確認返信と定期報告が略同時刻に発生したような場合に、未処理データテーブル203bによって送信待機を行って通信渋滞を回避することができるので、第一の制御回路部200aの通信制御負担を更に軽減することができる。
しかも、第一の制御回路200aに対しては定期報告の送信時点における最新の情報を付加して送信することができる。

また、実施の形態１による電子制御装置100aの送信許可制御信号発生手段207aは、第一の制御回路部200aが第二の制御回路部200bから定期報告又は確認返信データを受信する都度に論理レベルが交互に反転する制御信号を発生するようになっている。
従って、第二の制御回路部200bは、第一の制御回路部200aに対して送信を行ってから、所定時間後における送信許可制御信号の論理レベルの変化の有無を監視することによって、相手側の受信状態を探知することができる。

また、実施の形態１による電子制御装置100aの第一・第二の制御回路部200a・200bは、更にそれぞれ第一・第二の通信エラー判定手段201d・206b・201bと第一・第二の加減算手段208a・208bと第一・第二の異常発生確定手段209a・209bとを備え、第一の通信エラー判定手段201d・206bと第二の通信エラー判定手段201bは、該判定手段が設けられた側の制御回路部が他方の制御回路部から受信した定期・不定期の各種通信パケットに関する異常の有無、或いは受信するべき通信パケットが受信できない状態を判定する受信異常判定手段であり、第一・第二の加減算手段208a・208bは、受信異常判定手段が異常ありと判定したときには第二の変分値を加算又は減算すると共に、受信異常判定手段が異常なしと判定したときには第一の変分値を減算又は加算して相互に相殺するように現在値メモリに対する加減算補正を行い、異常なし判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する演算手段であり、第一・第二の異常発生確定手段209a・209bは、上記第一・第二の変分値の累積によって加減算手段208a・208bの現在値が所定の異常側限界値の域外となったときに異常検出信号ER1・ER2を発生する比較手段である。

さらに、上記第二の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記異常検出信号ER1・ER2の発生に応動して上記第一又は第二の制御回路部200a・200bの作動停止又は初期化再起動が行われるようになっている。
従って、散発的・慢性的エラーに対して過敏な異常判定が行われない特徴があると共に、再送処理を続けても依然として通信エラーが発生するような場合には、第一の加減算手段208aの現在値が異常側限界値の域外となることによって異常判定がなされ、初期化・再起動が行われるので、許容される再送処理回数は正常通信が持続していたかどうかの過去の履歴によって合理的に規制できる。

また、実施の形態１による電子制御装置100aの第一の制御回路部200aが有する記憶定数確認処理手段206dは、更に基準情報生成手段306と比較判定手段364aと再送処理手段364bと加減算処理手段とを備え、基準情報生成手段306はプログラムメモリ115aに格納されている定数設定データの一部又は全部を上記ＲＡＭメモリ116aに転送し、該ＲＡＭメモリ116aに転送された定数設定データのうち上記第二の制御回路部200bに設けられたデータメモリ126aに送信される定数設定データの全体に関するバイナリ加算値、又は該バイナリ加算値を所定定数で割った剰余値等による基準情報を算出する手段であり、比較判定手段364aは定期報告手段206aによって第二の制御回路部200bから報告された上記データメモリ126aに格納されている定数設定データの全体に関するバイナリ加算値又は該バイナリ加算値を所定定数で割った剰余値等による確認情報205cとを数値比較して異常判定を行う手段であり、再送処理手段364bは比較判定手段364aの判定が比較不一致であったときに作用して、プログラムメモリ115aに格納されている定数設定データを上記ＲＡＭメモリ116aに再転送すると共に、該ＲＡＭメモリ116aに転送された定数設定データを定期送信手段201aによって再度データメモリ126aに送信する手段であり、加減算処理手段は上記比較判定手段364aの判定が比較不一致であったときに作用して、第一の加減算手段208aに対して所定の変分値を加算又は減算して、第一の加減算手段208aの現在値を異常側に接近させる手段となっている。

従って、第二の制御回路部200bにおけるデータメモリ126aがノイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができると共に、ＲＡＭメモリ116aがノイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができる。
また、第一の加減算手段208aは単に第一の通信エラーに応動するだけでなく、第二の制御回路部200bに設けられたデータメモリ126aの全体の内容に関する確認情報数値の比較判定結果にも応動し、当該比較判定結果の異常が継続するか、又は既に散発的な通信異常が発生していたときには第一の異常検出信号ER1を発生して初期化・再起動が行われ、正常通信が継続していた後では１回の比較判定結果の異常だけでは妄りに初期化・再起動を行わないようにすることができる。

また、実施の形態１による電子制御装置100aの第一・第二の制御回路部200a・200bは、それそれ更に第一・第二の初期化手段319a・319b・436を備え、第一の初期化手段319a・319bは、第一の異常発生確定手段209aが異常検出信号ER1を発生したときに作用して、第一の加減算手段208aの現在値を運転開始時の所定の初期値に再設定すると共に、上記第二の制御回路部200bに設けられた通信制御回路部 120aを初期化して再起動させる手段であり、第二の初期化手段436は第二の異常発生確定手段209bが異常検出信号ER2を発生したときに作用して、第二の加減算手段208bの現在値を運転開始時の所定の初期値に再設定すると共に、第一の制御回路部200aに設けられたマイクロプロセッサ110aを初期化して再起動させるか運転停止する手段であり、
第一・第二の初期化手段319a・319b・436によって再設定される第一・第二の加減算手段208a・208bの初期値は上記正常側限界値から異常側限界値側に接近した値となっている。
従って、異常発生している通信回線に依存することなく相手側の制御回路部を初期化することができると共に、再起動時には加減算手段の現在値を異常側限界値に接近させているので、起動直後の安全性を向上することができる。

また、実施の形態１による電子制御装置100aの第一・第二の通信エラー判定手段201a・206b・201bは、更に、ビット情報監視手段340・413と返信遅延監視手段320又は受信間隔監視手段310・412の少なくとも一方の手段とを備え、ビット情報監視手段340・413は、第一・第二の制御回路部間で交信されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段であり、返信遅延監視手段320は、第一の制御回路部200aが送信したデータに対する第二の制御回路部200bからの返信データが所定の返信応答時間を超過しても受信できないときに送信元である第一の制御回路部200aで異常判定を行う返信応答異常判定手段であり、受信間隔監視手段310・412は、第一の制御回路部200aが発信する定期送信データ又は第二の制御回路部200bが発信する定期報告データに対する相手側制御回路部の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段である。
そして、ビット情報監視手段と返信遅延監視手段と受信間隔監視手段の判定がいずれも異常判定ではないときに、加減算手段208a・208bは第一の変分値による加減算補正を行うようになっている。
従って、多様な通信エラーの判定によって通信エラーの検出精度の向上と早期検出が可能になると共に、一対の加減算手段208a・208bに集約して異常発生の確定が行われるので確度の高い異常判定が行えるる。

また、実施の形態１による電子制御装置100aのビット情報監視手段340・413の判定が通信異常であるときに上記加減算手段208a・208bが加算又は減算する上記第二の変分値は上記第一の変分値よりも大きな値とすると共に、上記返信遅延監視手段320又は受信間隔監視手段310・412の判定が通信異常であるときに上記加減算手段208a・208bが加算又は減算する変分値は上記第二の変分値とは異なる値である第三の変分値とし、しかも該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値となるように構成されている。
従って、多様な通信エラーの判定に重み付けを行ってを異常判定を行うことができると共に、返信遅延とか受信間隔過大等のタイムアウトエラーの判定閾値には、過剰な余裕時間を設定する必要がなく、実力に見合った判定時間を設定しておくことができるので、高精度なタイムアウト判定を行うことができる。

また、実施の形態１による電子制御装置100aの第一の制御回路部200aは、更に直接入出力信号用インタフェース回路112a・114aを備えると共に、上記第一又は第二の制御回路部200a・200bのいずれか一方は更にウォッチドッグタイマ130と異常発生記憶手段131aとを備えて、上記直接入出力信号用インタフェース回路112a・114aは上記マイクロプロセッサ110aとバス接続され、該マイクロプロセッサは上記直接入力信号用インタフェース回路112aを介して入力された直接入力信号と、上記第二の制御回路部200bに設けられた第二の直並列変換器127からシリアル通信によって受信した間接入力信号と、上記プログラムメモリ115aの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路114aに接続された第一の電気負荷群104aを駆動すると共に、上記第一・第二の直並列変換器117・127を介して第二の制御回路部200bへ間接出力信号を送信するよう構成されている。
また、上記ウォッチドッグタイマ130は上記マイクロプロセッサ110aが発生するパルス列であるウォッチドッグクリヤ信号WD1を監視して、該ウオッチドグクリヤ信号WD1のパルス幅が所定値を超過した時にリセットパルス信号RST1を発生する暴走監視タイマ回路とし、上記異常発生記憶手段131aは上記第一及び第二の異常検出信号ER1・ER2が発生したときと、上記ウオッチドグタイマ130によるリセットパルス信号RST1が発生したときに、当該異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段108を作動させる異常記憶回路となっている。

更に、ウオッチドグタイマ130がリセットパルス信号RST1を発生したときと、第二の異常検出信号ER2が発生したときには、上記マイクロプロセッサ110aが初期化・再起動されると共に、上記ウオッチドグタイマ130がリセットパルス信号RST1を発生したときと、上記第一の異常検出信号ER1が発生したときには、上記第二の制御回路部200bの通信制御回路部120aが初期化・再起動されるようになっている。
従って、異常発生した通信回線に依存することなくマイクロプロセッサ110aを再起動することができると共に、通信に関する異常検出信号は複数回の通信エラーによって発生するものであるのに対し、ウオッチドグタイマエラーが発生すると直ちに異常記憶や再起動が行われることになり、異常処置に対する重み付けを変えて報知することができる。
また、マイクロプロセッサ110aの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても、異常発生した事実が明確となり、保守点検を促すことができる。

実施の形態２．
図８は、実施の形態２による電子制御装置の全体構成を示すブロック図である。
図１に示した実施の形態１による電子制御装置と図８に示した本実施の形態による電子制御装置との主要な相違点は、図１における併用制御回路部（通信制御回路部）120aが論理回路を用いた集積回路素子で構成されているのに対して、図８のものは補助ＣＰＵ120bを備えていることと、第一の制御回路部に対して不定期送信手段が追加されていることである。
図８に基づいて、実施の形態２による電子制御装置100bの構成について説明する。
本実施の形態による電子制御装置100bは、第一の制御回路部210aと第二の制御回路部210bによって構成されていて、第一の制御回路部210aはメインＣＰＵとなるマイクロプロセッサ110bと、該メインＣＰＵと協働するフラッシュメモリ等の不揮発プログラムメモリ115bと演算処理用のＲＡＭメモリ116bを備えている。
プログラムメモリ115bには入出力制御手段となるプログラムと制御定数となる第一・第二の定数設定データや通信制御手段となるプログラムのほか、後述の補助ＣＰＵ120bに対する暴走監視手段となるプログラムが書き込まれている。

演算処理用のＲＡＭメモリ116bには、後述の第一の加減算手段の現在値データや、前記第一・第二の電気負荷群104a・104bに対する出力設定データ、或いは後述の返信待ちコマンドデータや上記第二の制御回路部210bから報告された間接入力情報やステータス情報などの監視入力データのほか、プログラムメモリ115bに格納されている第一・第二の制御定数も転送書き込みされ、少なくとも第二の定数設定データの全体に関するサム値等による基準情報も格納されている。
第二の制御回路部210bは補助ＣＰＵとなるマイクロプロセッサ（即ち、補助ＣＰＵ）120bと、該補助ＣＰＵ120bと協働する補助プログラムメモリ125と補助ＲＡＭメモリ126bを備えている。
補助プログラムメモリ125には第二の制御回路部210bにおける入出力制御手段となるプログラムや自己診断プログラム、或いは通信制御プログラムなどが格納されている。

また、データメモリとなる補助ＲＡＭメモリ126bには、後述する第二の加減算手段の現在値データや、メインＣＰＵ110bから転送された第二の電気負荷群104bに対する出力設定データや定期報告許可信号、或いは後述の未処理コマンドデータのほか、メインＣＰＵ110bへ送信するための報告データ、ステータス情報、選択データ、ＲＡＭメモリ116bから第一・第二の直並列変換器117・127を介して送信された第二の定数設定データと該第二の定数設定データの全体に対するサム値等による確認情報などが書き込まれるようになっている。
なお、メインＣＰＵ110bは、補助ＣＰＵ120bが発生するウオッチドグクリヤ信号WD2のパルス幅を監視して、該パルス幅が所定値を超過しているときにリセットパルス信号RST2を発生するようになっている。

計数記憶回路131bは、計数入力とリセット入力とカウントアップ出力とを有し、論理和素子138bは、ウオッチドグタイマ130が発生するリセットパルス信号RST1と補助ＣＰＵ120bが発生する第二の異常検出信号ER2に対する論理和出力によってメインＣＰＵ110bをリセットして再起動されるようになっている。
論理和素子139bは、メインＣＰＵ110bが発生する第一の異常検出信号ER1とリセットパルス信号RST2に対する論理和出力を有し、論理和素子140bはウオッチドグタイマ130が発生するリセットパルス信号RST1と論理和素子139bの出力に対する論理和出力によって補助ＣＰＵ120bをリセットして再起動するようになっている。

論理和素子141bは、論理和素子138bと139bの出力を入力として動作し、その論理和出力が計数記憶回路131bの計数入力端子に接続されるようになっている。
なお、計数記憶回路131bはリセットパルス信号RST1・RST2や第一・第二の異常検出信号ER1・ER2の動作回数を計数記憶して、該計数値が所定値以上となったときに警報・表示器108を駆動すると共に、電源スイッチ105bが閉路したときには電源検出回路135によって計数記憶値がリセットされるようになっている。
負荷電源リレー107aを駆動する反転駆動素子137の入力回路には駆動停止手段となるゲート回路132bが接続され、補助マイクロプロセッサ120bが発生する駆動出力DR2は計数記憶回路131bがカウントアップしていない時に有効作動するようになっている。
なお、補助ＣＰＵ120bは駆動出力DR1を発生して駆動素子136を介して電源リレー106aの動作保持を行うと共に、第二の異常検出信号ER2やウオッチドグクリア信号WD2を発生するようになっている。

図９は、図８に示した実施の形態２による電子制御装置の通信制御動作を説明するための通信制御ブロック図である。
以下、実施の形態１による電子制御装置の通信制御ブロック図である図２との相違点を中心に、本実施の形態による電子制御装置の通信制御動作を説明する。
図９において、ブロック204aは、親局が子局に対して読出要求を行うときに親局から子局にて読出要求を送信する不定期送信手段、ブロック204bは該不定期送信手段による通信パケットを受信した子局側で実行される第二の通信エラー判定手段であり、未処理データテーブル203bには、判定手段204bの判定結果として受信失敗NACK又は報告返信しなければならない返信情報のアドレスが返信用コマンドと共に格納されるようになっている。
ブロック204cは子局から親局に返信される報告返信手段であり、該報告返信手段は未処理データテーブル203bに残された最も早い時期に格納された先頭返信用コマンドデータに対応したものであって、報告返信手段204cによる通信パケットの送信に伴って未処理データテーブル203b内の先頭返信用コマンドデータは削除されるようになっている。
なお、未処理データテーブル203bには定期送信パケット201aに対応した返信用コマンドデータと、不定期送信パケット204aに対応した返信用コマンドデータと定期報告パケット206aに対応した定期報告用コマンドデータとが合成されて発生順に格納され、先入れ・先出しの原則で古いものから順次返信が実行されるようになっている。

同様に、返信待ちデータテーブル203aには定期送信パケット201aや不定期送信パケット204aを送信したときに、送信コマンドデータが順次格納されるようになっている。
ブロク204dは子局からの返信データを受信した親局側で実行される第一の通信エラー判定手段、ブロック204eは再送要求手段であり、判定手段204dが正常受信の判定であったときには返信待ちデータテーブル203aに格納されている先頭コマンドデータが削除されると共に、後述の入力情報格納手段206cによって報告返信パケット204cで指定されたアドレスに対する入力情報が格納保存されるようになっている。
また、判定ブロック204dが子局側の受信失敗データNACKを正常受信したときや、判定ブロク204dが返信データに対する受信異常の判定を行ったときには、再送要求手段204eに基づいて不定期送信パケット204aによって再送処理が行われ、該再送処理によって返信待ちデータテーブル203a内の旧保存データは削除されて、再送された送信コマンドデータが新たに格納されるよう構成されている。

ブロック206eは定期報告されたステータス情報の中に読出依頼フラグが含まれていたときに作用する読出要求手段であり、該読出要求手段206eに基づく不定期送信手段204aは選択データ205dが格納されている特定アドレスを指定することによって第二の制御回路部210b内の自己診断情報などの選択データ205dを読み出すことができるようになっている。
また、判定手段206bが受信異常の判定であったときにも、読出要求手段206eによる読出確認が可能となっているが、実際には次回の定期報告を待ったうえで依然として受信異常であるときに読出確認を行うようになっている。

図１０は、図８に示した実施の形態２による電子制御装置におけるシリアル通信の通信パケットを示す図である。
実施の形態１による電子制御装置に対して追加された不定期送信パケットについて説明する。
図１０において、テーブル204aは、親局から子局に対して、各種データの読出要求（子局から親局への読出）をする場合の不定期送信手段となる通信パケットであり、読出要求に当たっては先ず親局から子局への不定期送信パケット204aが送信されて読出したいデータのアドレスが指定されるようになっている。
なお、不定期送信パケット204aは開始データ５５Ｈ・コマンド３０Ｈ・読出先アドレス・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
テーブル204cは正常受信であった時に親局に返信される報告返信手段となる通信パケットであり、該報告返信パケットは開始データ２５Ｈ・読出データ１・読出データ２・読出先アドレス・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。
なお、上記読出先アドレスは読出データ１の格納先アドレスであり、読出データが８ビットデータの場合には、読出データ２は読出データ１に続く老番アドレスのデータとなっている。

また、読出先アドレスの読出データが16ビットデータである場合には、読出データ１は上位８ビット、読出データ２は下位８ビットのデータとなっている。
テーブル214cは、異常受信であった時に親局に返信される確認返信手段となる通信パケットであり、該確認返信パケットは開始データ５５Ｈ・非認知データ７２Ｈ・読出先アドレス・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。

図１１および図１２は、実施の形態２による電子制御装置の第一の制御回路部210aにおける通信制御動作を説明するためのフローチャートである。
なお、図１１は主として第一の制御回路部210aにおける送信動作のフローを示し、図１２は主として第一の制御回路部210aにおける受信動作のフローを示している。
図１１および図１２を用いて、本実施の形態による電子制御装置の動作を詳細に説明する。
図１１において、工程500は定期的に活性化されるメインＣＰＵ110bの動作開始ステップであり、工程500は図８の電源スイッチ105bが投入されたときと、メインＣＰＵ110bにリセットパルス信号RST1が供給されたときに活性化されると共に、後述の動作終了工程517に続いて循環動作するようになっている。

工程501は工程500に続いて作用し、後述の工程505で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定するステップ、工程502は工程501の判定がYES（初回動作）であった時に作用し、第一の加減算手段208aの現在値を初期値「９」に設定するステップ、工程503は工程502に続いて作用し定期報告周期の上限値に対応した間隔タイマT1を起動するステップ、工程504は工程503に続いて作用し、図９における返信待ちデータテーブル203aの内容を削除するステップ、工程505は工程504に続いて作用し、図示しない初回フラグをセットするステップであり、上記初回フラグは図８の電源スイッチ105bが投入されたときとメインＣＰＵ110bにリセットパルス信号RST1が供給されたときにはリセットされるようになっている。

工程506は工程505に続いて作用し、プログラムメモリ115bの中の制御定数データである第一・第二の定数設定データをＲＡＭメモリ116bに転送すると共に、補助ＲＡＭメモリ126bへ送信される第二の定数設定データの全体に関するバイナリ加算値、又は該加算値を所定定数で割った剰余値等の基準情報を生成するステップ、工程507は工程501の判定がＮＯであって初回動作ではなかったときに作用し、ＲＡＭメモリ116bに格納された制御定数データ全体に関するサムチェックを行うステップであり、工程507の判定結果が異常であれば工程506へ移行するようになっている。
工程508は工程507の判定がNO（サムチェック異常なし）であったとき、又は工程506に続いて作用し、第一の直並列変換器117が第二の直並列変換器127から送信されたシリアルデータを受信して、しかも受信データの並列変換が完了したことを示す受信フラグが作動したかどうかを判定するステップであり、工程508の判定がYES（受信完了）したときは図12に示す工程540へ移行するようになっている。

工程510は工程508の判定がNO（受信フラグ未作動）であったときに作用し、工程503や後述の工程511や工程561（図12）で起動されたタイマＴ１がタイムアップしていないかどうかを判定する（即ち、定期報告の受信間隔に異常がないかどうかを判定する）ステップ、工程511は工程510の判定がＹＥＳ（タイムアップ）であったときに作用し、タイマＴ１を再起動するステップ、工程512aは工程511に続いて作用し、定期送信パケット211aによって定期報告許可を送信したときにセットされる図示しない許可送信フラグの動作状態を判定することによって定期送信許可済みであるかどうかを判定するステップ、工程512bは工程512aの判定がYESであって定期送信許可済みであったときに作用し、読出要求フラグをセットするステップ、工程513は工程512bに続いて作用し、第一の加減算手段である演算手段ＣＮ１を６カウント加算するステップである。

工程514は工程513に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップ、工程515は工程514の判定がＹＥＳ（１１超過）であったとき、又は後述の工程522の判定がＹＥＳ（１１超過）であったときに作用して、第一の異常検出信号ER1のパルス出力を発生するステップ、工程516は工程515に続いて作用し、工程505でセットされた初回フラグをリセットするステップ、工程517は工程514の判定がＮＯ（１１以下）であったとき、又は工程516に続いて作用する動作終了ステップであり、工程517に続いて動作開始工程500が循環作動するようになっている。
なお、工程ブロック519aは工程515と工程516とによって構成され、第一の初期化手段となるものである。

工程520は工程510の判定がＮＯ（タイマＴ１がタイムアップしていない）であったとき、又は工程512aの判定がＮＯであって定期報告を許可していないときに作用し、後述の工程539で書き込まれた返信待ちデータテーブル（図９の203a参照）の残留先頭データの保存時間が所定の返信応答時間Ｔを超過していないかどうかを判定するステップ、工程521は工程520の判定がＹＥＳ（タイムアウト）であったときに作用し、第一の加減算手段である演算手段ＣＮ１を６カウント加算するステップ、工程522は工程521に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップ、工程523は工程522の判定がＮＯ（１１以下）であったときに作用し、再送要求フラグをセットするステップであり、工程523に続いて動作終了工程517へ移行するようになっている。
なお、返信待ちデータテーブル203aは一定時間ごとに格納データが移動する複数段の
シフトレジスタで構成されていて、該シフトレジスタに格納された返信待ちコマンドが
オーバフローレジスタに移動したことによって工程520によるタイムアウト判定が行われるようになっている。

工程530は工程520の判定がＮＯ（タイムアウトしていない）であったときに作用し、工程512bや後述の工程542・563b（図１２参照）によって読出要求フラグがセットされているかどうかを判定するステップ、工程531は工程530の判定がＹＥＳ（読出要求有り）であったときに作用し、工程523又は後述の工程542・551（図１２参照）によって再送要求フラグがセットされているかどうかを判定するステップ、工程532aは工程531の判定がＹＥＳ（再送要求あり）であったときに作用し既に送信されたいた旧読出要求を不定期送信パケット204aによって送信するステップ、工程533aは工程532aに続いて作用し、再送要求フラグをリセットするステップである。
工程532bは工程531の判定がＮＯ（再送要求なし）であったときに作用し、工程530で読出要求された今回の読出要求を不定期送信パケット204aによって送信するステップ、工程533bは工程532bに続いて作用し、読出要求フラグをリセットするステップ、工程539は工程533a・533b又は後述の工程538・537bに続いて作用し、工程532a・532bや後述の工程537a・537bで送信されたコマンドを順次返信待ちデータテーブル203aに格納すると共に、シフトレジスタであるデータテーブルのシフト動作を行うことによって既存先頭コマンドを削除するステップであり、工程539に続いて動作終了工程517へ移行するようになっている。

工程535は工程530の判定がＮＯ（読出要求なし）であったときに作用し、定期送信パケット201aによって定期送信を行う時期であるかどうかを判定するステップ、工程536は工程535の判定がＹＥＳ（定期送信時期）であったときに作用し、工程523又は後述の工程542・551（図１２参照）によって再送要求フラグがセットされているかどうかを判定するステップ、工程537aは工程536の判定がＹＥＳ（再送要求あり）であったときに作用し既に送信されていた送信コマンドに基づいて定期送信パケット201aを送信するステップ、工程538は工程537aに続いて作用し、再送要求フラグをリセットするステップである。
工程537bは工程536の判定がＮＯ（再送要求なし）であったときに作用し、今回の定期送信パケット201aを送信するステップであり、工程535の判定がＮＯ（定期送信時期ではない）であったときには動作終了工程517へ移行するようになっている。

また、図１２において、工程540は前記工程508（図１１参照）の判定がＹＥＳ（受信フラグ作動）であったときに作用し、受信データのサムチェックを行うステップである。
なお、各送受信パケットには開始データSTXから終了データETXまでの各フレームデータを全て桁別にバイナリ加算したチェックサムのフレームが付加されていて、開始データSTXからチェックサムデータまでの全てのフレームデータのバイナリ加算を行ってこれが正常値００Ｈとなるかどうかを判定するのがサムチェックである。
工程541は工程540に続いて作用し、サムチェックの結果としてエラーがあったかどうかを判定するステップ、工程542は工程541の判定がＹＥＳ（エラー有り）であったときに作用し、再送要求フラグ又は読出要求フラグをセットするステップ、工程543は工程542に続いて作用し、エラーのあった受信データを削除するステップ、工程544は工程543に続いて作用し、第一の加減算手段である演算手段ＣＮ１に３カウントを加算するステップである。
なお、工程542において受信したデータが定期送信に対する確認返信パケットであったか、不定期送信パケットに対する報告返信パケットであったか、或いは定期報告パケットであったかの区分ができないときは再送要求フラグや読出要求フラグはセットしないようになっている。

工程545は工程544に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップ、工程546は工程545又は後述の工程553の判定がＹＥＳ（１１超過）であったときに作用して、第一の異常検出信号ER1のパルス出力を発生するステップ、工程547は工程546に続いて作用し、工程505（図１１参照）でセットされた初回フラグをリセットするステップ、工程548は工程545の判定がＮＯ（１１以下）であったときに作用し、所定時間の待機を行うステップであり、工程547に続いて動作終了工程517へ移行して、続いて動作開始工程500が循環作動するようになっている。
なお、工程ブロック519bは工程546と工程547とによって構成され、第一の初期化手段となるものである。
工程550は工程541の判定がＮＯ（サムチェックエラー無し）であったときに作用し、子局から正常受信したデータが子局での受信失敗（ＮＡＣＫ）に関するデータではないかどうかを判定するステップ、工程551は工程550の判定がＹＥＳ（受信失敗）であったときに作用し、再送要求フラグをセットするステップ、工程552は工程551に続いて作用し、第一の加減算手段である演算手段ＣＮ１に３カウントを加算するステップ、工程553は工程552に続いて作用し、第一の加減算手段である演算手段ＣＮ１の現在値が１１を超過していないかどうかを判定するステップであり、工程553の判定がYES（１１超過）であるときには工程546へ移行するようになっている。

工程560は工程550の判定がＮＯ（受信失敗では無い）であったときに作用し、受信したデータが定期報告パケットによる子局からの定期報告であったかどうかを判定するステップ、工程561は該工程560の判定がＹＥＳ（定期報告受信）であったときに作用し、報告間隔タイマＴ１を再起動するステップ、工程562は工程561に続いて作用し、第一の加減算手段である演算手段ＣＮ１に１カウントの減算を行うステップ、工程563aは工程562に続いて作用し、定期報告されたデータの中に読出依頼フラグがセットされているかどうかを判定するステップ、工程563bは工程563aの判定がＹＥＳ（読出依頼あり）であったときに作用し、読出要求フラグをセットするステップである。

工程563cは工程563aの判定がＮＯ（読出依頼なし）であったとき、又は工程563bに続いて作用し、受信した定期報告のアドレスをチェックすることによってデータメモリ（補助ＲＡＭメモリ）126bに関するサム値等の確認情報であったかどうかを判定するステップ、工程564aは工程563cの判定がＹＥＳであってサム値当の確認情報であったときに作用し、予め工程506において算出しておいた基準情報との比較を行うステップ、工程564bは工程564aの判定がYESであって比較不一致であったときに作用し、定数設定データの再送処理を行うステップであり、工程564bに続いて工程552へ移行するようになっている。
工程565は工程563cの判定がＮＯであって間接入力データに関する定期報告であったときに作用し、受信した定期報告データを格納保存するステップ、工程566は工程553の判定がＮＯ（１１以下）であるとき、又は工程548又は工程564aの判定がＮＯであって比較異常ではないとき又は工程565又は後述の工程574に続いて作用し、送信許可制御信号の論理レベルを反転するステップであり、工程566に続いて動作終了工程517へ移行するようになっている。
なお、上記工程563aにおける読出依頼フラグは図１３の工程608によって子局側でセットされるものである。

工程570は工程560の判定がＮＯ（定期報告の受信ではない）であったときに作用し、確認返信の受信であったかどうかを判定するステップ、工程571は工程570の判定がＮＯ（定期送信に対する確認返信ではなく不定期送信に対する報告返信である）であったときに作用し、子局から返信報告された不定期読出データをＲＡＭメモリ116bに格納するステップ、工程572は工程571に続いて作用し、工程512b（図１１参照）や工程542・563bでセットされた読出要求フラグをリセットするステップ、工程573は工程570の判定がＹＥＳ（定期送信に対する正常受信の確認返信）であったとき、又は工程572に続いて作用し、第一の加減算手段である演算手段ＣＮ１に１カウントの減算を行うステップ、工程574は工程573に続いて作用し、記工程539で格納された返信待ちデータテーブル203aの中から返信されたコマンドを消去するステップであり、工程574に続いて工程566へ移行するようになっている。

以上の動作を概括的に説明すると、図１１・図１２において工程ブロック519a・519bは第一の初期化手段、工程506は基準情報生成手段、工程510は定期報告の受信間隔監視手段となる第一の通信エラー判定手段、工程515は第一の異常検出信号ER1を発生する第一の異常発生確定手段、工程520は返信遅延監視手段となる第一の通信エラー判定手段、工程ブロック524は工程513・521によって構成された第一の加減算手段、工程532aは再送要求に対する不定期送信パケットの再送手段、工程532bは読出要求による不定期送信手段、工程537aは定期送信に対する再送手段、工程537bは定期送信手段である。
また、図１２において工程540はビット情報監視手段である第一の通信エラー判定手段、工程546は第一の異常検出信号ER1を発生する第一の異常発生確定手段、工程566は送信許可制御信号発生手段、工程ブロック575は工程544・552・562・573によって構成された第一の加減算手段、工程ブロック564は比較判定手段となる工程564aと再送処理手段となる工程564bとによって構成された記憶定数確認処理手段となっている。

図１３および図１４は、実施の形態２による電子制御装置の第二の制御回路部210bにおける通信制御動作を説明するためのフローチャートである。
なお、図１３は主として第二の制御回路部210bにおける補助ＣＰＵ120bの受信動作に関する制御フローを示し、図14は主として第二の制御回路部210bにおける補助ＣＰＵ120bの送信動作に関する制御フローを示している。
図１３において、工程600は定期的に活性化される補助ＣＰＵ120bの動作開始ステップであり、工程600は図８の電源スイッチ105bが投入されたときと、リセットパルス信号RST2が供給されたときに活性化されると共に、後述の動作終了工程637に続いて循環動作するようになっている。

工程601は工程600に続いて作用し、後述の工程605で初回フラグがセットされているかどうかによって初回動作であるかどうかを判定するステップ、工程602は工程601の判定がYES（初回動作）であった時に作用し、第二の加減算手段208bの現在値を初期値「９」に設定するステップ、工程603は工程602に続いて作用し、定期送信周期の上限値に相当する間隔タイマT2を起動するステップ、工程604は工程603に続いて作用し、図９における未処理データテーブル203bの内容を削除するステップ、工程605は工程604に続いて作用し、図示しない初回フラグをセットするステップであり、上記初回フラグは図８の電源スイッチ105bが投入されたときと補助ＣＰＵ120bにリセットパルス信号RST2が供給されたときにはリセットされるようになっている。

工程606aは工程601の判定がＮＯ（初回動作では無い）であったとき、又は工程605に続いて作用し、図１０の定期送信パケット211aを受信して定期報告が許可されているかどうかを判定するステップ、工程607aは工程606aの判定がYES（定期報告許可）であったときに作用し、前回報告から所定時間が経過した定期報告時期であるかどうかを判定するステップ、工程607bは工程607aの判定がYES（定期報告時期到来）であったときに作用し、図９の未処理データテーブル203bに定期報告コマンドを格納するステップとなっている。
工程607cは工程606aの判定がNO（定期報告未許可）であったとき、又は工程607aの判定がNO（定期報告時期未到来）であったとき、又は工程607bに続いて作用し、補助ＣＰＵ120bによる入出力の自己診断等によって異常が検出され、これを親局に緊急報告したいなどの要求があるかどうかの判定ステップ、工程607dは工程607cの判定がＹＥＳ（緊急報告データ有り）であったときに作用し、特定アドレスの選択データメモリに報告たい異常発生入出力番号や異常コード番号等のデータ内容を書き込んでおくステップ、工程608は工程607dに続いて作用し、読出依頼フラグをセットするステップ、工程609は工程607cの判定がＮＯ（緊急報告データ無し）であったとき、又は工程608に続いて作用し、送信許可制御信号207aの論理レベルが反転して親局への送信許可が出されているかどうかを判定するステップである。
なお、工程609の判定がYES（送信許可信号変化あり）のときには図14の工程640へ移行するようになっている。

工程610は工程609の判定がＮＯ（送信許可なし）であった時に作用し、第二の直並列変換器127が第一の直並列変換器117から送信されたシリアルデータを受信して、しかも受信データの並列変換が完了したことを示す受信フラグが作動したかどうかを判定するステップであり、工程610の判定がＮＯ（未受信）であったときは工程609へ復帰するようになっている。
工程611は工程610の判定がＹＥＳ（受信フラグ作動）であったときに作用し、親局から受信した一連の受信データをレジスタＤに仮格納するステップ、工程612は工程611に続いて作用し、工程603や後述の工程622a・631で起動された受信間隔監視用タイマＴ２がタイムアップしたかどうか判定するステップ、工程613は工程612の判定がＮＯ（タイムアップしていない）であったときに作用し、工程611によって受信した一連の受信データのサムチェックを行うステップ、工程614は工程613に続いて作用し、受信データに異常があったかどうかを判定するステップ、工程615は工程614の判定がＮＯ（正常）であった時に作用し、第二の加減算手段である演算手段ＣＮ２に１カウントの減算を行うステップ、工程616は工程615に続いて作用し、工程611による受信データが定期送信パケット201aによる出力設定であったか不定期送信パケット204aによる読出要求であったかを判定するステップである。

工程620は工程616の判定が読出要求であった時に作用し、図10の不定期送信パケット204aによる読出要求コマンド３０Ｈとアドレスを一時記憶するステップ、工程621は工程616の判定が出力設定であった時に作用し、図10の確認返信パケット201cによるＡＣＫ・６１Ｈとアドレスを一時記憶するステップ、工程622aは工程621に続いて作用し、工程611で得られた出力設定データ又は定数設定データを指定されたアドレスのメモリに格納すると共に、受信間隔監視用タイマT2を再起動するステップ、工程622bは工程622aに続いて作用し、定数設定データの全体に関するバイナリ加算値、又は該加算値を所定の定数で割って得られる剰余値等の確認情報を生成するステップである。
工程623は工程614の判定YES（受信データ異常）であった時に作用し、第二の加減算手段である演算手段ＣＮ２に３カウントの加算を行うステップ、工程624は工程623に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定するステップ、工程625は工程624の判定がＮＯ（１１以下）であった時に作用し、ＮＡＣＫ・８２Ｈとアドレスを一時記憶するステップであり、工程620、622b、625に続いて動作終了工程637へ移行するようになっている。

工程626は工程607b・620・621・625によって構成された工程ブロックであり、該工程ブロックは図９における未処理データテーブル203bに格納される報告・返信コマンドデータとなっている。
なお、工程625では読出要求又は出力設定に対応したＮＡＣＫ返信コードを分離していないが、図10に示すとおり開始データSTXを注目することによって６２Ｈ又は７２Ｈで分離することも可能である。
工程630は工程612の判定がＹＥＳ（定期送信データの受信間隔過大）であったときに作用し、第二の加減算手段である演算手段ＣＮ２に６カウントの加算を行うステップ、工程631は工程630に続いて作用し、受信間隔タイマＴ2を再起動するステップ、工程632は工程631に続いて作用し、第二の加減算手段である演算手段ＣＮ２の現在値が１１を超過していないかどうかを判定するステップ、工程633は工程632の判定がＹＥＳ（１１超過）であったとき、又は工程624の判定がＹＥＳ（１１超過）であったときに作用し、第二の異常検出信号ER2のパルス出力を発生するステップ、工程634は工程633に続いて作用し、工程605でセットされていた初回フラグをリセットするステップであり、工程632の判定がＮＯ（１１以下）であったとき、又は工程634に続いて動作終了工程637へ移行するようになっている。
なお、工程ブロック635は工程615、工程623、工程630によって構成され、第二の加減算手段となるものである。
また、工程ブロック636は工程633と工程634とによって構成され、第二の初期化手段となるものである。

また、図14において、工程640は前記工程609（図１３）の判定がＹＥＳ（送信許可あり）であった時に作用し、工程ブロック626において未処理データテーブル203bに格納された報告・返信コマンドがあるか否かを判定するステップ、工程641は工程640の判定がＹＥＳ（報告・返信コマンドあり）であったときに作用し、未処理データテーブル203bに格納された報告・返信コマンドを先入れ先出し方式で読出すステップ、工程642は工程641に続いて作用し、工程641で読み出された報告・返信コマンドが前記工程607bで格納された定期報告コマンドであったかどうかを判定するステップ、工程643は工程642の判定がYES（定期報告コマンド）であった時に作用し、図10の定期報告パケット206aを送信するステップ、工程644は工程643に続いて作用し、次回に定期報告するデータのアドレスを歩進するステップであり、工程644に続いて動作終了工程637へ移行するようになっている。
工程650は工程642の判定がNO（定期報告コマンドではない）であったときに作用し、工程641で読み出された報告・返信コマンドが工程620で格納された読出要求コマンドであったかどうかを判定するステップ、工程651は工程650の判定がＹＥＳ（読出要求）であった時に作用し、指定されたアドレスのメモリに関する読出データを該当アドレスと共に報告返信するステップである。

工程652は工程651に続いて作用し、工程651で報告返信されたデータのアドレスが工程607dでデータが書込みされた選択データメモリのアドレスであったかどうかを判定するステップ、工程653は工程652の判定がＹＥＳ（選択データメモリ）であったときに作用し、工程608でセットされた読出依頼フラグをリセットするステップであり、工程652の判定がＮＯ（選択データメモリでは無い）であったとき、又は工程653に続いて動作終了工程637へ移行するようになっている。

工程660は工程650の判定がＮＯであって読出要求ではないとき、又は読出要求であるかもしれないが受信失敗であった時に作用し、工程641で読み出された報告・返信データが工程621で格納されたACK-W（定期送信に対する正常受信）であったか、又は工程625で格納されたNACKであったかを判定するステップ、工程661は工程660の判定がＹＥＳ（ACK-W)であった時に作用し、認知データＡＣＫと該当アドレスを返信するステップ、工程662は工程660の判定がＮＯ（NACK）であった時に作用し、非認知データNACKと該当アドレスを返信するステップであり、工程640の判定がＮＯ（返信データなし）であった時や工程661・662に続いて動作終了工程637へ移行するようになっている。
なお、工程ブロック663は工程661・662によって構成されていて、該工程ブロックは図10における確認返信パケット201c・211c・214cの送信に相当し、工程651は図10の報告返信パケット204cの送信に相当し、工程643は図10の定期報告パケット206aの送信に相当している。

以上の動作を概括的に説明すると、図１３において工程ブロック636は第二の初期化手段、工程608は子局が親局に対して特定アドレスの選択データメモリの内容を読出依頼するための読出依頼設定手段、工程612は定期送信パケットの受信間隔監視手段である第二の通信エラー判定手段、工程613は親局から送信されたデータに関するビット情報監視手段である第二の通信エラー判定手段、工程633は第二の異常検出信号ER2を発生する第二の異常発生確定手段、工程ブロック635は工程615・623・630によって構成された第二の加減算手段となっている。
また、図14において、工程643は定期報告パケットを送信する定期報告手段、工程651
は読出要求に対する報告返信パケットを送信する報告返信手段、工程ブロック663は正常
受信又は受信失敗の確認返信パケットを送信する確認返信手段となっている。

図１１〜図14のフローチャートに基づく説明を踏まえて、図８・図９・図10について概括的に作用動作を説明する。
図８において、メインＣＰＵ110bは第一・第二の入力センサ群102a・102bと第一・第二のアナログセンサ群103a・103bを入力信号とし、不揮発プログラムメモリ115bに格納された制御プログラムや制御定数である第一の定数設定データに基づいて第一・第二の電気負荷群104a・104bを制御するが、上記第二の入力センサ群102bと第二のアナログセンサ群103bと第二の電気負荷群104bは第一・第二の直並列変換器117・127を介して間接的にメインＣＰＵ110bとシリアル交信するようになっている。
なお、図８で示した実施例ではアナログ出力が取扱われていないが、必要に応じてメータ表示用のＤＡ変換器を間接出力として搭載することもできる。

第一の制御回路部210aにおいて第一の異常検出信号ER1が発生すると、図１１の工程516や図１２の工程547で初回フラグがリセットされてから動作終了工程517へ移行するので、再度動作開始工程500へ移行したときには工程502〜504によって第一の制御回路部210a自体の初期化が行われるようになっている。
一方、第一の異常検出信号ER1によって第二の制御回路部210bのリセット入力端子RST2にリセットパルス信号が入力されることによって、相手方である第二の制御回路部210bも初期化・再起動されることになる。
同様に、第二の制御回路部210bにおいて第二の異常検出信号ER2が発生すると、図１３工程634で初回フラグがリセットされてから動作終了工程637へ移行するので、再度動作開始工程600へ移行したときには工程602〜604によって第二の制御回路部210b自体の初期化が行われるようになっている。
一方、第二の異常検出信号ER2によって第一の制御回路部210a内のメインＣＰＵ110bのリセット入力端子RST1にリセットパルス信号が入力されることによって、相手方である第一の制御回路部210aも初期化・再起動されることになる。

第一・第二の制御回路部210a・210bはウオッチドグタイマ130のリセットパルス信号RST1やメインＣＰＵ110bに設けられた暴走監視手段によるリセットパルス信号RST2よっても初期化・再起動されるようになっているが、第一・第二の異常検出信号ER1・ER2やリセットパルス信号RST1・RST2が発生すると、異常発生記憶手段である計数記憶回路131bがこれを計数記憶して所定計数値に到達すると警報・表示器108を作動させると共に、負荷電源リレー107aの作動を停止して一部の特定電気負荷に対する給電が停止される。
従って、ノイズ誤動作によってメインＣＰＵ110bが一時的に誤動作したような場合であれば、リセットパルスRST1によって自動的に再起動されることになるが、このような誤動作が頻発すると負荷電源リレー107aによる一部電気負荷の駆動停止が行われる。
但し、電源スイッチ105bを再投入すると計数記憶回路131bの異常記憶が解除されるので正常運転状態に回復することができるようになっている。

図９・図10において、実施の形態２における基本的な送受信通信パケットとしては、実施の形態１と同様に親局から子局への定期送信手段201aによる出力設定と、子局から親局への定期報告手段206aによる入力読出によって構成されている。
但し、誤った出力設定が行われないように、親局から子局への送信に対しては、子局から親局への確認返信手段201cや211cによって受信確認パケットを返信するようになっている。
また、親局は不定期送信手段204aによる読出要求によって子局側のデータを読出しすることができると共に、子局側でも定期報告の中で読出依頼フラグを設定することによって特定アドレスの情報を読出要求によって読出してもらうように、積極的に働きかけることができるようになっている。

なお、親局が送信して子局がこの送信に対する返信を行うような往復通信のみであれば、親局は子局からの返信を待って次の送信を行うことによって通信の渋滞を回避することができる。
しかし、子局側が親局の指示なしで親局に対して定期報告の送信を行おうとすれば、上り通信に渋滞が発生することになる。
未処理データテーブル203bはこのような渋滞が発生した時に、未返信情報の待ち行列を作って、順次返信を行うことによって、適時に定期送信や定期報告が行えるようにするためのものである。
また、下り通信のデータ量が多い運転開始時には子局からの定期報告は禁止して、メインＣＰＵ110bは初期設定データである第二の定数設定データを集中的に送信し、適時に不定期送信パケットによって読出要求を行って間接入力情報の読出を行うことができるように構成されている。

以下、本発明の実施の形態２による電子制御装置の構成の特徴と効果について、総括的に説明する。
実施の形態２による電子制御装置100bは、外部機器に対する入出力制御手段、予め設定されている制御用の定数である設定データ及び通信制御手段を有するプログラムメモリ115b、演算処理用ＲＡＭメモリ116b、上記プログラムメモリ115bと協働するマイクロプロセッサ（メインＣＰＵ）110b、第一の直並列変換器117を含む第一の制御回路210aと、監視・制御信号の交信を行うための通信制御回路部120b、データメモリ（補助ＲＡＭメモリ）126b、第二の直並列変換器127を含む第二の制御回路210bとを設け、第一の直並列変換器117及び第二の直並列変換器127を介して第一の制御回路210aと第二の制御回路210bとの間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、第一の制御回路部210aは、定期送信手段201aおよび記憶定数確認処理手段206dを備えると共に、第二の制御回路部210bは定期報告手段206aを備えている。
そして、定期送信手段201aは、第一の制御回路部210aから第二の制御回路部210bに対して定期的に制御出力データや定数設定データを順次送信し、第二の制御回路部210bにおいて受信した制御出力データや定数設定データをデータメモリ126bに格納し、定期報告手段206aは、第二の制御回路部210bから第一の制御回路部210aに対して、データメモリ126bに格納されている定数設定データの全体あるいは一部に関する確認情報を定期報告し、記憶定数確認処理手段206dは、第一の制御回路部210aにおいて予め設定されている定数設定データの全体あるいは一部に関する基準情報と定期報告手段206aによって得られた確認情報との比較を行って、比較結果が不一致であった場合には定期送信手段201aによって定数設定データを第二の制御回路部210bに再送することを特徴とする。

従って、第一の制御回路部210aから定期送信手段201aによって第二の制御回路部210bのデータメモリ126bに送信される定数設定データは、第二の制御回路部210bにおける受信時に個別に異常チェックが行われて、受信失敗であれば当該受信失敗した定数設定データの再送処理が行われるだけでなく、正常受信後においては第二の制御回路部210bにおいて定数設定データ全体に対するサム値等の確認情報が生成され、該確認情報は第一の制御回路部210aに対して定期報告されて、予め第一の制御回路部210aにおいて算出しておいた定数設定データ全体に対するサム値等の基準情報と上記確認情報とが比較されて比較不一致であれば全体の定数設定データの再送を行うようになっているので、第二の制御回路部210におけるデータメモリ126bがイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができる。

また、実施の形態２による電子制御装置100bの第一の制御回路部210aは、第二の制御回路部21bに設けられた所定アドレスのメモリに対して定期送信手段201aによって送信され、第二の制御回路部21bが定期報告を送信することを許可するための指令データを格納する定期報告許可手段211aを備えると共に、マイクロプロセッサ110b運転開始直後は定期報告手段206aによる定期報告が不許可にされて定期送信手段201aは定数設定データを主体として送信し、定数設定データの送信完了に伴って定期報告手段206aによる定期報告が許可されて、定期送信手段201aは制御出力データを主体として送信する。
従って、運転開始時で親局となる第一の制御回路部から子局となる第二の制御回路部に対する各種設定情報の下り通信が多いときには、定期報告を不許可にしておくことによって親局側の通信制御負担を軽減することができると共に、速やかに定数設定データの送信を行うことができる。

また、実施の形態２による電子制御装置100bの第一の制御回路部210aは、更に不定期送信手段204aを備えると共に、第二の制御回路部210bは更に報告返信手段204cを備え、不定期送信手段204aは定期報告手段206aによる報告に通信エラーがあったときに摘要可能であって、第一の制御回路部210aが第二の制御回路部210bに対して指定アドレスの監視入力データを読出確認すると共に、定期送信手段201aによって書込設定された定数設定データを読出しチェックするためにも随時摘要される読出要求手段であり、報告返信手段204cは第二の制御回路部210bが上記不定期送信データ204aを受信したことに対する確認返信として、指定されたアドレスの監視入力データ又は定数設定データの報告返信を行って、該報告返信に通信エラーがあれば第一の制御回路部210aに設けられた再送要求手段204eによって再度読出要求が行われる通信手段となっている。
従って、定期報告に対する確認返信や再送処理を省略しても、必要に応じて不定期送信手段204aによる読出要求によって確認することができるので、常時の通信量を削減して通信制御の負担が軽減できる。
また、定期送信手段201aによって書込設定された定数設定データも適時に読出し、チェックすることができる。

また、実施の形態２による電子制御装置100bの第一の制御回路部210aは、更に送信許可制御信号発生手段207aを備えると共に、第二の制御回路部210bは、更に未処理データテーブル203bを備え、未処理データテーブル203bは定期報告と確認返信と報告返信を行うためのコマンドデータを発生順に順次保存すると共に、第一の制御回路部210aへの定期報告と確認返信と報告返信データを送信したときに当該保存コマンドデータを順次消去するよう構成された先入れ先出し構造の受信側コマンドメモリであり、送信許可制御信号発生手段207aは第一の制御回路部210aから第二の制御回路部210bへの制御信号送出手段であって、該信号を受信した第二の制御回路部210bは上記未処理データテーブル203b内の最先入れ先頭コマンドの送信を実行開始すると共に、該先頭コマンドが定期報告又は報告返信である場合には最新の監視入力データ又は上記定数設定データに関する最新の確認情報を付加して送信するようになっている。
従って、第一の制御回路側210aの輻輳状況によって送信許可制御信号の発生が遅れたり、確認返信や報告返信と定期報告が略同時刻に発生したような場合に、未処理データテーブル203bによって送信待機を行って通信渋滞を回避することができるので、第一の制御回路部210aの通信制御負担を更に軽減することができる。
しかも、第一の制御回路210aに対しては定期報告や報告返信の送信時点における最新の情報を送信することができる。

また、実施の形態２による電子制御装置100bの送信許可制御信号発生手段207aは、第一の制御回路部210aが第二の制御回路部210bから定期報告又は確認返信又は報告返信データを受信する都度に論理レベルが交互に反転する制御信号を発生するようになっている。
従って、第二の制御回路部210bは第一の制御回路部210aに対して送信を行ってから、所定時間後における送信許可制御信号の論理レベルの変化の有無を監視することによって、相手側の受信状態を探知することができる。

また、実施の形態２による電子制御装置100bの上記第一の制御回路部210aは、第一の制御回路部210aが第二の制御回路部210bに対して定期送信手段201a及び不定期送信手段204aで送信した送信コマンドを順次保存すると共に、第二の制御回路部210bからの確認返信データ又は報告返信データを受信したときに当該保存コマンドを順次消去するよう構成された送信側コマンドメモリである返信待ちデータテーブル203aと、定期送信手段201a又は不定期送信手段204aに対する確認返信又は報告返信に通信エラーがあったとき、又は送信側コマンドメモリ(即ち、返信待ちデータテーブル203a)に格納された先頭送信コマンドが所定時間を超過しても消去されていないときに作用して、当該異常送信コマンドに基づく送信データを再度送信する手段である再送手段201e・204eを備え、再送手段201e・204eによって再度送信された送信コマンドは、送信側コマンドメモリ(返信待ちデータテーブル203a)から削除・再格納され、先入れ先出し処理が行われる。
従って、確認返信や報告返信があったかどうかの判定が容易であると共に、通信エラーが発生したときに再送処理するべきコマンドが容易に確定できる。

また、実施の形態２による電子制御装置100bの第二の制御回路部210aは、定期報告手段201aに包含されたステータス情報に読出依頼フラグを付加することによって第二の制御回路部210bに設けられた特定アドレスの選択データメモリ205dの読出を依頼する読出依頼設定手段608を備え、第一の制御回路部210aは、定期報告データに通信エラーがあったとき、又は読出依頼設定手段608からの読出依頼があったときに作用して、不定期送信手段204aによって定期報告内容や選択データメモリの読出要求を行うことができるよう構成されている。
従って、第二の制御回路部210bは、単に定期報告を行うだけでなく、必要に応じて選択データメモリ205dの内容を速やかに読出してもらうように働きかけることができるので、定期報告データの量を削減しながら、通信エラー以外の異常情報を速やかに第一の制御回路部210aに報告することができる。

また、実施の形態２による電子制御装置100bの第一・第二の制御回路部210a・210bは、更にそれぞれ第一・第二の通信エラー判定手段201d・204d・206b・201b・204bと第一・第二の加減算手段208a・208bと第一・第二の異常発生確定手段209a・209bとを備えていて、第一の通信エラー判定手段201d・204d・206bと第二の通信エラー判定手段201b・204bは該判定手段が設けられた側の制御回路部が他方の制御回路部から受信した定期・不定期の各種通信パケットに関する異常の有無、或いは受信するべき通信パケットが受信できない状態を判定する受信異常判定手段となっている。
また、第一・第二の加減算手段208a・208bは、受信異常判定手段が異常ありと判定したときには第二の変分値を加算又は減算すると共に、受信異常判定手段が異常なしと判定したときには第一の変分値を減算又は加算して相互に相殺するように現在値メモリに対する加減算補正を行い、異常なし判定が継続したときには所定の正常側限界値において第一の変分値による加減算補正を停止する演算手段であり、第一・第二の異常発生確定手段209a・209bは上記第一・第二の変分値の累積によって加減算手段208a・208bの現在値が所定の異常側限界値の域外となったときに異常検出信号を発生する比較手段となっていて、上記第二の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、異常検出信号の発生に応動して第一又は第二の制御回路部210a・210bの作動停止又は初期化再起動が行われるようになっている。

従って、散発的・慢性的エラーに対して過敏な異常判定が行われない特徴があると共に、再送処理を続けても依然として通信エラーが発生するような場合には、第一の加減算手段208aの現在値が異常側限界値の域外となることによって異常判定がなされ、初期化・再起動が行われるので、許容される再送処理回数は正常通信が持続していたかどうかの過去の履歴によって合理的に規制できる。

また、実施の形態２による電子制御装置100bの第一の制御回路部210aが有する憶定数確認処理手段206dは、更に基準情報生成手段506と比較判定手段564aと再送処理手段564bと加減算処理手段とを備え、基準情報生成手段506はプログラムメモリ115bに格納されている定数設定データの一部又は全部をＲＡＭメモリ116bに転送し、該ＲＡＭメモリ116bに転送された定数設定データのうち第二の制御回路部210bに設けられたデータメモリ（補助ＲＡＭメモリ）126bに送信される定数設定データの全体に関するバイナリ加算値、又は該バイナリ加算値を所定定数で割った剰余値等による基準情報を算出する手段となっている。
また、比較判定手段564aは定期報告手段206aによって第二の制御回路部210bから報告された上記データメモリ126bに格納されている定数設定データの全体に関するバイナリ加算値又は該バイナリ加算値を所定定数で割った剰余値等による確認情報205cとを数値比較して異常判定を行う手段であり、再送処理手段564bは比較判定手段564aの判定が比較不一致であったときに作用して、プログラムメモリ115bに格納されている定数設定データを上記ＲＡＭメモリ116bに再転送すると共に、該ＲＡＭメモリ116bに転送された定数設定データを定期送信手段201aによって再度上記データメモリ126bに送信する手段となっていて、加減算処理手段は上記比較判定手段564aの判定が比較不一致であったときに作用して、第一の加減算手段208aに対して所定の変分値を加算又は減算して、第一の加減 算手段208aの現在値を異常側に接近させる手段となっている。

従って、第二の制御回路部210bにおけるデータメモリ126bがノイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができると共に、ＲＡＭメモリ116bがノイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができる。
また、第一の加減算手段208aは単に第一の通信エラーに応動するだけでなく、第二の制御回路部210bに設けられたデータメモリ126bの全体の内容に関する確認情報数値の比較判定結果にも応動し、当該比較判定結果の異常が継続するか、又は既に散発的な通信異常が発生していたときには第一の異常検出信号ER1を発生して初期化・再起動が行われ、正常通信が継続していた後では１回の比較判定結果の異常だけでは妄りに初期化・再起動を行わないようにすることができる。

また、実施の形態２による電子制御装置100bの第一・第二の制御回路部210a・210bは、それぞれ更に第一・第二の初期化手段519a・519b・636を備え、第一の初期化手段519a・519bは第一の異常発生確定手段209aが異常検出信号ER1を発生したときに作用して、第一の加減算手段208aの現在値を運転開始時の所定の初期値に再設定すると共に、第二の制御回路部210bに設けられた通信制御回路部（補助ＣＰＵ）120bを初期化して再起動させる手段であり、第二の初期化手段636は第二の異常発生確定手段209bが異常検出信号を発生したときに作用して、第二の加減算手段208aの現在値を運転開始時の所定の初期値に再設定すると共に、第一の制御回路部210aに設けられたマイクロプロセッサ110bを初期化して再起動させるか運転停止する手段であり、第一・第二の初期化手段519a・519b・636によって再設定される第一・第二の加減算手段208a・208bの初期値は正常側限界値から異常側限界値側に接近した値となっている。
従って、異常発生している通信回線に依存することなく相手側の制御回路部を初期化することができると共に、再起動時には加減算手段の現在値を異常側限界値に接近させているので、起動直後の安全性を向上することができる。

また、実施の形態２による電子制御装置100bの第一・第二の通信エラー判定手段201d・204d・206b・201b・204bは、更にビット情報監視手段540・613と返信遅延監視手段520又は受信間隔監視手段510・612の少なくとも一方の手段とを備えていて、ビット情報監視手段540・613は第一・第二の制御回路部210a・210b間で交信されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定するビット異常判定手段となっている。
また、返信遅延監視手段520は、第一の制御回路部210aが送信したデータに対する第二の制御回路部210bからの返信データが所定の返信応答時間を超過しても受信できないときに送信元である第一の制御回路部210aで異常判定を行う返信応答異常判定手段であり、受信間隔監視手段510・612は第一の制御回路部210aが発信する定期送信データ又は第二の制御回路部210bが発信する定期報告データに対する相手側制御回路部の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段となっていて、ビット情報監視手段540・613と返信遅延監視手段520と受信間隔監視手段510・612との判定がいずれも異常判定ではないときに、加減算手段は第一の変分値による加減算補正を行うようになっている。
従って、多様な通信エラーの判定によって通信エラーの検出精度の向上と早期検出が可能になると共に、一対の加減算手段に集約して異常発生の確定が行われるので確度の高い異常判定が行える。

また、実施の形態２による電子制御装置100bのビット情報監視手段540・613の判定が通信異常であるときに加減算手段が加算又は減算する第二の変分値は、第一の変分値よりも大きな値とすると共に、返信遅延監視手段520又は受信間隔監視手段510・612の判定が通信異常であるときに加減算手段が加算又は減算する変分値は上記第二の変分値とは異なる値である第三の変分値とし、しかも該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値となるように構成されている。
従って、多様な通信エラーの判定に重み付けを行ってを異常判定を行うことができると共に、返信遅延とか受信間隔過大等のタイムアウトエラーの判定閾値には、過剰な余裕時間を設定する必要がなく、実力に見合った判定時間を設定しておくことができるので、高精度なタイムアウト判定を行うことができる。

また、実施の形態２による電子制御装置100bの第一の制御回路部210aは、更に直接入出力信号用インタフェース回路112a・114aを備えると共に、第一又は第二の制御回路部210a・210bのいずれか一方は更にウォッチドッグタイマ130と異常発生記憶手段131bとを備えていて、直接入出力信号用インタフェース回路112a・114aはマイクロプロセッサ110bとバス接続され、該マイクロプロセッサ110bは上記直接入力信号用インタフェース回路112aを介して入力された直接入力信号と、上記第二の制御回路部210bに設けられた第二の直並列変換器127からシリアル通信によって受信した間接入力信号と、プログラムメモリ115bの内容とに応動して出力信号を発生して、直接出力信号用インタフェース回路114aに接続された第一の電気負荷群104aを駆動すると共に、第一・第二の直並列変換器117・127を介して第二の制御回路部210bへ間接出力信号を送信するよう構成されている。

また、ウォッチドッグタイマ130はマイクロプロセッサ110bが発生するパルス列であるウォッチドッグクリヤ信号WD1を監視して、該ウオッチドグクリヤ信号WD1のパルス幅が所定値を超過した時にリセットパルス信号RST1を発生する暴走監視タイマ回路であり、異常発生記憶手段131bは第一及び第二の異常検出信号ER1・ER2が発生したときと、ウオッチドグタイマ130によるリセットパルス信号RST1が発生したときに、当該異常検出信号又はリセットパルス信号を計数記憶して、やがて警報・表示・印字・履歴保存等による報知手段108を作動させる異常記憶回路であり、ウオッチドグタイマ130がリセットパルス信号RST1を発生したときと、第二の異常検出信号ER2が発生したときには、マイクロプロセッサ110bが初期化・再起動されると共に、ウオッチドグタイマ130がリセットパルス信号RST1を発生したときと、第一の異常検出信号ER1が発生したときには、第二の制御回路部210bの通信制御回路部120bが初期化・再起動されるようになっている。

従って、異常発生した通信回線に依存することなくメインＣＰＵとなるマイクロプロセッサ110bを再起動することができると共に、通信に関する異常検出信号は複数回の通信エラーによって発生するものであるのに対し、ウオッチドグタイマエラーが発生すると、直ちに異常記憶や再起動が行われることになり、異常処置に対する重み付けを変えて報知することができる。
また、マイクロプロセッサ110bの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。

また、実施の形態２による電子制御装置100bの第二の制御回路部210bは、更に上記通信制御回路部となる補助ＣＰＵ120bを備えると共に、第一の制御回路部210aは更に該補助ＣＰＵ120bに対する暴走監視監視手段を備え、補助ＣＰＵ120bは、該補助ＣＰＵ120bと協働する補助プログラムメモリ125と演算処理用の補助ＲＡＭメモリ126bと間接入出力信号用インタフェース回路122b・124bと第二の直並列変換器127と共に上記第二の制御回路部210bに内蔵されていて、間接入力信号用インタフェース回路122bを介して入力された信号に関連する間接入力信号を第二・第一の直並列変換器127・117を介して第一の制御回路部210aに送信すると共に、第一の制御回路部210aから第一・第二の直並列変換器117・127を介して受信した間接出力信号に関連した出力で上記間接出力信号用インタフェース回路124bに接続された第二の電気負荷群104bを駆動するマイクロプロセッサとなっている。

また、暴走監視手段は、補助ＣＰＵ120bが発生するパルス列であるウォッチドッグクリヤ信号WD2を第一の制御回路部210aに設けられたメインＣＰＵとなるマイクロプロセッサ110bで監視して、該ウオッチドグクリヤ信号WD2のパルス幅が所定値を超過した時にリセットパルス信号RST2を発生する手段であり、暴走監視手段がリセットパルス信号RST2を発生したときと、ウオッチドグタイマ130がリセットパルス信号RST1を発生したときと、第一の異常検出信号ER1が発生したときには、補助ＣＰＵ120bが初期化・再起動されると共に、異常記憶回路131bが異常発生を計数記憶するように構成されている。
従って、異常発生した通信回線に依存することなく補助ＣＰＵ120bを再起動することができると共に、通信エラーの発生と暴走監視手段による暴走エラーの発生に対する異常処置の重み付けを変えて報知することができる特徴がある。
また、補助ＣＰＵ120bの一時的なノイズ誤動作であって、直ちに正常再起動されたような場合であっても異常発生した事実が明確となり、保守点検を促すことができる。

また、実施の形態２による電子制御装置100bの異常発生記憶手段131bは、計数記憶回路によって構成され、該計数記憶回路は第一・第二の異常検出信号ER1・ER2とウオッチドグタイマ130又は暴走監視手段によるリセットパルス信号RST1・RST2に対する論理和出力を計数して、該計数値が所定値に到達したときに報知手段108を作動させるようになっている。
従って、ウオッチドグタイマ130や暴走監視手段による判定閾値はウオッチドグクリヤ信号WD1・WD2の実力周期に見合った厳密な値にして、正確な暴走判定が行えると共に、妄りに異常警報を行わないようにすることができる。
また、論理和手段141bを備えているので、暴走異常に起因する通信エラーが重複計上されない。

以下、その他の実施の形態（即ち、実施の形態１、２の変形例）について説明する。
前述した実施の形態１および実施の形態２による電子制御装置では、正常通信時には第一の変分値を減算し、通信異常発生時には上記第一の変分値よりも大きな値である第二の変分値を加算する加減算手段を備え、該加減算手段の現在値が所定閾値を超過したときに異常発生を確定するようにしたものであり、上記第二の変分値は上記閾値よりも小さな値に設定することによって、異常状態が自然回復する散発的・慢性的エラーに対しては過敏な異常判定を回避すると共に、致命的・継続的な障害に対しては過去の履歴状態に応じた再送処理を行ったうえで、速やかな異常判定を確定することができるものである。
しかし、加減算手段の構成の仕方としては、例えば下限値「-９」、初期値「０」、上限値「３」として、正常通信が継続すれば加減算手段の現在値は「-９」まで減少し、通信異常があれば現在値に対する加算が行われて、これが上限値「３」を超過すると異常発生を確定するようにしても良い。
また、加減算の方向を反転して、例えば正常側上限値「１１」、初期値「３」、異常判定下限値「０」として、正常通信が継続すれば加減算手段の現在値は「１１」まで増加し、通信異常があれば現在値に対する減算が行われて、これが下限値「０」未満になると異常発生を確定するようにしても良い。

また、前述した実施の形態１および実施の形態２による電子制御装置では、サムチェックエラーと返信遅延や受信間隔異常によるタイムアウトエラー等の各種通信エラーに対して、加減算手段が総合的に現在の危険状態を集計して、異常判定閾値までの余裕の多寡によって可能な再送処理回数も一元的に決定されるよう構成されている。
しかし、サムチェックエラーと返信遅延や受信間隔異常によるタイムアウトエラー等の各種通信エラーによって加減算手段の現在値を補正する変分値の重み付けは、実用対象用途によって経験的・統計的に決定され、求められる安全度合いに応じて決定されるものである。
従って、上記第一・第二の加減算手段で扱われる第一の変分値・第二の変分値・第三の変分値・正常側限界値・異常側限界値・初期値等の各種制御定数の一部又は全部、或いは上記第一の通信エラー判定手段において使用される返信応答時間や受信間隔時間の許容値等の各種制御定数の一部又は全部のデータはメインＣＰＵと協働する不揮発プログラムメモリから転送書込みし、必要に応じてこれらの定数の設定変更が行えるようにすることが望ましい。

また、前述した実施の形態１および実施の形態２による電子制御装置では、第一・第二の制御回路部が、いずれも外部接続された制御入力と制御出力を有するものとして説明されているが、例えば第二の制御回路部は外部入出力を一切持たず、第一の制御回路部に対する監視制御を目的としたものであっても良い。
この場合、第一の制御回路部からは監視対象情報が第二の制御回路部に送信され、第二の制御回路部からは分析整理情報が第一の制御回路部に返信されると共に、監視結果に異常があればこれも補正用変分値として上記通信エラー判定用の加減算手段に代数加算するようにしても良い。
また、第二の制御回路部が第一の制御回路部に送信する間接入力信号は、第二の制御回路部に接続された第二の入力センサ群のON/OFF状態をそのまま送信するものとは限らず、第二の制御回路部において何等かの論理結合処理を行ったうえで間接入力信号として送信することができるものである。

同様に、第一の制御回路部が第二の制御回路部に対して送信する間接出力信号は、第二の制御回路部に接続された第二の電気負荷群をそのまま駆動するものとは限らず、第二の制御回路部において何等かの論理結合処理を行ったうえで第二の電気負荷群を駆動するようにすることができる。
また、前述した実施の形態１および実施の形態２による電子制御装置では、異常発生時にマイクロプロセッサを自動的に再起動して、なるべく装置の運転を継続するように配慮されていているが、異常発生時にはマイクロプロセッサを停止し、人為的操作が付加されてはじめて再起動することができるように変更することも可能である。
また、異常発生時の報知手段として、異常発生時刻を保存しておいて、外部ツールを接続して履歴情報を読出し表示することも可能である。

この発明は、第一の制御回路部（親局）から第二の制御回路部（子局）のデータメモリへ制御定数データを送信したとき、データメモリがノイズの影響等によって変化しても、直ちにこれを検出して、正しいデータに置き直すことができる高品質な車載用の電子制御装置の実現に有用である。

実施の形態１による電子制御装置の全体構成を示すブロック図である。 実施の形態１による電子制御装置の通信制御動作を説明するための通信制御ブロック図である。 実施の形態１による電子制御装置の通信パケット図である。 実施の形態１による電子制御装置の第一の制御回路部の送信動作を説明するためのフローチャートである。 実施の形態１による電子制御装置の第一の制御回路部の受信動作を説明するためのフローチャートである。 実施の形態１による電子制御装置の第二の制御回路部の送信動作を説明するためのフローチャートである。 実施の形態１による電子制御装置の第二の制御回路部の受信動作を説明するためのフローチャートである。 実施の形態２による電子制御装置の全体構成を示すブロック図である。 実施の形態２による電子制御装置の通信制御動作を説明するための通信制御ブロック図である。 実施の形態１による電子制御装置の通信パケット図である。 実施の形態２による電子制御装置の第一の制御回路部の送信動作を説明するためのフローチャートである。 実施の形態２による電子制御装置の第一の制御回路部の受信動作を説明するためのフローチャートである。 実施の形態２による電子制御装置の第二の制御回路部の送信動作を説明するためのフローチャートである。 実施の形態２による電子制御装置の第二の制御回路部の受信動作を説明するためのフローチャートである。

符号の説明

100a、100b 電子制御装置
108 警報・表示器（報知手段）
110a、110b メインＣＰＵ（マイクロプロセッサ）
120a 併用制御回路部（通信制御回路部）
120b 補助ＣＰＵ（マイクロプロセッサ）
115a、115b プログラムメモリ
116a、116b ＲＡＭメモリ
117 第一の直並列変換器 127 第二の直並列変換器
125 補助プログラムメモリ
126a データメモリ
126b 補助ＲＡＭメモリ（データメモリ）
130 ウォッチドッグタイマ
131a 異常記憶回路（異常発生記憶手段）
131b 計数記憶回路（異常発生記憶手段）
200a 第一の制御回路部 200b 第二の制御回路部
201a 定期送信手段（出力設定） 201b 第二の通信エラー判定手段
201d 第一の通信エラー判定手段 201c 確認返信手段（正常受信）
201e 再送要求手段
203a 返信待ちデータテーブル 203b 未処理データテーブル
204a 不定期送信パケット（読出要求） 204b 第二の通信エラー判定手段
204d 第一の通信エラー判定手段 204c 報告返信パケット（正常受信）
204e 再送要求手段
206b 第一の通信エラー判定手段
206a 定期報告パケット（入力読出）
206d 記憶定数確認処理手段
206e 読出要求手段
207a 送信許可制御信号発生手段
208a 第一の加減算手段 208b 第二の加減算手段
209a 第一の異常発生確定手段 209b 第二の異常発生確定手段
210a 第一の制御回路部 210b 第二の制御回路部
211a 定期送信パケット（報告許可）
211c、214c、221c 確認返信パケット（受信失敗）
306、506 基準情報生成手段
310、510 第一の通信エラー判定手段（受信間隔監視手段）
315、515 第一の異常発生確定手段
319a、319b、519a、519b 第一の初期化手段
320、520 第一の通信エラー判定手段（返信遅延監視手段）
324、524 第一の加減算手段
337a、532a、537a 再送手段
532b 不定期送信手段（読出要求）
337b、537b 定期送信手段（出力設定）
340、540 第一の通信エラー判定手段（ビット情報監視手段）
346、546 第一の異常発生確定手段
364、564 記憶定数確認処理手段
364a、564a 比較判定手段
364b、564b 再送処理手段
366、566 送信許可制御信号発生手段
375、575 第一の加減算手段
608 読出依頼設定手段
412、612 第二の通信エラー判定手段（受信間隔監視手段）
413、613 第二の通信エラー判定手段（ビット情報監視手段）
422b、622b 確認情報生成手段
433、633 第二の異常発生確定手段
435、635 第二の加減算手段
436、636 第二の初期化手段
443、643 定期報告手段（入力読出）
463、663 確認返信手段
608 読出依頼設定手段
651 報告返信手段

Claims (13)

1. 外部機器に対する入出力制御手段、予め設定されている制御用の定数である設定データ及び通信制御手段を有するプログラムメモリ、演算処理用ＲＡＭメモリ、上記プログラムメモリと協働するマイクロプロセッサ、第一の直並列変換器を含む第一の制御回路部と、
   監視・制御信号の交信を行うための通信制御回路部、データメモリ、第二の直並列変換器を含む第二の制御回路部とを設け、
   上記第一の直並列変換器及び第二の直並列変換器を介して上記第一の制御回路部と第二の制御回路部との間で相互に監視・制御信号のシリアル交信を行うように構成された電子制御装置であって、
   上記第一の制御回路部は、定期送信手段および記憶定数確認処理手段を備えると共に、上記第二の制御回路部は定期報告手段を備え、
   上記定期送信手段は、上記第一の制御回路部から上記第二の制御回路部に対して定期的に制御出力データや定数設定データを順次送信し、上記第二の制御回路部において受信した上記制御出力データや定数設定データを上記データメモリに格納し、
   上記定期報告手段は、上記第二の制御回路部から上記第一の制御回路部に対して、上記データメモリに格納されている定数設定データの全体あるいは一部に関する確認情報を定期報告し、
   上記記憶定数確認処理手段は、上記第一の制御回路部において予め設定されている上記定数設定データの全体あるいは一部に関する基準情報と上記定期報告手段によって得られた確認情報との比較を行って、比較結果が不一致であった場合には上記定期送信手段によって定数設定データを上記第二の制御回路部に再送し、
   さらに、上記第一の制御回路部は、上記第二の制御回路部に設けられた所定アドレスのメモリに対して上記定期送信手段によって送信され、上記第二の制御回路部が上記定期報告を送信することを許可するための指令データを格納する定期報告許可手段を備えると共に、上記マイクロプロセッサの運転開始直後は上記定期報告手段による定期報告が不許可にされて上記定期送信手段は定数設定データを主体として送信し、定数設定データの送信完了に伴って上記定期報告手段による定期報告が許可されて、上記定期送信手段は制御出力データを主体として送信し、
   さらに、上記第一の制御回路部は、不定期送信手段を備えると共に、上記第二の制御回路部は報告返信手段を備え、
   上記不定期送信手段は、上記定期報告手段による報告に通信エラーがあったときに摘要可能であって、上記第一の制御回路部が第二の制御回路部に対して指定アドレスの監視入力データを読出確認すると共に、上記定期送信手段によって書込設定された定数設定データを読出しチェックするためにも随時摘要される読出要求手段であり、
   上記報告返信手段は、上記第二の制御回路部が上記不定期送信データを受信したことに対する確認返信として、指定されたアドレスの監視入力データ又は定数設定データの報告返信を行って、該報告返信に通信エラーがあれば第一の制御回路部に設けられた再送要求手段によって再度読出要求が行われる通信手段であることを特徴とする電子制御装置。
2. 上記第一の制御回路部は送信許可制御信号発生手段を備えると共に、上記第二の制御回路部は未処理データテーブルを備え、
   上記未処理データテーブルは、上記定期報告と確認返信と報告返信を行うためのコマンドデータを発生順に順次保存すると共に、第一の制御回路部への定期報告と確認返信と報告返信データを送信したときに当該保存コマンドデータを順次消去するよう構成された先入れ先出し構造の受信側コマンドメモリであり、
   上記送信許可制御信号発生手段は、上記第一の制御回路部から上記第二の制御回路部への制御信号送出手段であって、該制御信号送出手段から送出された信号を受信した上記第二の制御回路部は上記未処理データテーブル内の最先入れ先頭コマンドの送信を実行開始すると共に、該先頭コマンドが定期報告又は報告返信である場合には最新の監視入力データ又は上記定数設定データに関する最新の確認情報を付加して送信することを特徴とする請求項１に記載の電子制御装置。
3. 上記送信許可制御信号発生手段は、上記第一の制御回路部が上記第二の制御回路部から定期報告又は確認返信又は報告返信データを受信する都度に論理レベルが交互に反転する制御信号を発生することを特徴とする請求項２に記載の電子制御装置。
4. 上記第一の制御回路部は、上記第一の制御回路部が第二の制御回路部に対して定期送信手段及び不定期送信手段で送信した送信コマンドを順次保存すると共に、第二の制御回路部からの確認返信データ又は報告返信データを受信したときに当該保存コマンドを順次消去するよう構成された送信側コマンドメモリである返信待ちデータテーブルと、上記定期送信手段又は不定期送信手段に対する確認返信又は報告返信に通信エラーがあったとき、又は上記送信側コマンドメモリに格納された先頭送信コマンドが所定時間を超過しても消去されていないときに作用して、当該異常送信コマンドに基づく送信データを再度送信する手段である再送手段を備え、
   上記再送手段によって再度送信された送信コマンドは、上記送信側コマンドメモリから削除・再格納され、先入れ先出し処理が行われることを特徴とする請求項２に記載の電子制御装置。
5. 上記第二の制御回路部は、上記定期報告手段に包含されたステータス情報に読出依頼フラグを付加することによって上記第二の制御回路部に設けられた特定アドレスの選択データメモリの読出を依頼する読出依頼設定手段を備え、
   上記第一の制御回路部は、上記定期報告データに通信エラーがあったとき、又は上記読出依頼設定手段からの読出依頼があったときに作用して、上記不定期送信手段によって定期報告内容や選択データメモリの読出要求を行うことができるよう構成されていることを特徴とする請求項２又は請求項４に記載の電子制御装置。
6. 上記第一・第二の制御回路部は、それぞれ第一・第二の通信エラー判定手段と第一・第二の加減算手段と第一・第二の異常発生確定手段とを備え、
   上記第一・第二の通信エラー判定手段は、該判定手段が設けられた側の制御回路部が他方の制御回路部から受信した定期・不定期の各種通信パケットに関する異常の有無、或い
   は受信するべき通信パケットが受信できない状態を判定する受信異常判定手段であり、
   上記第一・第二の加減算手段は、上記受信異常判定手段が異常ありと判定したときには第二の変分値を加算又は減算すると共に、受信異常判定手段が異常なしと判定したときに第一の変分値を減算又は加算して相互に相殺するように現在値メモリに対する加減算補正を行い、異常なし判定が継続したときには所定の正常側限界値において上記第一の変分値による加減算補正を停止する演算手段であり、
   上記第一・第二の異常発生確定手段は、上記第一・第二の変分値の累積によって上記加減算手段の現在値が所定の異常側限界値の域外となったときに異常検出信号を発生する比較手段であり、
   上記第二の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値として設定されていると共に、上記異常検出信号の発生に応動して上記第一又は第二の制御回路部の作動停止又は初期化再起動が行われることを特徴とする請求項２又は請求項４に記載の電子制御装置。
7. 上記第一の制御回路部が有する上記記憶定数確認処理手段は、基準情報生成手段と比較判定手段と再送処理手段と加減算処理手段とを備え、
   上記基準情報生成手段は、上記プログラムメモリに格納されている定数設定データの一部又は全部を上記ＲＡＭメモリに転送し、該ＲＡＭメモリに転送された定数設定データのうち上記第二の制御回路部に設けられたデータメモリに送信される定数設定データの全体に関するバイナリ加算値、又は該バイナリ加算値を所定定数で割った剰余値等による基準情報を算出する手段であり、
   上記比較判定手段は、定期報告手段によって第二の制御回路部から報告された上記データメモリに格納されている定数設定データの全体に関するバイナリ加算値又は該バイナリ加算値を所定定数で割った剰余値等による確認情報とを数値比較して異常判定を行う手段であり、
   上記再送処理手段は、上記比較判定手段の判定が比較不一致であったときに作用して、上記プログラムメモリに格納されている定数設定データを上記ＲＡＭメモリに再転送すると共に、該ＲＡＭメモリに転送された定数設定データを上記定期送信手段によって再度上記データメモリに送信する手段であり、
   上記加減算処理手段は、上記比較判定手段の判定が比較不一致であったときに作用して、上記第一の加減算手段に対して所定の変分値を加算又は減算して第一の加減算手段の現在値を異常側に接近させる手段であることを特徴とする請求項６に記載の電子制御装置。
8. 上記第一・第二の制御回路部は、それぞれ第一・第二の初期化手段を備え、
   上記第一の初期化手段は、上記第一の異常発生確定手段が異常検出信号を発生したときに作用して、上記第一の加減算手段の現在値を運転開始時の所定の初期値に再設定すると共に、上記第二の制御回路部に設けられた通信制御回路部を初期化して再起動させる手段であり、
   上記第二の初期化手段は、上記第二の異常発生確定手段が異常検出信号を発生したときに作用して、上記第二の加減算手段の現在値を運転開始時の所定の初期値に再設定すると共に、上記第一の制御回路部に設けられたマイクロプロセッサを初期化して再起動させるか運転停止する手段であり、
   上記第一・第二の初期化手段によって再設定される第一・第二の加減算手段の初期値は、上記正常側限界値から異常側限界値側に接近した値となっていることを特徴とする請求項６又は請求項７に記載の電子制御装置。
9. 上記第一・第二の通信エラー判定手段は、ビット情報監視手段と返信遅延監視手段又は受信間隔監視手段の少なくとも一方の手段とを備え、
   上記ビット情報監視手段は、上記第一・第二の制御回路部間で交信されたシリアルデータに対するパリティチェック又はサムチェック等のビット情報の欠落・混入の有無を判定
   するビット異常判定手段であり、
   上記返信遅延監視手段は、上記第一の制御回路部が送信したデータに対する第二の制御回路部からの返信データが所定の返信応答時間を超過しても受信できないときに送信元である第一の制御回路部で異常判定を行う返信応答異常判定手段であり、
   上記受信間隔監視手段は、上記第一の制御回路部が発信する定期送信データ又は第二の制御回路部が発信する定期報告データに対する相手側制御回路部の受信間隔時間が所定値を超過しているときに異常判定を行う受信間隔異常判定手段であり、
   上記ビット情報監視手段と返信遅延監視手段と受信間隔監視手段の判定がいずれも異常判定ではないときに、上記加減算手段は第一の変分値による加減算補正を行うことを特徴とする請求項６ら８のいずれか１項に記載の電子制御装置。
10. 上記ビット情報監視手段の判定が通信異常であるときに上記加減算手段が加算又は減算する上記第二の変分値は、上記第一の変分値よりも大きな値とすると共に、上記返信遅延監視手段又は受信間隔監視手段の判定が通信異常であるときに上記加減算手段が加算又は減算する変分値は、上記第二の変分値とは異なる値である第三の変分値とし、しかも該第三の変分値は上記異常側限界値と正常側限界値との差である許容累積値よりも小さな値となるように構成されていることを特徴とする請求項９に記載の電子制御装置。
11. 上記第一の制御回路部は、直接入出力信号用インタフェース回路を備えると共に、上記第一又は第二の制御回路部のいずれか一方は更にウォッチドッグタイマと異常発生記憶手段とを備え、
    上記直接入出力信号用インタフェース回路は、上記マイクロプロセッサとバス接続され、該マイクロプロセッサは上記直接入力信号用インタフェース回路を介して入力された直接入力信号と、上記第二の制御回路部に設けられた第二の直並列変換器からシリアル通信によって受信した間接入力信号と、上記プログラムメモリの内容とに応動して出力信号を発生して、上記直接出力信号用インタフェース回路に接続された第一の電気負荷群を駆動すると共に、上記第一・第二の直並列変換器を介して第二の制御回路部へ間接出力信号を送信するよう構成され、
    上記ウォッチドッグタイマは、上記マイクロプロセッサが発生するパルス列であるウォッチドッグクリヤ信号を監視して、該ウオッチドグクリヤ信号のパルス幅が所定値を超過した時にリセットパルス信号を発生する暴走監視タイマ回路であり、
    上記異常発生記憶手段は、上記第一及び第二の異常検出信号が発生したときと、上記ウオッチドグタイマによるリセットパルス信号が発生したときに、当該異常検出信号又はリセットパルス信号を記憶して、警報・表示・印字・履歴保存等による報知手段を作動させる異常記憶回路であり、
    上記ウオッチドグタイマがリセットパルス信号を発生したときと、上記第二の異常検出信号が発生したときには、上記マイクロプロセッサが初期化・再起動されると共に、上記ウオッチドグタイマがリセットパルス信号を発生したときと、上記第一の異常検出信号が発生したときには、上記第二の制御回路部の通信制御回路部が初期化・再起動されることを特徴とする請求項２又は請求項４に記載の電子制御装置。
12. 上記第二の制御回路部は、上記通信制御回路部となる補助ＣＰＵを備えると共に、上記第一の制御回路部は、該補助ＣＰＵに対する暴走監視手段を備え、
    上記補助ＣＰＵは、該補助ＣＰＵと協働する補助プログラムメモリと演算処理用の補助ＲＡＭメモリと間接入出力信号用インタフェース回路と第二の直並列変換器と共に上記第二の制御回路部に内蔵されていて、上記間接入力信号用インタフェース回路を介して入力された信号に関連する間接入力信号を上記第二・第一の直並列変換器を介して第一の制御回路部に送信すると共に、上記第一の制御回路部から上記第一・第二の直並列変換器を介して受信した間接出力信号に関連した出力で上記間接出力信号用インタフェース回路に接続された第二の電気負荷群を駆動するマイクロプロセッサであり、
    上記暴走監視手段は、上記補助ＣＰＵが発生するパルス列であるウォッチドッグクリヤ信号を上記第一の制御回路部に設けられたメインＣＰＵとなるマイクロプロセッサで監視して、該ウオッチドグクリヤ信号のパルス幅が所定値を超過した時にリセットパルス信号を発生する手段であり、
    上記暴走監視手段がリセットパルス信号を発生したときと、上記ウオッチドグタイマがリセットパルス信号を発生したときと、上記第一の異常検出信号が発生したときには、上記補助ＣＰＵが初期化・再起動されると共に、上記異常発生記憶手段が異常発生を記憶するように構成されていることを特徴とする請求項１１に記載の電子制御装置。
13. 上記異常発生記憶手段は計数記憶回路によって構成され、
    該計数記憶回路は、上記第一・第二の異常検出信号とウオッチドグタイマ又は暴走監視手段によるリセットパルス信号に対する論理和出力を計数して、該計数値が所定値に到達したときに上記報知手段を作動させるものであることを特徴とする請求項１１又は請求項１２に記載の電子制御装置。

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