CN102467417B - 计算机*** - Google Patents

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Abstract

本发明提供一种计算机***，包括第一处理器、错误检测电路及南桥芯片。第一处理器输出第一致命错误信号。错误检测电路耦接第一处理器，以接收第一致命错误信号。错误检测电路在第一致命错误信号切换为第一准位且维持超过第一预设时间时，输出内部错误重置信号。错误检测电路在第一致命错误信号切换为第一准位且经过第二预设时间时，输出一装置错误重置信号。其中，第二预设时间远大于第一预设时间。南桥芯片耦接错误检测电路，并依据内部错误重置信号或装置错误重置信号重启计算机***。

Description

计算机***
技术领域
本发明涉及一种计算机***，尤其涉及一种具有错误检测电路的计算机***。
背景技术
在早期的处理器(processor)设计中，Intel公司将机器检查错误(Machine Check Error)信号MCERR#与内部错误(Internal Error)信号IERR#分别通过不同接脚输出。机器检查错误信号MCERR#为表明***发生机器检查异常(Machine Check Exception)。其中，机器检查异常机制在检测到***故障时，会通知作业***的内核(kernel)，以便于内核采取相应的措施，例如屏蔽发生错误的元件(例如存储器)。内部错误信号IERR#则用来表明***硬件发生了不可恢复的严重错误，此时内核已经无法继续执行程序，进而呈现***中止(hang-up)状态。并且，当发生内部错误信号IERR#时，处理器将进入关机(shut-down)状态。
在新一代的处理器(processor)设计中，例如Intel公司出产的Xeon processor 5500系列(Nehalem-EP)、Xeon processor 5600系列与Westmere-EP processor，则将机器检查错误信号MCERR#与内部错误信号IERR#的功能整合为一致命错误(Catastrophic Error)信号CATERR#。而致命错误信号CATERR#无法通过传统基板管理控制器(BMC)或基本输入输出***(BIOS)来进行对应的处理，因此需要一种处理致命错误信号CATERR#并使***重新正常运作的电路。
发明内容
本发明提供一种信号处理电路，可依据致命错误信号产生内部错误重置信号或装置错误重置信号。
本发明提出一种计算机***，包括第一处理器、错误检测电路及南桥芯片。第一处理器输出第一致命错误信号。错误检测电路耦接第一处理器，以接收第一致命错误信号。错误检测电路在第一致命错误信号切换为第一准位且维持超过第一预设时间时，输出一内部错误重置信号。错误检测电路在第一致命错误信号切换为第一准位且经过第二预设时间时，输出一装置错误重置信号。其中，第二预设时间远大于第一预设时间。南桥芯片耦接错误检测电路，并依据内部错误重置信号或装置错误重置信号重启计算机***。
在本发明的一实施例中，当南桥芯片依据内部错误重置信号或装置错误重置信号重启计算机***时，致能***重置信号。
在本发明的一实施例中，计算机***更包括一基板管理控制器，且错误检测电路将第一致命错误信号切换为第一准位输出第一致命错误参考信号至基板管理控制器，而基板管理控制器依据第一致命错误参考信号将致命错误事件记录在日志档中。
在本发明的一实施例中，上述的错误检测电路包括第一内部错误检测单元及第一装置错误检测单元。第一内部错误检测单元耦接第一处理器以接收第一致命错误信号。第一内部错误检测单元在第一致命错误信号切换为第一准位且维持超过第一预设时间时，输出内部错误重置信号。第一装置错误检测单元耦接第一处理器以接收第一致命错误信号，第一装置错误检测单元在第一致命错误信号切换为第一准位且经过第二预设时间时，输出装置错误重置信号。并且，第一装置错误检测单元在第一致命错误信号切换为第一准位时输出第一致命错误参考信号。
在本发明的一实施例中，上述的第一内部错误检测单元包括第一反相器、第一滤波器及第二反相器。第一反相器的输入端耦接第一处理器以接收第一致命错误信号。第一滤波器的输入端耦接第一反相器的输出端。当第一滤波器的输入端的电压准位为一第二准位且维持超过第一预设时间时，切换第一滤波器的输出端的电压准位为第二准位。第二反相器的输入端耦接第一滤波器的输出端，第二反相器的输出端输出内部错误重置信号。
在本发明的一实施例中，上述的第一滤波器在其输入端的电压准位为第二准位时，依据第一时脉信号进行计数，并且在计数结果大于第一预设时间时，第一滤波器切换其输出端的电压准位为第二准位。
在本发明的一实施例中，上述的第一装置错误检测单元包括触发器、第二滤波器及第三反相器。触发器具有第一输入端、第二输入端、第一输出端及第二输出端。触发器的第一输入端耦接第一处理器以接收第一致命错误信号，触发器的第二输入端耦接***重置信号，触发器的第二输出端耦接基板管理控制器以输出第一致命错误参考信号。第二滤波器的输入端耦接触发器的第一输出端，当第二滤波器的输入端的电压准位为第二准位且维持超过第二预设时间时，切换第二滤波器的输出端的电压准位为第二准位。第三反相器的输入端耦接第二滤波器的输出端，第三反相器的输出端输出装置错误重置信号。
在本发明的一实施例中，上述的第二滤波器在其输入端的电压准位为第二准位时，依据第二时脉信号进行计数，并且在计数结果大于第二预设时间时，第二滤波器切换其输出端的电压准位为第二准位。
在本发明的一实施例中，计算机***更包括至少一第二处理器，用以输出至少一第二致命错误信号。错误检测电路更耦接上述第二处理器，以接收上述第二致命错误信号。错误检测电路在第一致命错误信号及上述第二致命错信号的其中之一切换为第一准位且维持超过第一预设时间时，输出内部错误重置信号。错误检测电路在第一致命错误信号及上述第二致命错信号的其中之一切换为第一准位且经过第二预设时间时，输出装置错误重置信号。
在本发明的一实施例中，上述的南桥芯片更耦接第一处理器，并且在第一致命错误信号切换为第一准位且维持超过第一预设时间时，致能***重置信号以使计算机***重启。
基于上述，本发明的计算机***，其错误检测电路可依据所接收的第一致命错误信号或第二致命错误信号产生内部错误重置信号或装置错误重置信号。由此，可在致命错误信号为内部错误信号的情况下立即重启计算机***，或者在致命错误信号为装置错误信号且经过一第二预设时间后重启计算机***。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为依据本发明一实施例的计算机***的***方块示意图。
图2为图1依据本发明一实施例的信号处理电路的电路示意图。
图3为依据本发明另一实施例的计算机***的***方块示意图。
图4为图3依据本发明一实施例的信号处理电路的电路示意图。
主要附图标记说明：
10、10’：计算机***；
11：基板管理控制器；           13：南桥芯片；
15_1：第一处理器；             15_2：第二处理器；
100、100’：错误检测电路；     110：第一内部错误检测单元；
120：第一装置错误检测单元；    210、410：第一滤波器；
220、420：第二滤波器；         310_1：第二内部错误检测单元；
320_1：第二装置错误检测单元；     330：逻辑运算单元；
A1：第一与门；                    A2：第二与门；
A1A、A2A：第一输入端；            A1B、A2B：第二输入端；
CATERR_1：第一致命错误信号；      CATERR_2：第二致命错误信号；
CATERR_REF_1：                    CATERR_REF_2：
第一致命错误参考信号；            第二致命错误参考信号；
CLK1、CLK2：时脉信号；            FF1、FF2：RS触发器；
IERR_REF_1：                      IERR_REF_2：
第一内部错误参考信号；            第二内部错误参考信号；
IERR_RST：内部错误重置信号；      MCERR_RST：装置错误重置信号；
MCERR_REF_1：                     MCERR_REF_2：
第一装置错误参考信号；            第二装置错误参考信号；
N1、N4：第一反相器；              N2、N5：第二反相器；
N3、N6：第三反相器；              SRST：***重置信号。
具体实施方式
图1为依据本发明一实施例的计算机***的***方块示意图。请参照图1，计算机***10包括基板管理控制器11、南桥芯片13、第一处理器15_1及错误检测电路100。错误检测电路100耦接在基板管理控制器11、南桥芯片13与第一处理器15_1之间，以接收第一处理器15_1所输出的第一致命错误信号CATERR_1，并依据第一致命错误信号CATERR_1输出第一致命错误参考信号CATERR_REF_1以及内部错误重置信号IERR_RST或装置错误重置信号MCERR_RST。
错误检测电路100在第一致命错误参考信号CATERR_REF_1切换为低准位(即第一准位)时输出第一致命错误参考信号CATERR_REF_1至基板管理控制器11，而基板管理控制器11依据第一致命错误参考信号CATERR_REF_1将致命错误事件记录在日志档(Log)中。错误检测电路100在第一致命错误信号CATERR_1切换为低准位且维持超过120纳秒(即第一预设时间)时输出内部错误重置信号IERR_RST至南桥芯片13，并且错误检测电路100在第一致命错误信号CATERR_1切换为低准位且经过2秒(即第二预设时间)时输出装置错误重置信号MCERR_RST至南桥芯片13。
南桥芯片13依据内部错误重置信号IERR_RST或装置错误重置信号MCERR_RST致能***重置信号SRST以重启计算机***10，进而致使计算机***10进行暖开机(warm reboot)或冷开机(cold reboot)。此外，南桥芯片13更耦接第一处理器15_1以接收第一致命错误信号CATERR_1，并且南桥芯片13在第一致命错误信号CATERR_1切换为低准位且维持超过120纳秒时致能***重置信号SRST以重启计算机***10。
进一步来说，错误检测电路100包括第一内部错误检测单元110及第一装置错误检测单元120。第一内部错误检测单元110及第一装置错误检测单元120耦接第一处理器15_1以接收第一致命错误信号CATERR_1。第一内部错误检测单元110在第一致命错误信号CATERR_1切换为低准位且维持超过120纳秒时输出内部错误重置信号IERR_RST。第一装置错误检测单元120在第一致命错误信号CATERR_1切换为低准位时输出第一致命错误参考信号CATERR_REF_1，并且在第一致命错误信号CATERR_1切换为低准位且经过2秒(即第二预设时间)时输出装置错误重置信号MCERR_RST。
图2为图1依据本发明一实施例的信号处理电路的电路示意图。请参照图1及图2，第一内部错误检测单元110包括第一反相器N1、第一滤波器(filter)210及第二反相器N2。第一装置错误检测单元120包括RS触发器FF1、第二滤波器(filter)220及第三反相器N3。
第一内部错误检测单元110中，第一反相器N1的输入端耦接第一处理器15_1以接收第一致命错误信号CATERR_1，第一反相器N1的输出端耦接第一滤波器210的输入端。第一滤波器210耦接时脉信号CLK1，第一滤波器210的输出端耦接第二反相器N2的输入端。第二反相器N2的输出端输出内部错误重置信号IERR_RST。
第一装置错误检测单元120中，RS触发器FF1的设置输入端(即第一输入端)
Figure BSA00000355941400071
耦接第一处理器15_1以接收第一致命错误信号CATERR_1，RS触发器FF1的重置输入端(即第二输入端)接收***重置信号SRST，RS触发器FF1的正输出端(即第一输出端)Q耦接第二滤波器220的输入端，RS触发器FF1的负输出端(即第二输出端)
Figure BSA00000355941400073
耦接基板管理控制器11以输出第一致命错误参考信号CATERR_REF_1。第二滤波器220耦接时脉信号CLK2，第二滤波器220的输出端耦接第三反相器N3的输入端。第三反相器N3的输出端输出装置错误重置信号MCERR_RST。
当第一致命错误信号CATERR_1被设置为低准位时(即表示发生装置检查错误或内部错误)，第一反相器N1的输出端会输出高准位(即第二准位)。此时，第一滤波器210的输入端的电压准位为高准位。若第一致命错误信号CATERR_1为表示内部错误信号IERR#时，则第一致命错误信号CATERR_1的负脉冲的脉冲宽度会大于120纳秒，即第一滤波器210的输入端的电压准位处于高准位的维续时间会大于120纳秒。当第一滤波器210的输入端的电压准位处于高准位的维续时间大于120纳秒(即第一预设时间)时，则第一滤波器210会将其输出端的电压准位切换为高准位。
依据上述，可以将时脉信号CLK1(即第一时脉信号)设定为20MHz(百万赫兹)，而第一滤波器210可以在其输入端的电压准位处于高准位时进行计数，并且在计数3个时脉(即150纳秒)后，即计数结果大于120纳秒，第一滤波器210才将其输出端的电压准位切换为高准位，以此可过滤第一致命错误信号CATERR_1的负脉冲的脉冲宽度小于150纳秒(包含120纳秒)的情况。但在其他实施例中，上述的时脉信号CLK1的频率及计数的时脉可依据本领域普通技术人员自行调整，只要能过滤第一致命错误信号CATERR_1的负脉冲的脉冲宽度小于等于120纳秒的情况即可。
当第一滤波器210的输出端的电压准位切换为高准位时，则第二反相器N2的输出端的电压准位会切换为低准位(即内部错误重置信号IERR_RST设置为低准位)，代表发生内部错误，而计算机***10须进行重启(reboot)，以消除内部错误。
另一方面，当第一致命错误信号CATERR_1被设置为低准位时，由于RS触发器FF1的设置输入端
Figure BSA00000355941400081
为低准位触发，因此RS触发器FF1的正输出端Q会输出高准位，RS触发器FF1的负输出端
Figure BSA00000355941400082
会输出低准位(即第一致命错误参考信号CATERR_REF_1会设置为低准位)，以通知基板管理控制器11发生装置检查错误或内部错误。
此时，第二滤波器220的输入端的电压准位为高准位。若第一致命错误信号CATERR_1为表示装置检查错误信号MCERR#时，RS触发器FF1的设置输入端
Figure BSA00000355941400083
的电压准位处于低准位的持续时间会等于120纳秒，但在设置后RS触发器FF1的正输出端Q会持续输出高准位。当第二滤波器220的输入端的电压准位处于高准位的持续时间等于2秒(即第二预设时间)时，则第二滤波器220会将其输出端的电压准位切换为高准位。
依据上述，可以将时脉信号CLK2(即第二时脉信号)设定为512Hz，而第二滤波器220可以在其输入端的电压准位处于高准位时进行计数，并且在计数1024个时脉(即2秒)后，即计数结果大于2秒，第一滤波器210才将其输出端的电压准位切换为高准位，以表示计算机***10发生装置检查错误且经过2秒后未处理的情况。但在其他实施例中，上述的时脉信号CLK2的频率及计数的时脉可依据本领域普通技术人员自行调整，只要第二滤波器220为过滤一较长时间况即可。
当第二滤波器220的输出端的电压准位切换为高准位时，则第三反相器N3的输出端的电压准位会切换为低准位(即装置错误重置信号MCERR_RST设置为低准位)，代表发生装置检查错误且经过2秒的时间，此时计算机***10须进行重启，以消除装置检查错误。
依据上述，在第一致命错误信号CATERR_1设置为低准位时，表示计算机***10的第一处理器15_1发现内部错误或装置检查错误，若第一致命错误信号CATERR_1为内部错误信号IERR#，则会经过第一反相器N1、第一滤波器210及第二反相器N2产生内部错误重置信号IERR_RST告知南桥芯片13，以控制南桥芯片13进行计算机***10的重启，其中上述第一致命错误信号CATERR_1设置为低准位至计算机***10的重启的时间为一短暂的时间(一般为几百纳秒)。而计算机***10在重启时会将***重置信号SRST设置为低准位，表示***已重启来消除错误，并且RS触发器FF1的正输出端Q会切换为低准位以重置第二滤波器220的运作。
反之，在第一致命错误信号CATERR_1设置为低准位且经过120纳秒后，则表示第一致命错误信号CATERR_1为装置检查错误信号MCERR#。此时，会经过RS触发器FF1、第二滤波器220及第三反相器N3产生装置错误重置信号MCERR_RST告知南桥芯片13，以控制南桥芯片13进行计算机***10的重启。
然而，在发现装置检查错误MCERR#后计算机***10可能仍可以运作，因此在南桥芯片13到接收装置错误重置信号MCERR_RST之前，计算机***10的作业***仍可通过***芯片(例如南桥芯片13或基板管理控制器11)得知错误的发生，并且在得知错误后进行计算机***10重启。
图3为依据本发明另一实施例的计算机***的***方块示意图。请参照图1及图3，在本实施例中，计算机***10’更包括至少一第二处理器(如15_2)。每一第二处理器(如15_2)输出对应的第二致命错误信号(如CATERR_2)。而错误检测电路100’更耦接于上述第二处理器(如15_2)，以接收上述第二处理器(如15_2)所输出的第二致命错误信号(如CATERR_2)，并依据上述第二致命错误信号(如CATERR_2)输出对应的第二致命错误参考信号(如CATERR_REF_2)以及内部错误重置信号IERR_RST或装置错误重置信号MCERR_RST。
在本实施例中，错误检测电路100’在第一致命错误参考信号CATERR_REF_1切换为低准位时输出第一致命错误参考信号CATERR_REF_1至基板管理控制器11。错误检测电路100’在上述第二致命错误信号(如CATERR_2)其中之一切换为低准位时输出对应的第二致命错误参考信号(如CATERR_REF_2)至基板管理控制器11。而基板管理控制器11依据第一致命错误参考信号CATERR_REF_1及上述第二致命错误参考信号(如CATERR_REF_2)将致命错误事件记录在日志档(Log)中。
错误检测电路100’在第一致命错误信号CATERR_1及上述第二致命错误参考信号(如CATERR_REF_2)的其中之一切换为低准位且维持超过120纳秒时输出内部错误重置信号IERR_RST至南桥芯片13，并且错误检测电路100’在第一致命错误信号CATERR_1及上述第二致命错误参考信号(如CATERR_REF_2)的其中之一切换为低准位且经过2秒时输出装置错误重置信号MCERR_RST至南桥芯片13。
此外，南桥芯片13更耦接上述第二处理器(如15_2)以接收上述第二致命错误信号(如CATERR_2)，并且南桥芯片13在第一致命错误信号CATERR_1及上述第二致命错误信号(如CATERR_2)的其中之一切换为低准位且维持超过120纳秒时致能***重置信号SRST以重启计算机***10。
进一步来说，错误检测电路100’更包括至少一第二内部错误检测单元(如310_1)、至少一第二装置错误检测单元(如320_1)及逻辑运算单元330。而第一内部错误检测单元110及第一装置错误检测单元120的运作与上述相同，但在此第一内部错误检测单元110及第一装置错误检测单元120分别输出第一内部错误参考信号IERR_REF_1及第一装置错误参考信号MCERR_REF_1。
上述第二内部错误检测单元(如310_1)及上述第二装置错误检测单元(如320_1)分别耦接对应的第二处理器(如15_2)以接收对应的第二致命错误信号(如CATERR_2)。每一第二内部错误检测单元(如310_1)在对应的第二致命错误信号(如CATERR_2)切换为低准位且维持超过120纳秒时输出对应的第二内部错误参考信号(如IERR_REF_2)。每一第二装置错误检测单元(如320_1)在对应的第二致命错误信号(如CATERR_2)切换为低准位时输出对应的第二致命错误参考信号(如CATERR_REF_2)，并且在对应的第二致命错误信号(如CATERR_2)切换为低准位且经过2秒时输出对应的第二装置错误参考信号(如MCERR_REF_2)。
逻辑运算单元330耦接第一内部错误检测单元110及上述第二内部错误检测单元(如310_1)，以接收第一内部错误参考信号IERR_REF_1及上述第二内部错误参考信号(如IERR_REF_2)第一装置错误参考信号MCERR_REF_1及上述第二装置错误参考信号(如MCERR_REF_2)。当逻辑运算单元330接收到第一内部错误参考信号IERR_REF_1及上述第二内部错误参考信号(如IERR_REF_2)的其中之一时，则逻辑运算单元330依据所接收到的内部错误参考信号输出内部错误重置信号IERR_RST至南桥芯片13。当逻辑运算单元330接收到第一装置错误参考信号MCERR_REF_1及上述第二装置错误参考信号(如MCERR_REF_2)的其中之一时，则逻辑运算单元330依据所接收到装置错误参考信号输出装置错误重置信号MCERR_RST至南桥芯片13。
图4为图3依据本发明一实施例的信号处理电路的电路示意图。请参照图2至图4，在本实施例中，错误检测电路100’为包括第一内部错误检测单元110、第一装置错误检测单元120、一个第二内部错误检测单元310_1、一个第二装置错误检测单元320_1及逻辑运算单元330，其中第一内部错误检测单元110及第一装置错误检测单元120的电路结构与上述相同，但在本实施例中，第二反相器N2为输出第一内部错误参考信号IERR_REF_1，第三反相器N3为输出第一装置错误参考信号MCERR_REF_1。第二内部错误检测单元310_1包括第一反相器N4、第一滤波器410及第二反相器N5。第二装置错误检测单元320_1包括RS触发器FF2、第二滤波器420及第三反相器N6。逻辑运算单元330包括第一与门A1及第二与门A2。
第二内部错误检测单元310_1的运作方式相似于第一内部错误检测单元110，即第一反相器N4相似于第一反相器N1，第一滤波器410相似于第一滤波器210，第二反相器N5相似于第二反相器N2。第二装置错误检测单元320_1的运作方式相似于第一装置错误检测单元120，即RS触发器FF2相似于RS触发器FF1、第二滤波器420相似于第二滤波器220，第三反相器N6相似于第三反相器N3。其中，第一反相器N4的输入端及RS触发器FF2的设置输入端S接收第二致命错误信号CATERR_2，第二反相器N5的输出端输出第二内部错误参考信号IERR_REF_2，第三反相器N6为输出第二装置错误参考信号MCERR_REF_2。
第一与门A1的第一输入端A1A耦接第二反相器N2的输出端以接收第一内部错误参考信号IERR_REF_1，第一与门A1的第二输入端A1B耦接第二反相器N5的输出端以接收第二内部错误参考信号IERR_REF_2，第一与门A1的输出端输出内部错误重置信号IERR_RST。第二与门A2的第一输入端A2A耦接第三反相器N3的输出端以接收第一装置错误参考信号MCERR_REF_1，第二与门A2的第二输入端A2B耦接第三反相器N6的输出端以接收第二装置错误参考信号MCERR_REF_2，第二与门A2的输出端输出装置错误重置信号MCERR_RST。
综上所述，本发明实施例的计算机***，可在第一致命错误信号或第二致命错误信号的其中之一形成负脉冲且脉冲宽度大于120纳秒时，输出内部错误重置信号。并且，可在第一致命错误信号或第二致命错误信号的其中之一形成脉冲宽度等于120纳秒的负脉冲且经过2秒时，输出装置错误重置信号。由此，通过错误检测电路可区隔致命错误信号的错误信息并在对应的时间后提供对应的重置信号。
虽然本发明已以实施例说明如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作部分改动或等同替换，故本发明的保护范围当以本申请权利要求所界定的范围为准。

Claims (10)

1.一种计算机***，其特征在于，包括：
一第一处理器，输出一第一致命错误信号；
一错误检测电路，耦接该第一处理器，以接收该第一致命错误信号，其中该错误检测电路包括一第一内部错误检测单元以及一第一装置错误检测单元，该第一内部错误检测单元在该第一致命错误信号切换为一第一准位且维持超过一第一预设时间时，输出一内部错误重置信号，该第一装置错误检测单元在该第一致命错误信号切换为该第一准位且经过一第二预设时间时，输出一装置错误重置信号，其中该第二预设时间远大于该第一预设时间；以及
一南桥芯片，耦接该错误检测电路，并依据该内部错误重置信号或该装置错误重置信号重启该计算机***。
2.根据权利要求1所述的计算机***，其特征在于，其中当该南桥芯片依据该内部错误重置信号或该装置错误重置信号重启该计算机***时，致能一***重置信号。
3.根据权利要求2所述的计算机***，其特征在于，更包括一基板管理控制器，且该错误检测电路在该第一致命错误信号切换为该第一准位输出一第一致命错误参考信号至该基板管理控制器，而该基板管理控制器依据该第一致命错误参考信号将一致命错误事件记录在一日志档中。
4.根据权利要求3所述的计算机***，其特征在于，其中该第一装置错误检测单元在该第一致命错误信号切换为该第一准位时输出该第一致命错误参考信号。
5.根据权利要求1所述的计算机***，其特征在于，其中该第一内部错误检测单元包括：
一第一反相器，该第一反相器的输入端耦接该第一处理器以接收该第一致命错误信号；
一第一滤波器，该第一滤波器的输入端耦接该第一反相器的输出端，当该第一滤波器的输入端的电压准位为一第二准位且维持超过该第一预设时间时，切换该第一滤波器的输出端的电压准位为该第二准位；以及
一第二反相器，该第二反相器的输入端耦接该第一滤波器的输出端，该第二反相器的输出端输出该内部错误重置信号。
6.根据权利要求5所述的计算机***，其特征在于，其中该第一滤波器在其输入端的电压准位为该第二准位时，依据一第一时脉信号进行计数，并且在计数结果大于该第一预设时间时，该第一滤波器切换其输出端的电压准位为该第二准位。
7.根据权利要求5所述的计算机***，其特征在于，该计算机***还包括一基板管理控制器，该第一装置错误检测单元包括：
一触发器，具有一第一输入端、一第二输入端、一第一输出端及一第二输出端，该触发器的该第一输入端耦接该第一处理器以接收该第一致命错误信号，该触发器的该第二输入端耦接该***重置信号，该触发器的该第二输出端耦接该基板管理控制器以输出该第一致命错误参考信号；
一第二滤波器，该第二滤波器的输入端耦接该触发器的该第一输出端，当该第二滤波器的输入端的电压准位为该第二准位且维持超过该第二预设时间时，切换该第二滤波器的输出端的电压准位为该第二准位；以及
一第三反相器，该第三反相器的输入端耦接该第二滤波器的输出端，该第三反相器的输出端输出该装置错误重置信号。
8.根据权利要求7所述的计算机***，其特征在于，其中该第二滤波器在其输入端的电压准位为该第二准位时，依据一第二时脉信号进行计数，并且在计数结果大于该第二预设时间时，该第二滤波器切换其输出端的电压准位为该第二准位。
9.根据权利要求2所述的计算机***，其特征在于，更包括至少一第二处理器，用以输出至少一第二致命错误信号，该错误检测电路更耦接上述第二处理器，以接收上述第二致命错误信号，该错误检测电路在该第一致命错误信号及上述第二致命错信号的其中之一切换为该第一准位且维持超过该第一预设时间时，输出该内部错误重置信号，该错误检测电路在该第一致命错误信号及上述第二致命错信号的其中之一切换为该第一准位且经过该第二预设时间时，输出该装置错误重置信号。
10.根据权利要求2所述的计算机***，其特征在于，其中该南桥芯片更耦接该第一处理器，并且在该第一致命错误信号切换为该第一准位且维持超过该第一预设时间时，致能该***重置信号以使该计算机***重启。
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