JP2003336539A - 車載電子制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 車載電子制御装置の入出力処理に関するマイ
クロプロセッサの負担を軽減して、装置の小型化・標準
化を行う。 【解決手段】間接入力用インタフェ−ス回路１３１ｂか
ら入力される複数のＯＮ／ＯＦＦ情報は、フィルタ定数
が定数設定レジスタ１３５ｂで設定される可変フィルタ
回路１３３ａと、双方向シリアル通信回路１２６・１１
６を介してＲＡＭメモリ１１３に送信され、不揮発メモ
リ１１２に格納されたフィルタ定数は、双方向シリアル
通信回路１１６・１２６を介して定数設定レジスタ１３
５ｂに格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば自動車用
エンジンの燃料供給制御等に用いられるマイクロプロセ
ッサを内蔵した車載電子制御装置に関するものである。
特に、この発明は多数の入出力信号の扱い方を改善して
小型化を図ると共に、各種車両の制御に対して標準化を
図った車載電子制御装置に係わるものである。

【０００２】

【従来の技術】図９は、従来のこの種、車載電子制御装
置を示す典型的な全体ブロック回路図である。１枚のプ
リント基板で構成されたＥＣＵ（エンジンコントロール
ユニット）１は、ＬＳＩ（集積回路）２を主体として形
成されている。そのＬＳＩ２は、ＣＰＵ（マイクロプロ
セッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ
５、入力用データセレクタ６、Ａ／Ｄ変換器７、出力ラ
ッチメモリ８等をデ−タバス３０で結合したものであ
る。上記ＥＣＵ１は、車載バッテリ１０から電源線１１
及び電源スイッチ１２を介して給電される電源ユニット
９から制御電源の供給を受けて動作するものである。そ
の実行プログラムやエンジン制御用制御定数等は、予め
不揮発フラッシュメモリ４に格納されている。

【０００３】一方、各種センサスイッチ１３からの多数
のＯＮ／ＯＦＦ入力信号は、プルアップまたはプルダウ
ン抵抗としてのブリーダ抵抗１４からノイズフィルタを
構成する直列抵抗１５と並列コンデンサ１６を経て比較
器１９に供給される。その比較器１９には、入力抵抗１
７と正帰還抵抗１８が接続されていて、並列コンデンサ
１６の両端電圧が比較器１９の負側端子に印加されてい
る基準電圧を超えるとデータセレクタ６に論理「Ｈ」の
信号を供給する。しかし、並列コンデンサ１６の両端電
圧が低下する時には、正帰還抵抗１８による入力が加算
されるので、上記基準電圧よりも更に低い電圧まで低下
したことにより、比較器１９の出力は論理「Ｌ」に復帰
する。このようにして比較器１９は、ヒステリシス機能
を包含したレベル判定用比較器としての機能を持ってお
り、多数の比較器１９の出力は、データセレクタ６とデ
ータバス３０を介して、ＲＡＭメモリ５に格納される。
なお、上記データセレクタ６は、例えば１６ビットの入
力を扱い、ＣＰＵ３からチップセレクト信号を受けた時
に、データバス３０に出力するものであるが、入力点数
は数十点に及ぶものであって、複数のデータセレクタが
用いられている。

【０００４】また、各種アナログセンサ２０からの多数
のアナログ信号は、ノイズフィルタを構成する直列抵抗
２１と並列コンデンサ２２を介してＡ／Ｄ変換器７に供
給され、ＣＰＵ３からチップセレクト信号を受取ったＡ
／Ｄ変換器のデジタル出力がデ−タバス３０を介して、
ＲＡＭメモリ５に格納される。ＣＰＵ３からの制御出力
はデータバス３０を介してラッチメモリ８に格納され、
出力トランジスタ２３を介して外部負荷２６を駆動する
ものである。その多くの制御出力点数に対応するために
は、複数のラッチメモリが使用され、ＣＰＵ３によって
チップセレクトされたラッチメモリに対して制御出力が
格納されるようになっている。なお、２４はトランジス
タ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３の
ベース／エミッタ端子間に接続された安定抵抗、２７は
外部負荷２６に対する給電用負荷リレーの出力接点であ
る。

【０００５】このように構成された従来装置では、ＣＰ
Ｕ３が極めて多くの入出力を取扱うために、ＬＳＩ２の
規模が大きくなることや、ノイズフィルタとしての並列
コンデンサ１６は目的とするフィルタ定数を確保するた
めに様々の容量のコンデンサを使用する必要があって標
準化が困難であると共に、大きなフィルタ定数を確保す
るためには、大型コンデンサを用いる必要があって、Ｅ
ＣＵ１が大型化する等の問題点があった。

【０００６】ＬＳＩ２の入出力端子を削減してその小型
化を図る手段としては、特開平７−１３９１２号公報
「入出力処理ＩＣ」で示されるように、シリアル通信ブ
ロックを用いて多数の入出力信号を時分割して授受する
方法が提示されている。しかし、この方式では様々な容
量のノイズフィルタが必要であって、装置の標準化に適
さないばかりか、充分なフィルタ定数を確保するために
コンデンサの容量も大きなものが必要となって装置の小
型化にも適さない問題がある。

【０００７】一方、ＯＮ／ＯＦＦ入力信号に対するノイ
ズフィルタとして、デジタルフィルタを用い、そのフィ
ルタ定数をマイクロプロセッサによって制御する概念は
公知である。例えば、特開平５−１１９８１１号公報
「プログラマブルコントロ−ラ」では、サンプリングさ
れた外部入力信号の入力論理値が複数回連続して同じ値
であれば、これを採用して入力イメ−ジメモリに格納す
ると共に、サンプリング周期を変更することができるフ
ィルタ定数変更命令を備えている。この方式ではフィル
タ定数が自由に変更できる特徴があるが、多数の入力信
号を扱う場合には、マイクロプロセッサの負担が大きく
なり、マイクロプロセッサの本来の目的である制御の応
答性が低下する問題がある。その他、ＯＮ／ＯＦＦ入力
信号に対するデジタルフィルタとしては、特開２０００
−８９９７４号公報「デ−タ格納制御回路」で見られる
ように、ハ−ドウエアとしてのシフトレジスタを設け
て、上記と同様の概念でサンプリング処理するようにし
たものもある。

【０００８】

【発明が解決しようとする課題】上記のような従来技術
は、部分的な小型化・標準化技術であって、これを統合
した本格的な小型化・標準化が行われていないことは既
に説明したとおりである。特に、マイクロプロセッサの
入出力回路部分の小型化・標準化を達成する上で、マイ
クロプロセッサの本来の制御能力・応答性の低下が避け
られない問題があった。

【０００９】この発明の第一の目的は、上記のような問
題を改善して、入出力処理に関するマイクロプロセッサ
の負担を軽減して、本来の制御能力・応答性の向上を図
ると共に、入力フィルタ部分を小型化することによっ
て、制御装置全体の小型化と標準化を達成することであ
る。この発明の第二の目的は、制御仕様の異なる各種車
両に対応して、制御プログラムや制御定数を変更するこ
とによって対処することにより、ハードウエアの標準化
を一層効果的に、しかも容易に行えるようにすることで
ある。

【００１０】

【課題を解決するための手段】この発明に係わる車載電
子制御装置は、外部ツールから被制御車種対応の制御プ
ログラムと制御定数が書込まれる不揮発メモリ、及び演
算処理用のＲＡＭメモリを有するマイクロプロセッサを
備え、上記マイクロプロセッサのデータバスに接続さ
れ、エンジン駆動制御用高速入出力に対する直接入力用
インタフェース回路及び直接出力用インタフェース回路
を備え、上記マイクロプロセッサとデータバスで接続さ
れた第一の直並列変換器、上記第一の直並列変換器とシ
リアル接続される第二の直並列変換器、及び上記第二の
直並列変換器とデータバスで接続されたシリアル通信用
通信制御回路を備え、補機駆動出力と警報表示出力の低
速出力信号に対し、上記第一・第二の直並列変換器を介
して送信された制御出力信号を記憶する出力用ラッチメ
モリ、及び上記出力用ラッチメモリの出力端に接続され
た間接出力用インタフェ−ス回路を備え、手動操作によ
る低速入力信号に対する間接入力用インタフェース回路
に含まれ、フィルタ定数が格納される定数設定レジスタ
を有する可変フィルタ回路を備えて構成され、上記間接
入力用インタフェース回路を介して入力された複数のＯ
Ｎ／ＯＦＦ情報を上記ＲＡＭメモリにシリアル送信する
と共に、上記不揮発メモリに格納されたフィルタ定数を
上記定数設定レジスタにシリアル送信するようにしたも
のである。

【００１１】また、上記間接入力用インタフェ−ス回路
は、入力スイッチに対して負荷となるブリーダ抵抗と直
列抵抗と並列コンデンサを有するノイズフィルタ、この
ノイズフィルタに接続されヒステリシス機能を持ったレ
ベル判定用比較器、及びこのレベル判定用比較器に接続
された上記可変フィルタ回路で構成され、上記可変フィ
ルタ回路は、所定の周期でサンプリング記憶された連続
する複数のレベル判定結果が論理「１」である時にセッ
トされ、連続する複数のレベル判定結果が論理「０」で
ある時にリセットされる入力確定レジスタ、及び上記サ
ンプリング周期とセット／リセットを行う論理判定点数
の少なくとも一方の値が格納された定数設定レジスタに
よって構成され、上記入力確定レジスタの出力が上記Ｒ
ＡＭメモリにシリアル送信されると共に、上記サンプリ
ング周期とセット／リセットを行う論理判定点数の少な
くとも一方の値は上記不揮発メモリから上記定数設定レ
ジスタにシリアル送信されるものである。

【００１２】また、上記直接入力用インタフェース回路
は、入力スイッチに対して負荷となるブリーダ抵抗と直
列抵抗と並列コンデンサを有するノイズフィルタ、及び
このノイズフィルタに接続されヒステリシス機能を持っ
たレベル判定用比較器で構成され、上記レベル判定用比
較器は、判定レベルとなる閾値定数を設定する定数設定
レジスタを有する可変閾値回路で構成され、上記閾値定
数は上記不揮発メモリから上記定数設定レジスタにシリ
アル送信されるものである。

【００１３】また、ＡＤ変換器を介して上記マイクロプ
ロセッサのデータバスに接続されるアナログ入力用イン
タフェース回路を備え、上記ＡＤ変換器は、一部のアナ
ログ入力信号に対して多重系に構成されているものであ
る。

【００１４】また、上記補機駆動出力と警報表示出力の
低速出力信号に対する間接出力用インタフェース回路に
は、負荷電源開閉用負荷リレーが接続され、上記負荷リ
レーは、上記シリアル通信用通信制御回路と上記マイク
ロプロセッサのいずれからも駆動停止することができる
論理ゲート回路を介して接続されているものである。

【００１５】また、上記マイクロプロセッサは、上記不
揮発メモリに格納されている制御定数を、格納するべき
定数設定レジスタを識別するアドレスデータと共に、上
記マイクロプロセッサから上記第一・第二の直並列変換
器を介して指定された定数設定レジスタに対して順次送
信する設定データ送信手段と、上記低速出力信号に対す
るＯＮ／ＯＦＦ情報を、格納するべきラッチメモリを識
別するアドレスデータと共に、上記マイクロプロセッサ
から上記第一・第二の直並列変換器を介して指定された
ラッチメモリに対して定期的に送信する定期出力送信手
段を備え、上記シリアル通信用通信制御回路は、上記第
二の直並列変換器による受信データをチェックするデー
タチェック回路と、受信間隔のタイムアウトチェック回
路を備えている。

【００１６】また、上記マイクロプロセッサは、上記シ
リアル通信用通信制御回路が間接入力信号を上記マイク
ロプロセッサに定期送信することを許可する送信許可手
段と、上記第二の直並列変換器から上記第一の直並列変
換器を介して上記マイクロプロセッサに送信された間接
入力信号に対するＯＮ／ＯＦＦ情報を受信する定期入力
受信手段を備え、上記定期入力受信手段は、間接入力信
号のデータチェックと受信間隔のタイムアウトチェック
を行うものである。

【００１７】また、上記マイクロプロセッサは、上記定
期入力受信手段によって、上記マイクロプロセッサが今
回の間接入力信号を受信してから次回の受信を行うまで
の間において、上記マイクロプロセッサが上記定数設定
レジスタのアドレスを指定してその格納データの読出要
求を行う読出要求手段を備え、上記読出要求を受信した
上記シリアル通信用通信制御回路は、指定されたアドレ
スの定数設定レジスタに格納されている制御定数を返信
するようにしたものである。

【００１８】またさらに、上記マイクロプロセッサは、
読出要求によって返信された制御定数と、上記不揮発メ
モリに格納された制御定数を比較する定数比較監視手段
を備え、比較結果が不一致である時には、不一致であっ
た定数設定レジスタを識別するアドレスデータと共に、
上記不揮発メモリに格納された制御定数を送信するよう
にしたものである。

【００１９】

【発明の実施の形態】実施の形態１の構成の説明 図１はこの発明の実施の形態１の車載電子制御装置を示
す全体ブロック回路図である。図１において、１００は
ＥＣＵ（車載電子制御装置）であり、第一ＬＳＩ（第一
の集積回路）１１０と第二ＬＳＩ（第二の集積回路）１
２０を主要部品とする一枚の電子基板で構成されてい
る。１０１は車載バッテリに接続された電源端子であ
り、図示しない電源スイッチを介して給電される端子
と、後述のメモリの動作保持のために、直接車載バッテ
リから給電されるスリープ用端子によって構成されてい
る。１０２ａは、例えばエンジンの点火時期や燃料噴射
時期を制御するためのクランク角センサやオートクルー
ズ制御用の車速センサ等、比較的高頻度の動作を行い速
やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の
高速入力信号ＩＮ１〜ＩＮｉが入力されるコネクタ端子
である。

【００２０】１０２ｂは例えば変速レバー位置を検出す
るセレクタスイッチやエアコンスイッチなど、比較的低
頻度の動作を行い、信号取込みの遅れがあまり問題とな
らないようなＯＮ／ＯＦＦ動作の低速入力信号ＩＮｓ１
〜ＩＮｓｎが入力されるコネクタ端子である。１０３
ｃ，１０３ｄは、例えばアクセルポジションセンサ，ス
ロットルポジションセンサ、水温センサ、排気ガスの酸
素濃度センサ、エヤフローセンサなどの、アナログ入力
信号ＡＮ１〜ＡＮｈやＡＮｐ〜ＡＮｍが入力されるコネ
クタ端子である。

【００２１】１０４ａは例えばエンジンの点火コイル駆
動出力や燃料噴射制御用電磁弁駆動用出力など比較的高
頻度の動作を行い、遅滞なく駆動出力を発生する必要の
あるＯＮ／ＯＦＦ動作の高速出力ＯＵＴ１〜ＯＵＴｊが
出力されるコネクタ端子である。１０４ｂは例えばエア
コン用電磁クラッチ（補機）駆動出力や警報表示出力な
ど比較的低頻度の動作を行い、駆動出力の応答遅れがあ
まり問題とならないＯＮ／ＯＦＦ動作の低速出力ＯＵＴ
ｓ１〜ＯＵＴｓｋが出力されるコネクタ端子である。１
０５は上記高速・低速出力の電源回路に出力接点が接続
された負荷リレー１０６の接続用端子、１０８は上記Ｅ
ＣＵ１００に対して予め制御プログラムや制御定数等を
転送書込みするための外部ツールであり、その外部ツー
ル１０８は製品出荷時や保守作業時に使用され、脱着コ
ネクタ１０７を介して上記ＥＣＵ１００に接続されるも
のである。

【００２２】第一ＬＳＩ１１０は、マイクロプロセッサ
１１１、不揮発メモリ１１２、ＲＡＭメモリ１１３、入
力用データセレクタ１１４ａ、出力用ラッチメモリ１１
５、後述の第二ＬＳＩ１２０との間でシリアル信号の交
信を行う第一の直並列変換器１１６、外部ツール１０８
とシリアル信号の交信を行うＳＣＩ（シリアル・コミュ
ニケーション・インタフェース）１１７、ＡＤ変換器１
１４ｃ，１１４ｄ等によって構成されている。これらの
構成部品は８〜３２ビットのデータバス１１８によって
マイクロプロセッサ１１１に接続されている。なお、上
記不揮発メモリ１１２は、例えば一括書込みの行えるフ
ラッシュメモリであって、外部ツール１０８から転送制
御プログラムや車両制御用プログラム、車両制御用定数
などが、ＲＡＭメモリ１１３を経由して転送書込みされ
る。

【００２３】アナログ入力端子１０３ｃから入力された
アナログ信号は、直接入力インタフェース回路としての
ノイズフィルタ１３１ｃと多チャンネルの第一のＡＤ変
換器１１４ｃを介して、データバス１１８に接続され
る。アナログ入力端子１０３ｄから入力されたアナログ
信号は、直接入力インタフェース回路としてのノイズフ
ィルタ１３１ｄと多チャンネルの第二のＡＤ変換器１１
４ｄを介して、データバス１１８に接続される。

【００２４】なお、多数のアナログ入力信号ＡＮ１〜Ａ
Ｎｈ、ＡＮｐ〜ＡＮｍに対して、複数のＡＤ変換器１１
４ｃと１１４ｄが分担接続されているが、各アナログ入
力信号の内、一部のものは重複して接続されている。例
えば、第一のアクセルポジションセンサと第一のスロッ
トルポジションセンサは、第一のＡＤ変換器１１４ｃに
入力され、第二のアクセルポジションセンサと第二のス
ロットルポジションセンサは、第二のＡＤ変換器１１４
ｄに入力されているが、第一・第二のアクセルポジショ
ンセンサは、いずれもアクセルペダルの踏込み度合いを
検出する同じ出力を発生するものであり、同様に第一・
第二のスロットルポジションセンサはいずれも給気スロ
ットル弁の開度を検出する同じ出力を発生するものであ
る。

【００２５】１２０は第二ＬＳＩ（第二の集積回路）で
あり、その構成は以下のとおりである。高速入力端子１
０２ａから入力されたＯＮ／ＯＦＦ信号はブリーダ抵抗
１３０を経て第二ＬＳＩ１２０に取込まれ、直接入力イ
ンタフェース回路としてのノイズフィルタ１３１ａ、可
変閾値回路１３２ａを介して、上記入力用データセレク
タ１１４ａに接続されている。なお、ノイズフィルタ１
３１ａ、可変閾値回路１３２ａについては、図２（ｂ）
で詳述するが、１３５ａはレベル判定用の閾値が格納さ
れる定数設定レジスタとなっている。入力用データセレ
クタ１１４ａは必要に応じて多数個のものが使用される
が、一個の入力用データセレクタ１１４ａには、例えば
８点以下の高速ＯＮ／ＯＦＦ入力信号が接続されてい
て、上記マイクロプロセッサ１１１がチップセレクトを
行った時に、上記データバス１１８にＯＮ／ＯＦＦ情報
を送出するようになっている。

【００２６】なお,上記ブリーダ抵抗１３０は、数ＫΩ
の低抵抗のブリーダ抵抗である。そのブリーダ抵抗１３
０は、入力信号スイッチに対する負荷となるように各Ｏ
Ｎ／ＯＦＦ入力端子ＩＮ１〜ＩＮｉ，ＩＮｓ１〜ＩＮｓ
ｎと電源の正側（プルアップ）または負側（プルダウ
ン）に接続されていて、入力スイッチがＯＦＦしている
時に入力端子が開放状態となって、ノイズが重畳するの
を避けたり、入力スイッチが接点である場合にはその接
触信頼性を向上する役割を持っている。

【００２７】低速入力端子１０２ｂから入力されたＯＮ
／ＯＦＦ信号は、ブリーダ抵抗１３０を経て第二ＬＳＩ
１２０に取込まれ、間接入力インタフェース回路として
のノイズフィルタ１３１ｂ、レベル判定用比較器１３２
ｂ、可変フィルタ回路１３３ａを介して、入力用データ
セレクタ１２４に接続されている。なお、上記ノイズフ
ィルタ１３１ｂ，レベル判定用比較器１３２ｂ，可変フ
ィルタ回路１３３ａは、図２（ａ）で後述するが、１３
５ｂはフィルタ定数（制御定数）を格納する定数設定レ
ジスタである。入力用データセレクタ１２４には、例え
ば８点以下の間接ＯＮ／ＯＦＦ入力信号が接続されてい
て、後述のアドレス選択回路１２３ｂがチップセレクト
を行った時に、データバス１２８にＯＮ／ＯＦＦ情報を
送出するようになっているが、８点を超えるＯＮ／ＯＦ
Ｆ信号を扱う場合には、第二・第三の入力用データセレ
クタが用いられ、順次チップセレクトされてデータバス
１２８にＯＮ／ＯＦＦ情報を送出するように構成される
ものである。

【００２８】１２６は上記第一の直並列変換器１１６と
対をなして、シリアルインタフェース回路を構成する第
二の直並列変換器である。１２１ａは上記マイクロプロ
セッサ１１１から第一・第二の直並列変換器１１６，１
２６を介して送信された一連の情報を一時記憶するバッ
ファメモリ、１２１ｂは所定時間内にデータを受信した
かどうかを判定するタイムアウトチェック回路、１２２
ａは上記バッファメモリ１２１ａ内のデータをチェック
するデータチェック回路、１２２ｂは確認応答用データ
レジスタ、１２３ａはデータチェック回路１２２ａによ
るデータチェックが正常であった時に動作するコマンド
デコーダ、１２３ｂはそのコマンドデコーダ１２３ａの
内容に応じて送受信するべきデータのアドレスを選択す
るアドレス選択回路、１２７はクロックジェネレータで
あり、上記バッファメモリ１２１ａからクロックジェネ
レータ１２７によって、通信制御回路１２９が構成され
ている。

【００２９】１２８は、第二の直並列変換器１２６の並
列端子、バッファメモリ１２１ａ、確認応答用データレ
ジスタ１２２ｂ、定数設定レジスタ１３５ａ，１３５
ｂ、入力用データセレクタ１２４、間接出力用のラッチ
メモリ１２５等が接続されたデータバスである。通信制
御回路１２９を用いたデータ授受の方法は、図３，図
４，図５によって後述する。１２９ａは、データチェッ
ク回路１２２ａが異常検出した時、タイムアウトチェッ
ク回路１２１ｂが異常検出した時、或いは後述のウォッ
チドッグタイマ１３９がリセット出力ＲＳＴを発生した
時に、異常検出状態を記憶して、異常記憶出力ＥＲ２を
発生する異常記憶素子である。その異常記憶素子１２９
ａは電源投入時に図示しない電源検出パルスによってリ
セットされるようになっている。

【００３０】１３４ａ,１３４ｂは、直接出力インタフ
ェース回路、或いは間接出力インタフェース回路を構成
する負荷駆動用トランジスタであり、上記ラッチメモリ
１１５と高速出力端子１０４ａや、ラッチメモリ１２５
と低速出力端子１０４ｂとの間に接続され、ラッチメモ
リ１１５や１２５の出力信号によって、外部負荷ＯＵＴ
１〜ＯＵＴｊやＯＵＴｓ１〜ＯＵＴｓｋを駆動するよう
になっている。１３７は上記電源端子１０１から給電さ
れて、第一ＬＳＩ１１０や第二ＬＳＩ１２０に給電する
電源ユニットであり、その電源ユニット１３７は安定化
電源回路１３６によって制御されて、所定の定電圧出力
を発生するものである。１３８は負荷リレー１０６の駆
動回路に設けられた論理ゲート回路であり、その論理ゲ
ート回路１３８の出力である負荷リレー１０６の駆動信
号ＤＲは次の論理で動作するようになっている。

【００３１】 ＤＲ＝ＤＲ１×（１−ＥＲ１）×（１−ＥＲ２）×ＤＲ２ 但しＤＲ１：第一ＬＳＩ１１０から直接指示される負荷リレー１０６の 第一の駆動信号 ＤＲ２：第二ＬＳＩ１２０を経由した負荷リレー１０６の 第二の駆動信号 ＥＲ１：マイクロプロセッサ１１１による異常診断出力 ＥＲ２：エラー記憶回路１２９ａの異常記憶出力 従って、負荷リレー１０６は第一又は第二の駆動信号Ｄ
Ｒ１，ＤＲ２によって駆動されるが、第一及び第二の駆
動信号ＤＲ１及びＤＲ２は、異常診断出力ＥＲ１が発生
するか、異常記憶出力ＥＲ２が発生すると無効になって
いる。

【００３２】１３９は、マイクロプロセッサ１１１が発
生するパルス列であるウォッチドッグクリヤ信号ＷＤの
パルス時間幅が、所定値であるかどうかを判定し、時間
幅が正常でないときに、マイクロプロセッサ１１１に対
して、リセット出力ＲＳＴを供給するウォッチドッグタ
イマである。なお、図示しないアナログ入力信号とし
て、出力トランジスタ１３４ａの動作確認信号や負荷電
流検出信号なども、ＥＣＵ１００内部で発生する信号と
して第一・第二のＡＤ変換器１１４ｃ，１１４ｄを介し
てマイクロプロセッサ１１１に取込まれるようになって
いる。また、上記電源ユニット１３７やブリーダ抵抗１
３０、ノイズフィルタ１３１ｃ，１３１ｄ、出力トラン
ジスタ１３４ａ,１３４ｂ、論理ゲート回路１３８など
は第一ＬＳＩ１１０や第二ＬＳＩ１２０の外部に設けら
れている。

【００３３】図２（a）は、図１の可変フィルタ回路１
３３ａとその周辺回路の詳細を示すブロック回路図であ
る。入力スイッチ２００に対して、前述の低抵抗のブリ
ーダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能
な上限値である数百Ｋオームの高抵抗の直列抵抗２１０
を介して十数ｐＦの並列小容量コンデンサ２１１に接続
されている。１３１ｂは直列抵抗２１０と小容量コンデ
ンサ２１１によって構成されたノイズフィルタであっ
て、高周波ノイズを吸収平滑化する。１３２ｂは入力抵
抗２２１、正帰還抵抗２２３、比較器２２０によって構
成されたレベル判定用比較器であり、その比較器２２０
の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が
印加されている。

【００３４】従って、小容量コンデンサ２１１の充電電
圧が基準電圧Ｖｏｎ以上になると、比較器２２０の出力
は「Ｈ」（論理「１」）となるが、一旦比較器２２０の
出力が「Ｈ」になると、正帰還抵抗２２３による入力加
算が生じるために、小容量コンデンサ２１１の充電電圧
がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器２
２０の出力は「Ｌ」（論理「０」）にはならないように
ヒステリシス機能を持っている。これは小容量コンデン
サ２１１に重畳されたノイズリップルによって、高頻度
に比較器２２０の出力が反転変化することを防止する為
のものである。

【００３５】可変フィルタ回路１３３ａを構成するシフ
トレジスタ２３０には、比較器２２０の出力が入力され
ると共に、クロックジェネレータ１２７ａから周期Ｔの
シフト用パルス入力が供給されている。従って、シフト
レジスタ２３０の後段の論理内容は、順次過去の時点に
おける比較器２２０の出力論理内容となっている。２３
１ａ〜２３７ａは、シフトレジスタ２３０の各出力段に
おける論理内容と定数設定レジスタ１３５ｂの各ビット
の論理内容を論理和する第一の論理ゲート素子、２３８
ａはその論理ゲート素子２３１ａ〜２３７ａの出力を結
合する論理積素子、２３９はその論理積素子２３８ａの
出力によってセットされるフリップフロップ素子によっ
て構成された入力確定レジスタである。また、２３１ｂ
〜２３７ｂは上記シフトレジスタ２３０の各出力段にお
ける論理内容の反転論理内容と定数設定レジスタ１３５
ｂの各ビットの論理内容を論理和する第二の論理ゲート
素子、２３８ｂはその論理ゲート素子２３１ｂ〜２３７
ｂの出力を結合する論理積素子であり、その論理積素子
２３８ｂの出力によって上記入力確定レジスタ２３９が
リセットされるように構成されている。

【００３６】このように構成された可変フィルタ回路１
３３ａにおいて、シフトレジスタ２３０の各出力段の内
容が全て論理「１」であれば論理積素子２３８ａの出力
によって入力確定レジスタ２３９の出力は論理１にセッ
トされることになる。但し、定数設定レジスタ１３５ｂ
の一部の内容が論理「１」であれば、これに対応したシ
フトレジスタ２３０の出力段の論理内容は「０」であっ
ても差し支えない。従って、図２（a）の例ではシフト
レジスタ２３０の初段１から第五段までの論理内容が全
て「１」であれば入力確定レジスタ２３９の出力は論理
「１」にセットされることになる。

【００３７】また、シフトレジスタ２３０の各出力段の
内容が全て論理「０」であれば、論理積素子２３８ｂの
出力によって入力確定レジスタ２３９の出力は論理０に
リセットされることになる。但し、定数設定レジスタ１
３５ｂの一部の内容が論理「１」であれば、これに対応
したシフトレジスタ２３０の出力段の論理内容は「１」
であっても差し支えない。従って、図２（a）の例で
は、シフトレジスタ２３０の初段１から第五段までの論
理内容が全て「０」であれば、入力確定レジスタ２３９
の出力は論理「０」にリセットされることになる。この
ように、入力確定レジスタ２３９の出力内容を決定する
ための論理判定点数は定数設定レジスタ１３５ｂの内容
によって可変設定されるよう構成されている。なお、上
記のとおり論理判定点数を可変設定する代わりに、クロ
ックジェネレータ１２７ａのパルス周期を可変設定する
ようにしても良い。

【００３８】図２（ｂ）は図１の可変閾値回路１３２ａ
とその周辺回路の詳細を示すブロック回路図である。入
力スイッチ２００に対して前述の低抵抗のブリーダ抵抗
１３０を備えた入力信号ＩＮｉは、実用可能な上限値で
ある数百Ｋオームの高抵抗の直列抵抗２１０を介して、
十数ｐＦの並列小容量コンデンサ２１１に接続されてい
る。１３１ａは直列抵抗２１０と小容量コンデンサ２１
１によって構成されたノイズフィルタであって、高周波
ノイズを吸収平滑化する。１３２ａは入力抵抗２２１、
正帰還抵抗２２３、比較器２２０によって構成された可
変閾値回路（可変レベル判定用比較器）であり、その比
較器２２０の反転入力には所定の基準電圧２２２ａ（電
圧Ｖｏｎ）が印加されているが、その基準電圧２２２ａ
は定数設定レジスタ１３５ａの内容によって変更が可能
となっている。

【００３９】従って、小容量コンデンサ２１１の充電電
圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は
「Ｈ」（論理「１」）となるが、一旦比較器２２０の出
力が「Ｈ」になると、正帰還抵抗２２３による入力加算
が生じるために、小容量コンデンサ２１１の充電電圧が
Ｖｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器２２０
の出力は「Ｌ」（論理「０」）にはならないようにヒス
テリシス機能を持っている。これは小容量コンデンサ２
１１に重畳されたノイズリップルによって、高頻度に比
較器２２０の出力が反転変化することを防止する為のも
のである。なお、比較レベルを変更することは、見掛け
上のフィルタ定数を変更することに相当し、限られた調
整範囲ではあるが可変フィルタとしての機能を持つこと
になる。

【００４０】実施の形態１の作用・動作の説明図１のと
おり構成されたこの発明の実施の形態１において、先ず
図３に示したシリアル通信のフレーム構成図にいて説明
する。図３は、第一ＬＳＩ１１０（親局）から第二ＬＳ
Ｉ１２０（子局）に対して、間接出力信号を送信する場
合のフレーム構成を示したものである。親局から子局へ
の定期送信フレーム３０１ａは、開始データ５５Ｈ，コ
マンド１０Ｈ，格納先アドレス，送信データ，終了デー
タＡＡＨ，チェックサムデータによって構成されてい
る。３０２ａは、第二ＬＳＩ１２０が上記定期送信フレ
ーム３０１ａによる一連のデータを受信し、図１の通信
制御回路１２９のデータチェック回路１２２ａがサムチ
ェックを行い、タイムアウトチェック回路１２１ｂが受
信間隔のタイムアウトチェックを行う判定ブロックであ
る。

【００４１】３０３ａは判定ブロック３０２ａの判定が
正常受信であった時に親局に返信される正常返信フレー
ムである。その正常返信フレーム３０３ａは開始データ
５５Ｈ，認知データ６１Ｈ，格納先アドレス，終了デー
タＡＡＨ，チェックサムデータによって構成されてい
る。３０４ａは判定ブロック３０２ａの判定が異常受信
であった時に親局に返信される異常返信フレームであ
る。その異常返信フレーム３０４ａは開始データ５５
Ｈ，非認知データ６２Ｈ，格納先アドレス，終了データ
ＡＡＨ，チェックサムデータによって構成されている。
３０５ａは正常返信フレーム３０３ａを返信した後に、
受信した間接出力信号をラッチメモリ１２５に格納する
ブロックである。３０６ａは異常返信フレーム３０４ａ
を返信した後に、通信制御回路１２９からの信号でエラ
ー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブ
ロックであるが、実際には図示しない再送確認処理の上
で異常記憶出力ＥＲ２が発生する。

【００４２】３０７ａは、子局が返信した正常返信フレ
ーム３０３ａ又は異常返信フレーム３０４ａを、親局が
受信した時のサムチェックや、親局が受信できなかった
時の返信応答のタイムアウトチェックを、行う診断ブロ
ックである。その診断ブロック３０７ａの診断結果が異
常であった場合には、後述の異常診断出力ＥＲ１を発生
するようになっている。さらに、その診断ブロック３０
７ａが異常返信フレーム３０４ａを正常受信した時に再
度定期送信フレーム３０１ａを送信し、それでも異常が
継続する場合には、後述の異常診断出力ＥＲ１を発生す
るようになっている。なお、定数設定レジスタに対して
フィルタ定数や閾値定数即ち制御定数を送信設定する時
には、上記定期送信フレーム３０１ａのアドレスによっ
て、定数設定レジスタの番号を指定し、データとしてフ
ィルタ定数又は閾値定数が格納されるようになってい
る。

【００４３】図４は第一ＬＳＩ１１０（親局）が第二Ｌ
ＳＩ１２０（子局）に対して、各種データの読出要求
（子局から親局への読出）をする場合のフレーム構成を
示したものであり、読出要求に当たっては先ず親局から
子局への不定期送信フレーム３０１ｂが送信される。そ
の不定期送信フレーム３０１ｂは、開始データ５５Ｈ，
コマンド３０Ｈ，読出先アドレス，終了データＡＡＨ，
チェックサムデータによって構成されている。３０２ｂ
は第二ＬＳＩ１２０が不定期送信フレーム３０１ｂによ
る一連のデータを受信し、図１の通信制御回路１２９の
データチェック回路１２２ｂａがサムチェックを行う判
定ブロックである。

【００４４】３０３ｂは判定ブロック３０２ｂの判定が
正常受信であった時に、親局に返信される正常返信フレ
ームである。その正常返信フレーム３０３ｂは、開始デ
ータ２５Ｈ，読出先アドレス，読出データ，終了データ
ＡＡＨ，チェックサムデータによって構成されている。
３０４ｂは判定ブロック３０２ｂの判定が異常受信であ
った時に、親局に返信される異常返信フレームである。
その異常返信フレーム３０４ｂは、開始データ５５Ｈ，
非認知データ７２Ｈ，読出先アドレス，終了データＡＡ
Ｈ，チェックサムデータによって構成されている。３０
５ｂは異常返信フレーム３０４ｂを返信した後に、通信
制御回路１２９からの信号でエラー記憶回路１２９ａが
異常記憶出力ＥＲ２を発生するブロックであるが、実際
には図示しない再送確認処理の上で異常記憶出力ＥＲ２
が発生する。

【００４５】３０６ｂは、子局が返信した正常返信フレ
ーム３０３ｂ又は異常返信フレーム３０４ｂを、親局が
受信した時のサムチェックや、受信できなかった時の返
信応答のタイムアウトチェックを、行う診断ブロックで
ある。その診断ブロック３０６ｂの診断結果が異常であ
った場合には、後述の異常診断出力ＥＲ１を発生するよ
うになっている。さらに、診断ブロック３０６ｂが異常
返信フレーム３０４ｂを正常受信した時に再度不定期送
信フレーム３０１ｂを送信し、それでも異常が継続する
場合には、後述の異常診断出力ＥＲ１を発生するように
なっている。上記診断ブロック３０６ｂが正常返信フレ
ーム３０３ｂを正常受信した場合には、正常読出された
受信データを仮格納し、図７の工程４４６で示した比較
に使用するようになっている。

【００４６】図５は、第二ＬＳＩ１２０（子局）が第一
ＬＳＩ１１０（親局）に対して、間接入力信号を送信す
る場合のフレーム構成を示したものであり、間接入力信
号の送信に当たっては先ず、親局から子局への許可送信
フレーム３０１ｃが送信される。その許可送信フレーム
３０１ｃは開始データ５５Ｈ，コマンド１０Ｈ，格納先
アドレス＃００，送信データ０１Ｈ，終了データＡＡ
Ｈ，チェックサムデータによって構成されている。３０
２ｃは第二ＬＳＩ１２０が上記許可送信フレーム３０１
ｃによる一連のデータを受信し、図１の通信制御回路１
２９のデータチェック回路１２２ａがサムチェックを行
う判定ブロックである。

【００４７】３０３ｃは判定ブロック３０２ｃの判定が
正常受信であった時に、親局に返信される正常返信フレ
ームである。その正常返信フレーム３０３ｃは、開始デ
ータ１１Ｈ，データ１，データ２，データ３，終了デー
タＡＡＨ，チェックサムデータによって構成されてい
る。３０４ｃは判定ブロック３０２ｃの判定が異常受信
であった時に親局に返信される異常返信フレームであ
る。その異常返信フレーム３０４ｃは開始データ５５
Ｈ，非認知データ６２Ｈ，格納先アドレス，終了データ
ＡＡＨ，チェックサムデータによって構成されている。
３０５ｃは異常返信フレーム３０４ｃを返信した後に、
通信制御回路１２９からの信号でエラー記憶回路１２９
ａが異常記憶出力ＥＲ２を発生するブロックであるが、
実際には図示しない再送確認処理の上で異常記憶出力Ｅ
Ｒ２が発生する。

【００４８】３０６ｃは、子局が返信した正常返信フレ
ーム３０３ｃ又は異常返信フレーム３０４ｃを、親局が
受信した時のサムチェックや、受信できなかった時の返
信応答のタイムアウトチェックを、行う診断ブロックで
ある。その診断ブロック３０６ｃの診断結果が異常であ
った場合には、後述の異常診断出力ＥＲ１を発生するよ
うになっている。さらに、診断ブロック３０６ｃが異常
返信フレーム３０４ｃを正常受信した時に再度許可送信
フレーム３０１ｃを送信し、それでも異常が継続する場
合には、後述の異常診断出力ＥＲ１を発生するようにな
っている。上記診断ブロック３０６ｃが正常返信フレー
ム３０３ｃを正常受信した場合には、正常読出されたデ
ータ１，データ２，データ３を所定のアドレスのメモリ
に格納するようになっている。なお、上記許可送信フレ
ーム３０１ｃのデータが０１Ｈから００Ｈに変更されて
親局から子局に送信されない限り、３０７ｃで示した繰
返し周期Ｔ０の間隔をおいて継続返信が行われる。３０
３ｄは継続返信フレームであり、その構成は上記正常返
信フレーム３０３ｃと同じである。

【００４９】３０６ｄは、子局が返信した上記継続返信
フレーム３０３ｄを親局が受信して、サムチェックや、
上記繰返し周期Ｔ０のタイムアウトチェックを、行う診
断ブロックである。その診断ブロック３０６dの診断結
果が異常であれば、次回の継続返信フレーム３０３dに
対する診断を行い、それでも異常が継続する場合には後
述の異常診断出力ＥＲ１を発生するようになっている。
上記診断ブロック３０６ｄが継続返信フレーム３０３ｄ
を正常受信した場合には、正常読出されたデータ１，デ
ータ２，データ３を所定のアドレスのメモリに格納する
ようになっている。なお、子局から親局に対する継続返
信の間の空き時間を狙って、定期送信フレーム３０１ａ
や不定期送信フレーム３０１ｂも送信されるようになっ
ており、これをブロック３０８ｃで示している。

【００５０】図１のとおり構成された実施の形態１にお
いて、図６，図７に示した通信動作説明用フローチャー
トについて説明する。なお、図６のＳ，Ｔは、図７の
Ｓ，Ｔにそれぞれ接続されるものである。図６，図７に
おいて、４００は定期的に活性化されるマイクロプロセ
ッサ１１１の動作開始工程である。４０１はその工程４
００に続いて作用し、後述の工程４１２で初期化完了フ
ラグがセットされたかどうかを判定する工程である。４
０２はその工程４０１がＮＯであった時に作用し、全て
の定数設定レジスタ１３５ａ，１３５ｂに対する定数設
定が完了したかどうかを判定する工程である。４０３は
その工程４０２がＮＯであった時に作用し、図３におけ
る定期送信フレーム３０１ａによって、定数設定レジス
タ１３５ａ，１３５ｂの最初のアドレスのものに設定定
数を送信する工程である。４０４はその工程４０３に続
いて作用し、返信応答データのサムチェックとタイムア
ウトチェックを行う工程である。上記工程４０３は設定
データ送信手段となっている。なお、上記工程４０４で
は、返信応答があれば直ちに受信データのサムチェック
を行って次工程４０５へ移行するが、工程４０４で所定
時間の待機によっても返信が得られない時にはタイムア
ウト判定した上で次工程４０５へ移行する。

【００５１】４０５は上記工程４０４に続いて作用し、
工程４０４にサムチェックエラーまたはタイムアウトエ
ラーが発生しているか否かを判定する工程である。４０
６はその工程が正常であった時に移行する動作終了工程
である。その動作終了工程において、上記動作開始工程
４００が再度活性化されることによって、再び制御動作
が繰返される。動作開始工程４００が再度活性化された
時、まだ後述の工程４１２による初期化フラグがセット
されておらず、全ての定数設定レジスタ１３５ａ，１３
５ｂに対する定数設定も完了していない時にあっては、
上記工程４０１，４０２，４０３，４０４，４０５によ
って繰返して残りの定数設定レジスタ１３５ａ，１３５
ｂに対する定数設定が順次行われる。

【００５２】但し、上記工程４０５で異常判定がなされ
ると、工程４０７へ移行し、工程４０５による異常が初
回異常であるかどうかが判定され、初回異常と判定され
た時には、上記工程４０３へ復帰して再度設定データの
送信が行われる。また、上記工程４０７が初回異常でな
いと判定した時は、再送に対しても依然として異常が続
いていることになり、この場合には工程４０８へ移行し
て異常診断出力ＥＲ１を発生し、動作終了工程４０６へ
移行する。

【００５３】以上の動作を繰返しながら、工程４０２が
全ての定数設定レジスタ１３５ａ，１３５ｂに対する定
数設定動作が完了したと判定すると、工程４１０へ移行
する。工程４１０では、図５の許可送信フレーム３０１
ｃが送信されたかどうかを判定し、まだ送信されていな
い時には送信許可手段である工程４１１へ移行して許可
送信フレーム３０１ｃを送信する。その後、工程４０
４，工程４０５，工程４０７，工程４０８等が選択動作
するが、その動作は工程４０３が実行された場合と同様
である。但し、工程４０７が初回異常判定であって、再
送処理を行う時には工程４１１へ移行する。上記工程４
１０で許可送信フレーム３０１ｃの送信済みと判定され
た時には、工程４１２へ移行して初期化完了フラグが設
定され、続いて動作終了工程４０６へ移行する。なお、
上記工程４０８による異常診断出力ＥＲ１や工程４１２
による初期化完了フラグは、電源が再投入されるまで動
作保持するようになっている。

【００５４】以上の動作によって、全ての定数設定レジ
スタ１３５ａ，１３５ｂに対する定数設定動作が完了
し、第二ＬＳＩ１２０から第一ＬＳＩ１１０への送信許
可が行われて、初期化完了フラグがセットされた後は、
動作開始工程４００から工程４０１を経由して工程４２
０へ移行する。４２０は図５における継続返信フレーム
３０３ｄ（初回は正常返信フレーム３０３ｃ又は異常返
信フレーム３０４ｃ）を親局が受信したかどうかの判定
工程である。４２１はその工程がＹＥＳであった時に作
用し、受信データのサムチェックを行う工程である。４
２２はその工程に続いて作用し、受信データに異常があ
れば工程４２５に移行し、受信データが正常であれば工
程４２３に移行する判定工程である。４２３は受信した
間接入力情報をＲＡＭメモリ１１３に格納する工程であ
る。

【００５５】４２４は上記工程４２０がＮＯの判定であ
った時に作用し、定期データの受信間隔が図５の繰返し
周期Ｔ０に相当する所定時間を超過していないかどうか
を判定する工程であり、その工程がタイムアウトである
ことを判定すると、工程４２５へ移行し、タイムアウト
でない場合には図７の工程４３０へ移行する。４２５は
上記工程４２２や工程４２４による異常判定が初回であ
るかどうかを判定し、初回であれば、工程４２６に移行
して初回フラグをセットし、初回でなければ工程４２７
へ移行して異常診断出力ＥＲ１を発生する。上記工程４
２６，工程４２７，工程４２３に続いて動作終了工程４
０６へ移行し、再び動作開始工程４００が活性化する。
なお、４２８は上記工程４２１，工程４２４によって構
成された定期入力受信手段である。

【００５６】図７において、４３０は上記工程４２４が
タイムアウトでないと判定した時に作用し、間接出力信
号の定期送信時期であるかどうかを判定する工程であ
る。４３１はその工程がＹＥＳであった時に作用し、図
３における定期送信フレーム３０１ａによって間接出力
データをラッチメモリ１２５へ送信するための工程であ
る。その工程４３１は定期出力送信手段となっている。
４３２は上記工程４３１に続いて作用し、返信応答デー
タのサムチェックとタイムアウトチェックを行う工程で
ある。その工程では返信応答があれば直ちに受信データ
のサムチェックを行って、次工程４３３へ移行するが、
工程４３２で所定時間の待機によっても返信が得られな
い時にはタイムアウト判定した上で次工程４３３へ移行
するものである。

【００５７】４３３は上記工程４３２に続いて作用し、
工程４３２にサムチェックエラーまたはタイムアウトエ
ラーが発生しているか否かを判定する工程である。４０
６はその工程が正常であった時に移行する動作終了工程
である。その動作終了工程において上記動作開始工程４
００が再度活性化されることによって、再び制御動作が
繰返されるようになっている。一方、上記工程４３３で
異常判定がなされると、工程４３４へ移行し、工程４３
３による異常が初回異常であるかどうかが判定され、初
回異常と判定された時には上記工程４３１へ復帰して再
度出力データの送信が行われる。また、上記工程４３４
が初回異常でないと判定した時は、再送に対しても依然
として異常が続いていることになり、この場合には工程
４３５へ移行して異常診断出力ＥＲ１を発生し、動作終
了工程４０６へ移行する。

【００５８】４４１は上記工程４３０がＮＯであった時
に作用し、図４における不定期送信フレーム３０１ｂに
よって、定数設定レジスタ１３５ａ，１３５ｂの設定内
容を順次読出するための読出要求工程（読出要求手段）
となっている。４４２は上記工程４４１に続いて作用
し、返信応答データのサムチェックとタイムアウトチェ
ックを行う工程である。その工程４４２では返信応答が
あれば直ちに受信データのサムチェックを行って、次工
程４４３へ移行するが、工程４４２で所定時間の待機に
よっても返信が得られない時にはタイムアウト判定した
上で次工程４４３へ移行するものである。

【００５９】４４３は上記工程４４２に続いて作用し、
工程４４２にサムチェックエラーまたはタイムアウトエ
ラーが発生しているか否かを判定する工程である。４４
４はその工程で異常判定がなされた時に作用して、工程
４４３による異常が初回異常であるかどうかを判定し、
初回異常と判定された時には上記工程４４１へ復帰して
再度読出要求の送信が行われる。また、上記工程４４４
が初回異常でないと判定した時は、再送に対しても依然
として異常が続いていることになり、この場合には工程
４４５へ移行して、異常診断出力ＥＲ１を発生し、動作
終了工程４０６へ移行する。

【００６０】４４６は上記工程４４３が正常判定であっ
た時に作用し、受信した定数設定レジスタ１３５ａ，１
３５ｂの内容と不揮発メモリ１１２の内容を比較する判
定工程であり、その工程４４６は定数比較監視手段とな
っている。上記判定工程４４６が比較し一致すれば、動
作終了工程４０６へ移行し、その動作終了工程におい
て、上記動作開始工程４００が再度活性化されることに
よって、再び上記工程４４１が作用した時には、定数設
定レジスタ１３５ａ，１３５ｂのアドレスが更新され、
順次読出比較されるようになっている。一方、上記判定
工程４４６が比較不一致であれば、中継端子４４７を経
由して図６の工程４０３へ移行し、不一致となった定数
設定レジスタに対する設定データの送信が行われること
になる。

【００６１】図１のとおり構成された実施の形態１にお
いて、全体動作の概要を述べる。マイクロプロセッサ１
１１は、データバス１１８に接続されたアナログ入力や
ＯＮ／ＯＦＦ直接入力と、シリアル通信によるＯＮ／Ｏ
ＦＦ間接入力と、不揮発メモリ１１２の内容によって動
作し、データバス１１８に接続された直接出力とシリア
ル通信による間接出力を制御する。不揮発メモリ１１２
には、予め外部ツール１０８から制御プログラムや制御
定数及び定数設定レジスタ１３５ａ，１３５ｂに対する
設定値が転送書込みされている。運転段階において、Ｅ
ＣＵ１００に電源が投入されると、先ず不揮発メモリ１
１２から定数設定レジスタ１３５ａ，１３５ｂに対し
て、閾値定数やフィルタ定数即ち制御定数が送信され、
続いて間接入力や間接出力が定期的にシリアル交信され
る。間接入力や間接出力は低速・低頻度動作のものが選
択されていて、シリアル通信に依存しても問題がなく、
その結果として第一の集積回路１１０の入出力ピン数が
大幅に削減されるようになっている。

【００６２】実施の形態２．図８はこの発明の実施の形
態２に用いるＯＮ／ＯＦＦ信号用の可変フィルタを示す
ブロック回路図である。図８において、前述の低抵抗の
ブリ−ダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用
可能な上限値である数百Ｋオームの高抵抗の直列抵抗２
１０を介して十数ｐＦの並列小容量コンデンサ２１１に
接続されている。１３１ｂは直列抵抗２１０と小容量コ
ンデンサ２１１によって構成されたノイズフィルタであ
って、高周波ノイズを吸収平滑化する。１３２ｂは入力
抵抗２２１，正帰還抵抗２２３，比較器２２０によって
構成されたレベル判定用比較器であり、その比較器２２
０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）
が印加されている。

【００６３】従って、小容量コンデンサ２１１の充電電
圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は
「Ｈ」（論理「１」）となるが、一旦比較器２２０の出
力が「Ｈ」になると、正帰還抵抗２２３による入力加算
が生じるために、小容量コンデンサ２１１の充電電圧が
Ｖｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器２２
０の出力は「Ｌ」（論理「０」）にはならないようにヒ
ステリシス機能を持っている。これは小容量コンデンサ
２１１に重畳されたノイズリップルによって、高頻度に
比較器２２０の出力が反転変化することを防止する。

【００６４】５００ａは、上記比較器２２０の出力端と
可逆カウンタ５０２のカウントアップモ−ド入力ＵＰ間
に接続されたゲ−ト素子である。５０１は上記比較器２
２０の出力端からゲ−ト素子５００ｂを介して上記可逆
カウンタ５０２のカウントダウンモ−ド入力ＤＮに接続
された論理反転素子である。上記可逆カウンタ５０２
は、所定の周期でＯＮ／ＯＦＦするクロックジェネレ−
タ１２７ｂに接続されたクロック入力端子ＣＬを備えて
いて、モ−ド入力ＵＰやＤＮに応じてクロック入力を可
逆カウントするように構成されている。

【００６５】５０３ａは論理判定点数Ｎに相当する設定
値が格納された定数設定レジスタである。５０３ｂは可
逆カウンタ５０２の現在値が格納された現在値レジスタ
である。５０４ａは可逆カウンタ５０２の現在値が設定
値Ｎに到達した時に論理「１」となる出力Ｑによって上
記ゲ−ト素子５００ａを閉鎖して、更なるカウントアッ
プが行われないようにする論理反転素子である。５０４
ｂは可逆カウンタ５０２の現在値が０になった時に論理
「１」となる出力Ｐによって上記ゲ−ト素子５００ｂを
閉鎖して、更なるカウントダウンが行われないようにす
る論理反転素子である。５０５は上記可逆カウンタ５０
２の設定値到達出力Ｑによってセットされ、現在値０出
力Ｐによってリセットされるフリップフロップ素子で構
成された入力確定レジスタある。その入力確定レジスタ
５０５の出力が入力用デ−タセレクタ１２４の入力端子
に接続されている。

【００６６】このように構成された可逆カウンタ５０２
では、周期Ｔで動作するクロック入力ＣＬの入力パルス
数が定数設定レジスタ５０３ａの設定値Ｎに到達するま
で継続的に比較器２２０の出力が「Ｈ」であれば、入力
確定レジスタ５０５がセットされるが、途中で比較器２
２０の出力が「Ｌ」になれば、クロック入力を減算カウ
ントし、再び比較器２２０の出力が「Ｈ」になった後に
加算カウントが行われて、やがて現在値が設定値Ｎに到
達すれば、入力確定レジスタ５０５がセットされる。

【００６７】同様に、一旦入力確定レジスタ５０５がセ
ットされると、周期Ｔで動作するクロック入力ＣＬの入
力パルスによって、現在値が設定値Ｎから０に減少する
まで継続的に比較器２２０の出力が「Ｌ」であれば、入
力確定レジスタ５０５がリセットされるが、途中で比較
器２２０の出力が「Ｈ」になれば、クロック入力を加算
カウントし、再び比較器２２０の出力が「Ｌ」になった
後に、減算カウントが行われ、やがて現在値が０に到達
すれば、入力確定レジスタ５０５がリセットされる。な
お、上記のとおり可逆カウンタ５０２の設定値によっ
て、論理判定点数を可変設定する代わりに、クロックジ
ェネレ−タ１２７ｂのパルス周期を可変設定するように
しても良い。

【００６８】実施の形態３．図１で示した実施の形態１
ではアナログ出力が取扱われていないが、必要に応じて
メ−タ表示用のＤＡ変換器を間接出力として搭載するこ
ともできる。なお、このようなアナログ出力やＯＮ／Ｏ
ＦＦ動作の低速出力点数はあまり多くはない実態である
ことから、出力に関してはシリアル通信に依存すること
なく、全てマイクロプロセッサ１１１側のラッチメモリ
１１５から直接出力するようにしても良い。また、たと
え低速動作の入力信号であっても、エンジンの回転を維
持するのに必要な最低限度の入力情報はシリアル通信に
依存しないようにして、マイクロプロセッサ１１１に直
接入力しておくことが、フェ−ルセ−フ運転を行う上で
重要である。

【００６９】図１で示した実施の形態１ではクロックジ
ェネレ−タ１２７を第二ＬＳＩ１２０内に設けたが、シ
リアル通信回線の中にクロック信号線を追加して、マイ
クロプロセッサ１１１側のクロック信号を用いて同期制
御することもできる。図２，図８内の各種クロックジェ
ネレータ１２７ａ，１２７ｂは基本となるクロック信号
の分周回路によって構成されるものである。また、マイ
クロプロセッサ１１１側のデ−タバス１１８には、ＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントロ−ラ）
を接続し、マイクロプロセッサ１１１がデ−タバス１１
８を用いていない内部演算期間において、第一の直並列
変換器１１６からの直並列変換完了信号に基づいて、Ｒ
ＡＭメモリ１１３とのデ−タ授受を直接行うようにすれ
ば、シリアル通信に要する時間を短縮したり、マイクロ
プロセッサ１１１の負担を軽減することができるもので
ある。

【００７０】

【発明の効果】以上説明したように、この発明の請求項
１による車載電子制御装置によれば、可変フィルタを用
いた間接入力信号をマイクロプロセッサに対してシリア
ル接続し、上記可変フィルタの定数設定レジスタには不
揮発メモリに格納されたフィルタ定数がシリアル送信さ
れるようになっている。従って、マイクロプロセッサの
入出力ピン数が大幅に削減されて、小型安価となると共
に、入力フィルタ用に様々な容量の大容量コンデンサを
使う必要がないので、入力インタフェース回路部分の小
型化・標準化が図れる効果がある。特に、被制御車種に
対応した制御プログラムや制御定数が不揮発メモリ内に
一元的に設定されるので、自由度の高い標準化が達成で
きるものである。また、入出力処理に関するマイクロプ
ロセッサの負担を軽減して本来の制御能力や応答性の向
上を図ることができる。

【００７１】また、この発明の請求項２による車載電子
制御装置によれば、可変フィルタ回路は、ノイズフィル
タに接続され、ヒステリシス機能を持ったレベル判定用
比較器に、従属接続されるようになっている。可変フィ
ル回路の定数設定レジスタにはサンプリング周期及び論
理判定点数の少なくとも一方の値が格納されるようにな
っている。従って、ＯＮ／ＯＦＦ信号に対する入力イン
タフェ−ス回路であるノイズフィルタとレベル判定用比
較器によって高周波ノイズが除去されているので、上記
定数設定レジスタに対する設定数値が低減され、可変フ
ィルタ回路が安価に構成される効果がある。

【００７２】また、この発明の請求項３による車載電子
制御装置によれば、直接入力用インタフェース回路に
は、ノイズフィルタと、ヒステリシス機能を持ち、閾値
定数が設定される可変閾値回路が用いられている。しか
も、上記閾値定数は不揮発メモリから定数設定レジスタ
に送信されるようになっている。従って、高速動作の直
接入力信号が高周波ノイズに感応し難くなると共に、簡
易的な可変フィルタ回路として車載電子制御装置の標準
化を図ることができる。

【００７３】また、この発明の請求項４による車載電子
制御装置によれば、マイクロプロセッサにはＡＤ変換器
を介してアナログ入力信号が入力されている。従って、
アナログ入力信号をマイクロプロセッサが取扱うことに
よって、シリアル通信回路の負担を軽減することができ
る。また、２重系のアナログ入力信号が用いられている
ので、安全性を向上することができる。

【００７４】また、この発明の請求項５による車載電子
制御装置によれば、間接出力用インタフェース回路に
は、負荷電源開閉用負荷リレーが接続され、その負荷リ
レーはシリアル通信用通信制御回路と上記マイクロプロ
セッサのいずれからも駆動停止することができる論理ゲ
ート回路が設けられている。従って、シリアル通信用通
信制御回路と共に、マイクロプロセッサが負荷リレーを
駆動停止することができるので、制御の安全性が向上す
る。

【００７５】また、この発明の請求項６による車載電子
制御装置によれば、マイクロプロセッサは設定データ送
信手段と、定期出力送信手段を備えている。しかも、送
信される各データには格納するべきアドレスが付加され
ていると共に、シリアル通信用通信制御回路は受信デー
タをチェックするデータチェック回路と受信間隔のタイ
ムアウトチェック回路を備えている。従って、ハードウ
エアで構成された通信制御回路を単純化することができ
ると共に、通信の診断をハードウエアによって行って安
全性を向上できる。

【００７６】また、この発明の請求項７による車載電子
制御装置によれば、マイクロプロセッサが間接入力信号
に対する送信許可手段と定期入力受信手段を備えてい
る。しかも、定期入力受信手段は間接入力信号に対する
データチェックと受信間隔のタイムアウトチェックを行
う。従って、マイクロプロセッサが間接入力信号の受信
を行うことにより、ハードウエアで構成された通信制御
回路の動作を単純化することができると共に、通信制御
回路の異常をマイクロプロセッサ側でソフトウエアによ
って診断できる効果がある。

【００７７】また、この発明の請求項８による車載電子
制御装置によれば、定期的な間接入力信号の読取りの間
で、定数設定レジスタの格納データが順次読出されるよ
うになっている。従って、マイクロプロセッサに送信さ
れるデータが常時間接入力信号に関するＯＮ／ＯＦＦ情
報のみであって、このＯＮ／ＯＦＦ情報に変化が無いと
正常な通信が行われているかどうかが判定できないこと
があるのに対し、適時異なるデータを介在させることに
よって直並列変換器のハードウエア異常等を探知できる
ようになって、安全性を向上することができる。

【００７８】またさらに、この発明の請求項９による車
載電子制御装置によれば、フィルタ定数或いは閾値定数
である制御定数に対する定数比較監視手段を備え、比較
結果が不一致である時には不一致となった定数設定レジ
スタに対して、制御定数を再度送信するよう構成されて
いる。従って、運転開始時に書き込まれた定数設定レジ
スタの制御情報が変化していないかどうかを非集中的に
順次点検して、安全性を向上することができる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の車載電子制御装置
を示す全体ブロック回路図である。

【図２】 図１の可変フィルタのブロック回路図であ
る。

【図３】 図１のシリアル通信のフレ−ム構成図で、間
接出力信号を送信する場合を示す。

【図４】 図１のシリアル通信のフレ−ム構成図で、読
出要求の場合を示す。

【図５】 図１のシリアル通信のフレ−ム構成図で、間
接入力信号を送信する場合を示す。

【図６】 図１の通信動作説明用フロ−チャ−トであ
る。

【図７】 図１の通信動作説明用フロ−チャ−トであ
る。

【図８】 この発明の実施の形態２に用いる可変フィル
タを示すブロック回路図である。

【図９】 従来の車載電子制御装置を示す全体ブロック
回路図である。

【符号の説明】

１００ ＥＣＵ（車載電子制御装置） １０６ 負荷リ
レー １０８ 外部ツ−ル １１０ 第一LS
I（集積回路） １１１ マイクロプロセッサ １１２ 不揮発
メモリ １１３ ＲＡＭメモリ １１４ａ 入力
用デ−タセレクタ １１４ｃ,１１４ｄ Ａ／Ｄ変換器 １１５ 出力用
ラッチメモリ １１６ 第一の直並列変換器 １１７ ＳＣＩ １１８ デ−タバス １２０ 第二Ｌ
ＳＩ（集積回路） １２１ａ バッファメモリ １２１ｂ タイ
ムアウトチェック回路 １２２ａ デ−タチェック回路 １２２ｂ 確認
応答用デ−タレジスタ １２３ａ コマンドデコ−ダ １２３ｂ アド
レス選択回路 １２４ 入力用データセレクタ １２５ 出力用
ラッチメモリ １２６ 第二の直並列変換器 １２７ クロッ
クジェネレータ １２８ データバス １２９ 通信制
御回路 １２９ａ 異常記憶素子 １３０ ブリ−
ダ抵抗 １３１ａ，１３１ｂ，１３１ｃ，１３１ｄ ノイズフィ
ルタ １３２ａ 可変閾値回路 １３２ｂ レ
ベル判定用比較器 １３３ａ，１３３ｂ 可変フィルタ回路 １３４ａ，１３４ｂ 出力トランジスタ １３５ａ，１３５ｂ 定数設定レジスタ １３７ 電源ユニット １３８ 論理ゲ
ート回路 ２００ 入力スイッチ ２１０ 直列抵
抗 ２１１ コンデンサ ２２０ 比較器 ２２２ 基準電圧 ２３０ シフト
レジスタ ２３９ 入力確定レジスタ ４０３ 設定データ送信手段 ４１１ 送信許
可手段 ４２８ 定期入力受信手段 ４３１ 定期出
力送信手段 ４４１ 読出要求手段 ４４６ 定数比
較監視手段 ５０２ 可逆カウンタ ５０３ａ 定数
設定レジスタ ５０５ 入力確定レジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｆ０２Ｄ 45/00 Ｆ０２Ｄ 45/00 ３７６Ｆ ３９５ ３９５Ａ Ｆターム(参考） 3G084 DA05 DA13 DA27 DA31 EA01 EA02 EB02 EB06 EB07 EB22 FA05 FA07 FA10 FA20 FA29 FA38

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部ツールから被制御車種対応の制御プ
   ログラムと制御定数が書込まれる不揮発メモリ、及び演
   算処理用のＲＡＭメモリを有するマイクロプロセッサ、
   上記マイクロプロセッサのデータバスに接続され、エン
   ジン駆動制御用高速入出力に対する直接入力用インタフ
   ェース回路及び直接出力用インタフェース回路、上記マ
   イクロプロセッサとデータバスで接続された第一の直並
   列変換器、上記第一の直並列変換器とシリアル接続され
   る第二の直並列変換器、及び上記第二の直並列変換器と
   データバスで接続されたシリアル通信用通信制御回路、
   補機駆動出力と警報表示出力の低速出力信号に対し、上
   記第一・第二の直並列変換器を介して送信された制御出
   力信号を記憶する出力用ラッチメモリ、及び上記出力用
   ラッチメモリの出力端に接続された間接出力用インタフ
   ェ−ス回路、手動操作による低速入力信号に対する間接
   入力用インタフェース回路に含まれ、フィルタ定数が格
   納される定数設定レジスタを有する可変フィルタ回路、
   によって構成され、上記間接入力用インタフェース回路
   を介して入力された複数のＯＮ／ＯＦＦ情報を上記ＲＡ
   Ｍメモリにシリアル送信すると共に、上記不揮発メモリ
   に格納されたフィルタ定数を上記定数設定レジスタにシ
   リアル送信するようにした車載電子制御装置。
2. 【請求項２】 上記間接入力用インタフェ−ス回路は、
   入力スイッチに対して負荷となるブリーダ抵抗と直列抵
   抗と並列コンデンサを有するノイズフィルタ、このノイ
   ズフィルタに接続されヒステリシス機能を持ったレベル
   判定用比較器、及びこのレベル判定用比較器に接続され
   た上記可変フィルタ回路で構成され、上記可変フィルタ
   回路は、所定の周期でサンプリング記憶された連続する
   複数のレベル判定結果が論理「１」である時にセットさ
   れ、連続する複数のレベル判定結果が論理「０」である
   時にリセットされる入力確定レジスタ、及び上記サンプ
   リング周期とセット／リセットを行う論理判定点数の少
   なくとも一方の値が格納された定数設定レジスタによっ
   て構成され、上記入力確定レジスタの出力が上記ＲＡＭ
   メモリにシリアル送信されると共に、上記サンプリング
   周期とセット／リセットを行う論理判定点数の少なくと
   も一方の値は上記不揮発メモリから上記定数設定レジス
   タにシリアル送信される請求項１記載の車載電子制御装
   置。
3. 【請求項３】 上記直接入力用インタフェース回路は、
   入力スイッチに対して負荷となるブリーダ抵抗と直列抵
   抗と並列コンデンサを有するノイズフィルタ、及びこの
   ノイズフィルタに接続されヒステリシス機能を持ったレ
   ベル判定用比較器で構成され、上記レベル判定用比較器
   は、判定レベルとなる閾値定数を設定する定数設定レジ
   スタを有する可変閾値回路で構成され、上記閾値定数は
   上記不揮発メモリから上記定数設定レジスタにシリアル
   送信される請求項１記載の車載電子制御装置。
4. 【請求項４】 ＡＤ変換器を介して上記マイクロプロセ
   ッサのデータバスに接続されるアナログ入力用インタフ
   ェース回路を備え、上記ＡＤ変換器は、一部のアナログ
   入力信号に対して多重系に構成されている請求項１記載
   の車載電子制御装置。
5. 【請求項５】 上記補機駆動出力と警報表示出力の低速
   出力信号に対する間接出力用インタフェース回路には、
   負荷電源開閉用負荷リレーが接続され、上記負荷リレー
   は、上記シリアル通信用通信制御回路と上記マイクロプ
   ロセッサのいずれからも駆動停止することができる論理
   ゲート回路を介して接続されている請求項１記載の車載
   電子制御装置。
6. 【請求項６】 上記マイクロプロセッサは、上記不揮発
   メモリに格納されている制御定数を、格納するべき定数
   設定レジスタを識別するアドレスデータと共に、上記マ
   イクロプロセッサから上記第一・第二の直並列変換器を
   介して指定された定数設定レジスタに対して順次送信す
   る設定データ送信手段と、上記低速出力信号に対するＯ
   Ｎ／ＯＦＦ情報を、格納するべきラッチメモリを識別す
   るアドレスデータと共に、上記マイクロプロセッサから
   上記第一・第二の直並列変換器を介して指定されたラッ
   チメモリに対して定期的に送信する定期出力送信手段を
   備え、上記シリアル通信用通信制御回路は、上記第二の
   直並列変換器による受信データをチェックするデータチ
   ェック回路と、受信間隔のタイムアウトチェック回路を
   備えている請求項１記載の車載電子制御装置。
7. 【請求項７】 上記マイクロプロセッサは、上記シリア
   ル通信用通信制御回路が間接入力信号を上記マイクロプ
   ロセッサに定期送信することを許可する送信許可手段
   と、上記第二の直並列変換器から上記第一の直並列変換
   器を介して上記マイクロプロセッサに送信された間接入
   力信号に対するＯＮ／ＯＦＦ情報を受信する定期入力受
   信手段を備え、上記定期入力受信手段は、間接入力信号
   のデータチェックと受信間隔のタイムアウトチェックを
   行う請求項１記載の車載電子制御装置。
8. 【請求項８】 上記マイクロプロセッサは、上記定期入
   力受信手段によって、上記マイクロプロセッサが今回の
   間接入力信号を受信してから次回の受信を行うまでの間
   において、上記マイクロプロセッサが上記定数設定レジ
   スタのアドレスを指定してその格納データの読出要求を
   行う読出要求手段を備え、上記読出要求を受信した上記
   シリアル通信用通信制御回路は、指定されたアドレスの
   定数設定レジスタに格納されている制御定数を返信する
   ようにした請求項７記載の車載電子制御装置。
9. 【請求項９】 上記マイクロプロセッサは、読出要求に
   よって返信された制御定数と、上記不揮発メモリに格納
   された制御定数を比較する定数比較監視手段を備え、比
   較結果が不一致である時には、不一致であった定数設定
   レジスタを識別するアドレスデータと共に、上記不揮発
   メモリに格納された制御定数を送信するようにした請求
   項８記載の車載電子制御装置。