JPH02118992A - スタティック形半導体記憶装置 - Google Patents
スタティック形半導体記憶装置Info
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- JPH02118992A JPH02118992A JP63269457A JP26945788A JPH02118992A JP H02118992 A JPH02118992 A JP H02118992A JP 63269457 A JP63269457 A JP 63269457A JP 26945788 A JP26945788 A JP 26945788A JP H02118992 A JPH02118992 A JP H02118992A
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- 230000003068 static effect Effects 0.000 title claims abstract description 23
- 230000005540 biological transmission Effects 0.000 claims abstract description 17
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、高速・低消費電力を特徴とするスタティック
形半導体記憶装置aに関し、さらに具体的に述べれば、
記憶素子および情報を伝達する伝達ゲートへの新しい電
圧印加方法を用いたスタティック形半導体記憶装置に関
するものである。
形半導体記憶装置aに関し、さらに具体的に述べれば、
記憶素子および情報を伝達する伝達ゲートへの新しい電
圧印加方法を用いたスタティック形半導体記憶装置に関
するものである。
(従来の技術)
従来、半導体記憶装置における内部電圧の操作は、ダイ
ナミック形半導体記憶装置にその例があるだけで、高速
性を要求されるスタティック形半導体記憶装置について
はまだその例がない。
ナミック形半導体記憶装置にその例があるだけで、高速
性を要求されるスタティック形半導体記憶装置について
はまだその例がない。
(発明が解決しようとする課題)
しかし、スタティック形半導体記憶装置は、高速性と低
消費電力が同時に要求されるが、記憶素子界1藏が増加
すると、待機時の消費電力を低く抑えることが薙しいと
いう問題がある。また、スタティック形半導体記憶装置
の待機時の消費電力は、記憶素子群のリーク電流による
ので、記憶素子群に印加される電源電圧を低くすれば、
リーク電流の低下した分だけ減少するが、電源電圧を低
くすると、素子の電流駆動能力の低下を引き起こし、記
憶装置の速度を低下させるという問題もある。
消費電力が同時に要求されるが、記憶素子界1藏が増加
すると、待機時の消費電力を低く抑えることが薙しいと
いう問題がある。また、スタティック形半導体記憶装置
の待機時の消費電力は、記憶素子群のリーク電流による
ので、記憶素子群に印加される電源電圧を低くすれば、
リーク電流の低下した分だけ減少するが、電源電圧を低
くすると、素子の電流駆動能力の低下を引き起こし、記
憶装置の速度を低下させるという問題もある。
本発明は上記の問題を解決するもので、消費電力の少な
い高速のスタティック形半導体記憶装置を提供するもの
である。
い高速のスタティック形半導体記憶装置を提供するもの
である。
(課題を解決するための手段)
本発明は、上記の課題を解決するため、情報を記憶する
記憶素子に印加する電源電圧を低く抑えることにより、
待機時の消費電力を低減しながら。
記憶素子に印加する電源電圧を低く抑えることにより、
待機時の消費電力を低減しながら。
記憶素子に記憶された情報を伝達する伝達ゲートに印加
する電圧を高くするものである。
する電圧を高くするものである。
また、複数列あるいは複数行の記憶素子を持つ半導体記
憶装置で、ある列または行の記憶素子の伝達ゲートに印
加する電圧を共通にし、この共通する伝達ゲートを持つ
記憶素子群に印加する電源電圧を他の列または行の記憶
素子群の電源電圧と分離し、伝達ゲートがオン状態の記
憶素子群に印加する電源電圧のみを高くするものである
。
憶装置で、ある列または行の記憶素子の伝達ゲートに印
加する電圧を共通にし、この共通する伝達ゲートを持つ
記憶素子群に印加する電源電圧を他の列または行の記憶
素子群の電源電圧と分離し、伝達ゲートがオン状態の記
憶素子群に印加する電源電圧のみを高くするものである
。
また、複数行・複数列の記憶素子を持つスタティック形
゛ト導体記憶装首を複数のブロックに分割し、ブロック
ごとに記憶素子の電源電圧を共通とし、他のブロックの
記憶素子の電源電圧と分離し、伝達ゲートがオン状態に
ある記憶素子を含むブロックの記憶素子の電源電圧のみ
を他のブロックの記憶素子の電源電圧より高くするもの
である。
゛ト導体記憶装首を複数のブロックに分割し、ブロック
ごとに記憶素子の電源電圧を共通とし、他のブロックの
記憶素子の電源電圧と分離し、伝達ゲートがオン状態に
ある記憶素子を含むブロックの記憶素子の電源電圧のみ
を他のブロックの記憶素子の電源電圧より高くするもの
である。
(作 用)
上記の構成により、記憶素子群に印加する電源電圧が低
くなるので、リーク電流の低下によって待機時の消#[
i力が低下する。また、記憶素子群の伝達ゲートのゲー
ト電圧は高いので、伝達ゲートのビットラインに対する
電流駆動能力の低下が抑えられ、高速性を保つことがで
きる。
くなるので、リーク電流の低下によって待機時の消#[
i力が低下する。また、記憶素子群の伝達ゲートのゲー
ト電圧は高いので、伝達ゲートのビットラインに対する
電流駆動能力の低下が抑えられ、高速性を保つことがで
きる。
また、共通する伝達ゲートを持つ列あるいは行ごとの記
憶素子群に印加する電源電圧をそれぞれ分離し、伝達ゲ
ートがオン状態の記憶素子群に印加する電源電圧のみを
高くすることにより、若干の回路の複雑化はあるものの
、他の列あるいは行の記憶素子群の記憶素子の電源電圧
を低下させることができるため、記憶装置の速度を低下
させることなく、待機時の低消費電力化を図ることがで
きる。
憶素子群に印加する電源電圧をそれぞれ分離し、伝達ゲ
ートがオン状態の記憶素子群に印加する電源電圧のみを
高くすることにより、若干の回路の複雑化はあるものの
、他の列あるいは行の記憶素子群の記憶素子の電源電圧
を低下させることができるため、記憶装置の速度を低下
させることなく、待機時の低消費電力化を図ることがで
きる。
また、分割されたブロックごとに記憶素子の電源電圧が
共通で、電源電圧が分離されているので、伝達ゲートが
オン状態の素子を含むブロックの電7f!X電圧のみを
他のブロックの記憶素子の電源電圧より高くすることに
より、同様に若干の回路の複雑化はあるものの、選択さ
れたブロック以外の記憶素子の電源電圧を低下させるこ
とができるため、記憶装置の速度を低下させることなく
、待機時の低消費電力化を図ることができる。
共通で、電源電圧が分離されているので、伝達ゲートが
オン状態の素子を含むブロックの電7f!X電圧のみを
他のブロックの記憶素子の電源電圧より高くすることに
より、同様に若干の回路の複雑化はあるものの、選択さ
れたブロック以外の記憶素子の電源電圧を低下させるこ
とができるため、記憶装置の速度を低下させることなく
、待機時の低消費電力化を図ることができる。
(実施例)
本発明によるスタティック形半導体記憶装置の第1の実
施例を、第1図に示す回路図により説明する。
施例を、第1図に示す回路図により説明する。
同図は、本発明によるスタティック形半導体記憶装置の
要部回路図で、データの入出力用端子1および2にそれ
ぞれ接続された2本のデータ線3および4の間に、2個
のPチャネルMOSトランジスタ(以下、PMO8と称
す)5および6と、2個のNチャネルMOSトランジス
タ(以下、NMO8と称す)7および8とでそれぞれ2
個のCMO8を構成したフリップフロップ回路を配置し
。
要部回路図で、データの入出力用端子1および2にそれ
ぞれ接続された2本のデータ線3および4の間に、2個
のPチャネルMOSトランジスタ(以下、PMO8と称
す)5および6と、2個のNチャネルMOSトランジス
タ(以下、NMO8と称す)7および8とでそれぞれ2
個のCMO8を構成したフリップフロップ回路を配置し
。
ツレぞれのCMO8(PMO85とNMO37、および
PMO86とNMO58)のゲートと上記のデータ線3
および4とをそれぞれNMO39および10で接続し、
記憶素子を形成する。なお、上記のフリップフロップの
PMO85および6のソースは電源電圧端子11に接続
し、NMO37および8のソースは接地する。また、上
記のフリップフロップを構成する一方のCMO3のドレ
インは、他方のゲートに交差するように接続する。
PMO86とNMO58)のゲートと上記のデータ線3
および4とをそれぞれNMO39および10で接続し、
記憶素子を形成する。なお、上記のフリップフロップの
PMO85および6のソースは電源電圧端子11に接続
し、NMO37および8のソースは接地する。また、上
記のフリップフロップを構成する一方のCMO3のドレ
インは、他方のゲートに交差するように接続する。
さらに、上記の伝達ゲート用の2個のNMOS9および
10のゲートは、PMO512およびNMOS13で構
成されたインバータとして働< CMOSのドレインに
接続されたワード線14に並列に接続されている。なお
、PMOS12のソースはインバ−タ電源端子15に接
続され、NMO813のソースは接地されている。また
、両者のゲートは、書込み・読出し用の信号入力端子1
6に接続されている。
10のゲートは、PMO512およびNMOS13で構
成されたインバータとして働< CMOSのドレインに
接続されたワード線14に並列に接続されている。なお
、PMOS12のソースはインバ−タ電源端子15に接
続され、NMO813のソースは接地されている。また
、両者のゲートは、書込み・読出し用の信号入力端子1
6に接続されている。
なお、上記の電源電圧端子11の電圧は3v、インバー
タ電源端子15の電圧は5vである。
タ電源端子15の電圧は5vである。
このように構成されたスタティック形半導体記憶装置の
動作を説明する。
動作を説明する。
フリップフロップの電源電圧が低いので、待機時の消費
電力が抑えられるが、フリッププロップ回路のゲートに
かかる電圧が高いので、データ線3および4に対する電
流駆動能力の低下が抑えられ、従って、高速性が保たれ
る。
電力が抑えられるが、フリッププロップ回路のゲートに
かかる電圧が高いので、データ線3および4に対する電
流駆動能力の低下が抑えられ、従って、高速性が保たれ
る。
次に、本発明によるスタティック形半導体記憶装置の第
2の実施例を、第2図(a)および(b)に示す回路図
により説明する。
2の実施例を、第2図(a)および(b)に示す回路図
により説明する。
第2図(a)は、第2の実施例の記憶素子群を示す要部
回路図で、第1図に示した第1の実施例と異なる点は、
第1の実施例が一対のデータ[3および4のみを代表と
して示したのに対し、第2の実施例では、二対のデータ
入出力用端子17と18および19と20にそれぞれ接
続された二対のデータ線21と22および23と24を
、複数列のデータ線対の代表として示した点と、第1の
実施例と同じく2個のPMO85および6と、2個のN
MO87および8とでそれぞれ2個のCuO2を構成し
たフリップフロップ回路、ならびにその入力用ゲートと
上記のデータ線21および22とを、それぞれNMO8
9および10を介して接続した記憶素子を複数段並列に
接続し、さらに、各段のCuO2のゲートに接続された
NMO89および10の各ゲートとワード線用接続端子
25および26とを、各段ごとにそれぞれ独立して並列
にワード線27および28で接続した点と、各段の記憶
素子を構成するPMO85および6のソースとTfL源
電圧電圧用接続端子29び30とを、各段ごとにそれぞ
れ独立して接続した点である。
回路図で、第1図に示した第1の実施例と異なる点は、
第1の実施例が一対のデータ[3および4のみを代表と
して示したのに対し、第2の実施例では、二対のデータ
入出力用端子17と18および19と20にそれぞれ接
続された二対のデータ線21と22および23と24を
、複数列のデータ線対の代表として示した点と、第1の
実施例と同じく2個のPMO85および6と、2個のN
MO87および8とでそれぞれ2個のCuO2を構成し
たフリップフロップ回路、ならびにその入力用ゲートと
上記のデータ線21および22とを、それぞれNMO8
9および10を介して接続した記憶素子を複数段並列に
接続し、さらに、各段のCuO2のゲートに接続された
NMO89および10の各ゲートとワード線用接続端子
25および26とを、各段ごとにそれぞれ独立して並列
にワード線27および28で接続した点と、各段の記憶
素子を構成するPMO85および6のソースとTfL源
電圧電圧用接続端子29び30とを、各段ごとにそれぞ
れ独立して接続した点である。
第2図(b)は、電源電圧端子と上記のワード線用接続
端子25および26、ならびに電源電圧用接続端子29
および30とをつなぐ、記憶素子に書込み・読出しを行
うための回路図である。
端子25および26、ならびに電源電圧用接続端子29
および30とをつなぐ、記憶素子に書込み・読出しを行
うための回路図である。
回路全体の電源電圧端子31は、高い電源電圧が供給さ
れ、これにPMO832および3個のNM○S33,3
4および35が順次接続され、上記のPM○S32とN
MO833の中間から低電源電圧線36が出ている。
れ、これにPMO832および3個のNM○S33,3
4および35が順次接続され、上記のPM○S32とN
MO833の中間から低電源電圧線36が出ている。
上記の各段のワード線用接続端子25または26および
電源電圧用接続端子29または30の電圧を操作する信
号入力端子37および38が設けられているが、両者の
回路は同じなので、信号入力端子37についてのみ記述
する。
電源電圧用接続端子29または30の電圧を操作する信
号入力端子37および38が設けられているが、両者の
回路は同じなので、信号入力端子37についてのみ記述
する。
上記の信号入力端子37と前述のワード線用接続端子2
5は、2個のインバータ39および40を直列に接続さ
れている。上記の電源電圧用接続端子29は、高い電源
電圧端子41および上記の低電源電圧線36と、それぞ
れNMO842および43を介して接続されており、さ
らに、NMO842および43のゲートは、それぞれ信
号入力端子37および上記のインバータ39および40
をつなぐ接続線の中間に接続されている。
5は、2個のインバータ39および40を直列に接続さ
れている。上記の電源電圧用接続端子29は、高い電源
電圧端子41および上記の低電源電圧線36と、それぞ
れNMO842および43を介して接続されており、さ
らに、NMO842および43のゲートは、それぞれ信
号入力端子37および上記のインバータ39および40
をつなぐ接続線の中間に接続されている。
このように構成されたスタティック形半導体記憶装置の
動作について説明する。
動作について説明する。
第2図(b)において、記憶素子に情報を書込みまたは
読出すには、第2図(a)に示す上段の記憶素子群のワ
ード線27と共通する記憶素子群の電源電圧を操作する
。まず、信号入力端子37をアース電圧とすると、イン
バータ39および40を介して。
読出すには、第2図(a)に示す上段の記憶素子群のワ
ード線27と共通する記憶素子群の電源電圧を操作する
。まず、信号入力端子37をアース電圧とすると、イン
バータ39および40を介して。
第2図(a)のワード線27に接続するワード線用接続
端子25はアース電圧となり、記憶素子の記憶情報はデ
ータ線21と22および23と24に伝わらない。
端子25はアース電圧となり、記憶素子の記憶情報はデ
ータ線21と22および23と24に伝わらない。
一方、第2図(b)に示す電源電圧用接続端子29は、
低電源電圧線36に接続されたNMO842がオンの状
態となり、高い電源電圧端子41に接続されたNMO8
43がオフ状態となるので、低い電源電圧に固定され、
第2図(a)のワード線27につながる記憶素子の消費
1tカを低く抑えられる。
低電源電圧線36に接続されたNMO842がオンの状
態となり、高い電源電圧端子41に接続されたNMO8
43がオフ状態となるので、低い電源電圧に固定され、
第2図(a)のワード線27につながる記憶素子の消費
1tカを低く抑えられる。
次に、信号入力端子37を電源電圧にすると、インバー
タ39および40を介して、第2図(a)のワード線2
7は高い1i!源電圧となり、これにつながる記憶素子
の記憶情報をデータ線21と22および23と24に伝
えることになる。一方、NMO842はオフの状態に、
また、NMO343はオンの状態となるので、電源電圧
用接続端子29は高い電源電圧に固定され、これにつな
がる記憶素子の電源駆動能力を高め、データ線21と2
2および23と24へ速く記憶情報を伝える。
タ39および40を介して、第2図(a)のワード線2
7は高い1i!源電圧となり、これにつながる記憶素子
の記憶情報をデータ線21と22および23と24に伝
えることになる。一方、NMO842はオフの状態に、
また、NMO343はオンの状態となるので、電源電圧
用接続端子29は高い電源電圧に固定され、これにつな
がる記憶素子の電源駆動能力を高め、データ線21と2
2および23と24へ速く記憶情報を伝える。
次に1本発明によるスタティック形半導体記憶装置の第
3の実施例を、第3図(a)および(b)に示す回路図
により説明する。
3の実施例を、第3図(a)および(b)に示す回路図
により説明する。
第3図(、)および(b)に示す第3の実施例が、第2
図(a)および(b)に示した第2の実施例と異なる点
は、それぞれの(a)図に示すように、第2の実施例が
記憶素子群を各段ごとに構成したのに対し、第3の実施
例は2段ずつを一群とし、それぞれの段のワード線44
.45.46および47をワード線用接続端子4g、
49.50および51に接続した点と。
図(a)および(b)に示した第2の実施例と異なる点
は、それぞれの(a)図に示すように、第2の実施例が
記憶素子群を各段ごとに構成したのに対し、第3の実施
例は2段ずつを一群とし、それぞれの段のワード線44
.45.46および47をワード線用接続端子4g、
49.50および51に接続した点と。
それぞれ(b)図に示すように、第2の実施例が、ワー
ド線27および28と、電源電圧の電圧の操作に各段そ
れぞれに信号入力端子37および38を設けたのに対し
、第3の実施例では、各群ごとの信号入力端子52およ
び53と、各群の第1段および第2段共通の信号入力端
子54および55を設けた点と、上記の共通の信号入力
端子54および55とワード線用接続端子48および4
9とを、それぞれ直列に接続した2個ずつのインバータ
56と57および58と59を介して接続した点である
。その他は変わらないので、同じ構成部品には同一符号
を付して、その説明を省略する。
ド線27および28と、電源電圧の電圧の操作に各段そ
れぞれに信号入力端子37および38を設けたのに対し
、第3の実施例では、各群ごとの信号入力端子52およ
び53と、各群の第1段および第2段共通の信号入力端
子54および55を設けた点と、上記の共通の信号入力
端子54および55とワード線用接続端子48および4
9とを、それぞれ直列に接続した2個ずつのインバータ
56と57および58と59を介して接続した点である
。その他は変わらないので、同じ構成部品には同一符号
を付して、その説明を省略する。
このように構成されたスタティック形半導体記憶装置の
動作について説明する。
動作について説明する。
第3図(a)において、記憶素子に情報を書込みまたは
読出すには、第3図(b)に示す上2段で構成された記
憶素子群の信号入力端子52.54および55の電圧を
操作する。なお、群の上段あるいは下段は、それぞれ信
号入力端子52と54あるいは信号入力端子52と55
を一組として操作すればよい。動作の詳細については、
第2の実施例と変わらないので、その説明は省略する。
読出すには、第3図(b)に示す上2段で構成された記
憶素子群の信号入力端子52.54および55の電圧を
操作する。なお、群の上段あるいは下段は、それぞれ信
号入力端子52と54あるいは信号入力端子52と55
を一組として操作すればよい。動作の詳細については、
第2の実施例と変わらないので、その説明は省略する。
(発明の効果)
以り説明したように9本発明によれば、記憶素子群のソ
ースの電源電圧は低く、伝達ゲートのゲート電圧は高い
ので、処理速度は変えずに低消費電力のスタティック形
半4体記憶装置が得られる。
ースの電源電圧は低く、伝達ゲートのゲート電圧は高い
ので、処理速度は変えずに低消費電力のスタティック形
半4体記憶装置が得られる。
また、記憶素子を各段あるいは複数段を一群としたブロ
ックに分割し、ブロックごとに記憶素子群の電源電圧を
共通とし、他のブロックの電源電圧と分離し、その素子
の伝達ゲートがオン状態になる素子を含むブロックの記
憶素子群の電源電圧のみを他のブロックより高くするこ
とにより、若干の回路の複雑化はあるものの、処理速度
は変えずに待機時の低消費電力化を図ることができる。
ックに分割し、ブロックごとに記憶素子群の電源電圧を
共通とし、他のブロックの電源電圧と分離し、その素子
の伝達ゲートがオン状態になる素子を含むブロックの記
憶素子群の電源電圧のみを他のブロックより高くするこ
とにより、若干の回路の複雑化はあるものの、処理速度
は変えずに待機時の低消費電力化を図ることができる。
第1図は本発明によるスタティック形半導体記憶装置の
第1の実施例の要部回路図、第2図(a)および(b)
ならびに第3図(a)および(b)は、それぞれ本発明
による第2および第3の実施例のスタティック形半導体
記憶装置の回路図である。 1、2.17.18.19.20・・・データ入出力用
端子、 3 、4 、21.22.23.24・・・デ
ータ線、 5.6.12.32・・・PチャネルMOS
トランジスタ(PMO8)、 7,8,9゜10、1
3.33.34.35.42.43・・・NチャネルM
OSトランジスタ(NMO3)、 11.31゜41
・・・電源電圧端子、 +4.27.28.44.45
゜46、47・・・ワード線、 15・・・インバータ
電源端子、 16.37.3g、 52.53.54.
55・・・信号入力端子、 25.26.48.49.
50.51・・・ワード線用接続端子、 29.30・
・・電源電圧用接続端子、 36・・・低電源電圧線、
39゜40、56.57.58.59・・・インバー
タ。 特許出願人 松下電器産業株式会社
第1の実施例の要部回路図、第2図(a)および(b)
ならびに第3図(a)および(b)は、それぞれ本発明
による第2および第3の実施例のスタティック形半導体
記憶装置の回路図である。 1、2.17.18.19.20・・・データ入出力用
端子、 3 、4 、21.22.23.24・・・デ
ータ線、 5.6.12.32・・・PチャネルMOS
トランジスタ(PMO8)、 7,8,9゜10、1
3.33.34.35.42.43・・・NチャネルM
OSトランジスタ(NMO3)、 11.31゜41
・・・電源電圧端子、 +4.27.28.44.45
゜46、47・・・ワード線、 15・・・インバータ
電源端子、 16.37.3g、 52.53.54.
55・・・信号入力端子、 25.26.48.49.
50.51・・・ワード線用接続端子、 29.30・
・・電源電圧用接続端子、 36・・・低電源電圧線、
39゜40、56.57.58.59・・・インバー
タ。 特許出願人 松下電器産業株式会社
Claims (3)
- (1)記憶素子の情報を伝達する伝達ゲートのゲート電
圧が記憶素子内の電圧より高いことを特徴とするスタテ
ィック形半導体記憶装置。 - (2)複数行・複数列の記憶素子を持つスタティック形
半導体記憶装置において、各行ごとに伝達ゲートのゲー
ト電圧を共通にして、一行の記憶素子の電源電圧を他の
行の記憶素子の電源電圧と分離し、選択される記憶素子
のある行の電源電圧のみを他の行の記憶素子の電源電圧
より高くすることを特徴とするスタティック形半導体記
憶装置。 - (3)複数行・複数列の記憶素子を持つスタティック形
半導体記憶装置において、上記の記憶素子を複数のブロ
ックに分割し、各ブロック内の記憶素子群の記憶素子の
電源電圧を共通にして、他のブロック電源電圧と分離し
、選択される記憶素子のあるブロックの記憶素子の電源
電圧のみを他のブロックの記憶素子の電源電圧より高く
することを特徴とするスタティック形半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63269457A JPH02118992A (ja) | 1988-10-27 | 1988-10-27 | スタティック形半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63269457A JPH02118992A (ja) | 1988-10-27 | 1988-10-27 | スタティック形半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02118992A true JPH02118992A (ja) | 1990-05-07 |
Family
ID=17472702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63269457A Pending JPH02118992A (ja) | 1988-10-27 | 1988-10-27 | スタティック形半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02118992A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1988
- 1988-10-27 JP JP63269457A patent/JPH02118992A/ja active Pending
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