TWI723944B - 記憶體裝置 - Google Patents

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Abstract

記憶體裝置包括升壓電路、開關電路以及字元線驅動電路。升壓電路在休眠模式下被啟動。升壓電路基於啟動信號，針對電源電壓軌線上的電源電壓以執行升壓動作來產生升壓電壓，並傳送升壓電壓至控制電壓軌線上。開關電路依據第一模式選擇信號以被導通或斷開。字元線驅動電路在休眠模式依據升壓電壓以產生多個字元線信號；另外，字元線驅動電路在正常模式下依據電源電壓以產生字元線信號。

Description

記憶體裝置
本發明是有關於一種記憶體裝置，且特別是有關於一種記憶體裝置在休眠模式下的電壓供應機制。
靜態隨機存取記憶體（Static Random Access Memory, SRAM）在電子裝置中，是一種常用的儲存媒介。在應用上，只需持續對靜態隨機存取記憶體供給電源電壓，靜態隨機存取記憶體中所保持的資料就可被維持，而不漏失。
在現今的電子裝置中，節能減碳是一個重要的課題。因此，靜態隨機存取記憶體的耗電需求，也需要有效的被降低。在習知技術中，在休眠模式下，常透過降低電源電壓以降低電子裝置所需的耗電量。然而，當電源電壓降低至過低時，靜態隨機存取記憶體中所儲存的資料可能發生漏失。即便靜態隨機存取記憶體中所儲存的資料沒有漏失，過低的電源電壓也無法提供靜態隨機存取記憶體執行有效的存取動作，降低使用上的效益。
本發明提供一種記憶體裝置，可在休眠模式下供應適當的電壓以維持記憶體裝置的運作。
本發明的記憶體裝置包括升壓電路、開關電路以及字元線驅動電路。升壓電路耦接電源電壓軌線。升壓電路在休眠模式下被啟動。升壓電路基於啟動信號，針對電源電壓軌線上的電源電壓以執行升壓動作來產生升壓電壓，並傳送升壓電壓至控制電壓軌線上。開關電路耦接在電源電壓軌線以及控制電壓軌線間，並依據第一模式選擇信號以被導通或斷開。字元線驅動電路耦接控制電壓軌線。字元線驅動電路在休眠模式依據升壓電壓以產生多個字元線信號；另外，字元線驅動電路在正常模式下依據電源電壓以產生字元線信號。
基於上述，本發明的記憶體裝置，來在休眠模式中，透過升壓所接收的一電源電壓來產生升壓電壓。透過控制電壓軌線以提供升壓電壓至字元線驅動電路，並使字元線驅動電路在休眠模式下仍可有效的產生字元線信號，以維持記憶體裝置可被正常的存取。
請參照圖1，圖1繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置100包括升壓電路110、開關電路120以及字元線驅動電路130。升壓電路110耦接至電源電壓軌線PWL1。升壓電路110可在一休眠模式下被啟動。在當升壓電路110被啟動時，升壓電路110可基於啟動信號OPEN，針對電源電壓軌線PWL1上的電源電壓VSRAM以執行升壓動作來產生升壓電壓VCP。升壓電路110並傳送升壓電壓VCP至控制電壓軌線PWL2上，以作為控制電壓軌線PWL2上的控制電壓VCtr1。其中，記憶體裝置100為靜態隨機存取記憶體裝置。
開關電路120耦接在電源電壓軌線PWL1以及控制電壓軌線PWL2間，依據模式選擇信號SLEP來被導通或斷開。在本實施例中，當模式選擇信號SLEP指示記憶體裝置100進入休眠模式時，開關電路120被斷開並使電源電壓軌線PWL1以及控制電壓軌線PWL2相互電性隔離。相對的，當模式選擇信號SLEP指示記憶體裝置100進入正常模式時，開關電路120被導通並使電源電壓軌線PWL1以及控制電壓軌線PWL2相互電性連接。
當記憶體裝置100處於正常模式下時，開關電路120使電源電壓軌線PWL1以及控制電壓軌線PWL2相互電性連接。在此狀態下，電源電壓軌線PWL1上的電源電壓VSRAM可通過開關電路120被傳送至控制電壓軌線PWL2上，並使控制電壓VCtr1等於電源電壓VSRAM。相對的，在當記憶體裝置100處於休眠模式下時，開關電路120使電源電壓軌線PWL1以及控制電壓軌線PWL2相互電性隔離。此時，升壓電路110被啟動，並針對電源電壓VSRAM進行升壓動作來產生升壓電壓VCP。此時，升壓電路110可提供升壓電壓VCP至控制電壓軌線PWL2以作為控制電壓VCtrl。
在另一方面，字元線驅動電路130耦接至控制電壓軌線PWL2，由控制電壓軌線PWL2接收控制電壓VCtrl，並依據控制電壓VCtrl來產生字元線信號WLS1~WLSN。字元線信號WLS1~WLSN被傳送至記憶體裝置100中的多條字元線。在依據前述說明，在記憶體裝置100為正常模式下時，字元線信號WLS1~WLSN依據電源電壓VSRAM來產生；相對的，在記憶體裝置100為休眠模式下時，字元線信號WLS1~WLSN依據升壓電壓VCP來產生。
值得注意的，在休眠模式下的電源電壓VSRAM可以調降，並低於正常模式下的電源電壓VSRAM，用以減低電力的消耗。在此同時，為保持記憶體裝置100可以進行正常的存取動作，通過升壓電路110可以依據電源電壓VSRAM來產生足夠高的充電電壓VCP，並提供充電電壓VCP以作為控制電壓VCtrl。如此一來，在休眠模式下，字元線驅動電路130依舊可產生具有足夠高電壓的字元線信號WLS1~WLSN，並維持記憶體裝置100的正常存取動作。
在本實施例中，升壓電路110可以為任意形式的電壓泵（charge pump）電路，沒有特別的限制。
以下請參照圖2A以及2B，其中，圖2A繪示圖1實施例的升壓電路以及開關電路的實施方式的示意圖，圖2B繪示圖1實施例的字元線驅動電路的示意圖。
請先參照圖2A，其中，升壓電路110包括緩衝器111、電容C1以及由電晶體M21所構成的開關。緩衝器111由串接的多個反向器INV1及INV2所構成，其中第一級的反向器INV1接收啟動信號OPEN，最後一級的反向器INV2的輸出端則耦接至電容C1的第一端。另外，電容C1的第二端耦接至電晶體M21的一端，並耦接至控制電壓軌線PWL2。電晶體M21的另一端則耦接至電源電壓軌線PWL1。電晶體M21的控制端接收啟動信號OPEN，並依據啟動信號OPEN以被導通或截止。在本實施例中，電晶體M21為P型電晶體。
關於升壓電路110的動作細節，在正常模式下，啟動信號OPEN可以為邏輯低準位。此時電晶體M21被導通，並使電源電壓軌線PWL1以及控制電壓軌線PWL2相互電性連接。此時，控制電壓VCtrl等於電源電壓VSRAM。並且，此時電容C1的第一端接收邏輯低準位，電容C1的第二端接收電源電壓VSRAM。
在當進入休眠模式時，啟動信號OPEN切換為邏輯高準位。電容C1的第一端上的電壓變更為邏輯高準位，且電晶體M21對應被截止。在此同時，透過電容C1的電荷泵效應，電容C1可推升所產生的充電電壓VCP，並據以產生控制電壓VCtrl。
在另一方面，開關電路120由電晶體M22所構成。電晶體M22為P型電晶體。本實施例中，電晶體M22受控於模式選擇信號SLEP，並依據模式選擇信號SLEP以被導通或截止。在正常模式下，電晶體M22可依據為邏輯低電壓的模式選擇信號SLEP而被導通，並使電源電壓軌線PWL1上的電源電壓VSRAM被提供至控制電壓軌線PWL2以作為控制電壓VCtrl。而在休眠模式下，電晶體M22則可依據為邏輯高電壓的模式選擇信號SLEP被截止。如此一來，電源電壓軌線PWL1與控制電壓軌線PWL2電性隔離。此時，升壓電路110提供升壓電壓VCP至控制電壓軌線PWL2以作為控制電壓VCtrl。可使字元線驅動電路可產生有效的字元線信號。
附帶一提的，在本實施例中，電晶體M21的基極耦接至控制電壓軌線PWL2，電晶體M22的基極則耦接至電源電壓軌線PWL1。
在圖2B中，字元線驅動電路120包括緩衝器BUF1~BUF3以及上拉電路210。緩衝器BUF1為非反向緩衝器。緩衝器BUF1接收電源電壓VSRAM以作為操作電源，並接收字元線控制信號WLi，以依據字元線控制信號WLi來產生信號S1。緩衝器BUF2與緩衝器BUF3串聯耦接。緩衝器BUF2與緩衝器BUF3可均為反向緩衝器（反向器），其中緩衝器BUF2依據信號S1以產生信號S2，而緩衝器BUF3則依據信號S2以產生字元線驅動信號WLSx。
請注意，緩衝器BUF2、BUF3均接收控制電壓軌線PWL2上的控制電壓VCtrl以作為操作電源。在正常模式下，控制電壓VCtrl等於電源電壓VSRAM；在休眠模式下，控制電壓VCtrl可等於針對電源電壓VSRAM進行升壓所產生的升壓電壓VCP。
緩衝器BUF2包括電晶體MP21以及MN21。電晶體MP21以及MN21相互串接於控制電壓軌線PWL2以及參考接地端VSS間。電晶體MP21以及MN21的控制端接收信號S1，電晶體MP21以及MN21的相互耦接端並產生信號S2。緩衝器BUF3包括電晶體MP22以及MN22。電晶體MP22以及MN22相互串接於控制電壓軌線PWL2以及參考接地端VSS間。電晶體MP22以及MN22的控制端接收信號S2，電晶體MP22以及MN22的相互耦接端並產生字元線驅動信號WLSx。
上拉電路210耦接在控制電壓軌線PWL2以及緩衝器BUF2的輸出端間。上拉電路210包括電晶體MP23。電晶體MP23為P型電晶體，其控制端接收字元線驅動信號WLSx，並在字元線驅動信號WLSx為邏輯低電壓時被導通，以拉升信號S2至控制電壓VCtrl。
值得一提的，圖2B繪示的字元線驅動電路120僅只是一個說明用的範例，部用以限縮本發明的範疇。在本發明實施例中，凡任意本領域具通常知識者所熟知的字元線驅動電路，透過接收控制電壓軌線PWL2上的控制電壓VCtrl以作為操作電源者，皆可應用於本發明。
以下請參照圖3，圖3繪示本發明另一實施例的記憶體裝置的示意圖。記憶體裝置300包括升壓電路310、開關電路320、字元線驅動電路330以及內部電壓調整電路340。在本實施例中，升壓電路310、開關電路320以及字元線驅動電路330的杜做細節，與前述實施例中的升壓電路110、開關電路120以及字元線驅動電路130相類似，在此恕不多贅述。另外，內部電壓調整電路340耦接至電源電壓軌線PWL1，以接收電源電壓軌線PWL1上的電源電壓VSRAM以作為操作電源。內部電壓調整電路340另耦接至一內部電壓軌線PWL3。內部電壓調整電路340並依據另一模式選擇信號DSLEP以選擇是否調降電源電壓VSRAM來產生內部電壓VAR。其中，內部電壓VAR用以提供至記憶體裝置300中的記憶胞陣列。
在本實施例中，內部電壓調整電路340包括電晶體M31以及M32。其中，電晶體M31是P型電晶體，而電晶體M32則是N型電晶體。電晶體M31與M32相互並聯耦接，並連接在電源電壓軌線PWL1以及內部電壓軌線PWL3間。電晶體M31與M32的控制端共同接收模式選擇信號DSLEP，其中，模式選擇信號DSLEP用以指示記憶體裝置300是否進入深度休眠模式。
在細節上，在當記憶體裝置300未進入深度休眠模式時，模式選擇信號DSLEP可以為邏輯低電壓。此時電晶體M31被導通而電晶體M32被截止。在這樣的條件下，電源電壓軌線PWL1以及內部電壓軌線PWL3相互電性連接，電源電壓軌線PWL1並傳送電源電壓VSRAM至內部電壓軌線PWL3，以使內部電壓VAR等於電源電壓VSRAM。
在另一方面，在當記憶體裝置300未進入深度休眠模式時，模式選擇信號DSLEP可以為邏輯高電壓。在此同時，電晶體M31被截止，而電晶體M32被導通。由於電晶體M32為N型電晶體，電晶體M32上所產生的基板效應（body effect）會使內部電壓VAR等於電源電壓VSRAM減去電晶體M32的臨界電壓，並可降低記憶胞陣列所接收的操作電源，達到節電的效果。
在本實施例中，電晶體M31的基極端可以耦接至電源電壓軌線PWL1，電晶體M32的基極端則可以耦接至參考接地端。
以下請參照圖4，圖4繪示本發明實施例的記憶體裝置中的內部電壓調整電路的另一實施方式的示意圖。內部電壓調整電路400包括電晶體M41、M42、二極體串410以及電晶體M43。電晶體M41、M42分別為P型電晶體以及N型電晶體。其中，電晶體M41、M42的操作細節與圖3實施例中的電晶體M31、M32相同，在此不多贅述。
在另一方面，二極體串410與電晶體M43串聯耦接在電源電壓軌線PWL1以及內部電壓軌線PWL3間。其中，二極體串410可以包括一個或多個二極體，依據順向偏壓的方向，依序耦接在電源電壓軌線PWL1以及內部電壓軌線PWL3間。在圖4中，二極體串410包括由電晶體MP41、MP42所構成的二極體。電晶體MP41、MP42均耦接成二極體的組態。當然，在本發明其他實施例中，二極體串410中的二極體也可透過N型電晶體來建構，或者通過半導體晶圓中的P-N接面（junction）來產生，沒有固定的限制。
此外，電晶體M43的控制端接收反向模式選擇信號DSLEPb，其中，反向模式選擇信號DSLEPb與模式選擇信號DSLEP在邏輯電壓上互補。當模式選擇信號DSLEP為邏輯高電壓（記憶體裝置處於非深度休眠模式）時，電晶體M41導通，電晶體M42、M43被截止。此時，內部電壓VAR等於電源電壓VSRAM。另外，當模式選擇信號DSLEP為邏輯高低電壓（記憶體裝置處於深度休眠模式）時，電晶體M41被截止，而電晶體M42、M43被導通。此時，電晶體M42所提供的基板效應可以使內部電壓VAR等於電源電壓VSRAM減去電晶體M42的臨界電壓。而二極體串410以及電晶體M43則可使內部電壓VAR等於電源電壓VSRAM減去二極體串410的導通電壓。
值得一提的，在本實施方式中，電晶體M42以及二極體串410與電晶體M43所形成的串接電路，可以選擇其中之任一來建構於內部電壓調整電路400中，或者，也可以一起設置在內部電壓調整電路400中。
附帶一提的，二極體串410與電晶體M43的耦接順序沒有一定的限制。其中，在圖4的繪示中，二極體串410與電晶體M43依序串接在電源電壓軌線PWL1以及內部電壓軌線PWL3間。在本發明其他實施方式中，二極體串410與電晶體M43的位置也可以互換，沒有特定的限制。
接著請參照圖5至圖7，圖5至圖7分別繪示本發明實施例的記憶體裝置中的升壓電路的不同實施方式的示意圖。除了圖2A繪示的升壓電路110的實施方式外，本發明實施例的記憶體裝置中的升壓電路仍可透過其他多種的電壓泵電路來實施。在圖5中，升壓電路500包括多個由電晶體M1~Mn+1形成的二極體、電容C1~Cn以及電晶體M51所建構的開關。其中，電晶體M1~Mn+1所形的二極體相互串聯耦接，並依據順向偏壓的方向，耦接在電源電壓軌線PWL1以及電壓饋出點OE間。電容C1~Cn的第一端分別耦接至電晶體M1~Mn所形成的二極體的陰極，電容C1~Cn的第二端則依序交錯接收時脈信號CLK以及反向時脈信號CLKb。在休眠模式下，時脈信號CLK與互補的反向時脈信號CLKb被啟動，並透過電容C1~Cn以執行電壓泵動作來針對電源電壓VSRAM以進行升壓動作，並產生升壓電壓VCP。
另外，電晶體M51耦接在電壓饋出點OE以及控制電壓軌線PWL2間。在休眠模式下，電晶體M51可依據反向啟動信號OPENb被導通，並將升壓電壓VCP傳送至控制電壓軌線PWL2以作為控制電壓VCtrl。相對的，在正常模式下，電晶體M51被截止（所形成的開關等效被斷開），控制電壓軌線PWL2以及電壓饋出點OE電性隔離。
附帶一提的，電晶體M52形成一開關，並耦接在控制電壓軌線PWL2以及電源電壓軌線PWL1間。電晶體M52的作用與圖2中的電晶體M21相同，在此不多贅述。
附帶一提的，在本實施方式中，時脈信號CLK與互補的反向時脈信號CLKb的被啟動與否，可以依據啟動信號OPEN來決定。當啟動信號OPEN為邏輯高電壓時，時脈信號CLK與互補的反向時脈信號CLKb可以被啟動（分別為互補的週期性的脈波信號）。相對的，當啟動信號OPEN為邏輯低電壓時，時脈信號CLK與互補的反向時脈信號CLKb可以被關閉（分別為互補的直流信號）。
以下請參照圖6，圖6的升壓電路600包括交叉耦合電晶體對610、620以及電容C CP1以及C CP2。交叉耦合電晶體對610耦接在電源電壓軌線PWL1、第一節點n 0與第二節點n 1間。交叉耦合電晶體對620則耦接在第一節點n 0、第二節點n 1與控制電壓軌線PWL2間。交叉耦合電晶體對610、620的導電型態是互補的。其中，交叉耦合電晶體對610包括P型電晶體MP61、MP62。電晶體MP61的控制端耦接至電晶體MP62的第二端，電晶體MP61的第一端耦接至控制電壓軌線PWL2，電晶體MP61的第二端則耦接至第一節點n 0。電晶體MP62的控制端耦接至電晶體MP61的第二端，電晶體MP62的第一端耦接至控制電壓軌線PWL2，電晶體MP61的第二端則耦接至第二節點n 1。此外，交叉耦合電晶體對620包括N型電晶體MN61、MN62。電晶體MN61的控制端耦接至電晶體MN62的第二端，電晶體MN61的第一端耦接至電源電壓軌線PWL1，電晶體MN61的第二端則耦接至第一節點n 0。電晶體MN62的控制端耦接至電晶體MN61的第二端，電晶體MN62的第一端耦接至電源電壓軌線PWL1，電晶體MN61的第二端則耦接至第二節點n 1。
在本實施方式中，電容C CP1以及C CP2分別耦接至第一節點n 0以及第二節點n 1，並分別接收互補的反向時脈信號CLKb以及時脈信號CLK。在休眠模式下，時脈信號CLK與互補的反向時脈信號CLKb被啟動，並透過電容C CP1以及C CP2以執行電壓泵動作來針對電源電壓VSRAM以進行升壓動作，並產生升壓電壓VCP。本實施方式中，反向時脈信號CLKb透過反向器INV來產生。
在本實施方式中，時脈信號CLK與互補的反向時脈信號CLKb的被啟動與否，同樣可以依據啟動信號OPEN來決定。而決定的機制可與圖5的實施方式相同，在此不多贅述。
另外，在本實施方式中，電晶體MP63形成的開關耦接在控制電壓軌線PWL2以及電源電壓軌線PWL1間，電晶體MP63並依據啟動信號以被截止或導通。電晶體MP63的作用與圖2中的電晶體M21相同，在此不多贅述。
接著請參照圖7，圖7的升壓電路700包括交叉耦合電晶體對710、傳輸通道選擇器720以及電容C71、C72以及C73。交叉耦合電晶體對710耦接在電源電壓軌線PWL1、第一節點n71以及第二節點n72間。電容C71以及C72的二第一端分別耦接至第一節點n71以及第二節點n72，電容C71以及C72的二第二端則分別接收互補的時脈信號CLK以及反向時脈信號CLKb。傳輸通道選擇器720耦接至第一節點n71以及第二節點n72，並耦接至控制電壓軌線PWL2以及電容C73。電容C73另耦接至參考接地端VSS。
交叉耦合電晶體對710包括電晶體M71以及M72。電晶體M71耦接在電源電壓軌線PWL1以及第一節點n71間，其控制端耦接至第二節點n72。電晶體M72則耦接在電源電壓軌線PWL1以及第二節點n72間，其控制端耦接至第一節點n71。交叉耦合電晶體對710可用以依據第一節點n71或第二節點n72上的電壓，來提升第二節點n72或第一節點n71上的電壓至電源電壓VSRAM。
傳輸通道選擇器720包括電晶體M73至M76。電晶體M73、M74可形成第一通道，電晶體M75、M76則可形成第二通道。其中，第一通道受控於第一節點n71上的電壓，第二通道則受控於第二節點n72上的電壓。第一通道連通電容C73、控制電壓軌線PWL2以及第一節點n71；第二通道則連通電容C73、控制電壓軌線PWL2以及第二節點n72。
傳輸通道選擇器720可依據第一節點n71以及第二節點n72上的電壓，以選擇由第一通道傳送第一節點n71上的電壓至電容C73以及控制電壓軌線PWL2，或由第二通道傳送第二節點n72上的電壓至電容C73以及控制電壓軌線PWL2。
在本實施方式中，在休眠模式下，時脈信號CLK與互補的反向時脈信號CLKb被啟動，並透過電容C71、C72以及C73以執行電壓泵動作來針對電源電壓VSRAM以進行升壓動作，並產生升壓電壓VCP。
在本實施方式中，時脈信號CLK與互補的反向時脈信號CLKb的被啟動與否，同樣可以依據啟動信號OPEN來決定。而決定的機制可與圖5的實施方式相同，在此不多贅述。另外，在本實施方式中，電晶體MP77形成的開關耦接在控制電壓軌線PWL2以及電源電壓軌線PWL1間，電晶體MP77並依據啟動信號以被截止或導通。電晶體MP77的作用與圖2中的電晶體M21相同，在此不多贅述。
以下請參照圖8，圖8繪示本發明實施例的記憶體裝置的布局架構的示意圖。記憶體裝置800包括升壓電路810以及多個內部電壓調整電路8211~821N、8221~822N、多個記憶胞陣列MC、字元線驅動電路830、多個輸入輸出（input output, I/O）電路8411~841N、8421~842N以及控制電路850。升壓電路810以及多個內部電壓調整電路8211~821N、8221~822N耦接至電源電壓軌線PWL1並接收單一的電源電壓VSRAM。
升壓電路810提供控制電壓VCtrl至字元線驅動電路830，以作為字元線驅動電路830的操作電源。字元線驅動電路830可基於控制電壓VCtrl來產生字元線信號WLS。升壓電路810的實施細節，可應用本發明圖2A以及圖5至圖7的升壓電路110、500~700的任一來建構。
本實施例中的內部電壓調整電路8211~821N、8221~822N的數量為多個。並可分別布局在記憶體裝置800的兩個相對的側邊。其中，內部電壓調整電路8211~821N布局在記憶體裝置800的第一側邊，內部電壓調整電路8221~822N則布局在記憶體裝置800的第二側邊。升壓電路810則可布局在第一側邊與的第二側邊的中間。內部電壓調整電路8211~821N、8221~822N分別對應不同行上的多個記憶胞陣列MC，並用以產生記憶胞陣列MC的操作電源。內部電壓調整電路8211~821N、8221~822N的每一可以應用圖3、4實施方式中的內部電壓調整電路340或400來實施。
值得一提的，本發明實施例中的內部電壓調整電路8211~821N、8221~822N可以是相互獨立的多個電路。也就是說，本發明的內部電壓調整電路8211~821N以及內部電壓調整電路8221~822N可以操作在相同或不同模式。
在內部電壓調整電路8211~821N操作在深休眠模式下時，內部電壓調整電路8221~822N可以操作在非深休眠模式下。或者，內部電壓調整電路8211~821N操作在非深休眠模式下時，內部電壓調整電路8221~822N可以操作在深休眠模式下。亦或者，內部電壓調整電路8211~821N、8221~822N可以同步操作在深休眠模式或同步操作在非深休眠模式下。
I/O電路8411~841N、8421~842N分別耦接至多個記憶胞陣列MC的位元線BL，並在存取動作中，執行資料的傳輸動作。其中，I/O電路8411~841N、8421~842N可分別設置在控制電路850的相對兩個側邊。
在本發明實施例中，記憶胞陣列MC為靜態隨機存取記憶胞陣列。
綜上所述，本發明的記憶體裝置中，透過升壓電路以接收記憶體裝置中的單一電源電壓。並在休眠模式中，針對電源電壓執行升壓動作來產生控制電壓。控制電壓用以提供作為產生字元線信號的依據。如此一來，記憶體裝置在休眠模式下可維持正常的存取動作，達到低電源下可操作的功效。
100、300、800:記憶體裝置 110、310、500、600、700、810:升壓電路 111、BUF1~BUF3:緩衝器 120、320:開關電路 130、330、830:字元線驅動電路 210:上拉電路 340、400、8211~821N、8221~822N:內部電壓調整電路 410:二極體串 610、620、710:交叉耦合電晶體對 8411~841N、8421~842N:I/O電路 850:控制電路 BL:位元線 C1~Cn、C CP1、C CP2、C71~C73:電容 CLK:時脈信號 CLKb:反向時脈信號 DSLEPb:反向模式選擇信號 INV1、INV2、INV:反向器 M21~M76、MP21~MP23、MN21~MN23、M1~Mn+1、MP61、MP62、MN61、MN62、MP77:電晶體 MC:記憶胞陣列 n 0、n 1、n71、n72:節點 OE:電壓饋出點 OPEN:啟動信號 PWL1:電源電壓軌線 PWL2:控制電壓軌線 PWL3:內部電壓軌線 S1、S2:信號 SLEP、DSLEP:模式選擇信號 VAR:內部電壓 VCP:升壓電壓 VCtr1:控制電壓 VSRAM:電源電壓 WLi:字元線控制信號 WLS1~WLSN、WLSx、WLS:字元線信號
圖1繪示本發明一實施例的記憶體裝置的示意圖。 圖2A繪示圖1實施例的升壓電路以及開關電路的實施方式的示意圖。 圖2B繪示圖1實施例的字元線驅動電路的示意圖。 圖3繪示本發明另一實施例的記憶體裝置的示意圖。 圖4繪示本發明實施例的記憶體裝置中的內部電壓調整電路的另一實施方式的示意圖。 圖5至圖7分別繪示本發明實施例的記憶體裝置中的升壓電路的不同實施方式的示意圖。 圖8繪示本發明實施例的記憶體裝置的布局架構的示意圖。
100:記憶體裝置
110:升壓電路
120:開關電路
130:字元線驅動電路
OPEN:啟動信號
PWL1:電源電壓軌線
PWL2:控制電壓軌線
SLEP:模式選擇信號
VCP:升壓電壓
VCtr1:控制電壓
VSRAM:電源電壓
WLS1~WLSN:字元線信號

Claims (10)

  1. 一種記憶體裝置，包括：一升壓電路，耦接一電源電壓軌線，該升壓電路在一休眠模式下被啟動，以基於一啟動信號，針對該電源電壓軌線上的一電源電壓以執行一升壓動作來產生一升壓電壓，並傳送該升壓電壓至一控制電壓軌線上；一開關電路，耦接在該電源電壓軌線以及該控制電壓軌線間，依據一第一模式選擇信號以被導通或斷開；以及一字元線驅動電路，耦接該控制電壓軌線，該字元線驅動電路在該休眠模式依據該升壓電壓以產生多個字元線信號，在一正常模式下依據該電源電壓以產生該些字元線信號。
  2. 如請求項1所述的記憶體裝置，其中該升壓電路包括：一電容，具有第一端耦接至該控制電壓軌線；一緩衝器，輸入端接收該啟動信號，該緩衝器的輸出端耦接至該電容的第二端；以及一開關，耦接在該控制電壓軌線以及該電源電壓軌線間，依據該啟動信號以被導通或斷開，其中該啟動信號在該休眠模式下為一脈波信號。
  3. 如請求項1所述的記憶體裝置，其中該升壓電路包括： 多個二極體，依據順向偏壓方向，串接在該電源電壓軌線以及一電壓饋出點間；以及多個電容，分別具有多個第一端分別耦接至該些二極體的陰極，該些電容的多個第二端，依序交錯接收一時脈信號以及一反向時脈信號；以及一開關，耦接在該電壓饋出點以及該控制電壓軌線間，依據一反向啟動信號以被導通或斷開。
  4. 如請求項1所述的記憶體裝置，其中該升壓電路包括：一交叉耦合電晶體對，用以依據一第一節點或一第二節點上的電壓，來提升該第二節點或該第一節點上的電壓至該電源電壓；一第一電容，具有第一端耦接該第一節點，該第一電容的第二端接收一時脈信號；一第二電容，具有第一端耦接該第二節點，該第二電容的第二端接收一反向時脈信號；一傳輸通道選擇器，依據該第一節點以及該第二節點上的電壓，以選擇由一第一通道傳送該第一節點上的電壓至該控制電壓軌線，或由一第二通道傳送該第二節點上的電壓至該控制電壓軌線；以及一第三電容，耦接至一參考接地端間。
  5. 如請求項1所述的記憶體裝置，其中該升壓電路包括： 一第一交叉耦合電晶體對，耦接在該電源電壓軌線、一第一節點與一第二節點間；一第二交叉耦合電晶體對，耦接在該第一節點、該第二節點與該控制電壓軌線間；一第一電容，具有第一端耦接至該第一節點，該第一電容的第二端接收一反向時脈信號；以及一第二電容，具有第一端耦接至該第二節點，該第二電容的第二端接收一時脈信號，其中該第一交叉耦合電晶體對與該第二交叉耦合電晶體對的導電型態互補。
  6. 如請求項1所述的記憶體裝置，更包括：一內部電壓調整電路，耦接在該電源電壓軌線以及一內部電壓軌線間，依據一第二模式選擇信號以選擇是否調降該電源電壓來產生一內部電壓，其中該內部電壓用以提供至該記憶體裝置中的一記憶胞陣列。
  7. 如請求項6所述的記憶體裝置，其中該內部電壓調整電路包括：一第一電晶體，具有第一端耦接至該電源電壓軌線，該電晶體的第二端耦接至該內部電壓軌線，該第一電晶體的控制端接收該第二模式選擇信號；以及一第二電晶體，與該第一電晶體並聯耦接，其中該第二電晶體與該第一電晶體的導電型態互補。
  8. 如請求項6所述的記憶體裝置，其中該內部電壓調整電路包括：一第一電晶體，具有第一端耦接至該電源電壓軌線，該電晶體的第二端耦接至該內部電壓軌線，該第一電晶體的控制端接收該第二模式選擇信號，其中該第一電晶體為P型電晶體；以及一二極體串，依據順向偏壓方向，串接在該電源電壓軌線以及該內部電壓軌線間；以及一開關，耦接在該二極體串與該內部電壓軌線的耦接路徑間，依據一第三模式選擇信號以被導通或斷開。
  9. 如請求項8所述的記憶體裝置，其中該內部電壓調整電路更包括：一第二電晶體，與該第一電晶體並聯耦接，其中該第二電晶體為N型電晶體。
  10. 如請求項1所述的記憶體裝置，其中該字元線驅動電路包括：一第一緩衝器，依據該電源電壓以作為操作電源，依據所接收的一字元線控制信號以產生一第一信號；一第二緩衝器，依據該控制電壓軌線上的一控制電壓以作為操作電源，接收該第一信號以產生一第二信號；一第三緩衝器，依據該控制電壓軌線上的該控制電壓以作為操作電源，接收該第二信號以產生各該字元線信號；以及 一拉高電路，耦接在該第二緩衝器的輸出端與該控制電壓軌線間，依據各該字元線信號以拉高該第二信號。
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