JPH10112181A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH10112181A
JPH10112181A JP8267277A JP26727796A JPH10112181A JP H10112181 A JPH10112181 A JP H10112181A JP 8267277 A JP8267277 A JP 8267277A JP 26727796 A JP26727796 A JP 26727796A JP H10112181 A JPH10112181 A JP H10112181A
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word
transistor
semiconductor memory
memory device
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JP8267277A
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聡 江渡
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 本発明は、半導体記憶装置に於てワード選択
線を駆動するワードドライバのバンド間トンネル電流を
削減することによって、待機時等の消費電流を削減する
ことを目的とする。 【解決手段】 半導体記憶装置は、メモリセルに対して
ワード線を選択活性化するワードドライバと、該ワード
ドライバのトランジスタのゲート電圧を制御することに
よって該トランジスタのバンド間トンネル電流を抑制す
る制御部を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくは半導体記憶装置の待機時等の消費
電流削減に関する。
【０００２】
【従来の技術】ＤＲＡＭ、ＳＲＡＭ、フラッシュメモ
リ、ＥＰＲＯＭ等の半導体記憶装置に於て、トランジス
タのサイズを小さくして集積度を向上させるためには、
トランジスタに打ち込む不純物濃度を上げてやる必要が
ある。このように不純物濃度を高くするとトランジスタ
の空乏層の幅が小さくなり、空乏層にかかる電界が大き
くなる。この結果特にＰＭＯＳトランジスタに於ては、
高電圧をゲートに印加してトランジスタをオフにして
も、空乏層位置でバンドが激しく曲がることによって禁
制帯間隔が狭まり、バンド間トンネル電流が流れること
になる。
【０００３】図９は、バンド間トンネル電流が流れるこ
とによる影響を説明するための図である。図９は、半導
体記憶装置のワード選択線を駆動するワードドライバ等
に於て用いられるインバータ回路を示し、このインバー
タ回路は、ＰＭＯＳトランジスタ２０１及びＮＭＯＳト
ランジスタ２０２を含む。半導体記憶装置のワードドラ
イバ等に於ては、例えば半導体記憶装置がデータ入出力
を待つ待機状態にある場合、ＰＭＯＳトランジスタ２０
１のゲートＧ１及びＮＭＯＳトランジスタ２０２のゲー
トＧ２に高電位（ＶDD）を印加する。これによってＰＭ
ＯＳトランジスタ２０１をオフとしてＮＭＯＳトランジ
スタ２０２をオンとし、インバータ回路の出力を低電位
にしておく。
【０００４】ところが上述のように、半導体記憶装置の
集積度向上により空乏層にかかる電界が大きくなると、
図９のＰＭＯＳトランジスタ２０１にバンド間トンネル
電流ＩBTが流れることになる。このバンド間トンネル電
流ＩBTは、ＰＭＯＳトランジスタ２０１のバルクＢから
ドレインＤに流れる電流であり、その電流量が小さい場
合には回路の動作自体には影響を及ぼさない。
【０００５】
【発明が解決しようとする課題】半導体記憶装置に於て
は、図９のようなインバータ回路が様々な部位で用いら
れる。特に上述のように、ワード選択線を駆動するワー
ドドライバ部分に於ては、図９のインバータ回路が高電
圧が印加される各ワード線に対して設けられるために、
インバータ一つ当りのバンド間トンネル電流が大きいう
えにその数は膨大なものとなる。従って、半導体記憶装
置が待機状態にある場合に、ワードドライバのインバー
タ回路の全てに流れるバンド間トンネル電流ＩBTは総計
すると無視できないものとなる。
【０００６】また半導体記憶装置が例えばデータ読み出
し状態にある場合でも、非選択メモリブロックに於ける
ワードドライバのインバータ回路は低電位出力状態とな
っている。従って、これらのインバータ回路に流れるバ
ンド間トンネル電流ＩBTは総計すると無視できない値と
なる。
【０００７】このバンド間トンネル電流による消費電力
は、特に携帯用機器に半導体記憶装置を装備した際に、
バッテリーの消費を早めることになり好ましくない。携
帯用機器に於ては、限られたバッテリー電力を効率的に
使用するために、低消費電力の半導体記憶装置が必要と
される。
【０００８】従って、半導体記憶装置のバンド間トンネ
ル電流を削減することによって、待機状態等に於ける消
費電流削減をはかる必要がある。バンド間トンネル電流
は一般に、ソース或いはドレインとバルクとの間に高電
圧が印加された状態で、オフ状態のトランジスタに於て
顕著であることが知られている。従って、ソース或いは
ドレインとバルクとの間の電圧を下げることによって、
バンド間トンネル電流を抑圧することができる。また或
いは、トランジスタがオンする方向にゲート電圧を変化
させれば、バンド間トンネル電流を抑圧することが出来
る。
【０００９】本発明は、半導体記憶装置に於て、ワード
選択線を駆動するワードドライバに於けるバンド間トン
ネル電流を削減することによって、待機時等の消費電流
を削減することを目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明に於て
は、半導体記憶装置は、メモリセルに対してワード線を
選択活性化するワードドライバと、該ワードドライバの
トランジスタのゲート電圧を制御することによって該ト
ランジスタのバンド間トンネル電流を抑制する制御部を
含むことを特徴とする。
【００１１】上記発明に於ては、ワードドライバのトラ
ンジスタのゲート電位を制御する制御部を設けることに
よって、そのトランジスタのバンド間トンネル電流を抑
制することが出来る。請求項２の発明に於ては、請求項
１記載の半導体記憶装置に於て、前記制御部は、前記ワ
ードドライバを分割する複数の纏まりの各々を独立に制
御することを特徴とする。
【００１２】上記発明に於ては、制御部はワードドライ
バの複数の纏まりの各々に対して独立に制御を行うこと
が出来るため、各纏まり毎に適切な制御を行うことが出
来る。請求項３の発明に於ては、請求項２記載の半導体
記憶装置に於て、前記複数の纏まりに対応する前記メモ
リセルからなる複数のメモリブロックを更に含み、前記
制御部は、該複数のメモリブロックの各々を独立に制御
することを特徴とする。
【００１３】上記発明に於ては、制御部はメモリブロッ
クの各々に対して独立に制御を行うことが出来るため、
メモリブロック毎にバンド間トンネル電流を適切に制御
することが出来る。請求項４の発明に於ては、請求項１
記載の半導体記憶装置に於て、前記制御部は、前記半導
体装置が待機中に前記バンド間トンネル電流を抑制する
ことを特徴とする。
【００１４】上記発明に於ては、半導体装置が待機中に
バンド間トンネル電流を制御することによって、待機時
の余計な電力消費を削減することが出来る。請求項５の
発明に於ては、請求項２記載の半導体記憶装置に於て、
前記制御部は、前記メモリブロックからデータ入出力の
ために選択されたメモリブロックに対する制御と、該選
択されたメモリブロック以外の該メモリブロックに対す
る制御とを異ならせ、該選択されたメモリブロック以外
の該メモリブロックに対して前記バンド間トンネル電流
を抑制することを特徴とする。
【００１５】上記発明に於ては、半導体記憶装置がデー
タ入出力動作中であっても、非選択のメモリブロックに
於てバンド間トンネル電流を抑制することによって、余
計な電力消費を削減することが出来る。請求項６の発明
に於ては、請求項１記載の半導体記憶装置に於て、前記
ワードドライバは、前記ワード線を活性化する電位に等
しい第１の電位と、該第１の電位より低い第２の電位
と、グランド電位である第３の電位のいずれか一つを前
記ゲートの電位として受け取り、前記制御回路は前記第
１の電位の代わりに前記第２の電位を前記ワードドライ
バに供給することによって前記バンド間トンネル電流を
抑制することを特徴とする。
【００１６】上記発明に於ては、ワード線を活性化する
電位に等しい電位ではなく、それよりも低い電位をワー
ドドライバのトランジスタにゲート電圧として供給する
ことによって、バンド間トンネル電流を抑圧することが
できる。請求項７の発明に於ては、請求項６記載の半導
体記憶装置に於て、前記ワードドライバは、前記第１の
電位と前記第３の電位の一つを電源電圧とすることを特
徴とする。
【００１７】上記発明に於ては、選択されたワードドラ
イバは、ワード線を活性化する電位に等しい電位を電源
電圧として受け取ることによって、ワード線にその電位
を供給することができる。請求項８の発明に於ては、請
求項４又は５記載の半導体記憶装置に於て、前記ワード
ドライバは、前記ワード線を活性化する電位に等しい第
１の電位と、該第１の電位より低い第２の電位と、グラ
ンド電位である第３の電位のいずれか一つを前記ゲート
の電位として受け取り、前記制御回路は前記第１の電位
の代わりに前記第２の電位を前記ワードドライバに供給
することによって前記バンド間トンネル電流を抑制する
ことを特徴とする。
【００１８】上記発明に於ては、ワード線を活性化する
電位に等しい電位ではなく、それよりも低い電位をワー
ドドライバのトランジスタにゲート電圧として供給する
ことによって、バンド間トンネル電流を抑圧することが
できる。請求項９の発明に於ては、請求項８記載の半導
体記憶装置に於て、前記制御回路は、前記選択されたメ
モリブロックの選択された前記ワードドライバには前記
第３の電位を供給し、該選択されたメモリブロックの非
選択の前記ワードドライバには前記第１の電位を供給
し、該選択されたメモリブロック以外の前記メモリブロ
ックに対応する該ワードドライバには前記第２の電位を
供給することを特徴とする。
【００１９】上記発明に於ては、非選択のメモリブロッ
クに於てワード線を活性化する電位よりも低い電位をワ
ードドライバに供給することによって、非選択のメモリ
ブロックにおけるバンド間トンネル電流を抑圧して消費
電流の削減をはかることが出来る。
【００２０】請求項１０の発明に於ては、請求項８記載
の半導体記憶装置に於て、前記制御回路は、前記半導体
装置が待機中に前記第２の電位を前記ワードドライバに
供給することによって前記バンド間トンネル電流を抑制
することを特徴とする。上記発明に於ては、半導体装置
が待機中にワード線を活性化する電位よりも低い電位を
ワードドライバに供給することによって、バンド間トン
ネル電流を抑圧し待機時の余計な電力消費を削減するこ
とが出来る。
【００２１】請求項１１の発明に於ては、請求項６記載
の半導体記憶装置に於て、前記制御回路は、前記第１の
電位を電源電圧とする第１のトランジスタと、前記第２
の電位を電源電圧とする第２のトランジスタを含み、該
第１のトランジスタのゲート及び該第２のトランジスタ
のゲートに相補信号を入力することにより該第１の電位
と該第２の電位の一つを選択することを特徴とする。
【００２２】請求項１２の発明に於ては、請求項１１記
載の半導体記憶装置に於て、前記制御回路は、前記相補
信号を前記第１のトランジスタ及び前記第２のトランジ
スタの動作電圧レベルに合わせるためのレベルシフタ回
路を更に含むことを特徴とする。
【００２３】請求項１３の発明に於ては、請求項６記載
の半導体記憶装置に於て、前記制御回路は、前記第１の
電位及び前記第２の電位の間で直列接続されたＰ型トラ
ンジスタ及びＮ型トランジスタを含み、該Ｐ型トランジ
スタのゲート及び該Ｎ型トランジスタのゲートに共通に
入力する信号によって該第１の電位と該第２の電位の一
つを選択することを特徴とする。
【００２４】請求項１４の発明に於ては、請求項１３記
載の半導体記憶装置に於て、前記制御回路は、前記信号
を前記Ｐ型トランジスタ及び前記Ｎ型トランジスタの動
作電圧レベルに合わせるためのレベルシフタ回路を更に
含むことを特徴とする。上記請求項１１乃至１４の発明
に於ては、ワードドライバに供給する電位を制御部に於
て容易に切り替え制御することが出来るので、バンド間
トンネル電流抑圧を容易に行うことができる。
【００２５】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明を適用するＤＲＡ
Ｍの全体構成の概略を示す図である。本発明の実施例は
ＤＲＡＭを例に用いて説明するが、フラッシュメモリ或
いはＥＰＲＯＭ等各種の半導体記憶装置に適用できる。
【００２６】図１のＤＲＡＭ１０は、メモリコア１１、
Ｙデコーダ（コラムデコーダ）１２、Ｘデコーダ（ロー
デコーダ）１３、アドレスバッファ１４、コントロール
バッファ１５、及びデータバッファ１６を含む。メモリ
コア１１は、１ビットの情報を記憶するメモリセルの配
列及びワード選択線やコラム選択線等よりなる。
【００２７】アドレスバッファ１４に供給されたアドレ
ス信号は、Ｘデコーダ１３及びＹデコーダ１２に供給さ
れてデコードされる。アドレス信号のデコード結果に応
じて、Ｙデコーダ１２はコラム選択線を選択活性化し、
Ｘデコーダ１３はワード選択線を選択活性化する。デー
タ読み出しの場合には、活性化されたコラム及びワード
に対応するメモリセルの情報がメモリコア１１から読み
出され、データバッファ１６を介して外部にデータ信号
として供給される。またデータ書き込みの場合には、外
部から供給されたデータ信号がデータバッファ１６を介
してメモリコア１１に供給され、活性化されたコラム及
びワードに対応するメモリセルにデータが書き込まれ
る。
【００２８】コントロールバッファ１５は、外部から供
給されるコントロール信号に基づいて、アドレスバッフ
ァ１４及びデータバッファ１６を制御する。コントロー
ル信号としては、アドレス信号入力を示すＲＡＳ（Raw
Address Strobe）やＣＡＳ（Collumn Address Strobe）
等がある。
【００２９】図２は、本発明を適用する図１のＤＲＡＭ
１０に於けるＸデコーダ１３の関連部分を示す。図２に
示されるようにＸデコーダ１３は、複数のメインワード
デコーダ２１と、各メインワードデコーダ２１に電源を
供給するメインワードデコーダ駆動回路２２とを含む。
各メインワードデコーダ２１からは、ｎ本のメインワー
ド線ＮＭＬ０乃至ＮＭＬｎがメモリコア１１内部に向か
って延びている。メインワード線ＮＭＬ０乃至ＮＭＬｎ
に直交してサブワードデコード線ＳＷＤ０乃至ＳＷＤ３
が配置される。サブワードデコード線ＳＷＤ０乃至ＳＷ
Ｄ３もワードデコードを行う信号線の一部であって、Ｘ
デコーダ１３から供給される信号を伝送する。
【００３０】メモリコア１１はメモリセルに接続される
ビット線（図示せず）の信号を増幅するセンスアンプ列
２０によって、複数のメモリブロック２３に分割され
る。複数のメモリブロック２３のうちの一つが選択され
て、選択されたメモリブロック２３のメインワード線Ｍ
ＷＬ０乃至ＭＷＬｎのうちの一本が選択される。更にサ
ブワードデコード線ＳＷＤ０乃至ＳＷＤ３のうちの一本
が選択されて、一本のワード線（サブワード線）を選択
することによりメモリセルに対するワード線選択を行
う。ここでメインワードデコーダ２１及びメインワード
デコーダ駆動回路２２は、各メモリブロック２３毎に設
けられており、ブロック毎に独立した制御を行うことが
出来る。
【００３１】図３（Ａ）及び（Ｂ）は、メインワード線
ＭＷＬ０乃至ＭＷＬｎとサブワード線の関係を示す図で
ある。図３（Ａ）には、図２のメインワード線ＭＷＬ０
乃至ＭＷＬｎのうちで４本（ＭＷＬ０乃至ＭＷＬ３）の
みが示される。図３（Ａ）に示されるように、メインワ
ード線ＭＷＬ０乃至ＭＷＬ３の一本と、サブワードデコ
ード線ＳＷＤ０及びＳＷＤ２或いはＳＷＤ１及びＳＷＤ
３が、各サブワードデコード部３０に供給される。
【００３２】図３（Ｂ）は、メインワード線ＭＷＬ０と
サブワードデコード線ＳＷＤ０及びＳＷＤ２とを入力と
するサブワードデコード部３０を示す。図３（Ｂ）のサ
ブワードデコード部３０は、サブワードデコーダ３１及
び３２を含む。サブワードデコーダ３１は、メインワー
ド線ＭＷＬ０とサブワードデコード線ＳＷＤ２を入力と
し、両者が選択された場合にサブワード線ＷＬ２を高電
位とする。またサブワードデコーダ３２は、メインワー
ド線ＭＷＬ０とサブワードデコード線ＳＷＤ０を入力と
し、両者が選択された場合にサブワード線ＷＬ０を高電
位とする。
【００３３】このようにしてメモリコア１１の選択され
たメモリブロック２３に於て、メインワード線ＭＷＬ０
乃至ＭＷＬｎの一本と、サブワードデコード線ＳＷＤ０
乃至ＳＷＤ３の一本を選択することによって、サブワー
ド線を選択活性化することが出来る。
【００３４】なお図２と図３（Ａ）及び（Ｂ）とに示さ
れるワードデコード構造は、メインワード線及びサブワ
ード線よりなる階層化ワードデコーダ方式と称されるも
のである。通常ワード線材料はポリシリコンであるが、
ポリシリコンは配線材料としては抵抗が高く信号遅延が
大きくなるため、平行して配置したアルミ配線とポリシ
リコンのワード線とを適当な間隔でコンタクトさせ、ワ
ード線の抵抗を下げることが行われる。しかし集積度が
増すと配線間隔が狭くなり、アルミ配線をポリシリコン
配線と同じピッチでパターニングすることが困難にな
る。階層化ワードデコーダ方式は、このような問題点を
克服するために採用されるものであり、ポリシリコンか
らなるワード線を遅延が許せる程度まで分割してサブワ
ード線とし、メインワード線にはアルミ配線を用いるこ
とで遅延をなくすものである。
【００３５】以下本発明の実施例はこの階層化ワードデ
コーダ方式を例にとって説明するが、階層化構造でない
ワードデコーダ方式にも同様に本発明を適用できること
は言うまでもない。図４は、図３（Ａ）のサブワードデ
コーダ３１（或いは３２）の具体的回路図を示す。図４
のサブワードデコードダ３１（或いは３２）は、ＰＭＯ
Ｓトランジスタ４１とＮＭＯＳトランジスタ４２及び４
３を含む。ここでＰＭＯＳトランジスタ４１とＮＭＯＳ
トランジスタ４２がワードドライバ４４を構成する。図
４に於ては、メインワード線ＭＷＬ０乃至ＭＷＬｎのう
ちの任意の一本をメインワード線ＭＷＬとして示す。ま
た一対のサブワードデコード線ＳＷＤＺ及びＳＷＤＸが
設けられているとする。更に、対応するサブワード線を
サブワード線ＷＬとして記す。
【００３６】メインワード線ＭＷＬは、低電位の場合に
そのメインワード線ＭＷＬが選択されたことを示す。図
４に於ては、メインワード線ＭＷＬが選択されかつサブ
ワードデコード線ＳＷＤＺが高電位でサブワードデコー
ド線ＳＷＤＸが低電位の場合に、対応するサブワード線
ＷＬが選択されて高電位となる。即ち、メインワード線
ＭＷＬが低電位でサブワードデコード線ＳＷＤＸが低電
位の場合、ＰＭＯＳトランジスタ４１が導通、ＮＭＯＳ
トランジスタ４２及び４３が非導通となり、サブワード
線ＷＬがサブワードデコード線ＳＷＤＺと同一の高電位
となる。
【００３７】なお図４に於てＮＭＯＳトランジスタ４３
は、メインワード線ＭＷＬが選択されて低電位であって
も、サブワードデコーダ３１が選択されていない場合、
即ちサブワードデコード線ＳＷＤＺ及びＳＷＤＸが低電
位及び高電位の場合に、サブワード線ＷＬを低電位とす
るために設けられる。
【００３８】図９のインバータ回路で説明したのと同様
に、図４に於てワードドライバ４４のＰＭＯＳトランジ
スタ４１がオフの場合、バンド間トンネル電流が流れて
しまうと無駄な電流が消費されることになる。そこで本
発明に於ては、図４のワードドライバ４４を選択するメ
インワード線ＭＷＬの電位を制御して、待機時及びメモ
リブロック非選択時にメインワード線ＭＷＬの電位を下
げることによって、バンド間トンネル電流を抑圧する。
【００３９】図５は、本発明によるメインワードデコー
ダ駆動回路２２とメインワードデコーダ２１の第１の実
施例を示す。図４のメインワードデコーダ駆動回路２２
とメインワードデコーダ２１とは、待機時及びメモリブ
ロック非選択時に、メインワードデコーダ２１の出力で
あるメインワード線ＭＷＬの電位を下げるように制御す
る。これによって図４のワードドライバ４４に於けるバ
ンド間トンネル電流を抑圧するものである。即ち、ワー
ドドライバ４４のＰＭＯＳトランジスタ４１のゲート電
位を下げることによって、ＰＭＯＳトランジスタ４１の
バルクからソース及びドレインに流れるバンド間トンネ
ル電流を抑圧することが出来る。
【００４０】従来は、選択されたメインワード線ＭＷＬ
にはグランド電位ｖｓｓが供給され、それ以外の全ての
メインワード線ＭＷＬにはＤＲＡＭ１０の一般的な内部
動作電圧ｖｉｉよりも高い電位ｓｖｉｉが供給される。
電位ｖｉｉよりも高い電位ｓｖｉｉがメインワード線Ｍ
ＷＬに必要な理由は以下の通りである。即ち、メモリセ
ルのセルトランジスタがＮＭＯＳであるために、メモリ
セルにハイデータつまりｖｉｉを書き込むためには、セ
ルトランジスタのゲートに（ｖｉｉ＋ｖｔｈ＋α）の電
圧を印加する必要がある。ここでｖｔｈはセルトランジ
スタのしきい値電圧であり、αはメモリセルへ高速にデ
ータを書き込むためのオーバードライブ分の電圧であ
る。従ってサブワード線ＷＬ（図４参照）には、ＤＲＡ
Ｍ１０の一般的な内部動作電圧ｖｉｉよりも高い電位ｓ
ｖｉｉ（＝ｖｉｉ＋ｖｔｈ＋α）を印加する必要があ
る。このためサブワードデコード線ＳＷＤＺは、選択さ
れたメモリブロック２３の選択されたワードデコーダ４
４に対して電位ｓｖｉｉを供給する。ところが選択メモ
リブロック２３に於ては、サブワードデコード線ＳＷＤ
Ｚが電位ｓｖｉｉであるが選択されていないワードデコ
ーダ４４が存在する。この場合に非選択のワードデコー
ダ４４のＰＭＯＳトランジスタ４１（図４参照）を完全
にオフするためには、メインワード線ＭＷＬには電位ｓ
ｖｉｉを提供する必要がある。これが従来に於ては、メ
インワード線ＭＷＬに供給される電位が、選択メインワ
ード線以外はｓｖｉｉであった理由である。
【００４１】本発明に於ては、待機時及び非選択メモリ
ブロック２３に対しては、メインワード線ＭＷＬに供給
する電位を、電位ｓｖｉｉから下げて例えば電位ｖｉｉ
とする。また従来と同様に、選択メモリブロック２３の
非選択メインワード線ＭＷＬには電位ｓｖｉｉを供給
し、選択メインワード線ＭＷＬにはグランド電位ｖｓｓ
を供給する。なお待機時及び非選択メモリブロック２３
に於けるメインワード線ＭＷＬの電位はｖｉｉでなくと
もよく、ｓｖｉｉより低い適当な電位で良い。
【００４２】図５のメインワードデコーダ駆動回路２２
は、ＮＡＮＤ回路５１、インバータ５２、ＰＭＯＳトラ
ンジスタ５３及び５４、ＮＭＯＳトランジスタ５５及び
５６、更にＰＭＯＳトランジスタ５７及び５８を含む。
ＮＡＮＤ回路５１には、当該メモリブロック２３の選択
／非選択を示す信号と、ＤＲＡＭ１０の非待機／待機を
示す信号が供給される。メモリブロック２３の選択／非
選択を示す信号は、Ｘデコーダ１３の他の部分から供給
される。またＤＲＡＭ１０の非待機／待機を示す信号と
しては、図１のコントロールバッファ１５から供給され
るＲＡＳ信号等を用いることが出来る。ＮＡＮＤ回路５
１は、非待機であり当該メモリブロック２３が選択され
た場合のみローを出力する。即ち、待機状態の場合或い
は非選択の場合はハイを出力する。
【００４３】非待機であり当該メモリブロック２３が選
択された場合、ＮＭＯＳトランジスタ５５及び５６はオ
フ及びオンとなり、ＰＭＯＳトランジスタ５３及び５４
並びにＮＭＯＳトランジスタ５５及び５６からなるレベ
ルシフタ回路のノードＮ２はローとなる。従ってＰＭＯ
Ｓトランジスタ５８がオンとなって、電圧ｓｖｉｉがメ
インワードデコーダ駆動電圧ＶＭＷＬとして、メインワ
ードデコーダ２１に供給される。
【００４４】待機状態の場合或いは当該メモリブロック
２３が非選択の場合には、ＮＭＯＳトランジスタ５５及
び５６はオン及びオフとなり、ＰＭＯＳトランジスタ５
３及び５４並びにＮＭＯＳトランジスタ５５及び５６か
らなるレベルシフタ回路のノードＮ１はローとなる。従
ってＰＭＯＳトランジスタ５７がオンとなって、電圧ｖ
ｉｉがメインワードデコーダ駆動電圧ＶＭＷＬとして、
メインワードデコーダ２１に供給される。
【００４５】なお上記レベルシフタ回路は、ＮＡＮＤ回
路５１及びインバータ５２の出力がＤＲＡＭの内部動作
電圧ｖｉｉに基づくものであるため、この出力の電圧を
ＰＭＯＳトランジスタ５７及び５８の動作電圧レベルに
まで上げるために用いられるものである。
【００４６】メインワードデコーダ２１は、ＮＡＮＤ回
路６１、インバータ６２、ＰＭＯＳトランジスタ６３及
び６４、ＮＭＯＳトランジスタ６５及び６６、更にＰＭ
ＯＳトランジスタ６７及びＮＭＯＳトランジスタ６８を
含む。ＮＡＮＤ回路６１には、Ｘデコーダ１３の他の部
分からメインワード線選択信号が供給される。当該メイ
ンワード線ＭＷＬが選択されたとき、ＮＡＮＤ回路６１
の出力はローとなり、非選択の場合はハイとなる。
【００４７】当該メインワード線ＭＷＬが選択された場
合、ＮＭＯＳトランジスタ６５及び６６はオフ及びオン
となり、ＰＭＯＳトランジスタ６３及び６４並びにＮＭ
ＯＳトランジスタ６５及び６６からなるレベルシフタ回
路のノードＮ３はハイとなる。従ってＰＭＯＳトランジ
スタ６７及びＮＭＯＳトランジスタ６８が各々オフ及び
オンとなって、グランド電位（電位ｖｓｓ）がメインワ
ード線ＭＷＬに供給される。
【００４８】当該メインワード線ＭＷＬが非選択の場合
には、ＮＭＯＳトランジスタ６５及び６６はオン及びオ
フとなり、ＰＭＯＳトランジスタ６３及び６４並びにＮ
ＭＯＳトランジスタ６５及び６６からなるレベルシフタ
回路のノードＮ３はローとなる。従ってＰＭＯＳトラン
ジスタ６７及びＮＭＯＳトランジスタ６８が各々オン及
びオフとなって、メインワードデコーダ駆動電圧ＶＭＷ
Ｌがメインワード線ＭＷＬに供給される。
【００４９】このメインワードデコーダ駆動電圧ＶＭＷ
Ｌは上述のように、待機時及びメモリブロック非選択時
は電位ｖｉｉであり、メモリブロック選択時はｓｖｉｉ
である。なお選択／非選択信号、非待機／待機信号、及
びメインワード線選択信号は従来技術の範囲内であるの
で、その生成等に関する詳細な説明は省略する。
【００５０】このように本発明の第１の実施例に於て
は、メインワードデコーダ駆動回路２２とメインワード
デコーダ２１とは、待機時及びメモリブロック非選択時
に、メインワードデコーダ２１の出力であるメインワー
ド線ＭＷＬの電位をｓｖｉｉからｖｉｉに下げるように
制御する。これによって図４のワードドライバ４４に於
けるバンド間トンネル電流を抑圧することが出来る。
【００５１】図６（Ａ）及び（Ｂ）は、本発明によるメ
インワード線電位制御を説明するための図である。図６
（Ａ）及び（Ｂ）に於て、図４及び図５と同一の構成要
素は同一の番号で参照される。上述のように、本発明に
よるメインワード線ＭＷＬの電位の制御は、大きく分類
して待機状態及び当該メモリブロック２３が非選択の場
合と、当該メモリブロック２３が選択された場合とに分
けることが出来る。
【００５２】図６（Ａ）は、待機状態及びメモリブロッ
ク非選択の場合を示す。本発明に於ては、待機状態及び
メモリブロック非選択の場合には、メインワード線ＭＷ
Ｌには電位ｖｉｉを供給する。図６（Ａ）に於て、メイ
ンワードデコーダ駆動回路２２のＰＭＯＳトランジスタ
５７がオンされ、電位ｖｉｉがメインワードデコーダ２
１に供給される。この場合は待機状態或いはメモリブロ
ック非選択であるから、メインワードデコーダ２１に於
てはＰＭＯＳトランジスタ６７がオンされて、メインワ
ードデコーダ駆動回路２２からの電位ｖｉｉがメインワ
ード線ＭＷＬに供給される。
【００５３】各メインワード線ＭＷＬは、一対のサブワ
ードデコーダ３１及び３１’に入力される。サブワード
デコーダ３１には、２本のサブワードデコード線ＳＷＤ
Ｚ及びＳＷＤＸからなるサブワードデコード線ＳＷＤ２
が入力される。サブワードデコーダ３１’には、２本の
サブワードデコード線ＳＷＤＺ及びＳＷＤＸからなるサ
ブワードデコード線ＳＷＤ０が入力される。この場合は
待機状態或いはメモリブロック非選択であるから、サブ
ワードデコード線ＳＷＤＺ及びＳＷＤＸにはグランド電
位ｖｓｓが供給される。各メインワード線ＭＷＬは電位
ｖｉｉであるから、サブワードデコーダ３１及び３１’
のＮＭＯＳトランジスタ４２が導通され、各サブワード
線ＷＬにはグランド電位ｖｓｓが現われる。
【００５４】各メインワード線ＭＷＬには、従来のメイ
ンワード線電位ｓｖｉｉよりも低い電位ｖｉｉが供給さ
れているので、サブワードデコーダ３１及び３１’のＰ
ＭＯＳトランジスタ４１のゲート電位は従来に比べて低
いものとなる。従ってＰＭＯＳトランジスタ４１のバン
ド間トンネル電流を削減して消費電流削減をはかること
が出来る。
【００５５】図６（Ｂ）は、当該メモリブロック２３が
選択された場合を示す。本発明に於ては、メモリブロッ
ク選択の場合には、選択されたメインワード線ＭＷＬに
は電位ｖｓｓを供給し、それ以外のメインワード線ＭＷ
Ｌには電位ｓｖｉｉを供給する。これは従来技術と同様
な電位分配である。図６（Ｂ）に於て、メインワードデ
コーダ駆動回路２２のＰＭＯＳトランジスタ５８がオン
され、電位ｓｖｉｉがメインワードデコーダ２１に供給
される。この場合は当該メモリブロックが選択された場
合であるから、選択されたメインワード線ＭＷＬに対し
ては、メインワードデコーダ２１のＮＭＯＳトランジス
タ６８がオンされて電位ｖｓｓが供給される。選択され
ないメインワード線ＭＷＬに対しては、ＰＭＯＳトラン
ジスタ６７がオンされて、メインワードデコーダ駆動回
路２２からの電位ｓｖｉｉが供給される。
【００５６】各メインワード線ＭＷＬは、一対のサブワ
ードデコーダ３１及び３１’に入力される。サブワード
デコーダ３１には、２本のサブワードデコード線ＳＷＤ
Ｚ及びＳＷＤＸからなるサブワードデコード線ＳＷＤ２
が入力される。サブワードデコーダ３１’には、２本の
サブワードデコード線ＳＷＤＺ及びＳＷＤＸからなるサ
ブワードデコード線ＳＷＤ０が入力される。図６（Ｂ）
に於て、サブワードデコーダ３１を選択するために、サ
ブワードデコード線ＳＷＤ２のＳＷＤＸを電位ｖｓｓに
設定しまたＳＷＤＺを電位ｓｖｉｉに設定する。またサ
ブワードデコーダ３１’を非選択にするために、サブワ
ードデコード線ＳＷＤ０のＳＷＤＸを電位ｓｖｉｉに設
定しまたＳＷＤＺを電位ｖｓｓに設定する。このように
してサブワードデコーダ３１及びサブワードデコーダ３
１’を、各々、選択及び非選択にする。
【００５７】電位ｓｖｉｉである非選択メインワード線
ＭＷＬに対応するサブワードデコーダ３１及び３１’の
両方に於ては、ＮＭＯＳトランジスタ４２がオンとなる
ので、サブワード線ＷＬはグランド電位ｖｓｓとなる。
電位ｖｓｓである選択メインワード線ＭＷＬに対応する
選択されたサブワードデコーダ３１に於ては、ＰＭＯＳ
トランジスタ４１が導通されるので、サブワード線ＷＬ
には電位ｓｖｉｉが現われる。それに対して、電位ｖｓ
ｓである選択メインワード線ＭＷＬに対応する非選択の
サブワードデコーダ３１’に於ては、ＮＭＯＳトランジ
スタ４３が導通されるので、サブワード線ＷＬにはグラ
ンド電位ｖｓｓが現われる。
【００５８】図７は、メインワードデコーダ駆動回路２
２が出力するメインワードデコーダ駆動電圧ＶＭＷＬ
と、メインワードデコーダ２１が出力するメインワード
線ＭＷＬの電位とを示すタイミング図である。図７に於
て、／ＲＡＳ（ここで”／”は信号の反転を表す）は、
読み出し或いは書き込み時のアドレス入力コマンド（Ra
w Address Strobe）である。
【００５９】タイミング図の開始時に於て、／ＲＡＳが
ハイの時にはＤＲＡＭ１０は待機状態にある。待機状態
に於て、メインワードデコーダ駆動電圧ＶＭＷＬとメイ
ンワード線ＭＷＬは、共に電位ｖｉｉである。従って図
４のワードドライバ４４のＰＭＯＳトランジスタ４１の
ゲートに供給される電位はｖｉｉであり、バンド間トン
ネル電流が抑圧された状態となっている。
【００６０】データ読み出し或いは書き込み時には、／
ＲＡＳはローに変化させられる。まず非選択のメモリブ
ロックに於ては、メインワードデコーダ駆動電圧ＶＭＷ
Ｌ及びメインワード線ＭＷＬは共に電位ｖｉｉのままで
ある。従って図４のワードドライバ４４のＰＭＯＳトラ
ンジスタ４１のゲートに供給される電位はｖｉｉであ
り、バンド間トンネル電流が抑圧された状態となってい
る。
【００６１】選択メモリブロックに対しては以下のよう
になる。メインワードデコーダ駆動電圧ＶＭＷＬは電位
ｓｖｉｉになる。非選択のメインワード線ＭＷＬは、メ
インワードデコーダ駆動電圧ＶＭＷＬと同一の電位ｓｖ
ｉｉになる。選択されたメインワード線ＭＷＬは、グラ
ンド電位ｖｓｓとなる。
【００６２】このように本発明に従えば、待機状態に於
てバンド間トンネル電流を削減して電力消費量を減少さ
せることが出来ると共に、メモリ動作中であっても非選
択のメモリブロックに対してはバンド間トンネル電流を
削減することによって、低消費電力化をはかることが出
来る。
【００６３】上述の説明は特定の実施例を用いて説明さ
れたが、本発明は様々な形態で実施できることは明らか
である。図８は、メインワードデコーダ駆動回路２２の
第２の実施例を示す。図８に於て、図５と同一の構成要
素は同一の番号で参照され、その説明は省略される。
【００６４】図８のメインワードデコーダ駆動回路２２
Ａに於ては、図５のＰＭＯＳトランジスタ５７及び５８
の代わりに、ＰＭＯＳトランジスタ７１及びＮＭＯＳト
ランジスタ７２が直列接続された回路が用いられる。こ
のメインワードデコーダ駆動回路２２Ａに於ては、非待
機状態で当該メモリブロックが選択されると、ノードＮ
２がローとなり、ＰＭＯＳトランジスタ７１が導通され
て電位ｓｖｉｉがメインワードデコーダ駆動電圧ＶＭＷ
Ｌとして出力される。それ以外の場合にはノードＮ２が
ハイとなるので、ＮＭＯＳトランジスタ７２が導通され
て、電位ｖｉｉがメインワードデコーダ駆動電圧ＶＭＷ
Ｌとして出力される。
【００６５】即ち第２の実施例であるメインワードデコ
ーダ駆動回路２２Ａは、第１の実施例の場合と同様なメ
インワードデコーダ駆動電圧ＶＭＷＬを提供することが
出来る。本発明は実施例に基づいて説明されたが、上述
の実施例に限定されることなく、様々な変形や修正を特
許請求の範囲内で行うことが出来る。
【００６６】
【発明の効果】請求項１の発明に於ては、ワードドライ
バのトランジスタのゲート電位を制御する制御部を設け
ることによって、そのトランジスタのバンド間トンネル
電流を抑制することが出来る。
【００６７】請求項２の発明に於ては、制御部はワード
ドライバの複数の纏まりの各々に対して独立に制御を行
うことが出来るため、各纏まり毎に適切な制御を行うこ
とが出来る。請求項３の発明に於ては、制御部はメモリ
ブロックの各々に対して独立に制御を行うことが出来る
ため、メモリブロック毎にバンド間トンネル電流を適切
に制御することが出来る。
【００６８】請求項４の発明に於ては、半導体装置が待
機中にバンド間トンネル電流を制御することによって、
待機時の余計な電力消費を削減することが出来る。請求
項５の発明に於ては、半導体記憶装置がデータ入出力動
作中であっても、非選択のメモリブロックに於てバンド
間トンネル電流を抑制することによって、余計な電力消
費を削減することが出来る。
【００６９】請求項６の発明に於ては、ワード線を活性
化する電位に等しい電位ではなく、それよりも低い電位
をワードドライバのトランジスタにゲート電圧として供
給することによって、バンド間トンネル電流を抑圧する
ことができる。請求項７の発明に於ては、選択されたワ
ードドライバは、ワード線を活性化する電位に等しい電
位を電源電圧として受け取ることによって、ワード線に
その電位を供給することができる。
【００７０】請求項８の発明に於ては、ワード線を活性
化する電位に等しい電位ではなく、それよりも低い電位
をワードドライバのトランジスタにゲート電圧として供
給することによって、バンド間トンネル電流を抑圧する
ことができる。請求項９の発明に於ては、非選択のメモ
リブロックに於てワード線を活性化する電位よりも低い
電位をワードドライバに供給することによって、非選択
のメモリブロックにおけるバンド間トンネル電流を抑圧
して消費電流の削減をはかることが出来る。
【００７１】請求項１０の発明に於ては、半導体装置が
待機中にワード線を活性化する電位よりも低い電位をワ
ードドライバに供給することによって、バンド間トンネ
ル電流を抑圧し待機時の余計な電力消費を削減すること
が出来る。上記請求項１１乃至１４の発明に於ては、ワ
ードドライバに供給する電位を制御部に於て容易に切り
替え制御することが出来るので、バンド間トンネル電流
抑圧を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭの概略全体構造を示す図
である。
【図２】図１のＤＲＡＭのＸデコーダ及びメモリコアを
詳細に示す図である。
【図３】（Ａ）は図２のメモリコア内部のワード線配置
を詳細に示す図であり、（Ｂ）は（Ａ）のサブワードデ
コード部を示す図である。
【図４】サブワードデコーダの構成を示す回路図であ
る。
【図５】メインワードデコーダとメインワードデコーダ
駆動回路の第１の実施例を示す回路図である。
【図６】（Ａ）は待機時或いは非選択ブロックに於ける
本発明のＤＲＡＭの動作を説明する図であり、（Ｂ）は
選択ブロックに於ける本発明のＤＲＡＭの動作を説明す
る図である。
【図７】本発明のＤＲＡＭの動作を説明するためのタイ
ミング図である。
【図８】メインワードデコーダ駆動回路の第２の実施例
を示す回路図である。
【図９】バンド間トンネル電流を説明するための図であ
る。
【符号の説明】
１０ ＤＲＡＭ １１ メモリコア １２ Ｙデコーダ １３ Ｘデコーダ １４ アドレスバッファ １５ コントロールバッファ １６ データバッファ ２０ センスアンプ列 ２１ メインワードデコーダ ２２ メインワードデコーダ駆動回路 ２３ メモリブロック ３０ サブワードデコード部 ３１、３２ サブワードデコーダ ４４ ワードドライバ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルに対してワード線を選択活性
    化するワードドライバと、 該ワードドライバのトランジスタのゲート電圧を制御す
    ることによって該トランジスタのバンド間トンネル電流
    を抑制する制御部を含むことを特徴とする半導体記憶装
    置。
  2. 【請求項２】 前記制御部は、前記ワードドライバを分
    割する複数の纏まりの各々を独立に制御することを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記複数の纏まりに対応する前記メモリ
    セルからなる複数のメモリブロックを更に含み、前記制
    御部は、該複数のメモリブロックの各々を独立に制御す
    ることを特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記制御部は、前記半導体装置が待機中
    に前記バンド間トンネル電流を抑制することを特徴とす
    る請求項１記載の半導体記憶装置。
  5. 【請求項５】 前記制御部は、前記メモリブロックから
    データ入出力のために選択されたメモリブロックに対す
    る制御と、該選択されたメモリブロック以外の該メモリ
    ブロックに対する制御とを異ならせ、該選択されたメモ
    リブロック以外の該メモリブロックに対して前記バンド
    間トンネル電流を抑制することを特徴とする請求項２記
    載の半導体記憶装置。
  6. 【請求項６】 前記ワードドライバは、前記ワード線を
    活性化する電位に等しい第１の電位と、該第１の電位よ
    り低い第２の電位と、グランド電位である第３の電位の
    いずれか一つを前記ゲートの電位として受け取り、前記
    制御回路は前記第１の電位の代わりに前記第２の電位を
    前記ワードドライバに供給することによって前記バンド
    間トンネル電流を抑制することを特徴とする請求項１記
    載の半導体記憶装置。
  7. 【請求項７】 前記ワードドライバは、前記第１の電位
    と前記第３の電位の一つを電源電圧とすることを特徴と
    する請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記ワードドライバは、前記ワード線を
    活性化する電位に等しい第１の電位と、該第１の電位よ
    り低い第２の電位と、グランド電位である第３の電位の
    いずれか一つを前記ゲートの電位として受け取り、前記
    制御回路は前記第１の電位の代わりに前記第２の電位を
    前記ワードドライバに供給することによって前記バンド
    間トンネル電流を抑制することを特徴とする請求項４又
    は５記載の半導体記憶装置。
  9. 【請求項９】 前記制御回路は、前記選択されたメモリ
    ブロックの選択された前記ワードドライバには前記第３
    の電位を供給し、該選択されたメモリブロックの非選択
    の前記ワードドライバには前記第１の電位を供給し、該
    選択されたメモリブロック以外の前記メモリブロックに
    対応する該ワードドライバには前記第２の電位を供給す
    ることを特徴とする請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記制御回路は、前記半導体装置が待
    機中に前記第２の電位を前記ワードドライバに供給する
    ことによって前記バンド間トンネル電流を抑制すること
    を特徴とする請求項８記載の半導体記憶装置。
  11. 【請求項１１】 前記制御回路は、 前記第１の電位を電源電圧とする第１のトランジスタ
    と、 前記第２の電位を電源電圧とする第２のトランジスタを
    含み、該第１のトランジスタのゲート及び該第２のトラ
    ンジスタのゲートに相補信号を入力することにより該第
    １の電位と該第２の電位の一つを選択することを特徴と
    する請求項６記載の半導体記憶装置。
  12. 【請求項１２】 前記制御回路は、前記相補信号を前記
    第１のトランジスタ及び前記第２のトランジスタの動作
    電圧レベルに合わせるためのレベルシフタ回路を更に含
    むことを特徴とする請求項１１記載の半導体記憶装置。
  13. 【請求項１３】 前記制御回路は、前記第１の電位及び
    前記第２の電位の間で直列接続されたＰ型トランジスタ
    及びＮ型トランジスタを含み、該Ｐ型トランジスタのゲ
    ート及び該Ｎ型トランジスタのゲートに共通に入力する
    信号によって該第１の電位と該第２の電位の一つを選択
    することを特徴とする請求項６記載の半導体記憶装置。
  14. 【請求項１４】 前記制御回路は、前記信号を前記Ｐ型
    トランジスタ及び前記Ｎ型トランジスタの動作電圧レベ
    ルに合わせるためのレベルシフタ回路を更に含むことを
    特徴とする請求項１３記載の半導体記憶装置。
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