JP4380726B2 - ブリッジ回路における縦型ｍｏｓｆｅｔ制御方法 - Google Patents

ブリッジ回路における縦型ｍｏｓｆｅｔ制御方法 Download PDF

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Description

本発明は、縦型ＭＯＳＦＥＴにより構成されるブリッジ回路における縦型ＭＯＳＦＥＴ制御方法に関するものである。
ＭＯＳＦＥＴのスイッチングによって発生する逆回復電流は損失となるばかりでなく、高速スイッチングを妨げる要因の一つである。従来は、ＦＲＤ（ファーストリカバリーダイオード）やＳＢＤ（ショットキーバリアダイオード）をＭＯＳＦＥＴへ並列接続し、ボディダイオードを無効化する逆阻止ダイオードを接続することで、逆回復電流を低減し、スイッチング損失低減やスイッチングスピードの高速化を図っている。並列接続された外付けのＳＢＤは、半導体素子の逆回復時に、ＭＯＳＦＥＴの内蔵ダイオードで生じる電圧降下約２．０Ｖを０．４Ｖに抑えるために使用されている。
一方、特許文献１において、横型ＭＯＳＦＥＴにバックゲートと分離された絶縁ゲートを設け、バックゲートに逆バイアスを印加することにより、逆阻止ダイオードを使用しないで逆回復現象を抑制する方法が提案されている。
特開平７−１９４１０５号公報
しかしながら、従来のように逆阻止ダイオードを接続する場合、逆阻止ダイオードが新たに必要になるため、ＭＯＳＦＥＴのオン抵抗増加、回路の複雑化や大型化などの問題が生じる。
一方、逆阻止ダイオードを使用しない特許文献１の手法は、横型ＭＯＳＦＥＴでしか実現できず、大電流用途として都合の良い縦型ＭＯＳＦＥＴには不向きである。また、ＭＯＳＦＥＴに新たな制御端子と逆バイアス電源が必要であり、回路の複雑化や大型化などの問題がある。
さらに、一般に、帰還容量／入力容量の比が大きなＭＯＳＦＥＴの場合、スイッチング動作において素子のゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生し易いという問題もある。
また、チャネル抵抗の低減を目的に、ｐ型ベース層とゲート酸化膜との間にｎ−型チャネル層を形成した蓄積型のｎチャネル縦型ＭＯＳＦＥＴが提案されている。図１４は、この縦型ＭＯＳＦＥＴの断面図である。この図に示すように、炭化珪素からなるｎ＋型基板Ｊ１の主表面上に炭化珪素からなるｎ−型ドリフト層Ｊ２が積層され、このｎ−型ドリフト層Ｊ２の表層部にｐ型ベース領域Ｊ３が形成されている。ｐ型ベース領域Ｊ３の表層部にはｎ＋型ソース領域Ｊ４が形成され、ｎ＋型ソース領域Ｊ４とｎ−型ドリフト層Ｊ２とを繋ぐように、ｐ型ベース領域Ｊ３の表面部にはｎ−型ＳｉＣ層Ｊ５が延設されている。このｎ−型ＳｉＣ層Ｊ５は、デバイスの動作時にチャネル形成層として機能する。さらに、ｎ−型ＳｉＣ層Ｊ５の上面およびｎ＋型ソース領域Ｊ４の上面には熱酸化にてゲート酸化膜Ｊ７が形成され、このゲート酸化膜Ｊ７の上にゲート電極Ｊ８が形成されている。ゲート電極Ｊ８は絶縁膜Ｊ９で覆われ、この絶縁膜Ｊ９の上にｎ＋型ソース領域Ｊ４およびｐ型ベース領域Ｊ３と電気的に接続されたソース電極Ｊ１０が形成されると共に、ｎ＋型基板Ｊ１の裏面にドレイン電極Ｊ１１が形成されることで、縦型ＭＯＳＦＥＴが構成されている。
このような縦型ＭＯＳＦＥＴの場合、チャネル抵抗低減を図れるが、構造に起因する以下の特有の問題が生じる。図１５に、ｎチャネル縦型ＭＯＳＦＥＴの内蔵ダイオード（寄生ダイオード）と外付けのＳＢＤの順方向電圧に対する電流特性を示し、この図を参照して説明する。
まず、ゲート電圧＝０ＶでＭＯＳＦＥＴをオフした時にドレイン−ソース間電圧＜０Ｖの場合、ドレイン電極Ｊ１１→ｎ＋型基板Ｊ１→ｎ−ドリフト層Ｊ２を通じてｎ−型ＳｉＣ層Ｊ５へ電界が加わってしまい、ＭＯＳＦＥＴのチャネルが開きかけた状態となり、電流漏れが発生するという問題が発生する。
また、ゲート電圧＝０Ｖでオフすると、内蔵ダイオードの順方向電圧がＶｆ１へ低下するため、並列接続されたＳＢＤのＶｆｄとの差が小さくなり、図１５中の（２）に示した小電流領域では本来よりも内蔵ダイオードへ電流が流れ易くなってしまう。このため、ＳＢＤの微小な逆回復特性を有効に機能させられない。また逆阻止ダイオードを設置すると、オン抵抗が増加する。
一方、ゲート電圧＝−１０Ｖでオフにすると、内蔵ダイオードの順方向電圧がＶｆ２へ高くなるため、並列接続されたＳＢＤの順方向電流Ｉｆよりも内蔵ダイオードのＩｆの方が多量に流れる図１５中の（１）の電流領域では、内蔵ダイオードの順方向電圧がＶｆ２へ高くなった分だけ（Ｖｆ２−Ｖｆ１）電圧降下が大きくなり、内蔵ダイオードにおける損失が増加する。
本発明は上記点に鑑みて、縦型ＭＯＳＦＥＴの内蔵ダイオードに対して外付けダイオードを並列接続したブリッジ回路において、逆阻止ダイオードを不要にし、内蔵ダイオード損失を低減すること、逆回復特性を低減すること、さらにはセルフターンオンを抑制することを目的とする。
上記目的を達成するため、本発明では、縦型ＭＯＳＦＥＴと、縦型ＭＯＳＦＥＴに対して逆並列接続された外付けダイオード（Ｄ１、Ｄ２）とを有し、縦型ＭＯＳＦＥＴと外付けダイオードを有する２つの回路を直列接続したブリッジ回路における縦型ＭＯＳＦＥＴ制御方法であって、縦型ＭＯＳＦＥＴをオフするゲート電圧として第１のオフ電圧（Ｖｏｆｆ１）と該第１のオフ電圧よりも低い第２のオフ電圧（Ｖｏｆｆ２）があり、ゲート電圧を第１のオフ電圧とするときの縦型ＭＯＳＦＥＴの内蔵ダイオードの順方向電圧Ｖｆ１と、ゲート電圧を第２のオフ電圧とするときの縦型ＭＯＳＦＥＴの内蔵ダイオードの順方向電圧Ｖｆ２の間に、Ｖｆ１＜Ｖｆ２の関係が成立する前記縦型ＭＯＳＦＥＴのスイッチング制御回路を用いて、内蔵ダイオードと外付けダイオードの逆回復が発生する期間に、縦型ＭＯＳＦＥＴのゲート電圧を第２のオフ電圧（Ｖｏｆｆ２）とし、かつ逆回復終了後に第２のオフ電圧から第１のオフ電圧へ変化させることを特徴としている。
このように、縦型ＭＯＳＦＥＴのゲート電圧を第１のオフ電圧（Ｖｏｆｆ１）もしくは第２のオフ電圧（Ｖｏｆｆ２）に制御し、順方向電圧（Ｖｆ）を変化させることにより、内蔵ダイオードへ電流を流しやすくする第１オフ状態にしたり、外付けダイオード（Ｄ１、Ｄ２）へ電流を流しやすくする第２オフ状態にすることが可能となる。これを利用して、内蔵ダイオード損失を低減すること、逆回復特性を低減すること、さらにはセルフターンオンを抑制することが可能となる。そして、これらの効果を逆阻止ダイオードが無くても得られるため、逆阻止ダイオードを無くすことが可能となる。
具体的には、縦型ＭＯＳＦＥＴをオンするゲート電圧として、オン電圧（Ｖｏｎ）を印加することで該縦型ＭＯＳＦＥＴをオン状態にし、縦型ＭＯＳＦＥＴのゲート電圧を第１のオフ電圧（Ｖｏｆｆ１）もしくは第２のオフ電圧（Ｖｏｆｆ２）とすることでオフ状態にする縦型ＭＯＳＦＥＴのスイッチング制御回路を用いて、ブリッジ回路の２つの縦型ＭＯＳＦＥＴのうちの一方の縦型ＭＯＳＦＥＴがオフ状態からオン状態へ変化するときに、他方の縦型ＭＯＳＦＥＴのゲート電圧を第１、第２のオフ電圧を切り替え制御する。これにより、上記本発明の特徴にある効果を得ることが可能となる。
例えば、ブリッジ回路の２つの縦型ＭＯＳＦＥＴを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行う場合、２つの縦型ＭＯＳＦＥＴの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、前記一方をオン状態からオフ状態に切替えてデッドタイムに入ったときに、前記一方のゲート電圧を第１のオフ電圧に切替えたのち、他方をオン状態に切替える以前に前記一方のゲート電圧を第２のオフ電圧に切替え、さらに、他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を再び第１のオフ電圧に切替えるという動作を行うようにすると良い。
また、ブリッジ回路の２つの縦型ＭＯＳＦＥＴを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行う場合、２つの縦型ＭＯＳＦＥＴの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、前記一方をオン状態からオフ状態に切替えてデッドタイムに入ったときに、前記一方のゲート電圧を第２のオフ電圧に切替え、さらに、他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を第１のオフ電圧に切替えるという動作を行うようにしても良い。
また、ブリッジ回路の２つの縦型ＭＯＳＦＥＴの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせる場合、２つの縦型ＭＯＳＦＥＴの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を第２のオフ電圧に切替え、２つの縦型ＭＯＳＦＥＴの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に一方のゲート電圧を第２のオフ電圧とし、該他方をオン状態に切替えてから所定期間後に一方のゲート電圧を第１のオフ電圧に切替えるという動作を行うようにしても良い。
また、ブリッジ回路の２つの縦型ＭＯＳＦＥＴの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせる場合、２つの縦型ＭＯＳＦＥＴの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を第２のオフ電圧に切替え、２つの縦型ＭＯＳＦＥＴの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に一方のゲート電圧を第２のオフ電圧とし、該他方をオン状態に切替えてから再びオフ状態に切替えるときに、一方のゲート電圧を第１のオフ電圧に切替えるという動作を行うようにしても良い。
なお、２つの縦型ＭＯＳＦＥＴの他方をオン状態に切替える前に前記一方のゲート電圧を第２のオフ電圧に切替える時間として、ゲート電圧が第１のオフ電圧（Ｖｏｆｆ１）から第２のオフ電圧（Ｖｏｆｆ２）に変化するために必要な期間を前記他方がオン状態に切り替わる時間から遡った時間（Ｔａ）より前の時間に設定することができる。
この場合、ゲート電圧が第１のオフ電圧（Ｖｏｆｆ１）から第２のオフ電圧（Ｖｏｆｆ２）に変化するために必要な期間として、予め決めた期間を用いることができる。この予め決めた期間としては、例えば実験などにより求めた期間とすることができる。
また、所定期間として、２つの縦型ＭＯＳＦＥＴがオフ状態からオン状態に切り替わる際に発生する逆回復現象が終了するまでに要する期間以上の期間を用いることができる。
この場合、逆回復現象が終了するまでに要する期間を、２つの縦型ＭＯＳＦＥＴに流れる電流を電流検出部にて検出し、該電流検出部で逆回復現象が終了したことを検出するまでの期間とすることができる。
また、逆回復現象が終了するまでに要する期間として、２つの縦型ＭＯＳＦＥＴのドレイン−ソース間に流れ得る最大電流値の場合の逆回復電流が０になるまでに要する期間とすることもできる。
さらに、逆回復現象が終了するまでに要する期間として、２つの縦型ＭＯＳＦＥＴのドレイン−ソース間の最大定格電流の場合の逆回復電流が０になるまでに要する期間とすることもできる。
このような制御方法は、２つの縦型ＭＯＳＦＥＴとして、第１導電型ベース層とゲート酸化膜との間に第２導電型チャネル層を形成した蓄積型チャネルを形成する縦型ＭＯＳＦＥＴを用いる場合に特に有効である。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる縦型ＭＯＳＦＥＴにて構成された負荷駆動を行うハーフブリッジ回路１とその制御装置の回路概略図である。
図１に示すように、ハーフブリッジ回路１は、例えば降圧インバータとして用いられ、２つの縦型ＭＯＳＦＥＴ２、３が直列接続されて構成されている。縦型ＭＯＳＦＥＴ２、３は、反転型と蓄積型のいずれであっても構わないが、ｐ型ベース層とゲート酸化膜との間にｎ−型チャネル層を形成した蓄積型のｎチャネル縦型ＭＯＳＦＥＴ２、３に本実施形態を適用すると特に有効である。
また、各縦型ＭＯＳＦＥＴ２、３の内蔵ダイオード２ａ、３ａに対して外付けダイオードが並列接続され、各縦型ＭＯＳＦＥＴ２、３の内蔵ダイオード２ａ、３ａの順方向電圧Ｖｆは、ゲート電圧により制御可能となっている。このハーフブリッジ回路１には、直列接続された２つの縦型ＭＯＳＦＥＴ２、３の両端に、入力電源Ｅおよび電源安定化コンデンサＣ１が接続されると共に、２つの縦型ＭＯＳＦＥＴ２、３の中点においてインダクタＬを介して負荷やコンデンサＣ２が接続される。また、２つの縦型ＭＯＳＦＥＴ２、３には、外付けダイオードＤ１、Ｄ２がそれぞれ逆並列接続されている。そして、２つの縦型ＭＯＳＦＥＴ２、３を交互にオンオフすることにより、負荷４の駆動を行う。駆動される負荷４としては、例えばモータ等の誘導性負荷や抵抗負荷又はこれらの複合負荷などが挙げられる。以下、２つの縦型ＭＯＳＦＥＴ２、３のうちハイサイド側のＭＯＳＦＥＴをＨｉ−ＭＯＳＦＥＴ２といい、ローサイド側のＭＯＳＦＥＴをＬｏ−ＭＯＳＦＥＴ３という。
また、ハーフブリッジ回路１の制御装置は、電流検出部５ａ、５ｂ、ＰＷＭ波形発生器６およびゲートドライブ回路７で構成されている。
電流検出部５ａ、５ｂは、Ｈｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３それぞれに流れる電流の検出を行う。各電流検出部５ａ、５ｂは、逆回復電流が正の値から負の値へ変化し、負の値からゼロとなる方向に設置されている。そして、この電流検出部５ａ、５ｂにて検出した電流を電圧変換した値、具体的にはＨｉ−ＭＯＳＦＥＴ２に流れる電流に応じた電圧信号Vri_hiとＬｏ−ＭＯＳＦＥＴ３に流れる電流に応じた電圧信号Vri_loをＰＷＭ波形発生器６に伝達している。このような電流検出部５ａ、５ｂとしては、例えばホール素子やシャント抵抗等を用いた一般的な電流−電圧変換素子などを用いることができる。
ＰＷＭ波形発生器６は、電圧指令値と電流検出部５ａ、５ｂからの信号を基に、Ｈｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３をオン、オフするタイミングとその電圧値を決定し、各種信号Ｖｇ１’、Ｖｇ２’、Ｖｐ１、Ｖｐ２を出力する。
ゲートドライブ回路７は、ＰＷＭ波形発生器６から出力された各種信号Ｖｇ１’、Ｖｇ２’、Ｖｐ１、Ｖｐ２に基づき、Ｈｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３に印加するゲート電圧の印加タイミングおよび印加電圧値を制御し、Ｈｉ−ＭＯＳＦＥＴ２やＬｏ−ＭＯＳＦＥＴ３に対して所定のタイミングに、所定の電圧値のゲート電圧を印加することで、これらのオンオフを制御する。
図２、図３は、これらＰＷＭ波形発生器６およびゲートドライブ回路７の具体例を示した回路図である。
図２に示すように、ＰＷＭ波形発生器６は、２つのコンパレータ６ａ、６ｂ、搬送波発生器６ｃ、デッドタイム発生器６ｄによって信号Ｖｇ１’、Ｖｇ２’を生成すると共に、２つのヒステリシス付きのコンパレータ６ｅ、６ｆおよび電源制御信号発生器６ｇにて信号Ｖｐ１、Ｖｐ２を生成する。
図示しない負荷制御を行うためのＥＣＵから出力される指令電圧値がＰＷＭ波形発生器６に入力されるようになっており、この指令電圧値がコンパレータ６ａの非反転入力端子ならびにコンパレータ６ｂの反転入力端子に与えられる。一方、コンパレータ６ａの反転入力端子ならびにコンパレータ６ｂの非反転入力端子には、搬送波発生器６ｃより出力されるＰＷＭ変調の搬送波（三角波）が与えられている。このため、コンパレータ６ａからは、搬送波のレベルよりも電圧指令値のレベルが高い場合にハイレベルとなる信号Ｖｃ１が出力され、コンパレータ６ｂからは、信号Ｖｃ１の反転信号Ｖｃ２が出力されてデッドタイム発生器６ｄに与えられる。つまり、コンパレータ６ａとコンパレータ６ｂにより、ハイレベルとローレベルを反転させた信号Ｖｃ１、Ｖｃ２が生成される。なお、これらコンパレータ６ａ、６ｂは、電圧指令値および搬送波がいずれもデジタルデータとして出力される場合はマグニチュードコンパレータとなり、両者がいずれもアナログデータとして出力される場合はアナログコンパレータとなる。
デッドタイム発生器６ｄは、例えばオンオフ切替えの際にＨｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３が同時にオン状態となることを防止するために、両者いずれもがオフ状態となるデッドタイムを設けるため、信号Ｖｃ１、Ｖｃ２間のオンオフタイミングを修正するものである。このデッドタイム発生器６ｄからは、ゲート信号Ｖｇ１’、Ｖｇ２’が出力され、ゲートドライブ回路７に与えられる。
コンパレータ６ｅの非反転入力端子には、Ｈｉ−ＭＯＳＦＥＴ２に流れる電流を電圧変換した電圧信号Vri_hiが入力され、コンパレータ６ｆの非反転入力端子には、Ｌｏ−ＭＯＳＦＥＴ３に流れる電流を電圧変換した電圧信号Vri_loが入力される。また、コンパレータ６ｅ、６ｆの反転入力端子は、接地されることでゼロ（零）電位が与えられている。このため、コンパレータ６ｅからは、接地されたゼロレベルよりもＨｉ−ＭＯＳＦＥＴ２に流れる電流を電圧変換した電圧信号Vri_hiのレベルが低い場合に、信号Ｖｆ１がローレベルとなり、コンパレータ６ｆからは、接地されたゼロレベルよりもＬｏ−ＭＯＳＦＥＴ３に流れる電流を電圧変換した電圧信号Vri_loのレベルが低い場合に、信号Ｖｆ２がローレベルとなる。そして、これら信号Ｖｆ１、Ｖｆ２が電源制御信号発生器６ｇに与えられる。すなわち、縦型ＭＯＳＦＥＴ２、３で発生する逆回復電流は、電流検出部５ａ、５ｂにおいて逆回復現象による電流値が正から負へ変化し、さらに負からゼロへ変化するため、負の値を示す電圧値の期間を逆回復現象の期間として検出されるので、信号Ｖｆ１、Ｖｆ２がローレベルを示す期間を逆回復期間として特定することができる。
なお、これらコンパレータ６ｅ、６ｆは、縦型ＭＯＳＦＥＴ２、３の電流値がいずれもデジタルデータとして出力される場合はマグニチュードコンパレータとなり、両者がいずれもアナログデータとして出力される場合はアナログコンパレータとなる。アナログコンパレータは、判定にヒステリシス特性をもたせることにより、電流値の変化や電流値の確定を安定できる。以下では、コンパレータ６ｅ、６ｆは電流値の判定にヒステリシス特性をもたせたアナログコンパレータとし、縦型ＭＯＳＦＥＴ２、３の電流値が正→ゼロへ変化する場合に信号Ｖｆ１、Ｖｆ２はローレベルを示し、負→ゼロへ変化する場合に信号Ｖｆ１、Ｖｆ２はハイレベルを示す。
電源制御信号発生器６ｇは、信号Ｖｇ１’、Ｖｇ２’に基づき、Ｈｉ−ＭＯＳＦＥＴ２もしくはＬｏ−ＭＯＳＦＥＴ３のどちらがオフ状態からオン状態に変化するかと、オフ状態を継続してどちらに逆回復現象が発生するかを識別すると共に、信号Ｖｆ１、Ｖｆ２からインダクタＬに流れる電流方向を特定し、２つのオフ状態を制御するための信号Ｖｐ１、Ｖｐ２を出力する。
また、図３に示すように、ゲートドライブ回路７は、第１、第２ゲートドライブ回路７１、７２を有しており、それぞれ、フォトカプラ７１ａ、７２ａ、駆動ＩＣ（ドライバ）７１ｂ、７２ｂ、２つのコンプリメンタリバイポーラトランジスタ７１ｃ、７１ｄ、７２ｃ、７２ｄからなるプッシュプル回路を有して構成されている。これら第１、第２ゲートドライブ回路７１、７２は、ゲート信号Ｖｇ１’、Ｖｇ２’を入力し、各部を介してＨｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ１、Ｖｇ２として出力する。
第１、第２ゲートドライブ回路７１、７２では、プッシュプル回路のハイサイド側電位が電圧Ｖｏｎ１、Ｖｏｎ２とされ、ローサイド側電位がオフ電圧ＶＬ１、ＶＬ２とされるが、これらの電圧Ｖｏｎ１、Ｖｏｎ２およびオフ電圧ＶＬ１、ＶＬ２は、第１、第２電源回路７３、７４にて形成される。第１、第２電源回路７３、７４は、電源電圧Ｖｃｃ１、Ｖｃｃ２に基づいて３つの出力電圧Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２を出力する３出力電源７３ａ、７４ａと、２つの出力電圧Ｖｏｆｆ１、Ｖｏｆｆ２の出力切替を行うＶｏｆｆ切替器７３ｂ、７４ｂとを有して構成されている。この３出力電源７３ａ、７４ａから出力される出力電圧Ｖｏｎがプッシュプル回路のハイサイド側電位となる電圧Ｖｏｎ１、Ｖｏｎ２として用いられ、出力電圧Ｖｏｆｆ１、Ｖｏｆｆ２のうちＶｏｆｆ切替器７３ｂ、７４ｂにて選択された方がプッシュプル回路のローサイド側電位がオフ電圧ＶＬ１、ＶＬ２として用いられる。
具体的には、出力電位Ｖｏｎはオン状態のゲート電圧に相当し、出力電位Ｖｏｆｆ１およびＶｏｆｆ２は２つのオフ状態のゲート電圧に相当している。Ｖｏｆｆ切替器７３ｂ、７４ｂは、信号Ｖｐ１、Ｖｐ２がハイレベル時に出力電圧Ｖｏｆｆ１を選択し、ローレベル時に出力電圧Ｖｏｆｆ２を選択するように切替えられる。これら各電圧の大小関係は、Ｖｏｎ＞Ｖｏｆｆ１＞Ｖｏｆｆ２とされ、特にＶｏｆｆ２＜Ｖｔｈ（縦型ＭＯＳＦＥＴ２、３の閾値）の関係となる場合に有効である。また、例えば、Ｖｏｎが１０Ｖ、Ｖｏｆｆ１が０Ｖ、Ｖｏｆｆ２が−１０Ｖのように、Ｖｏｎ＋Ｖｏｆｆ２＝０、かつ、Ｖｏｆｆ１＝０Ｖの関係が成立するようにすると、第１、第２電源回路７３、７４を簡素化することが可能になる。
なお、Ｖｏｆｆ切替器７３ｂ、７４ｂの切替えは、機械的な機構による切替えでも、半導体素子による切替えでも可能であるが、切替え速度やチャタリングの有無を考慮すると、半導体素子による切替えが望ましい。
次に、上記のように構成されたハーフブリッジ回路１およびその制御装置の作動について説明する。ここでは、インダクタＬに流れる電流が負荷から２つの縦型ＭＯＳＦＥＴ２、３の中点（矢印）の方向へ流れる場合を用いて、デッドタイムの後にＬｏ−ＭＯＳＦＥＴ３がオンし、Ｈｉ−ＭＯＳＦＥＴ２に逆回復現象が発生するタイミングについて説明する。
図４および図５は、本実施形態にかかるハーフブリッジ回路１およびその制御装置の作動時における各部での信号波形を示したタイミングチャートである。
まず、電源制御信号発生器６ｇでは、時点Ｔ１において信号Ｖｇ１’がハイレベルからローレベルに変化したときに、これ以前の信号Ｖｇ１’および信号Ｖｇ２’の変化経緯に基づき、次にオフ状態からオン状態に変化するのがＬｏ−ＭＯＳＦＥＴ３であり、信号Ｖｆ１、Ｖｆ２からインダクタに流れる電流方向が負荷から２つの縦型ＭＯＳＦＥＴ２、３の中点（矢印）の方向であることを特定し、Ｈｉ−ＭＯＳＦＥＴ２に逆回復現象が発生すると識別する。
デッドタイムの期間（時点Ｔ１以降）になると、電源制御信号発生器６ｇは、信号Ｖｐ１をハイレベルとして出力し、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ１とされる。これにより、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧として出力電圧Ｖｏｆｆ１が印加される。このため、Ｈｉ−ＭＯＳＦＥＴ２は第１オフ状態となる。また、電源制御信号発生器６ｇは、信号Ｖｐ２もハイレベルとして出力し、第２ゲートドライブ回路７２のＶｏｆｆ切替器７４ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ２が出力電圧Ｖｏｆｆ１とされる。これにより、Ｌｏ−ＭＯＳＦＥＴ３のゲート電圧として出力電圧Ｖｏｆｆ１が印加される。このため、Ｌｏ−ＭＯＳＦＥＴ３も第１オフ状態となる。
ここで、第１オフ状態について、図１５を参照して説明する。第１オフ状態とは、Ｈｉ−ＭＯＳＦＥＴ２やＬｏ−ＭＯＳＦＥＴ３のゲート電圧が出力電圧Ｖｏｆｆ１とされたときのオフ状態のことを示している。Ｈｉ−ＭＯＳＦＥＴ２やＬｏ−ＭＯＳＦＥＴ３のゲート電圧が出力電圧Ｖｏｆｆ１とされた場合、図１５に示すように内蔵ダイオード２ａ、３ａの順方向電圧が電圧Ｖｆ１に制御される。このような状態においては、内蔵ダイオード２ａ、３ａの順方向電圧が後述する電圧Ｖｆ２とされる場合よりも低く制御されるため、本来よりも内蔵ダイオード２ａ、３ａへ電流が流れ易くすることができる。このため、第１オフ状態とすることにより、外付けダイオードＤ１、Ｄ２に電流が多く流れないようにでき、外付けダイオードＤ１、Ｄ２に電流が多く流れることによるダイオード損失を低減することが可能となる。
次に、時点Ｔ２において、電源制御信号発生器６ｇは、信号Ｖｐ１としてローレベルを出力し、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ２を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ２とされる。これにより、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧として出力電圧Ｖｏｆｆ２が印加される。このため、Ｈｉ−ＭＯＳＦＥＴ２は第２オフ状態となる。このとき、Ｖｏｆｆ切替器７３ｂによる出力電圧Ｖｏｆｆ１からＶｏｆｆ２への切替えタイミング（時点Ｔ２）は、予め実験により求めて定められる。具体的には、Ｈｉ−ＭＯＳＦＥＴ２のゲート容量をゲート電圧で充電したときにゲート電圧が出力電圧Ｖｏｆｆ１からＶｏｆｆ２へ変化するのに必要な時間Ｔａを求めておき、Ｌｏ−ＭＯＳＦＥＴ３のゲートに出力電圧Ｖｏｎを印加するタイミング（後述する時点Ｔ３）から時間Ｔａ以上遡った時間に定められる。
ここで、第２オフ状態について、図１５を参照して説明する。第２オフ状態とは、Ｈｉ−ＭＯＳＦＥＴ２やＬｏ−ＭＯＳＦＥＴ３のゲート電圧が出力電圧Ｖｏｆｆ２とされたときのオフ状態のことを示している。Ｈｉ−ＭＯＳＦＥＴ２やＬｏ−ＭＯＳＦＥＴ３のゲート電圧が出力電圧Ｖｏｆｆ２とされた場合、図１５に示すように内蔵ダイオード２ａ、３ａの順方向電圧が電圧Ｖｆ２に制御される。このような状態においては、内蔵ダイオード２ａ、３ａの順方向電圧が上述した電圧Ｖｆ１とされる場合よりも高く制御されるため、内蔵ダイオード２ａ、３ａへ電流が流れ難くなる。このため、第２オフ状態とすることにより、外付けダイオードＤ１、Ｄ２に電流を多く流し、逆回復特性を改善することが可能となる。また、第２オフ状態にすることで、スイッチング動作の際にゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生することを防止することも可能となる。
また、時点Ｔ３において、Ｌｏ−ＭＯＳＦＥＴ３のオン期間開始と同時に、Ｌｏ−ＭＯＳＦＥＴ３は、ゲート電圧として出力電圧Ｖｏｎが印加されることでオン状態となる。これにより、逆回復現象が発生する。このとき、Ｈｉ−ＭＯＳＦＥＴ２側に設置されている電流検出部５ａ、５ｂで検出される電流を電圧変換した電圧信号Vri_hiがプラスからマイナスに変化するため、ＰＷＭ波形発生器６のコンパレータ６ｅの出力する信号Ｖｆ１がローレベルとなる。そして、逆回復現象が終了すると、電圧信号Vri_hiがマイナスからゼロになり、コンパレータ６ｅの出力する信号Ｖｆ１がハイレベルとなる。
電源制御信号発生器６ｇは、この信号Ｖｆ１がローレベルからハイレベルに切り替わるとき（立上がり）を検出して、逆回復現象の終了を識別し、信号Ｖｐ１としてハイレベルを出力する。これにより、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ１とされる。このため、Ｈｉ−ＭＯＳＦＥＴ２のゲートにＶｏｆｆ１が印加されて内蔵ダイオード２ａ、３ａの順方向電圧はＶｆ１に制御され、第１オフ状態となる。
そして時点Ｔ４において、Ｌｏ−ＭＯＳＦＥＴ３のオン期間が終了しデッドタイムの期間になる。電源制御信号発生器６ｇは、信号Ｖｐ２をハイレベルとして出力し、第２ゲートドライブ回路７２のＶｏｆｆ切替器７４ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ２が出力電圧Ｖｏｆｆ１とされる。これにより、Ｌｏ−ＭＯＳＦＥＴ３のゲート電圧として出力電圧Ｖｏｆｆ１が印加される。このため、Ｌｏ−ＭＯＳＦＥＴ３は第１オフ状態となる。
時点Ｔ５において、Ｈｉ−ＭＯＳＦＥＴ２のオン期間開始と同時に、Ｈｉ−ＭＯＳＦＥＴ２は、ゲート電圧として出力電圧Ｖｏｎが印加されることでオン状態となる。しかしここでは、電流が外付けダイオードを通って電源Ｅへ回生されていたため逆回復現象は発生しない。このとき、Ｌｏ−ＭＯＳＦＥＴ３側に設置されている電流検出部５ａ、５ｂで検出される電流を電圧変換した電圧信号Vri_loがゼロのまま変化しないため、ＰＷＭ波形発生器６のコンパレータ６ｆの出力する信号Ｖｆ２はハイレベルのままとなる。
時点Ｔ６において、Ｈｉ−ＭＯＳＦＥＴ２のオン期間が終了しデッドタイムの期間になる。電源制御信号発生器６ｇは、信号Ｖｐ１をハイレベルとして出力し、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ１とされる。これにより、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧として出力電圧Ｖｏｆｆ１が印加される。このため、Ｈｉ−ＭＯＳＦＥＴ２は第１オフ状態となる。
インダクタＬの電流方向が変わらない限り、時点Ｔ６以降において、Ｈｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３の動作は時点Ｔ１〜Ｔ６の動作が継続される。
上記実施例と逆向きにインダクタ電流が流れている場合には、オンオフ動作する半導体素子がＨｉ−ＭＯＳＦＥＴ２、逆回復現象の発生する半導体素子がＬｏ−ＭＯＳＦＥＴ３の組み合わせに変わり、上記実施例の図４および図５のタイミングチャートおよび電圧信号Vri_hiとVri_loを入れ替えた動作を電源制御信号発生器６ｇが実施する。
インダクタＬの電流方向とオンオフ動作する半導体素子および逆回復現象の発生する半導体素子の組み合わせパターンを図１６に示す。
図６は、このような動作を行うときのＨｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。また、参考として、図７に、従来の場合のゲート信号Ｖｇ１、Ｖｇ２の波形を表したタイミングチャートを示す。
従来では、図７に示すように、Ｈｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のオンオフ切替えの際に、デッドタイム中、切替え時のセルフターンオンを抑制するために、単にＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のうちオフする側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ２にしていた。このため、常に第２オフ状態となっていた。
これに対し、本実施形態では、デッドタイムの初期時にはＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のうちオフする側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ１とすることで、第１オフ状態にしている。これにより、外付けダイオードＤ１、Ｄ２に電流が多く流れないようにでき、外付けダイオードＤ１、Ｄ２に電流が多く流れることによるダイオード損失を低減することが可能となる。
そして、Ｈｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３の一方をオンさせる際には、それに先立ってＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３の他方に逆回復現象が発生する場合には、オフした側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ２に切替え、第２オフ状態にしている。これにより、外付けダイオードＤ１、Ｄ２に電流を多く流し、逆回復特性を改善することが可能となる。また、第２オフ状態にすることで、スイッチング動作の際にゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生することを防止することも可能となる。
以上説明したように、本実施形態によれば、内蔵ダイオード損失を低減すること、逆回復特性を低減すること、さらにはセルフターンオンを抑制することが可能となる。そして、これらの効果を逆阻止ダイオードが無くても得られるため、逆阻止ダイオードを無くすことが可能となり、ＭＯＳＦＥＴのオン抵抗増加、回路の複雑化や大型化などの問題を解消できる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のハーフブリッジ回路１および制御装置の構成に関しては第１実施形態と同様であり、作動に関してのみ異なっている。このため、第１実施形態と異なる部分についてのみ説明する。ここでは、インダクタＬに流れる電流が負荷から２つの縦型ＭＯＳＦＥＴ２、３の中点（矢印）の方向へ流れる場合を用いて、デッドタイムの後にＬｏ−ＭＯＳＦＥＴ３がオンし、Ｈｉ−ＭＯＳＦＥＴ２に逆回復現象が発生するタイミングについて説明する。
図８は、本実施形態にかかるＨｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。
この図に示すように、Ｈｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ１、Ｖｇ２の波形はほぼ第１実施形態と同様であるが、デッドタイム初期時のみ第１実施形態と異なっている。
具体的には、図中時点Ｔ１０に示すように、デッドタイム初期時、つまりＨｉ−ＭＯＳＦＥＴ２をオフに切替えた当初から、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧として出力電圧Ｖｏｆｆ２が印加されるようにしている。
このようにすることで、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧を第１実施形態のように複雑に変更する必要が無くなり、制御の簡略化を図ることを可能にしつつ、第１実施形態と同様の効果を得ることが可能となる。ただし、このようにした場合、デッドタイム初期時にＨｉ−ＭＯＳＦＥＴ２を第１オフ状態にすることなく第２オフ状態にしているため、第１オフ状態にした場合に得られたダイオード損失の低減効果が得られなくなる部分が生じる。しかしながら、逆回復電流が０になった時点Ｔ１１以降でＨｉ−ＭＯＳＦＥＴ２を第１オフ状態に切替えているため、少なくともＬｏ−ＭＯＳＦＥＴ３をオンからオフに切替えた時点Ｔ１２からＨｉ−ＭＯＳＦＥＴ２を再びオンに切替える時点Ｔ１３までの期間中は、第１オフ状態にすることによるダイオード損失の低減効果を得ることができる。
なお、このような制御は、第１実施形態に対して第１電源回路７３および第２電源回路７４による出力電圧Ｖｏｆｆ１、Ｖｏｆｆ２の切替えタイミングを変更すれば良い。すなわち、ＰＷＭ波形発生器６に備えられる電源制御信号発生器６ｇにて信号Ｖｐ１、Ｖｐ２を出力しているが、第１実施形態では、電源制御信号発生器６ｇから予め実験により求めて定めておいたタイミングに信号Ｖｐ１、Ｖｐ２をハイレベルからローレベルに切替え、それに伴って第１電源回路７３および第２電源回路７４が出力電圧Ｖｏｆｆ１から出力電圧Ｖｏｆｆ２に切替えられる。これを、信号Ｖｇ１’、Ｖｇ２’がハイレベルからローレベルに切替わったときに、電源制御信号発生器６ｇから出力される信号Ｖｐ１、Ｖｐ２がハイレベルからローレベルに切替わるようにすれば良い。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、ハーフブリッジ回路１および制御装置の構成に関しては第１実施形態と同様であり、作動に関してのみ異なっている。このため、第１実施形態と異なる部分についてのみ説明する。
図９は、本実施形態にかかるＨｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。また、参考として、図１０に、従来の場合のゲート信号Ｖｇ１、Ｖｇ２の波形を表したタイミングチャートを示す。
図９に示すように、Ｌｏ−ＭＯＳＦＥＴ３に関してはオンオフを交互に繰り返す動作を行い、Ｈｉ−ＭＯＳＦＥＴ２に関しては常時オフ動作を行っている。このような動作を行う場合、従来では、図１０に示すように、Ｌｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ２を出力電圧Ｖｏｎと出力電圧Ｖｏｆｆ２と交互に繰り返すだけで、Ｈｉ−ＭＯＳＦＥＴ２に関しては常に出力電圧Ｖｏｆｆ２とするのみであった。
これに対し、本実施形態では、Ｌｏ−ＭＯＳＦＥＴ３に関しては、オン時にはゲート電圧として出力電圧Ｖｏｎを印加し、オフ時にはゲート電圧として出力電圧Ｖｏｆｆ２を印加している。そして、Ｌｏ−ＭＯＳＦＥＴ３をオフからオンに切替える以前の時点Ｔ２１と切替えた後の時点Ｔ２３において、Ｈｉ−ＭＯＳＦＥＴ２に関して、時点Ｔ２１ではゲート電圧を出力電圧Ｖｏｆｆ１から出力電圧Ｖｏｆｆ２に切替え、時点Ｔ２３では逆回復現象が終了すると、再びゲート電圧を出力電圧Ｖｏｆｆ２から出力電圧Ｖｏｆｆ１に切替えるようにしている。
このようにすれば、Ｌｏ−ＭＯＳＦＥＴ３をオフからオンに切替える際に逆回復特性を改善しつつ、セルフターンオン現象が発生することを防止することができる。また、逆回復現象が終了した後に、再びＨｉ−ＭＯＳＦＥＴ２のゲート電圧を出力電圧Ｖｏｆｆ１にしているため、Ｌｏ−ＭＯＳＦＥＴ３をオフしている期間中のＨｉ−ＭＯＳＦＥＴ２のダイオード損失の低減効果を得ることも可能となる。
次に、本実施形態のハーフブリッジ回路１およびその制御装置の作動について説明する。ここでは、インダクタに流れる電流が負荷から２つの縦型ＭＯＳＦＥＴ２、３の中点（矢印）の方向へ流れる場合を用いて、Ｌｏ−ＭＯＳＦＥＴ３がオフからオンに切替わり、Ｈｉ−ＭＯＳＦＥＴ２に逆回復現象が発生するタイミングについて説明する。
まず、電源制御信号発生器６ｇでは、時点Ｔ２０において信号Ｖｇ２’がハイレベルからローレベルに変化したときに、これ以前の信号Ｖｇ１’および信号Ｖｇ２’の変化経緯に基づき、次にオフ状態からオン状態に変化するのがＬｏ−ＭＯＳＦＥＴ３であり、Ｈｉ−ＭＯＳＦＥＴ２に逆回復現象が発生すると識別される。
また、時点Ｔ２０のＬｏ−ＭＯＳＦＥＴ３がオフの期間になると、電源制御信号発生器６ｇは、信号Ｖｐ２をローレベルとして出力し、第２ゲートドライブ回路７２のＶｏｆｆ切替器７４ｂが出力電圧Ｖｏｆｆ２を選択するように切替えられ、オフ電圧ＶＬ２が出力電圧Ｖｏｆｆ２とされる。これにより、Ｌｏ−ＭＯＳＦＥＴ３のゲート電圧として出力電圧Ｖｏｆｆ２が印加される。このため、Ｌｏ−ＭＯＳＦＥＴ３は第２オフ状態となる。さらに、電源制御信号発生器６ｇは、信号Ｖｐ１をハイレベルとして出力し、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ１とされる。これにより、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧として出力電圧Ｖｏｆｆ１が印加される。このため、Ｈｉ−ＭＯＳＦＥＴ２は第１オフ状態となる。
次に時点Ｔ２１では、電源制御信号発生器６ｇは、信号Ｖｐ１としてローレベルを出力し、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ２を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ２とされる。これにより、Ｈｉ−ＭＯＳＦＥＴ２のゲート電圧として出力電圧Ｖｏｆｆ２が印加される。このため、Ｈｉ−ＭＯＳＦＥＴ２は第２オフ状態となる。このとき、Ｖｏｆｆ切替器７３ｂによる出力電圧Ｖｏｆｆ１からＶｏｆｆ２への切替えタイミングは、予め実験により上記第１実施形態の説明と同様の手法により求めて定められる。
そして時点Ｔ２２では、Ｌｏ−ＭＯＳＦＥＴ３のオン期間開始と同時に、Ｌｏ−ＭＯＳＦＥＴ３は、ゲート電圧として出力電圧Ｖｏｎが印加されることでオン状態となる。これにより、逆回復現象が発生する。このとき、Ｈｉ−ＭＯＳＦＥＴ２側に設置されている電流検出部５ａ、５ｂで検出される電流を電圧変換した電圧信号Vri_hiがプラスからマイナスに変化するため、ＰＷＭ波形発生器６のコンパレータ６eの出力する信号Ｖｆ１がローレベルとなる。そして、逆回復現象が終了すると、電圧信号Vri_hiがマイナスからゼロになり、コンパレータ６ｅの出力する信号Ｖｆ１がハイレベルとなる。
電源制御信号発生器６ｇは、この信号Ｖｆ１がローレベルからハイレベルに切り替わるとき（立上がり）を検出して、逆回復現象の終了を識別し、信号Ｖｐ１としてハイレベルを出力する。これにより、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ２が出力電圧Ｖｏｆｆ１とされる。このため、Ｈｉ−ＭＯＳＦＥＴ２のゲートにＶｏｆｆ１が印加されて内蔵ダイオード２ａ、３ａ順方向電圧はＶｆ１に制御され、第１オフ状態となる。
そして時点Ｔ２３では、Ｌｏ−ＭＯＳＦＥＴ３のオン期間が終了すると、電源制御信号発生器６ｇは、信号Ｖｐ２をローレベルとして出力し、第２ゲートドライブ回路７２のＶｏｆｆ切替器７４ｂが出力電圧Ｖｏｆｆ２を選択するように切替えられ、オフ電圧ＶＬ２が出力電圧Ｖｏｆｆ２とされる。これにより、Ｌｏ−ＭＯＳＦＥＴ３のゲート電圧として出力電圧Ｖｏｆｆ２が印加される。このため、Ｌｏ−ＭＯＳＦＥＴ３は第２オフ状態となる。
インダクタＬの電流方向が変わらない限り、時点Ｔ２３以降において、Ｈｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３の動作は時点Ｔ２０〜Ｔ２３の動作が継続される。
このように、電源制御信号発生器６ｇが信号Ｖｇ１’、Ｖｇ２’に基づいて生成する信号Ｖｐ１、Ｖｐ２の出力のさせ方を第１実施形態に対して変更することにより、本実施形態の動作を行うことが可能となる。
なお、本実施形態の場合、デッドタイムを設ける必要が無いため、図２に示したデッドタイム発生器６ｄによるデッドタイムを０にすれば良い。また、デッドタイム発生器６ｄをなくし、信号Ｖｃ１、Ｖｃ２をそのまま信号Ｖｇ１’、Ｖｇ２’として用いても良い。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、ハーフブリッジ回路１および制御装置の構成に関しては第１実施形態と同様である。また、作動に関しては、第３実施形態を変更したものであるため、第３実施形態と異なる部分についてのみ説明する。
図１１は、本実施形態にかかるＨｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３のゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。
図１１に示すように、本実施形態も、Ｌｏ−ＭＯＳＦＥＴ３に関してはオンオフを交互に繰り返す動作を行い、Ｈｉ−ＭＯＳＦＥＴ２に関しては常時オフ動作を行っている。
ただし、本実施形態では、ゲート電圧を出力電圧Ｖｏｆｆ２から出力電圧Ｖｏｆｆ１に切替える動作を逆回復現象が終了すると直ぐに行うのではなく、Ｌｏ−ＭＯＳＦＥＴ３をオンからオフに切替えるときに行うようにしている。
このようにしても、Ｌｏ−ＭＯＳＦＥＴ３をオフからオンに切替える際に逆回復特性を改善しつつ、セルフターンオン現象が発生することを防止することができる。また、逆回復現象が終了した後、Ｌｏ−ＭＯＳＦＥＴ３をオンからオフに切替えるときに再びＨｉ−ＭＯＳＦＥＴ２のゲート電圧を出力電圧Ｖｏｆｆ１にしているため、Ｌｏ−ＭＯＳＦＥＴ３をオフしている期間中のＨｉ−ＭＯＳＦＥＴ２のダイオード損失の低減効果を得ることも可能となる。
なお、このような制御は、第３実施形態に対して、ＰＷＭ波形発生器６に備えられる電源制御信号発生器６ｇによる信号Ｖｐ１、Ｖｐ２の出力方法を変更することにより実現できる。すなわち、第３実施形態では、信号Ｖｆ１がローレベルからハイレベルに切り替わるとき（立上がり）を検出して、逆回復現象の終了を識別し、信号Ｖｐ１としてハイレベルを出力しているが、本実施形態では、Ｌｏ−ＭＯＳＦＥＴ３をオンからオフに切替わることを信号Ｖｇ１’、Ｖｇ２’に基づいて認識し、このときに信号Ｖｐ１としてハイレベルを出力すれば良い。これにより、第１ゲートドライブ回路７１のＶｏｆｆ切替器７３ｂが出力電圧Ｖｏｆｆ１を選択するように切替えられ、オフ電圧ＶＬ１が出力電圧Ｖｏｆｆ１とされる。このため、Ｈｉ−ＭＯＳＦＥＴ２のゲートにＶｏｆｆ１が印加されて内蔵ダイオード２ａ、３ａ順方向電圧はＶｆ１に制御され、第１オフ状態にすることができる。
（第５実施形態）
本発明の第５実施形態について説明する。図１２は、本実施形態にかかる縦型ＭＯＳＦＥＴ２、３にて構成された負荷駆動を行うハーフブリッジ回路１１とその制御装置の回路概略図である。なお、本実施形態は、ハーフブリッジ回路１１への負荷４や入力電源Ｅなどの接続形態が異なっているが、作動に関しては第１〜第４実施形態と同様である。したがって、第１実施形態と異なっている部分についてのみ説明する。
図１２に示すように、本実施形態のハーフブリッジ回路１１は、例えば昇圧インバータとして用いられ、直列接続された２つの縦型ＭＯＳＦＥＴ２、３の両端に、負荷４やコンデンサＣ２が接続されていると共に、２つの縦型ＭＯＳＦＥＴ２、３の中点においてインダクタＬを介して入力電源Ｅおよび電源安定化コンデンサＣ１が接続される。そして、２つの縦型ＭＯＳＦＥＴ２、３を交互にオンオフすることにより、負荷４の駆動を行う。
このような構成としても、第１〜第４実施形態で説明した作動を行うことができ、上記と同様の効果を得ることが可能となる。
（第６実施形態）
本発明の第６実施形態について説明する。図１３は、本実施形態にかかる縦型ＭＯＳＦＥＴにて構成された負荷駆動を行うフルブリッジ回路とその制御装置の回路概略図である。なお、本実施形態のフルブリッジ回路は、２つの縦型ＭＯＳＦＥＴが直列接続されたハーフブリッジ回路１、１１が結合されて構成されていることと、各ハーフブリッジ回路１、１１への負荷４や入力電源Ｅなどの接続形態が第１、第５実施形態と異なっているが、作動に関しては第１〜第４実施形態と同様である。したがって、第１、第４実施形態と異なっている部分についてのみ説明する。
図１３に示すように、本実施形態のフルブリッジ回路は、例えば昇降圧インバータとして用いられ、２つの縦型ＭＯＳＦＥＴ２、３、１２、１３が直列接続されたハーフブリッジ回路１、１１が２組結合されて構成されている。一方のハーフブリッジ回路１は昇圧インバータを構成し、他方のハーフブリッジ回路１１は降圧インバータを構成している。一方のハーフブリッジ回路１１を構成する直列接続された２つの縦型ＭＯＳＦＥＴ１２、１３の両端に、入力電源Ｅおよび電源安定化コンデンサＣ１が接続されていると共に、他方のハーフブリッジ回路１を構成する２つの縦型ＭＯＳＦＥＴ２、３の両端に、負荷４やコンデンサＣ２が接続されている。そして、各ハーフブリッジ回路１、１１を構成する２つの縦型ＭＯＳＦＥＴ２、３、１２、１３の中点同士がインダクタＬを介して接続されている。
このような構成においては、第１〜第４実施形態で説明した作動方法を用いて、図１６に示すハーフブリッジ回路１、１１において、コイル電流の向きが同一の昇圧インバータと降圧インバータの組み合わせと考えることにより、コイル電流の向きによって、逆回復現象の発生する半導体とオンオフ動作する半導体素子の組み合わせが容易に判別可能であり、負荷４の駆動を行うことができる。これにより、上記各実施形態と同様の効果を得ることが可能となる。なお、本実施形態に示すフルブリッジ回路は、図１６に示したように、２つのハーフブリッジ回路１、１１の組み合わせで対応が取れる。
（他の実施形態）
上記各実施形態では、逆回復現象が終了するまでの時間を電流検出部５ａ、５ｂの検出結果から求めているが、この時間はある程度決まっているので、予め実験などによって求めておくこともできる。例えば、縦型ＭＯＳＦＥＴ２、３のドレイン−ソース間に流れ得る最大電流値の場合の逆回復電流が０になるまでに要する時間に設定したり、縦型ＭＯＳＦＥＴ２、３のドレイン−ソース間の最大定格電流に流れ得る最大電流値の場合の逆回復電流が０になるまでに要する時間に設定することができる。
また上記各実施形態では、インダクタ電流の向きによって変化する逆回復現象の発生する半導体素子の位置と逆回復現象の有無を特定するため、Ｈｉ−ＭＯＳＦＥＴ２およびＬｏ−ＭＯＳＦＥＴ３に設置された電流検出部５ａ、５ｂで検出される電流を電圧変換した電圧信号Vri_hiおよびVri_loを利用し、電源制御信号発生器６ｇがゲート電圧を制御している。
しかし、逆回復現象は、デッドタイムの後にオフ状態からオン状態に切替わる半導体素子と反対側のオフ状態を保持する半導体素子に発生しうるものであるので、図１７および図１８に示したように、前記第１実施形態および第２実施形態のＨｉ−ＭＯＳＦＥＴ２のゲート電圧波形を１／２周期移動した波形をＬｏ−ＭＯＳＦＥＴ３のゲート電圧波形とし、逆回復現象が終了するまでの時間を予め実験などによって求めた値とすることで逆回復現象を検出する必要が無く、制御の簡略化および回路の小型化を図ることを可能にしつつ、第１実施形態と同様の効果を得ることが可能となる。
また、上記各実施形態では、内蔵ダイオード２ａ、３ａおよび外付けダイオードＤ１、Ｄ２の特性が図１５の関係になる場合を想定しているが、Ｖｆｄ＜Ｖｆ１＜Ｖｆ２またはＶｆ１＜Ｖｆｄ＜Ｖｆ２のいずれかの関係が成立していれば良い。
本発明の第１実施形態にかかる縦型ＭＯＳＦＥＴにて構成された負荷駆動を行うハーフブリッジ回路とその制御装置の回路概略図である。 ＰＷＭ波形発生器６の具体例を示した回路図である。 ゲートドライブ回路の具体例を示した回路図である。 図１に示すハーフブリッジ回路およびその制御装置の作動時における各部での信号波形を示したタイミングチャートである。 図１に示すハーフブリッジ回路およびその制御装置の作動時における各部での信号波形を示したタイミングチャートである。 図５に示す作動を行った場合のＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。 従来のＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。 本発明の第２実施形態にかかるＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。 本発明の第３実施形態にかかるＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。 従来のＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。 本発明の第４実施形態にかかるＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形を示したタイミングチャートである。 本発明の第５実施形態にかかる縦型ＭＯＳＦＥＴにて構成された負荷駆動を行うハーフブリッジ回路とその制御装置の回路概略図である。 本発明の第６実施形態にかかる縦型ＭＯＳＦＥＴにて構成された負荷駆動を行うハーフブリッジ回路とその制御装置の回路概略図である。 蓄積型のｎチャネル縦型ＭＯＳＦＥＴの断面図である。 ｎチャネル縦型ＭＯＳＦＥＴの内蔵ダイオード（寄生ダイオード）と外付けのＳＢＤの順方向電圧に対する電流特性を示したグラフである。 本発明の実施形態にかかる回路において、インダクタ電流の向きと逆回復現象の発生する半導体素子およびオンオフ動作する半導体素子の組み合わせの一覧を示した図表である。 本発明の他の実施形態にかかるＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形の別形態を示したタイミングチャートである。 本発明の他の実施形態にかかるＨｉ−ＭＯＳＦＥＴおよびＬｏ−ＭＯＳＦＥＴのゲート信号Ｖｇ１、Ｖｇ２の波形の別形態を示したタイミングチャートである。
符号の説明
１…ハーフブリッジ回路、２…Ｈｉ−ＭＯＳＦＥＴ、３…Ｌｏ−ＭＯＳＦＥＴ、２ａ、３ａ…内蔵ダイオード、４…負荷、５ａ、５ｂ…各電流検出部、６…ＰＷＭ波形発生器、６ａ、６ｂ…コンパレータ、６ｃ…搬送波発生器、６ｄ…デッドタイム発生器、６ｅ、６ｆ…コンパレータ、６ｇ…電源制御信号発生器、７…ゲートドライブ回路、１１…ハーフブリッジ回路、７１、７２…第１、第２ゲートドライブ回路、７１ａ、７２ａ…フォトカプラ、７１ｃ、７１ｄ、７２ｃ、７２ｄ…コンプリメンタリバイポーラトランジスタ、７３、７４…第１、第２電源回路、７３ａ、７４ａ…３出力電源、７３ｂ、７４ｂ…Ｖｏｆｆ切替器、Ｃ１…電源安定化コンデンサ、Ｃ２…コンデンサ、Ｄ１、Ｄ２…外付けダイオード、Ｅ…入力電源、７１ｂ、７２ｂ…駆動ＩＣ、Ｌ…インダクタ

Claims (13)

  1. 縦型ＭＯＳＦＥＴと、前記縦型ＭＯＳＦＥＴに対して逆並列接続された外付けダイオード（Ｄ１、Ｄ２）とを有し、前記縦型ＭＯＳＦＥＴと前記外付けダイオードを有する２つの回路を直列接続したブリッジ回路における縦型ＭＯＳＦＥＴ制御方法であって、
    前記縦型ＭＯＳＦＥＴをオフするゲート電圧として第１のオフ電圧（Ｖｏｆｆ１）と該第１のオフ電圧よりも低い第２のオフ電圧（Ｖｏｆｆ２）があり、前記ゲート電圧を第１のオフ電圧とするときの前記縦型ＭＯＳＦＥＴの内蔵ダイオードの順方向電圧Ｖｆ１と、前記ゲート電圧を第２のオフ電圧とするときの前記縦型ＭＯＳＦＥＴの内蔵ダイオードの順方向電圧Ｖｆ２の間に、Ｖｆ１＜Ｖｆ２の関係が成立する前記縦型ＭＯＳＦＥＴのスイッチング制御回路を用いて、
    前記内蔵ダイオードと前記外付けダイオードの逆回復が発生する期間に、前記縦型ＭＯＳＦＥＴのゲート電圧を前記第２のオフ電圧（Ｖｏｆｆ２）とし、かつ逆回復終了後に前記第２のオフ電圧から前記第１のオフ電圧へ変化させることを特徴とするブリッジ回路における縦型ＭＯＳＦＥＴ制御方法。
  2. 前記縦型ＭＯＳＦＥＴをオンするゲート電圧としてオン電圧（Ｖｏｎ）を印加することで該縦型ＭＯＳＦＥＴをオン状態にし、前記縦型ＭＯＳＦＥＴのゲート電圧を前記第１のオフ電圧もしくは前記第２のオフ電圧とすることでオフ状態にする前記縦型ＭＯＳＦＥＴのスイッチング制御回路を用いて、
    前記ブリッジ回路の前記２つの縦型ＭＯＳＦＥＴのうちの一方の前記縦型ＭＯＳＦＥＴがオフ状態からオン状態へ変化するときに、他方の前記縦型ＭＯＳＦＥＴの前記ゲート電圧を前記第１、第２のオフ電圧を切り替え制御することを特徴とする請求項１に記載のブリッジ回路における縦型ＭＯＳＦＥＴ制御方法。
  3. 前記ブリッジ回路の前記２つの縦型ＭＯＳＦＥＴを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行い、
    前記２つの縦型ＭＯＳＦＥＴの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、
    前記一方をオン状態からオフ状態に切替えて前記デッドタイムに入ったときに、前記一方のゲート電圧を前記第１のオフ電圧に切替えたのち、前記他方をオン状態に切替える以前に前記一方のゲート電圧を前記第２のオフ電圧に切替え、
    さらに、前記他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を再び前記第１のオフ電圧に切替えることを特徴とする請求項２に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  4. 前記ブリッジ回路の前記２つの縦型ＭＯＳＦＥＴを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行い、
    前記２つの縦型ＭＯＳＦＥＴの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、
    前記一方をオン状態からオフ状態に切替えて前記デッドタイムに入ったときに、前記一方のゲート電圧を前記第２のオフ電圧に切替え、
    さらに、前記他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を前記第１のオフ電圧に切替えることを特徴とする請求項２に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  5. 前記ブリッジ回路の前記２つの縦型ＭＯＳＦＥＴの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせ、
    前記２つの縦型ＭＯＳＦＥＴの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を前記第２のオフ電圧に切替え、
    前記２つの縦型ＭＯＳＦＥＴの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に前記一方のゲート電圧を前記第２のオフ電圧とし、該他方をオン状態に切替えてから所定期間後に前記一方のゲート電圧を前記第１のオフ電圧に切替えることを特徴とする請求項２に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  6. 前記ブリッジ回路の前記２つの縦型ＭＯＳＦＥＴの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせ、
    前記２つの縦型ＭＯＳＦＥＴの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を前記第２のオフ電圧に切替え、
    前記２つの縦型ＭＯＳＦＥＴの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に前記一方のゲート電圧を前記第２のオフ電圧とし、該他方をオン状態に切替えてから再びオフ状態に切替えるときに、前記一方のゲート電圧を前記第１のオフ電圧に切替えることを特徴とする請求項２に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  7. 前記他方をオン状態に切替える前に前記一方のゲート電圧を第２のオフ電圧に切替える時間として、前記ゲート電圧が前記第１のオフ電圧から前記第２のオフ電圧に変化するために必要な期間を前記他方がオン状態に切り替わる時間から遡った時間（Ｔａ）より前の時間に設定することを特徴とする請求項３、５、６のいずれか１つに記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  8. 前記ゲート電圧が前記第１のオフ電圧から前記第２のオフ電圧に変化するために必要な期間として、予め決めた期間を用いることを特徴とする請求項７に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  9. 前記所定期間として、前記２つの縦型ＭＯＳＦＥＴがオフ状態からオン状態に切り替わる際に発生する逆回復現象が終了するまでに要する期間以上の期間を用いることを特徴とする請求項３ないし５のいずれか１つに記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  10. 前記逆回復現象が終了するまでに要する期間を、前記２つの縦型ＭＯＳＦＥＴに流れる電流を電流検出部にて検出し、該電流検出部で逆回復現象が終了したことを検出するまでの期間とすることを特徴とする請求項９に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  11. 前記逆回復現象が終了するまでに要する期間として、前記２つの縦型ＭＯＳＦＥＴのドレイン−ソース間に流れ得る最大電流値の場合の逆回復電流が０になるまでに要する期間とすることを特徴とする請求項９に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  12. 前記逆回復現象が終了するまでに要する期間として、前記２つの縦型ＭＯＳＦＥＴのドレイン−ソース間の最大定格電流の場合の逆回復電流が０になるまでに要する期間とすることを特徴とする請求項９に記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
  13. 前記２つの縦型ＭＯＳＦＥＴとして、第１導電型ベース層とゲート酸化膜との間に第２導電型チャネル層を形成した蓄積型チャネルを形成する縦型ＭＯＳＦＥＴを用いることを特徴とする請求項２ないし１２のいずれか１つに記載のブリッジ回路における縦型ＭＯＳＦＥＴの制御方法。
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