JP2017163681A

JP2017163681A - 電圧駆動形半導体スイッチ素子の駆動回路

Info

Publication number: JP2017163681A
Application number: JP2016045383A
Authority: JP
Inventors: 滝沢　聡毅; Akitake Takizawa; 聡毅滝沢
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-03-09
Filing date: 2016-03-09
Publication date: 2017-09-14

Abstract

【課題】スイッチ素子がターンオフする際のスイッチング損失の増加や誤点弧による上下アーム短絡を防止し、高耐圧素子を不要にして小型化や低コスト化を可能にした半導体スイッチ素子の駆動回路を提供する。【解決手段】第１，第２のスイッチ素子２０５，２０６の直列回路と、スイッチ素子２０５を介してスイッチ素子３ａのゲート・ソース間に順バイアス電圧を印加する順バイアス電源２０１と、スイッチ素子２０６を介してスイッチ素子３ａのゲート・ソース間に逆バイアス電圧を印加する逆バイアス電源２０２とを備えた駆動回路において、対向アームの主回路スイッチ素子のオフ時に、自アームの主回路スイッチ素子のゲート・ソース間に印加される電圧を、ゼロ電圧と逆バイアス電圧とに切り替えるための抵抗２０９、コンデンサ２１１、ＭＯＳＦＥＴ２１２、ベース抵抗２１３、トランジスタ２１４等からなるバイアス切替手段を備える。【選択図】図１

Description

本発明は、電力変換装置に適用される電圧駆動形半導体スイッチ素子の駆動回路に関し、詳しくは、ＭＯＳＦＥＴやＩＧＢＴ等のゲート駆動回路に関するものである。

図６は、電圧駆動形半導体スイッチ素子（以下、単にスイッチ素子ともいう）を用いたインバータの主回路構成図である。
図６において、直流電源１の両極間には、例えばＭＯＳＦＥＴ等のスイッチ素子３ａ〜３ｆからなる三相のインバータ主回路３が接続され、インバータ主回路３の交流出力端子には電動機等の負荷５が接続されている。なお、直流電源１の代わりに、交流電源の整流電圧を電解コンデンサにより平滑して直流電源を構成する場合もある。

スイッチ素子３ａ，３ｂには、ゲート駆動回路２ａ，２ｂがそれぞれ設けられており、これらのゲート駆動回路２ａ，２ｂには制御回路４から制御信号６ａ，６ｂが入力されている。ここで、他のスイッチ素子３ｃ〜３ｆにもそれぞれ同一構成のゲート駆動回路が設けられ、各ゲート駆動回路にも制御信号が入力されているが、図６では、便宜的にこれらの図示を省略してある。

スイッチ素子３ａ〜３ｆとしてＭＯＳＦＥＴを用いる場合には、素子が有する寄生ダイオードを還流モードにおいて使用することになるが、スイッチ素子３ａ〜３ｆとしてＩＧＢＴを用いる場合には、ＩＧＢＴにダイオードを逆並列に接続することが必要になる。

図７は、図６におけるゲート駆動回路、例えば２ａの構成図である。
図７において、制御信号６ａはフォトカプラ等の絶縁回路２１により制御信号６ａ’に変換される。この絶縁回路２１の両端には、順バイアス電源２２と逆バイアス電源２３とが直列に接続されている。

順バイアス電源２２と逆バイアス電源２３との直列回路には、ゲート抵抗２７とＮＰＮ形トランジスタ２５とＰＮＰ形トランジスタ２６とゲート抵抗２８との直列回路が並列に接続されている。なお、トランジスタ２５，２６同士の接続点はスイッチ素子３ａのゲートＧに接続されている。
ここで、ゲート抵抗２７は、スイッチ素子３ａがターンオンする際のゲート電流を制限し、ゲート抵抗２８は、スイッチ素子３ａがターンオフする際のゲート電流を制限するように機能する。

また、絶縁回路２１から出力される制御信号６ａ’は、ベース抵抗２４を介してトランジスタ２５，２６のベースに与えられる。これらのトランジスタ２５，２６はいわゆるトーテムポール形の出力回路を構成しており、相補的に動作するものである。
更に、順バイアス電源２２と逆バイアス電源２３との接続点は、スイッチ素子３ａのソースＳに接続されている。なお、Ｄはスイッチ素子３ａのドレインを示す。

次に、このゲート駆動回路２ａの動作を説明する。
制御信号６ａ’が「Ｈｉｇｈ」レベルになると、トランジスタ２５がオンする。これにより、スイッチ素子３ａのゲートＧに電流が流れ込み、ゲート・ソース間電圧Ｖ_ＧＳがしきい値電圧Ｖ_ｔｈを超えるとスイッチ素子３ａがオンする。

一方、制御信号６ａ’が「Ｌｏｗ」レベルになると、トランジスタ２６がオンする。これにより、スイッチ素子３ａに蓄積されているゲート電荷が放電する方向に電流が流れるため、スイッチ素子３ａがオフする。
なお、ベース抵抗２４、ゲート抵抗２７，２８の抵抗値は、スイッチ素子３ａのスイッチングに伴って発生するサージ電圧等を抑制するために所定の値に設定されている。

一般に、ある程度の容量以上のシステムでは、図７に示すようにゲート駆動回路が順バイアス電源２２及び逆バイアス電源２３を備えており、これらの電源２２，２３によりスイッチ素子３ａのゲート・ソース間電圧Ｖ_ＧＳを制御してスイッチ素子３ａをオン・オフさせている。
これに対し、例えば小容量のシステムでは、図８に示すように、逆バイアス電源を持たずに順バイアス電源２２のみを備えたゲート駆動回路２ａ’が使用される場合がある。なお、図８では、図７と同一機能を有する部分に同一符号を付してある。

図８のゲート駆動回路２ａ’において、スイッチ素子３ａがオフしているときに、例えば、図６における対向アーム（下アーム）のスイッチ素子３ｂがターンオンして上アームのスイッチ素子３ａの寄生ダイオードが逆回復すると、スイッチ素子３ａには大きなｄｖ／ｄｔ（ｖはドレイン・ソース間電圧）が発生する。
これにより、スイッチ素子３ａの帰還容量Ｃ（容量値自体もＣとする）を介して、数式１に示す電流ｉがゲート側に流れる。
[数式１]
ｉ＝Ｃ・ｄｖ／ｄｔ

この結果、上記電流ｉにより上昇したスイッチ素子３ａのゲート電位（ゲート・ソース間電圧Ｖ_ＧＳ）がしきい値電圧Ｖ_ｔｈを超えると、スイッチ素子３ａが誤ってオンする場合がある。この時、下アームのスイッチ素子３ｂはオンしているため、図９に示すごとく上下アーム短絡（直流電源短絡）現象によって過大な短絡電流ｉ_Ｓが流れることになり、最悪の場合にはスイッチ素子３ａ，３ｂが破壊されることもあり得る。

上述した上下アーム短絡現象を防止するために、例えば特許文献１には、スイッチ素子３ａのオフ時にゲート・ソース間電圧Ｖ_ＧＳがしきい値電圧Ｖ_ｔｈに達しないように、スイッチ素子３ａのゲート・ソース間に逆バイアス電圧を印加して誤点弧を防止することが開示されている。

特開２００４−１２９３７８号公報（段落[００２２]〜[００３０]、図１等）

一般に、ＭＯＳＦＥＴ等の半導体スイッチ素子は、オフ時にゲート・ソース間に逆バイアス電圧を印加すると、印加電圧値に応じてドレイン・ソース間の耐圧が低下する。すなわち、ゲート・ソース間に逆バイアス電圧が印加されていない時にドレイン・ソース間の耐圧が最も高くなる。

スイッチ素子のゲート・ソース間に逆バイアス電圧を印加することによって低下するドレイン・ソース間の耐圧の絶対値は、スイッチ素子の電圧定格には大きく依存しない。つまり、電圧定格の低いスイッチ素子ほど、相対的にドレイン・ソース間電圧の低下度合いが大きくなる。このため、電圧定格が低い電力変換装置であって、スイッチ素子のゲート・ソース間に逆バイアス電圧を印加する場合には、電圧設計、特にスイッチング時におけるサージ電圧を考慮した設計が難しくなる。

一方、図８に示したように、順バイアス電源２２のみによってスイッチ素子３ａを駆動する場合、スイッチ素子３ａのオン・オフに伴って高ｄｖ／ｄｔが発生すると、帰還容量Ｃを介して流れる電流ｉに起因して誤点弧される可能性が高くなる。特に、電圧定格の低いＭＯＳＦＥＴ等のゲートしきい値電圧Ｖ_ｔｈは一般的に数[Ｖ]程度であるため、誤点弧のおそれは強くなる。

ドレイン・ソース間の耐圧の低下現象については、ターンオフサージ電圧を抑制することが有効であり、具体的には、スイッチ素子３ａをターンオフさせる側のゲート抵抗２８の抵抗値を大きくすれば良い。
ここで、図１０（ａ），（ｂ）はスイッチ素子３ａのターンオフ時の電圧・電流波形であり、図１０（ａ）はゲート抵抗２８が低い場合、図１０（ｂ）はゲート抵抗２８が高い場合を示している。これらの図において、ｉ_Ｄはドレイン電流、Ｖ_ＤＳはドレイン・ソース間電圧、Ｅ_ｄは順バイアス電源の電圧、ΔＶ_１，ΔＶ_２はドレイン・ソース間電圧Ｖ_ＤＳの電圧Ｅ_ｄからの変化分、ｔ_ｏｆｆ１，ｔ_ｏｆｆ２はターンオフ開始時点からドレイン電流ｉ_Ｄがゼロになるまでの時間を示す。

ゲート抵抗２８の抵抗値を大きくするとスイッチング損失が増加すると共に、図１０（ａ），（ｂ）からわかるようにターンオフ時間ｔ_ｏｆｆ２が長くなるため、上下アーム短絡を防止するためのデッドタイムを長くする必要がある。その結果として、所望の大きさの出力電圧を得ることが困難になる等、インバータの制御機能が悪化するという問題を生じる。
また、高耐圧のスイッチ素子を使用すれば、ターンオフサージ電圧の問題は解消可能であるが、装置の大型化やコストの上昇を招くという問題がある。

以上のように、スイッチ素子をターンオフする際にゲート・ソース間に逆バイアス電圧を印加するか否かは、トレードオフ的な問題であり、回路設計や小型化、低コスト化を困難にする一因となっている。

そこで、本発明の解決課題は、スイッチ素子のターンオフ時におけるスイッチング損失の増加や誤点弧による上下アーム短絡を防止し、システムの信頼性を高めると共に、高耐圧素子を不要にして小型化、低コスト化を可能にした電圧駆動形半導体スイッチ素子の駆動回路を提供することにある。

上記課題を解決するため、請求項１に係る発明は、電力変換装置の主回路の上アーム及び下アームに設けられる電圧駆動形半導体スイッチ素子としての主回路スイッチ素子を駆動するための駆動回路であって、
制御信号により相補的にオン・オフして前記主回路スイッチ素子を駆動する第１のスイッチ素子及び第２のスイッチ素子の直列回路と、前記主回路スイッチ素子をオンさせる時に前記第１のスイッチ素子を介して前記主回路スイッチ素子の制御端子と出力端子との間に順バイアス電圧を印加する順バイアス電源と、前記主回路スイッチ素子をオフさせる時に前記第２のスイッチ素子を介して前記主回路スイッチ素子の制御端子と出力端子との間に逆バイアス電圧を印加する逆バイアス電源と、を備えた駆動回路において、
対向アームの前記主回路スイッチ素子がオフである時に、自アームの前記主回路スイッチ素子の制御端子と出力端子との間に印加される電圧を、ゼロ電圧と逆バイアス電圧とに切り替えるバイアス切替手段を備えたものである。

請求項２に係る発明は、請求項１に記載した電圧駆動形半導体スイッチ素子の駆動回路において、前記バイアス切替手段を、前記逆バイアス電源の負電位側に接続したものである。

請求項３に係る発明は、請求項１または２に記載した電圧駆動形半導体スイッチ素子の駆動回路において、
前記バイアス切替手段は、自アームの前記主回路スイッチ素子がターンオフした後に、前記主回路スイッチ素子の制御端子と出力端子との間に印加される電圧をゼロ電圧から逆バイアス電圧に切り替えるものである。

請求項４に係る発明は、請求項３に記載した電圧駆動形半導体スイッチ素子の駆動回路において、
前記制御信号として前記主回路スイッチ素子に対するターンオフ指令が入力された後に、前記バイアス切替手段は、前記主回路スイッチ素子のターンオフ終了後であって前記上下アームの短絡防止用のデッドタイムが終了する時刻よりも短い期間にわたり、前記主回路スイッチ素子の制御端子と出力端子との間に印加される電圧をゼロにするものである。

請求項５に係る発明は、前記バイアス切替手段は、前記制御信号が入力される遅延手段を介して接続されるスイッチ手段を含み、当該スイッチ手段のオンにより、前記第２のスイッチ素子を介して、自アームの前記主回路スイッチ素子の制御端子と出力端子との間に逆バイアス電圧が印加されるものである。

本発明によれば、主回路のスイッチ素子がターンオフする際のスイッチング損失の増加を防止し、かつ、ダイオードが逆回復する際に対向アームのスイッチ素子が誤点弧されるのを防止することができる。
これにより、システムの信頼性が向上すると共に、高耐圧素子を不要にして電力変換装置の小型化、低コスト化を図ることができる。

本発明の実施形態を示すゲート駆動回路の構成図である。本発明の実施形態の動作を示す回路図である。本発明の実施形態の動作を示す回路図である。本発明の実施形態の動作を示す回路図である。本発明の実施形態の動作を示すタイムチャートである。電圧駆動形半導体スイッチ素子を用いたインバータの構成図である。図６におけるゲート駆動回路の構成図である。順バイアス電源のみを備えたゲート駆動回路の構成図である。インバータの上下アーム短絡状態を示す図である。図６におけるスイッチ素子のターンオフ時の電圧・電流波形図である。

以下、図に沿って本発明の実施形態を説明する。
図１は、本実施形態に係るゲート駆動回路２００の構成図である。このゲート駆動回路２００は、図６に示したインバータ主回路３の上アームのスイッチ素子３ａを駆動するゲート駆動回路２ａに相当しており、他のスイッチ素子３ｂ〜３ｆについても全て同一構成のゲート駆動回路２００が設けられている。ここで、インバータ主回路３のスイッチ素子３ａ〜３ｆは、請求項における主回路スイッチ素子に相当する。

図１において、制御回路（図示せず）から送られた制御信号６ａは、フォトカプラ等の絶縁回路２０３により絶縁されて制御信号６ａ’に変換される。絶縁回路２０３の両端には、順バイアス電源２０１（その電圧をＶ_ｇ１とする）と逆バイアス電源２０２（その電圧をＶ_ｇ２とする）とが直列に接続されている。

順バイアス電源２０１と逆バイアス電源２０２との直列回路には、図７と同様に、ゲート抵抗２０７とＮＰＮ形トランジスタ２０５とＰＮＰ形トランジスタ２０６とゲート抵抗２０８との直列回路が並列に接続されている。トランジスタ２０５，２０６同士の接続点はスイッチ素子３ａのゲートＧに接続され、電源２０１，２０２同士の接続点はスイッチ素子３ａのソースＳに接続されている。ここで、トランジスタ２０５，２０６は、請求項における第１のスイッチ素子，第２のスイッチ素子にそれぞれ相当する。
ゲート抵抗２０７は、スイッチ素子３ａのターンオン時のゲート電流を制限し、ゲート抵抗２０８は、同じくターンオフ時のゲート電流を制限するように機能する。

絶縁回路２０３の出力端子は、ベース抵抗２０４を介して、相補的に動作するトランジスタ２０５，２０６のベースに接続されている。また、絶縁回路２０３の出力端子は、抵抗２０９とダイオード２１０との並列回路を介してコンデンサ２１１の一端に接続され、コンデンサ２１１の他端は逆バイアス電源２０２の負極に接続されている。
ここで、抵抗２０９及びコンデンサ２１１からなる遅延回路（時定数回路）は、後述するＭＯＳＦＥＴ２１２のオフ動作を遅延させる遅延手段として作用する。

上記コンデンサ２１１の一端（抵抗２０９、ダイオード２１０及びコンデンサ２１１の相互接続点）はＭＯＳＦＥＴ２１２のゲートに接続されると共に、そのドレインは順バイアス電源２０１の正極に接続され、ソースは逆バイアス電源２０２の負極に接続されている。
また、ＭＯＳＦＥＴ２１２のドレインはベース抵抗２１３を介してトランジスタ２１４のベースに接続され、そのコレクタは電圧阻止用のダイオード２１５を介してスイッチ素子３ａのソースに接続されると共に、トランジスタ２１４のエミッタは逆バイアス電源２０２の負極に接続されている。
上記構成において、抵抗２０９、コンデンサ２１１、ＭＯＳＦＥＴ２１２、ベース抵抗２１３及びトランジスタ２１４等は、請求項におけるバイアス切替手段を構成している。

次に、この実施形態の動作を、図２〜図５を参照しつつ説明する。なお、以下の説明では、インバータ主回路３の上アームのスイッチ素子３ａ及び下アームのスイッチ素子３ｂの動作が相互に関連しているため、図２以降では、スイッチ素子の参照符号として３ａ（３ｂ）を付してある。

図２は、スイッチ素子３ａ（３ｂ）がオンしている時のゲート駆動回路２００の状態を示している。この場合、絶縁回路２０３から出力される制御信号６ａ’は「Ｈｉｇｈ」レベルであるため、トランジスタ２０５はオン、トランジスタ２０６はオフである。また、ＭＯＳＦＥＴ２１２はダイオード２１０を介してゲートに制御信号６ａ’が入力されるためオン状態であるが、ＭＯＳＦＥＴ２１２のオンによりベース抵抗２１３には電流が流れないので、トランジスタ２１４はオフしている。

上記のように、トランジスタ２０５がオン、トランジスタ２０６がオフ、ＭＯＳＦＥＴ２１２がオン、トランジスタ２１４がオフの状態では、スイッチ素子３ａ（３ｂ）のゲート・ソース間電圧Ｖ_ＧＳがしきい値電圧Ｖ_ｔｈを超えることによってスイッチ素子３ａ（３ｂ）がターンオンし、図２の破線の経路ａで電流が流れる。これにより、ゲート・ソース間電圧Ｖ_ＧＳは順バイアス電圧Ｖ_ｇ１に等しくなる。

前述したごとく、上アームのスイッチ素子３ａに対向する下アームのスイッチ素子３ｂにも、図１と同一構成のゲート駆動回路２００が設けられている。
そこで、上アームのスイッチ素子３ａに対するゲート駆動回路２００内のトランジスタ２０５と、下アームのスイッチ素子３ｂに対するゲート駆動回路２００内のトランジスタ２０５、ＭＯＳＦＥＴ２１２及びトランジスタ２１４の動作について、図５のタイムチャートを参照しつつ考察する。

図５において、Ｔ_ｄは上下アームのスイッチ素子３ａ，３ｂの短絡防止用のデッドタイムである。このデッドタイムＴ_ｄは、各スイッチ素子３ａ，３ｂのゲート駆動回路２００，２００におけるトランジスタ２０５，２０５がオンまたはオフする時間差（時刻ｔ_１〜ｔ_２の期間、及び、時刻ｔ_３〜ｔ_４の期間）と一致している。
いま、図２に示したゲート駆動回路２００により下アームのスイッチ素子３ｂを駆動する場合を考えると、図２はスイッチ素子３ｂがオンしているモードであるため、図５における時刻ｔ_２〜ｔ_３の期間に相当する。

次に、図３は、スイッチ素子３ａ（３ｂ）に対するターンオフ指令が入力された直後の状態を示している。
この場合、制御信号６ａ’は「Ｌｏｗ」レベルとなり、トランジスタ２０５はオフ、トランジスタ２０６はオンとなる。しかし、ターンオフ指令の入力直後は、抵抗２０９及びコンデンサ２１１からなる遅延回路の動作により、ＭＯＳＦＥＴ２１２はオン状態のままとなり、トランジスタ２１４はオフ状態のままとなる。

上記のように、トランジスタ２０５がオフ、トランジスタ２０６がオン、ＭＯＳＦＥＴ２１２がオン、トランジスタ２１４がオフであるモードでは、図３の破線の経路ｂで電流が流れることによりスイッチ素子３ａ（３ｂ）のゲート・ソース間の蓄積電荷が放電されるが、ゲート・ソース間に印加される電圧はゼロとなっており、Ｖ_ＧＳ＜０[Ｖ]となることはない。なお、抵抗２０９に並列に接続されたダイオード２１０は、ＭＯＳＦＥＴ２１２をターンオンさせる時間をターンオフさせる時間よりも十分に短くするために設けられている。

ここで、図３に示したゲート駆動回路２００により下アームのスイッチ素子３ｂを駆動する場合を考えると、図３のモードは図５における時刻ｔ_３〜ｔ_５の期間に相当する。
上記のように、時刻ｔ_３〜ｔ_５の期間はスイッチ素子３ｂのゲート・ソース間に印加する電圧をゼロにすることにより、ドレイン・ソース間の耐圧低下に起因したターンオフサージ電圧によるスイッチ素子３ｂの破壊を防止することができる。

次いで、図４は、スイッチ素子３ａ（３ｂ）のターンオフ動作が終了した後の状態を示している。
この時、制御信号６ａ’は「Ｌｏｗ」レベルであり、トランジスタ２０５はオフ、トランジスタ２０６はオンである。また、制御信号６ａ’が「Ｌｏｗ」レベルになってからある程度の時間（抵抗２０９及びコンデンサ２１１による時定数によって決まる遅延時間）が経過するとＭＯＳＦＥＴ２１２はオフとなり、トランジスタ２１４がオンする。

このように、トランジスタ２０５がオフ、トランジスタ２０６がオン、ＭＯＳＦＥＴ２１２がオフ、トランジスタ２１４がオンの状態では、図４の破線の経路ｃで電流が流れ、スイッチ素子３ａ（３ｂ）のゲート・ソース間には逆バイアス電圧Ｖ_ｇ２が印加される。
ここで、図４に示したゲート駆動回路２００により下アームのスイッチ素子３ｂを駆動する場合を考えると、図４のモードは図５における時刻ｔ_５〜ｔ_４の期間に相当する。

いま、下アームのスイッチ素子３ｂがターンオフし、デッドタイムＴ_ｄを介して上アームのスイッチ素子３ａがターンオンする場合について考える。
図５の時刻ｔ_３において、下アームのスイッチ素子３ｂ側のトランジスタ２０５がオフ（トランジスタ２０６がオン）することにより、スイッチ素子３ｂがターンオフする。この時、スイッチ素子３ｂを流れていた電流は寄生ダイオード側に転流する。

一方、ＭＯＳＦＥＴ２１２は、遅延回路の動作により時刻ｔ_５までオン状態を維持する。その後、時刻ｔ_４で上アームのスイッチ素子３ａ側のトランジスタ２０５がオン（トランジスタ２０６がオフ）することによってスイッチ素子３ａがターンオンし、主電流も上アーム側に転流することになるが、その際、下アームのスイッチ素子３ｂの寄生ダイオードは逆回復することになり、高いｄｖ／ｄｔが発生して誤点弧され、上下アームが短絡する恐れがある。

このため、回路設計上は、上述した一連の動作を考慮した場合、下アーム側のＭＯＳＦＥＴ２１２がオフする時刻ｔ_５は、デッドタイムＴ_ｄ内、すなわち時刻ｔ_３〜ｔ_４の間に設定することが必要である。本実施形態では、抵抗２０９及びコンデンサ２１１からなる遅延回路の時定数を適宜設定することにより、時刻ｔ_５をデッドタイムＴ_ｄ内に設定している。

上記のように時刻ｔ_５を設定することにより、上アームのスイッチ素子３ａがターンオンする時刻ｔ_４では、スイッチ素子３ｂに既に逆バイアス電圧が印加されているので、スイッチ素子３ｂの誤点弧を防止することができる。

なお、上述した実施形態では、インバータ主回路３のスイッチ素子としてＭＯＳＦＥＴを想定しているが、本発明は、インバータ主回路３にＩＧＢＴ等の他の電圧駆動形半導体スイッチ素子を用いる場合にも適用可能である。
また、バイアス切替手段を構成するトランジスタ２１４は、他の電気的スイッチ素子や電気的・機械的スイッチ部品に置き換えても良く、いずれにしてもオン・オフ動作可能なスイッチ手段であれば良い。更に、遅延手段としては、抵抗２０９及びコンデンサ２１１からなる遅延回路に代えて、ＩＣ等を用いた遅延回路を使用しても良い。

１：直流電源
２ａ，２ｂ：ゲート駆動回路
３：インバータ主回路
３ａ〜３ｆ：半導体スイッチ素子（主回路スイッチ素子）
４：制御回路
５：負荷
６ａ，６ａ’，６ｂ：制御信号
２００：ゲート駆動回路
２０１：順バイアス電源
２０２：逆バイアス電源
２０３：絶縁回路
２０４：ゲート抵抗
２０５，２０６：トランジスタ（第１，第２のスイッチ素子）
２０７，２０８：ゲート抵抗
２０９：抵抗
２１０，２１５：ダイオード
２１１：コンデンサ
２１２：ＭＯＳＦＥＴ
２１３：ベース抵抗
２１４：トランジスタ

Claims

電力変換装置の主回路の上アーム及び下アームに設けられる電圧駆動形半導体スイッチ素子としての主回路スイッチ素子を駆動するための駆動回路であって、
制御信号により相補的にオン・オフして前記主回路スイッチ素子を駆動する第１のスイッチ素子及び第２のスイッチ素子の直列回路と、前記主回路スイッチ素子をオンさせる時に前記第１のスイッチ素子を介して前記主回路スイッチ素子の制御端子と出力端子との間に順バイアス電圧を印加する順バイアス電源と、前記主回路スイッチ素子をオフさせる時に前記第２のスイッチ素子を介して前記主回路スイッチ素子の制御端子と出力端子との間に逆バイアス電圧を印加する逆バイアス電源と、
を備えた駆動回路において、
対向アームの前記主回路スイッチ素子がオフである時に、自アームの前記主回路スイッチ素子の制御端子と出力端子との間に印加される電圧を、ゼロ電圧と逆バイアス電圧とに切り替えるバイアス切替手段を備えたことを特徴とする電圧駆動形半導体スイッチ素子の駆動回路。
請求項１に記載した電圧駆動形半導体スイッチ素子の駆動回路において、
前記バイアス切替手段を、前記逆バイアス電源の負電位側に接続したことを特徴とする電圧駆動形半導体スイッチ素子の駆動回路。
請求項１または２に記載した電圧駆動形半導体スイッチ素子の駆動回路において、
前記バイアス切替手段は、
自アームの前記主回路スイッチ素子がターンオフした後に、前記主回路スイッチ素子の制御端子と出力端子との間に印加される電圧をゼロ電圧から逆バイアス電圧に切り替えることを特徴とする電圧駆動形半導体スイッチ素子の駆動回路。
請求項３に記載した電圧駆動形半導体スイッチ素子の駆動回路において、
前記制御信号として前記主回路スイッチ素子に対するターンオフ指令が入力された後に、
前記バイアス切替手段は、
前記主回路スイッチ素子のターンオフ終了後であって前記上下アームの短絡防止用のデッドタイムが終了する時刻よりも短い期間にわたり、前記主回路スイッチ素子の制御端子と出力端子との間に印加される電圧をゼロにすることを特徴とする電圧駆動形半導体スイッチ素子の駆動回路。
請求項１〜４の何れか１項に記載した電圧駆動形半導体スイッチ素子の駆動回路において、
前記バイアス切替手段は、前記制御信号が入力される遅延手段を介して接続されるスイッチ手段を含み、当該スイッチ手段のオンにより、前記第２のスイッチ素子を介して、自アームの前記主回路スイッチ素子の制御端子と出力端子との間に逆バイアス電圧が印加されることを特徴とする電圧駆動形半導体スイッチ素子の駆動回路。