JP6319045B2 - 半導体素子の駆動回路及び半導体素子の駆動システム - Google Patents

Description

本発明は、半導体素子の駆動回路及び半導体素子の駆動システムに関する。

例えばＧａＮ（窒化ガリウム）−ＦＥＴ等のパワー系の半導体素子は、高耐圧、低オン抵抗で且つ高速スイッチング動作を特徴とする素子であり、インバータ回路のような電力変換回路の小型化や高効率化に寄与することが期待されている。しかし、ＧａＮ−ＦＥＴは、一般的なシリコンによるＭＯＳＦＥＴやＩＧＢＴ等の素子に比較するとゲート閾値電圧が低いため、スイッチング動作時に発生するノイズに起因する誤動作（セルフターンオン）が発生し易いという問題がある。上記の誤動作への対策として、スイッチング素子のオフ時に、ゲート−ソース間に負電圧を印加することが行われている（例えば、特許文献１参照）。

特許第４６８２１７３号公報

しかしながら、ＧａＮ−ＦＥＴには、ゲート−ソース間に負電圧を印加すると、その負電圧に応じてＧａＮ−ＦＥＴをソースからドレイン方向に逆導通させた時のオン電圧が高くなる、という特性がある。したがって、特許文献１のような構成を採用すると、負電圧が印加されたＧａＮ−ＦＥＴを還流動作させた際に、逆導通損が増加することになる。

本発明は上記事情に鑑みてなされたものであり、その目的は、半導体素子の誤動作を防止しつつ、逆導通損の増加を抑制できる半導体素子の駆動回路、及び前記半導体素子及び駆動回路を２組備えてなる半導体素子の駆動システムを提供することにある。

請求項１記載の半導体素子の駆動回路によれば、電源とグランドとの間に直列に接続される２つの半導体素子の共通接続点に負荷が接続され、前記２つの半導体素子は、間にデッドタイムを挟んで何れか一方がオン、他方がオフされるよう駆動され、それらの１つである駆動対象素子に駆動電圧を印加する。駆動電圧出力回路は、駆動対象素子の導通制御端子に印加する駆動電圧として、少なくとも正電圧、ゼロ電圧、負電圧の３レベルが出力可能に構成されている。電気量変化検出手段は、駆動対象素子の導通端子に流れる電流の変化、及び／又は駆動対象素子の導通端子間の電圧の変化を検出する。

そして、駆動電圧制御手段は、駆動対象素子をターンオフさせる際に、
（１）駆動電圧を正電圧からゼロ電圧に変化させ、
（２）その後、前記電気量の変化に基づいて駆動電圧をゼロ電圧から負電圧に変化させ、
（３）前記電気量が前記変化とは逆方向に変化すると、駆動電圧を負電圧から正電圧に変化させる。このように構成すれば、駆動対象素子の導通制御端子に負電圧を印加してセルフターンオンを防止できると共に、電気量変化検出手段により検出される電気量の変化に基づいて駆動電圧を負電圧から正電圧に変化させることで、逆導通損失の増加も抑制できる。

請求項１０記載の半導体素子の駆動システムによれば、２つの半導体素子の導通制御端子にそれぞれ接続される、請求項１から９の何れか一項に記載の２つの駆動回路を備え、これら２つの駆動回路により、２つの半導体素子が双方向チョッパ回路として動作するように制御する。そして、動作状態判定手段は、双方向チョッパ回路に接続されている負荷の動作状態が力行，回生の何れであるかを判定し、選択手段は、動作状態判定手段の判定結果に応じて、負電圧を印加させる駆動回路を選択する。
したがって、双方向チョッパ回路を構成する上アーム、下アーム側の２つの半導体素子を、交互に且つ排他的にオンオフ制御する際に、各半導体素子がセルフターンオンすることを確実に防止できる。

第１実施形態であり、双方向チョッパ回路の構成を示す図 エッジ信号出力部、制御ロジック部及び３電圧出力回路の具体構成例を示す図 ３電圧出力回路の切り換え制御を示すタイミングチャート 力行時における、下アーム側ＧａＮ−ＦＥＴのターンオフシーケンスを示すタイミングチャート 回生時における、上アーム側ＧａＮ−ＦＥＴのターンオフシーケンスを示すタイミングチャート 第２実施形態であり、双方向チョッパ回路の構成を示す図 エッジ信号出力部、制御ロジック部及び３電圧出力回路の具体構成例を示す図 力行時における、下アーム側ＧａＮ−ＦＥＴのターンオフシーケンスを示すタイミングチャート 第３実施形態であり、エッジ信号出力部、制御ロジック部及び３電圧出力回路の具体構成例を示す図 負電圧決定回路及び可変電源の具体構成例を示す図 図１０に示す構成の動作を示すタイミングチャート 第４実施形態であり、双方向チョッパ回路の構成を示す図 エッジ信号出力部、制御ロジック部及び３電圧出力回路の具体構成例を示す図 力行時における、下アーム側ＧａＮ−ＦＥＴのターンオフシーケンスを示すタイミングチャート

（第１実施形態）
図１に示すように、直流電源１の両端（Ｐ，Ｎ）には、ＧａＮ−ＦＥＴ２及び３（半導体素子）の直列回路（ハーフブリッジ回路）が接続されており、ＧａＮ−ＦＥＴ２、３のゲートＧ１，Ｇ２には、それぞれ駆動回路４、５により駆動電圧が印加される。駆動回路４、５は、エッジ信号出力部６（Ｈ，Ｌ）、制御ロジック部７（Ｈ，Ｌ）及び３電圧出力回路８（Ｈ，Ｌ）を備えている。ＧａＮ−ＦＥＴ２、３の共通接続点Ｌと端子Ｎとの間には、負荷としてのコイル９及び直流電源１０の直列回路が接続されている。

コイル９は、例えば３相モータの固定子巻線の１つであり、直流電源１０は、モータが回生動作する状態を等価的に電源のシンボルで表したものである。負荷が３相モータである場合、ＧａＮ−ＦＥＴ２及び３の直列回路は、３相インバータ回路の１相分のアームに相当する。

制御ロジック部７Ｈ，７Ｌ（駆動電圧制御手段）には、外部より駆動制御信号Ｓｉｇ＿Ｈ，Ｓｉｇ＿Ｌがバッファ１１Ｈ、１１Ｌを介して入力されている。電流検出用のコイル１２Ｈ、１２Ｌ（電気量変化検出手段）は、それぞれＧａＮ−ＦＥＴ２、３のドレイン電流ＩｄｓＨ，ＩｄｓＬを検出するように配置されており、その検出信号はそれぞれエッジ信号出力部６Ｈ，６Ｌ（電気量変化検出手段）に入力されている。エッジ信号出力部６は、ドレイン電流Ｉｄのレベルが変化するエッジを検出し、その検出結果を制御ロジック部７に入力する。

コイル９と直流電源１０との間を接続する電流経路には、電流センサ１３（動作状態判定手段）が配置されており、電流センサ１３の検出信号は、制御ロジック部７Ｈ，７Ｌに入力されている。制御ロジック部７Ｈ，７Ｌは、電流センサ１３により検出される電流の極性に従い、負荷であるモータが力行状態にあるか、回生状態にあるかを判定する。そして、制御ロジック部７は、各入力信号に応じて、３電圧出力回路８（駆動電圧出力回路）に駆動電圧のレベルを切換えて出力させるための制御信号を入力する。

３電圧出力回路８Ｈ、８Ｌは、前記制御信号に応じて、ＧａＮ−ＦＥＴ２、３のゲートＧ１，Ｇ２に与える駆動電圧を、ソース電位を基準とするゼロ電圧、正電圧、負電圧の３レベルに切り換えて出力する。

図２に示すように、エッジ信号出力部６Ｌは、コンデンサ及び抵抗素子からなる微分回路１４と、この微分回路１４の出力端子に、それぞれ非反転入力端子、反転入力端子が接続されるコンパレータ１５，１６とを備えている。微分回路１４の入力端子には、電流信号ＩｄｓＬが与えられている。コンパレータ１５の反転入力端子には、正の基準電圧が与えられており、コンパレータ１６の非反転入力端子には、負の基準電圧が与えられている。

制御ロジック部７Ｌは、エッジ検出回路３４（第１及び第２エッジ検出回路）と動作状態判定回路３５（選択手段）とで構成されている。エッジ検出回路３４において、ＲＳフリップフロップ１７のセット端子Ｓ、リセット端子Ｒは、それぞれコンパレータ１５，１６の出力端子に接続されている。ＡＮＤゲート１８の入力端子の一方は、ＲＳフリップフロップ１７の出力端子Ｑに接続されており、ＡＮＤゲート１９の入力端子の一方は、ＮＯＴゲート２８を介して前記出力端子Ｑに接続されている。また、ＡＮＤゲート１８及び１９の入力端子の他方には、それぞれＮＯＴゲート２９及び３０を介して駆動制御信号Ｓｉｇ＿Ｌが与えられている。

動作状態判定回路３５において、コンパレータ３１の非反転入力端子には、電流センサ１３が出力するセンサ信号Ｉ＿ｓｅｎｓが与えられており、反転入力端子はグランドに接続されている。コンパレータ３１の出力端子は、ＮＯＴゲート２７を介してＡＮＤゲート２０及び２１の入力端子の一方に接続されていると共に、直接ＡＮＤゲート２２〜２４の入力端子の一方に接続されている。ＯＲゲート２５の入力端子は、ＡＮＤゲート２０及び２４の出力端子にそれぞれ接続されており、ＯＲゲート２６の入力端子は、ＡＮＤゲート２１及び２３の出力端子にそれぞれ接続されている。尚、コイル１２Ｌ，エッジ信号出力部６Ｌ及びエッジ検出回路３４が電流変化検出回路３６を構成している。

３電圧出力回路８Ｌは、２つの電源３２及び３３と、３つのスイッチＳＷ１〜ＳＷ３で構成されている。電源３２の負側端子と、電源３３の正側端子とはグランドに接続されている。スイッチＳＷ１〜ＳＷ３の一端は、ＧａＮ−ＦＥＴ３のゲートＧ２にゲート抵抗を介して共通に接続されている。スイッチＳＷ１の他端は電源３２の正側端子に接続され、スイッチＳＷ２の他端はグランドに接続され、スイッチＳＷ３の他端は電源３３の負側端子に接続されている。そして、スイッチＳＷ１、ＳＷ２のオンオフは、それぞれＯＲゲート２５、２６の出力信号（＋ｏｕｔ，ｚｏｕｔ）により制御され、スイッチＳＷ３のオンオフは、ＡＮＤゲート２２の出力信号（−ｏｕｔ）により制御される（何れも、ハイレベルでオン）。

初期状態で、ＲＳフリップフロップ１７はリセットされており、出力端子Ｑはローレベルを示している。ＡＮＤゲート２０〜２４は、センサ信号Ｉ＿ｓｅｎｓが示す負荷電流の極性に応じて制御切り替えを行うために配置されている。すなわち、コンパレータ３１の出力信号がハイレベル；電流極性が正（力行）であれば、３電圧出力回路８Ｌによる３レベル電圧駆動を行う。一方、コンパレータ３１の出力信号がローレベル；電流極性が負（回生）であれば、駆動制御信号Ｓｉｇ＿Ｌのレベル変化に応じて２レベル電圧駆動を行う。

図３に示す３レベル電圧駆動の場合、ドレイン電流ＩｄｓＬが変化しなければ、コンパレータ１５の出力信号Ｃｏ＿ｏｕｔ1はローレベルとなる。この時、駆動制御信号Ｓｉｇ＿ＬがハイレベルになるとスイッチＳＷ１だけがオンし、ゲートＧ２には正の駆動電圧Ｖｐが印加される。また、駆動制御信号Ｓｉｇ＿ＬがローレベルになればＡＮＤゲート１９の出力信号がハイレベルとなってスイッチＳＷ２がオンするので、ゲートＧ２はグランドレベルとなる。

そして、ドレイン電流ＩｄｓＬが増加する方向に大きく変化すると、微分回路１４がその変化を捉えて正極性のレベルを出力（信号ＣＲ＿ｏｕｔ）し、コンパレータ１５の出力信号Ｃｏ＿ｏｕｔ1がハイレベルパルスを出力する。すると、ＲＳフリップフロップ１７がセットされ、ＡＮＤゲート１８の出力信号がハイレベルとなってスイッチＳＷ３がオンするので、ゲートＧ２には負の駆動電圧Ｖｎが印加される。

その後、ドレイン電流ＩｄｓＬが減少する方向に大きく変化すると、微分回路１４の出力信号ＣＲ＿ｏｕｔは、その変化を捉えて負極性のレベルを出力し、コンパレータ１６の出力信号Ｃｏ＿ｏｕｔ2がハイレベルパルスを出力する。すると、ＲＳフリップフロップ１７がリセットされるので、スイッチＳＷ１〜ＳＷ３は何れもオフとなるが、ゲートＧ２の電位は、負電圧Ｖｎｐを維持する。以上により双方向チョッパ回路４０が構成されている。

次に、本実施形態の作用について説明する。図４に示すように、力行時にＧａＮ−ＦＥＴ３側がオンしている期間（１）（図中は丸数字）では、ＧａＮ−ＦＥＴ３のソースからドレイン方向に電流ＩｄｓＬが流れている。ＧａＮ−ＦＥＴ３がターンオフしてデッドタイム期間（２）になると、ＧａＮ−ＦＥＴ３が逆導通して還流電流が流れるので、ハイサイドのＧａＮ−ＦＥＴ２のゲートを駆動するタイミングで、ＧａＮ−ＦＥＴ３のドレイン−ソース間電圧が変化する。したがって、期間（２）では、ＧａＮ−ＦＥＴ３のゲート電圧ＶｇＬをゼロ電位にして逆導通による損失の増加を抑制する。

時点（３）でＧａＮ−ＦＥＴ２のターンオンが開始され、時点（４）に至る間にＧａＮ−ＦＥＴ２のゲート電圧ＶｇＨが閾値電圧Ｖｔｈを超えると、ＧａＮ−ＦＥＴ３の電流ＩｄｓＬが鋭く上昇する。その変化（ｄｉ／ｄｔ）；立ち上がりエッジをコイル１２Ｌで検出し（信号Ａ，Ｂ）、ゲート電圧ＶｇＬを負電圧Ｖｎに切り換える。これにより、ＧａＮ−ＦＥＴ３のセルフターンオンを防止する。

ゲート電圧ＶｇＬが負電位Ｖｎとなる期間（５）では、ＧａＮ−ＦＥＴ３に電流ＩｄｓＬは流れない。その後、ＧａＮ−ＦＥＴ２のターンオフが開始されると、ＧａＮ−ＦＥＴ３のドレイン−ソース間電圧が変化してセルフターンオンが発生するため、期間（６）では、ゲート電圧ＶｇＬとして負電圧Ｖｎを印加し続ける。但し、そのまま負電圧Ｖｎを印加し続けると、ＧａＮ−ＦＥＴ３の逆導通損失が増加する。そこで、ＧａＮ−ＦＥＴ２のゲート電圧ＶｇＨが閾値電圧Ｖｔｈを下回った際に（時点（７）→時点（８））電流ＩｄｓＬが鋭く下降するので、ＧａＮ−ＦＥＴ３側の転流の開始をコイル１２Ｌで検出し（信号Ａ，Ｂ）、ゲート電圧ＶｇＬを正電圧Ｖｐに切り換える。これにより、一連のゲート電圧制御が完了する。

一方、図５に示す回生時は前述したように、ＧａＮ−ＦＥＴ３を駆動制御信号Ｓｉｇ＿Ｌに従ってターンオフさせる。したがって、３レベル電圧駆動ではなく、駆動制御信号Ｓｉｇ＿Ｌがローレベルになった場合、ゲート電圧ＶｇＬはゼロ電圧とする。そして、ＧａＮ−ＦＥＴ２側のターンオフ動作が、力行時のＧａＮ−ＦＥＴ３側のターンオフ動作と同様に３レベル電圧駆動となる。

以上のように本実施形態によれば、直流電源１とグランドとの間に直列に接続される２つのＧａＮ−ＦＥＴ２及び３の共通接続点に、コイル９及び直流電源１０の直列回路の一端を接続し、ＧａＮ−ＦＥＴ２及び３を、間にデッドタイムを挟んで何れか一方をオン、他方をオフするよう駆動する。

３電圧出力回路８を、ＧａＮ−ＦＥＴ２及び３のゲートに印加する駆動電圧として、少なくとも正電圧、ゼロ電圧、負電圧の３レベルを出力可能に構成し、コイル１２及びエッジ変化検出回路６により、ＧａＮ−ＦＥＴ２及び３のドレイン−ソース間に流れる電流Ｉｄの変化を検出する。

そして、制御ロジック部７Ｌは、例えばＧａＮ−ＦＥＴ３を力行時にターンオフさせる際に、（１）ゲート電圧ＶｇＬを正電圧Ｖｐからゼロ電圧に変化させ、（２）その後、電流の変化に基づいてゲート電圧ＶｇＬをゼロ電圧から負電圧Ｖｎに変化させ、（３）電流が前記変化とは逆方向に変化すると、ゲート電圧ＶｇＬを負電圧Ｖｎから正電圧Ｖｐに変化させる。

具体的には、制御ロジック部７Ｌは、エッジ変化検出回路６Ｌにより電流の立上りエッジを検出すると（２）のように変化させ、電流の立下がりエッジを検出すると（３）のように変化させる。したがって、ＧａＮ−ＦＥＴ３のゲートに負電圧Ｖｎを印加してセルフターンオンを防止できると共に、エッジ変化検出回路６により検出される電流の変化に基づいてゲート電圧ＶｇＬを負電圧Ｖｎから正電圧Ｖｐに変化させることで、逆導通損失の増加も抑制できる。

また、エッジ変化検出回路６を、入力端子がコイル１２に接続される微分回路１４と、微分回路１４の出力信号を基準電圧と比較するコンパレータ１５及び１６と、コンパレータ１５及び１６の出力信号が変化するエッジを検出するＲＳフリップフロップ１７を備えてなる電流変化検出回路３６として構成した。これにより、電流Ｉｄの変化を確実に検出できる。

更に、直流電源１の両端にＧａＮ−ＦＥＴ２及び３を直列に接続し、両者の共通接続点と直流電源１０の正側端子との間にコイル９を接続し、ＧａＮ−ＦＥＴ２及び３をそれぞれ駆動回路４及び５により駆動することで双方向チョッパ回路４０を構成する。そして、制御ロジック部７Ｈ及び７Ｌの動作状態判定回路３５は、電流センサ１３により双方向チョッパ回路４０の動作状態が力行，回生の何れであるかを判定し、その判定結果に応じて、負電圧を印加させる駆動回路４，５を選択するようにした。したがって、２つのＧａＮ−ＦＥＴ２及び３を交互に且つ排他的にオンオフ制御する際に、ＧａＮ−ＦＥＴ２及び３がセルフターンオンすることを確実に防止できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示すように、第２実施形態の駆動回路４１及び４２は、ＧａＮ−ＦＥＴ２及び３のドレイン電流の変化ではなく、ドレイン−ソース間電圧Ｖｄｓの変化を検出してゲート電圧を制御する。検出は、高耐圧ダイオード４３（電気量変化検出手段、電圧変化検出手段）を用いて行う。

ダイオード４３Ｈ、４３Ｌのカソードは、それぞれＧａＮ−ＦＥＴ２、３のドレインに接続されている。ダイオード４３のアノードは、図７に示す制御ロジック部４４（駆動電圧制御手段）の内部で抵抗素子４５を介してグランドに接続されていると共に、コンパレータ４６の非反転入力端子に接続されている。コンパレータ４６の反転入力端子には、０Ｖ近傍の基準電圧が与えられている。

図６に破線で示すように、ダイオード４３には並列に寄生コンデンサが接続されているので、その寄生コンデンサと抵抗素子４５とで構成される微分回路により電圧Ｖｄｓの変化（ｄＶ／ｄｔ）が検出できる。また、ダイオード４３のアノード（信号Ｖｄｓ＿ｓｅｎｓ）は、エッジ信号出力部６（電圧変化検出手段）の入力端子に接続されており、エッジ信号出力部６の出力端子は、制御ロジック部４４の入力端子に接続されている。

尚、ダイオード４３Ｈ、４３Ｌは、カソードがそれぞれＧａＮ−ＦＥＴ２、３のドレインに接続され、アノードはソースと分離した状態でＧａＮ−ＦＥＴ２、３と素子として一体に形成されている電圧検出用のセンスダイオードを用いる。または、ドレインがそれぞれＧａＮ−ＦＥＴ２、３のドレインに接続され、ソースはＧａＮ−ＦＥＴ２、３のソースと分離され、ゲートはソースと共通に接続される電圧検出用のＧａＮ−ＦＥＴを用いる。

図７に示すように、制御ロジック部４４Ｌは、動作状態判定回路３５及びエッジ検出回路６４を備えている。エッジ検出回路６４において、コンパレータ４６の出力端子は、ＲＳフリップフロップ６０のセット端子Ｓに接続されている。ＲＳフリップフロップ６０の出力端子Ｑは、ＮＯＴゲート４７，４９を介してＡＮＤゲート５３，５４の入力端子の一方に接続されており、また、直接ＡＮＤゲート５６の入力端子の一方に接続されている。エッジ信号出力部６Ｌを構成するコンパレータ１５，１６の出力端子は、それぞれＲＳフリップフロップ６１，６２のセット端子Ｓに接続されている。ＲＳフリップフロップ６１，６２の出力端子Ｑは、それぞれＡＮＤゲート５７、５５の入力端子の一方に接続されている。

ＲＳフリップフロップ６０〜６２のリセット端子Ｒは、それぞれ３入力ＯＲゲート９２〜９４の出力端子に接続されている。ＯＲゲート９２〜９４の入力端子の１つには、リセット信号ＲＥＳＥＴ（例えばパワーオンリセット信号）が共通に与えられている。そして、ＯＲゲート９２〜９４の残りの入力端子には、それぞれ、自身の出力端子がリセット端子Ｒに接続されているもの以外のＲＳフリップフロップ６０〜６２の出力端子Ｑが接続されている。

駆動制御信号Ｓｉｇ＿Ｌは、ＮＯＴゲート４８，５０〜５２を介してＡＮＤゲート５３，５５〜５７の入力端子の他方に接続されており、また、直接ＡＮＤゲート５４の入力端子の他方に接続されている。ＡＮＤゲート５４，５５の出力端子は、それぞれＯＲゲート５８の入力端子に接続されており、ＡＮＤゲート５６，５７の出力端子は、それぞれＯＲゲート５９の入力端子に接続されている。

ＡＮＤゲート５３の出力端子はＡＮＤゲート２３の入力端子の一方に接続されていると共に、３入力ＡＮＤゲート２４Ａの入力端子の１つにも接続されている。ＯＲゲート５８、５９の出力端子は、それぞれＡＮＤゲート２４Ａ、２２の入力端子の一方に接続されている。また、駆動制御信号Ｓｉｇ＿Ｌは、ＡＮＤゲート２１にＮＯＴゲート６３を介して与えられている。これより後段の構成は、第１実施形態と同様である。尚、ダイオード４３、抵抗素子４５、エッジ信号出力部６Ｌ及びエッジ検出回路６４は、電圧変化検出回路６５を構成している。

次に、第２実施形態の作用について説明する。図８に示すタイミングチャートは第１実施形態の図４と同様の波形であるが、第２実施形態では、第１実施形態の電流Ｉｄに替えて、ＧａＮ−ＦＥＴ３のドレイン−ソース間電圧ＶｄｓＬが変化する立上り、立ち下りを捉えて、第１実施形態と同様にゲート駆動電圧ＶｇＬを３レベル電圧駆動する。尚、コンパレータ１５及び１６に入力される信号は、微分回路１４の前段において、ダイオード４３Ｌに並列に接続されている寄生容量と抵抗素子４５とが前述のように微分回路を構成しているので、電圧ＶｄｓＬの２次微分信号となっている。

ＧａＮ−ＦＥＴ３がターンオフした直後で駆動制御信号Ｓｉｇ＿Ｌがローレベルとなる期間（２）、つまりデッドタイムでは電圧ＶｄｓＬがローレベルであり、ＡＮＤゲート５３の出力信号がハイレベルとなる。その信号がＡＮＤゲート２３及びＯＲゲート２６を介してスイッチＳＷ２に出力されるので、ゲート電圧ＶｇＬはゼロ電圧となる。電流ＩｄｓＬが流れている期間（１）〜（３）は、電圧ＶｄｓＬはローレベルである。また、期間（１）〜（３）で流れる電流ＩｄｓＬは、ダイオード４３Ｌを介して流れている。

期間（４）において電流ＩｄｓＬが流れなくなり、ＧａＮ−ＦＥＴ２がターンオン動作を開始すると電圧ＶｄｓＬが上昇し始める。この時、電圧ＶｄｓＬの立上り変化がコンパレータ１５により検出されてＲＳフリップフロップ６１がセットされ、ハイレベル信号がＡＮＤゲート５７、ＯＲゲート５９及びＡＮＤゲート２２を介してスイッチＳＷ３に出力される。これにより、ゲート電圧ＶｇＬは負電圧Ｖｎに変化する。

また、期間（７）においてＧａＮ−ＦＥＴ２がターンオフ動作を開始すると電圧ＶｄｓＬが低下し始める。この時、電圧ＶｄｓＬの立下り変化がコンパレータ１６により検出されてＲＳフリップフロップ６２がセットされる（ＲＳフリップフロップ６１はリセットされる）。その後、期間（８）において電圧ＶｄｓＬがローレベル（ＧａＮ−ＦＥＴ３の逆導通時の電圧レベル）になるとＡＮＤゲート２４Ａの出力がハイレベルとなり、そのハイレベル信号がＯＲゲート２５を介してスイッチＳＷ１に出力される。これにより、ゲート電圧ＶｇＬは正電圧Ｖｐに変化する。

尚、期間（３）〜（８）における電流ＩｄｓＨは、ターンオンしているＧａＮ−ＦＥＴ２を介して流れている。また、期間（８）〜（９）における電流ＩｄｓＬは、ターンオンしているＧａＮ−ＦＥＴ３及びダイオード４３Ｌを介して流れている。

以上のように第２実施形態によれば、制御ロジック部４４Ｌは、ＧａＮ−ＦＥＴ３のドレイン−ソース間電圧ＶｄｓＬの立上りエッジを検出すると、駆動電圧ＶｄｓＬをゼロ電圧から負電圧Ｖｎに変化させ、電圧ＶｄｓＬの立下がりエッジを検出した後、前記電圧がローレベルに変化したことを検出すると、駆動電圧を負電圧Ｖｎから正電圧Ｖｐに変化させる。したがって、第１実施形態と同様の効果が得られる。
また、電圧ＶｄｓＬの立上りエッジを検出するためのダイオード４３Ｈ、４３Ｌに、ＧａＮ−ＦＥＴ２、３と一体に形成されている温度検出用のセンスダイオードを用いるので、追加する素子を削減して全体を小型に構成できる。

（第３実施形態）
図９に示すように、第３実施形態の３電圧出力回路７０は、第２実施形態の構成より電源３３を可変電源７１（駆動電圧出力回路）に置き換えて、負電圧値決定回路７２（電気量変化検出手段、駆動電圧制御手段）を追加している。そして、負電圧値決定回路７２により可変電源７１の電圧を複数レベルに変化させるように制御する。図１０に示すように、信号ＶｄｓＬ＿ｓｅｎｓは、抵抗素子Ｒ２を介してコンパレータ７３（１）〜７３（３）の非反転入力端子に与えられており、また、抵抗素子Ｒ５を介してＤフリップフロップ７４（１）〜７４（３）のクロック端子ＣＬＫ（負論理）に与えられている。

抵抗素子Ｒ２の両端とグランドとの間には、それぞれ抵抗素子Ｒ１、Ｒ３が接続されており、抵抗素子Ｒ５の両端とグランドとの間には、それぞれ抵抗素子Ｒ４、Ｒ６が接続されている。また、コンパレータ７３（１）〜７３（３）の反転入力端子には、それぞれ異なる基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３が与えられており、これらの大小関係は（Ｖｒｅｆ１＜Ｖｒｅｆ２＜Ｖｒｅｆ３）となっている。

抵抗素子Ｒ１、Ｒ４は、ダイオード４３Ｌの寄生容量と共にそれぞれ微分回路を構成しており、抵抗素子Ｒ２及びＲ３、並びに抵抗素子Ｒ５及びＲ６は、対応する微分回路の出力電圧を分圧する。尚、抵抗素子Ｒ１、Ｒ４の抵抗値は（Ｒ１≫Ｒ４）に設定されている。そして、抵抗素子Ｒ２及びＲ３の共通接続点が信号Ｖｃｏｍｐとなり、抵抗素子Ｒ５及びＲ６の共通接続点が信号Ｖｃｌｋとなっている。

Ｄフリップフロップ７４（１）〜７４（３）の入力端子Ｄには、それぞれ３入力ＡＮＤゲート７５（１）〜７５（３）の出力端子が接続されている。ＡＮＤゲート７５（１）〜７５（３）の各入力端子には、それぞれコンパレータ７３（１）〜７３（３）の出力端子が接続されているが、ＡＮＤゲート７５（３）の入力端子は全て正論理であり、ＡＮＤゲート７５（２）の入力端子は、コンパレータ７３（３）の出力端子に接続されるものが負論理である。また、ＡＮＤゲート７５（１）の入力端子は、コンパレータ７３（１）の出力端子に接続されるものだけが正論理である。

可変電源７１は、正側端子（＋）と負側端子（−）との間にダイオード７６（１〜３）、電源７７（１〜３）及びスイッチ７８（１〜３）の直列回路が接続されて構成されている。各ダイオード７６のアノードは正側端子に共通に接続されており、カソードは、電源７７の負側端子に接続されており、電源７７の正側端子がスイッチ７８の一端に接続されている。電源７７（１〜３）の各電圧は、例えば１０Ｖ、５Ｖ、１Ｖである。そして、各スイッチ７８（１〜３）のオンオフは、Ｄフリップフロップ７４（１）〜７４（３）の出力端子Ｑからの信号（−ｌｅｖ）により制御される。すなわち、各スイッチ７８（１〜３）のオンが排他的に制御されることで、可変電源７１が出力する電圧は、−１０Ｖ，−５Ｖ，−１Ｖに変化する。

次に、第３実施形態の作用について説明する。図１１に示すように、電圧ＶｄｓＬがハイレベルからローレベルに立ち下がる期間に、信号Ｖｃｏｍｐ及びＶｃｌｋが発生するが、信号Ｖｃｏｍｐ側の微分回路の時定数が信号Ｖｃｌｋ側より大きいため、前者の波形は三角波状となり、後者の波形は矩形波状となる。

そして、図１１（ａ）に示すように、前記立下りの傾き（電圧変化速度、ｄｖ／ｄｔ）が小さくなるほど両信号が発生する時間幅は長くなり、図１１（ｂ）に示すように、前記立下りの傾きが大きくなるほど両信号が発生する時間幅が短くなる。また、信号Ｖｃｏｍｐについては、立下りの傾きが大きくなるほどピークレベルも低下する。信号Ｖｃｌｋの立下りエッジは、信号Ｖｃｏｍｐのピーク付近に係るように抵抗素子Ｒ１、Ｒ４の抵抗値が調整されている。

例えば図１１（ａ）に示すケースでは、信号Ｖｃｏｍｐのピークレベルが高いのでコンパレータ７３（１）〜７３（３）の出力信号は全てハイレベルとなり、Ｄフリップフロップ７４（３）の出力端子Ｑがハイレベルとなる。したがって、スイッチ７８（３）のみがオンして可変電源７の電圧は−１Ｖに設定される。また、図１１（ｂ）に示すケースでは、信号Ｖｃｏｍｐのピークレベルが低いのでコンパレータ７３（１）の出力信号のみがハイレベルとなり、Ｄフリップフロップ７４（１）の出力端子Ｑがハイレベルとなる。したがって、スイッチ７８（１）のみがオンして可変電源７１の電圧は−１０Ｖに設定される。そして、図１１（ａ），（ｂ）の中間のケースでは、コンパレータ７３（１）及び７３（２）の出力信号がハイレベルとなり、Ｄフリップフロップ７４（２）の出力端子Ｑがハイレベルとなる。

以上のように第３実施形態によれば、可変電源７１を、負電圧Ｖｎのレベルを調整可能に構成し、負電圧決定回路７２を、電圧ＶｄｓＬの立下りエッジにおける変化速度を検出可能に構成する。そして、前記電圧変化速度に応じてＧａＮ−ＦＥＴ３のゲートに印加する負電圧のレベルを決定するようにした。したがって、電圧ＶｄｓＬの変化速度に応じた負電圧をＧａＮ−ＦＥＴ３のゲートに印加して、セルフターンオンをより確実に防止できる。また、逆導通損失の増加も抑制できる。

（第４実施形態）
第４実施形態の駆動回路８１及び８２は、第１〜第３実施形態の構成を統合したものである。図１２に示すように、電流Ｉｄｓのエッジを検出するエッジ信号出力部６（Ｉ）（電気量変化検出手段）と、電圧Ｖｄｓのエッジを検出するエッジ信号出力部６（Ｖ）（電気量変化検出手段）とを備えている。また、制御ロジック部４４に替えて制御ロジック部８３（駆動電圧制御手段）を備えている。

図１３に示すように、エッジ信号出力部６Ｌ（Ｉ）は電流ＩｄｓＬを微分する微分回路１４Ｉを備え、エッジ信号出力部６Ｌ（Ｖ）は電圧ＶｄｓＬ＿ｓｅｎｓを微分する微分回路１４Ｖを備えている。コンパレータ１５の非反転入力端子は微分回路１４Ｉの出力端子に接続されており、コンパレータ１６の反転入力端子は微分回路１４Ｖの出力端子に接続されている。エッジ検出回路９１にはコンパレータ８４が追加されており、その非反転入力端子には電流ＩｄｓＬが与えられ、反転入力端子には０Ｖ付近の基準電圧が与えられている。

コンパレータ８４の出力端子は、制御ロジック部８３Ｌに追加されているＲＳフリップフロップ８５のセット端子Ｓに接続されている。制御ロジック部８３Ｌでは、ＡＮＤゲート５３に替えて３入力ＡＮＤゲート８６が配置され、ＯＲゲート５９に替えて３入力ＯＲゲート８７が配置されている。ＡＮＤゲート８６の追加された入力端子には、ＮＯＴゲート８８を介してＲＳフリップフロップ８５の出力端子Ｑが接続されている。また、ＯＲゲート８７で追加された入力端子には、３入力ＡＮＤゲート８９の出力端子が接続されている。

ＡＮＤゲート５６の入力端子の一方は、ＲＳフリップフロップ６０に替えて、ＲＳフリップフロップ８５の出力端子Ｑが接続されている。ＡＮＤゲート８９の入力端子の２つは、それぞれＲＳフリップフロップ６０及び８５の出力端子Ｑに接続されており、残り１つの入力端子には、ＮＯＴゲート９０を介して信号Ｓｉｇ＿Ｌが与えられている。

また、ＲＳフリップフロップ６０〜６２のリセット端子Ｓには、ＯＲゲート９２〜９４に替えて４入力ＯＲゲート９５〜９７の出力端子が接続されており、ＲＳフリップフロップ８５のリセット端子Ｓには、４入力ＯＲゲート９８の出力端子が接続されている。第２実施形態と同様に、ＯＲゲート９２〜９５の各入力端子の１つには共通のリセット信号ＲＥＳＥＴが与えられ、その他の入力端子には、それぞれ、自身の出力端子がリセット端子Ｒに接続されているもの以外のＲＳフリップフロップ６０〜６２，８５の出力端子Ｑが接続されている。

次に、第４実施形態の作用について説明する。コンパレータ１５は電流ＩｄｓＬの立上りエッジを検出し、コンパレータ１６は電圧ＶｄｓＬの立下りエッジを検出する。そして、図１４に示すように、ＧａＮ−ＦＥＴ３をターンオフさせる際に、ゲート印加電圧の０Ｖから負電圧Ｖｎへの切り換えは、第１実施形態と同様に電流ＩｄｓＬの立上りエッジの検出タイミングで行う。また、負電圧Ｖｎから正電圧Ｖｐへの切り換えは、第２実施形態と同様に電流ＶｄｓＬの立下りエッジの検出後、電流ＶｄｓＬがローレベルに変化したタイミングで行う。

以上のように第４実施形態によれば、制御ロジック部８３Ｌは、ＧａＮ−ＦＥＴ３をターンオフさせる際に、ドレイン電流ＩｄｓＬの立上りエッジを検出すると、ゲート駆動電圧をゼロ電圧から負電圧Ｖｎに変化させ、ドレイン−ソース間電圧ＶｄｓＬの立下がりエッジを検出した後、電圧ＶｄｓＬがローレベルに変化したことを検出すると、ゲート駆動電圧を負電圧Ｖｎから正電圧Ｖｐに変化させるようにした。したがって、ＧａＮ−ＦＥＴ３のターンオフ動作を第１及び第２実施形態よりも迅速に行うことができる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ＧａＮ−ＦＥＴに替えてＧａＮ−ＨＥＭＴを用いてもよい。また、ＭＯＳＦＥＴを用いても良い。
ダイオード４３に、独立した素子のダイオードを用いても良い。
第２実施形態において、微分回路１４を削除しても良い。
第３実施形態において変化させる負電圧Ｖｎの具体数値例は適宜変更して良い。また、３段階に切り換えるものに限らず、２段階や４段階以上に切り換えても良い。
双方向チョッパ回路への適用に限らず、単独の半導体素子を駆動する構成に適用しても良い。

図面中、２及び３はＧａＮ−ＦＥＴ（半導体素子）、４及び５は駆動回路、６はエッジ信号出力部（電気量変化検出手段）、７は制御ロジック部（駆動電圧制御手段、選択手段）、８は駆動電圧出力回路、１２はコイル（電気量変化検出手段）、１３は電流センサ（動作状態判定手段）、１４は微分回路（電気量変化検出手段）、１５及び１６はコンパレータ、３４はエッジ検出回路、３５は動作状態判定回路（動作状態判定手段）、３６は電流変化検出回路（電気量変化検出手段）、４０は双方向チョッパ回路を示す。

Claims (11)

1. 電源とグランドとの間に直列に接続される２つの半導体素子（２，３）の共通接続点に負荷（９，１０）が接続されており、前記２つの半導体素子は、間にデッドタイムを挟んで何れか一方がオン、他方がオフされるよう駆動され、前記２つの半導体素子の１つ（駆動対象素子と称す）に駆動電圧を印加する駆動回路（４，５）において、
   前記駆動対象素子の導通制御端子（ゲート）に印加する駆動電圧として、少なくとも正電圧、ゼロ電圧、負電圧の３レベルが出力可能である駆動電圧出力回路（８，７０）と、
   前記駆動対象素子の導通端子に流れる電流の変化、及び／又は前記駆動対象素子の導通端子間の電圧の変化を検出する電気量変化検出手段（６，１２）と、
   前記駆動対象素子をターンオフさせる際に、
   （１）前記駆動電圧出力回路により印加する駆動電圧を正電圧からゼロ電圧に変化させ、（２）その後、前記電気量変化検出手段により検出される電気量の変化に基づいて、前記駆動電圧をゼロ電圧から負電圧に変化させ、
   （３）前記電気量変化検出手段により検出される電気量が、前記変化とは逆方向に変化すると、前記駆動電圧を負電圧から正電圧に変化させるように制御する駆動電圧制御手段（７，４４，８３）とを備えることを特徴とする半導体素子の駆動回路。
2. 前記駆動電圧制御手段（４４）は、前記電気量変化検出手段により前記導通端子間の電圧の立上りエッジを検出すると、前記駆動電圧をゼロ電圧から負電圧に変化させ、
   前記電気量変化検出手段により前記導通端子間の電圧の立下がりエッジを検出した後、前記導通端子間の電圧が前記駆動対象素子の逆導通時の電圧レベルに等しくなったことを検出すると、前記駆動電圧を負電圧から正電圧に変化させることを特徴とする請求項１記載の半導体素子の駆動回路。
3. 前記駆動電圧制御手段（７）は、前記電気量変化検出手段により前記導通端子に流れる電流の立上りエッジを検出すると、前記駆動電圧をゼロ電圧から負電圧に変化させ、
   前記電気量変化検出手段により前記導通端子に流れる電流の立下がりエッジを検出すると、前記駆動電圧を負電圧から正電圧に変化させることを特徴とする請求項１記載の半導体素子の駆動回路。
4. 前記駆動電圧制御手段（８３）は、前記電気量変化検出手段により前記導通端子間の電流の立上りエッジを検出すると、前記駆動電圧をゼロ電圧から負電圧に変化させ、
   前記電気量変化検出手段により前記導通端子間の電圧の立下がりエッジを検出した後、前記導通端子間の電圧が前記駆動対象素子の逆導通時の電圧レベルに等しくなったことを検出すると、前記駆動電圧を負電圧から正電圧に変化させることを特徴とする請求項１記載の半導体素子の駆動回路。
5. 前記電気量変化検出手段は、前記駆動対象素子の高電位側導通端子にカソードが接続されるダイオード（４３）と、
   このダイオードのアノードと前記駆動対象素子の低電位側導通端子との間に接続される抵抗素子（４５）と、
   この抵抗素子の端子電圧を基準電圧と比較するコンパレータ（１５，１６）と、
   このコンパレータの出力信号が変化するエッジを検出するエッジ検出回路（６４）とを備えてなる電圧変化検出回路（６５）で構成されることを特徴とする請求項２又は４記載の半導体素子の駆動回路。
6. 前記ダイオードに、前記駆動対象素子の電圧を検出するために使用されるセンスダイオードを用いることを特徴とする請求項５記載の半導体素子の駆動回路。
7. 前記ダイオードに、前記駆動対象素子の電圧を検出するため、導通端子の一方が前記駆動対象素子の導通端子の一方に接続されているＧａＮ−ＦＥＴ（Field Effect Transistor）を用いることを特徴とする請求項５記載の半導体素子の駆動回路。
8. 前記電気量変化検出手段は、前記導通端子に流れる電流を検出するコイル（１２）と、
   入力端子が前記コイルに接続される微分回路（１４）と、
   この微分回路の出力信号を基準電圧と比較するコンパレータ（１５，１６）と、
   このコンパレータの出力信号が変化するエッジを検出するエッジ検出回路（３４）とを備えてなる電流変化検出回路（３６）で構成されることを特徴とする請求項３又は４記載の半導体素子の駆動回路。
9. 前記駆動電圧出力回路（７０）は、前記負電圧のレベルを調整可能に構成され、
   前記電気量変化検出手段は、前記電圧の立上りエッジ又は立下りエッジにおける電圧変化速度を検出可能に構成され、
   前記駆動電圧制御手段（７１，７２）は、前記電圧変化速度に応じて、前記導通制御端子に印加する負電圧のレベルを決定することを特徴とする請求項２，又は請求項２を引用する請求項５記載の半導体素子の駆動回路。
10. 前記半導体素子は、ＧａＮ−ＦＥＴ（Field Effect Transistor），又はＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）であることを特徴とする請求項１から９の何れか一項に記載の半導体素子の駆動回路。
11. 前記２つの半導体素子の導通制御端子にそれぞれ接続される、請求項１から１０の何れか一項に記載の駆動回路を２つ備え、
    前記２つの駆動回路により、前記２つの半導体素子が双方向チョッパ回路（４０）として動作するように制御され、
    前記双方向チョッパ回路に接続されている負荷の動作状態が力行，回生の何れであるかを判定する動作状態判定手段と（１３）、
    前記動作状態判定手段の判定結果に応じて、負電圧を印加させる駆動回路を選択する選択手段（３５）とを更に備えることを特徴とする半導体素子の駆動システム。

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