JP7118027B2

JP7118027B2 - ゲートドライバ

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Publication number: JP7118027B2
Application number: JP2019078487A
Authority: JP
Inventors: 伸次酒井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-04-17
Filing date: 2019-04-17
Publication date: 2022-08-15
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Description

本発明はゲートドライバに関し、特に、ゲートのしきい値電圧が低いトランジスタのゲートを駆動するゲートドライバに関する。

トランジスタのしきい値電圧が０Ｖ以下、または０Ｖ以上であってもノイズ等で誤動作が懸念される程度の低い電圧の場合、トランジスタのソースに負バイアスを印加することで、実質的にしきい値電圧を高くして、オフである期間にトランジスタがオンしてしまう誤動作を抑制している。

このように実質的にしきい値電圧が高くなった場合、ゲートドライバは、トランジスタをオンさせるためには、ゲートドライブに必要なゲート電圧に負バイアス電圧を加算した電圧を出力する必要があった。このため、ゲートドライバの入力電源電圧の最大定格を増やす、または入力電源電圧のバラツキマージンを減らすことが必要となるため、コストが増大する、または電源の品質の向上が必要であり、設計負荷が高くなると言った問題があった。

なお、負バイアス電源の一例としては、特許文献１に開示されるように、負バイアスを抵抗分割して選択的に生成する構成が挙げられるが、抵抗分割による電源生成では所望の電圧および電流を確保できないと言う問題があった。

特開平８－１２９４２６号公報

本発明は上記のような問題を解決するためになされたものであり、しきい値電圧の低いトランジスタのゲートドライバにおいて、ゲートドライバの入力電源電圧の最大定格を増やすことなく、また、設計負荷を低減し、所望の電圧および電流を確保できるゲートドライバを提供することを目的とする。

本発明に係るゲートドライバは、トランジスタのゲートを駆動するゲートドライバであって、第１の電位が与えられる第１の電源線と、前記第１の電位よりも低い第２の電位が与えられる第２の電源線との間に直列に接続され、その接続ノードが前記ゲートドライバの出力ノードとなる、相補的に動作する第１のトランジスタおよび第２のトランジスタと、前記トランジスタのソースにオフセット電圧を印加する電源回路と、前記電源回路から出力される前記オフセット電圧を前記トランジスタのソースに印加するか、前記トランジスタの前記ソースに前記第２の電位を与えるかの切り替え制御を行う切り替え回路と、を備え、前記切り替え回路は、前記トランジスタの前記ゲートをオフするタイミングに合わせて、前記オフセット電圧を前記トランジスタの前記ソースに印加するように切り替え、前記トランジスタの前記ゲートをオンするタイミングに合わせて、前記トランジスタの前記ソースに前記第２の電位を与えるように切り替え、前記電源回路は、複数の電源回路を含み、前記複数の電源回路は、それぞれ出力電圧が異なり、前記切り替え回路は、前記トランジスタの前記ゲートをオフするタイミングに合わせて、前記オフセット電圧が段階的に高くなるように、前記複数の電源回路のそれぞれの前記出力電圧を切り替えて前記トランジスタの前記ソースに印加する。

本発明に係るゲートドライバによれば、トランジスタのゲートをオフするタイミングに合わせて、オフセット電圧をトランジスタのソースに印加し、ゲートをオンするタイミングに合わせて、トランジスタのソースに第２の電位を与えるように切り替えるので、しきい値電圧の低いトランジスタであっても、ゲートドライバの入力電源電圧の最大定格を増やす必要がない。また、設計負荷を低減し、所望の電圧および電流を確保できる。

本発明に係る実施の形態１のゲートドライバの構成を示す回路図である。本発明に係る実施の形態１のゲートドライバに入力され出力される信号のシーケンスを示す図である。電源回路の構成の一例を示す図である。本発明に係る実施の形態２のゲートドライバの構成を示す回路図である。本発明に係る実施の形態２のゲートドライバに入力され出力される信号のシーケンスを示す図である。本発明に係る実施の形態３の半導体モジュールの内部構成を示す部分平面図である。従来の半導体モジュールの内部構成を示す部分平面図である。

＜実施の形態１＞
図１は本発明に係る実施の形態１のゲートドライバ１００の構成を示す回路図である。図１に示すようにゲートドライバ１００は、パワーデバイスであるｎチャネル型のＭＯＳトランジスタＱ１０を駆動するゲートドライバであり集積回路（ＩＣ）として構成されている。

ゲートドライバ１００は、電源端子ＯＰから電圧Ｖｃｃ（第１の電位）を供給される電源線Ｐ（第１の電源線）と、接地電位（第２の電位）の接地線Ｎ（第２の電源線）との間に直列に接続されたｐチャネル型のＭＯＳトランジスタＱ１（第１のトランジスタ）およびｎチャネル型のＭＯＳトランジスタＱ２（第２のトランジスタ）を有している。ＭＯＳトランジスタＱ１およびＱ２は、相補的に動作し、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続ノードがゲートドライバ１００の出力ノードとなってゲート信号が出力され、ＭＯＳトランジスタＱ１０のゲートに入力される。

ＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２のゲートには、ゲートロジック回路ＬＧからロジック信号が入力される。なお、ゲートロジック回路ＬＧには、外部から入力端子ＩＴを介して制御信号ＩＮが入力される。

ゲートドライバ１００内には、電源回路ＰＷと、電源回路ＰＷの出力電圧の出力先を切り替える切り替え制御を行う切り替え回路ＳＷＣとが内蔵されている。電源回路ＰＷはＭＯＳトランジスタ１０のソースに負バイアスを印加する負バイアス電源であり、その出力は、切り替え回路ＳＷＣ内のスイッチＳＷのノードに接続されている。

スイッチＳＷは、電源回路ＰＷの出力電圧をＭＯＳトランジスタＱ１０のソースに入力するか、ＭＯＳトランジスタＱ１０のソースを接地（ＧＮＤ）に接続するかを切り替える。

切り替え回路ＳＷＣは、ゲートドライバ１００がＭＯＳトランジスタＱ１０にゲート信号としてオン信号（ＨＩ）を入力するタイミングでＭＯＳトランジスタＱ１０のソースを接地に接続するようにスイッチＳＷを制御する。

逆に、切り替え回路ＳＷＣは、ゲートドライバ１００がＭＯＳトランジスタＱ１０にゲート信号としてオフ信号（ＬＯ）を入力するタイミングでは、電源回路ＰＷの出力電圧がＧＮＤ基準のオフセット電圧ＶｅとしてＭＯＳトランジスタＱ１０のソースに与えられるようにスイッチＳＷを制御する。

切り替え回路ＳＷＣは、ゲートロジック回路ＬＧから出力されるロジック信号に基づいて、ＭＯＳトランジスタＱ１０のゲート信号のＨＩおよびＬＯを検知し、スイッチＳＷを制御する。なお、スイッチＳＷの制御信号は図示されない制御回路により生成されるが、ロジック信号に基づいてスイッチＳＷを制御するので、簡単な構成の制御回路で済む。なお、スイッチＳＷはＭＯＳトランジスタで構成しても良いし、バイポーラトランジスタで構成しても良い。

ゲートドライバ１００の電源線Ｐと接地線Ｎとの間には平滑コンデンサＳＣが介挿され、接地線ＮにはＭＯＳトランジスタＱ１０のソースが接続される。なお、接地線Ｎには、バイパスコンデンサＣ１が介挿されているので、ＭＯＳトランジスタＱ１０のオン、オフの際の過渡動作時に配線インダクタンスを軽減することができる。

電源回路ＰＷは、ＧＮＤ基準でオフセット電圧Ｖｅを生成し、それをＭＯＳトランジスタＱ１０のソースに印加することで、ソースのオフセット電圧Ｖｅとして使用する。

先に説明したように、ＭＯＳトランジスタＱ１０にオン信号（ＨＩ）が入力されている場合には、ＭＯＳトランジスタＱ１０のソースにはオフセット電圧Ｖｅは印加されないので、電圧Ｖｃｃがオフセットされずにゲート電圧Ｖｇとして与えられる。

図２にはゲートドライバ１００に入力され、ゲートドライバ１００から出力される信号のシーケンスを示す図であり、ゲートドライバ１００に入力される制御信号ＩＮ、電源回路ＰＷから与えられるオフセット電圧Ｖｅおよびゲートドライバ１００から与えられるゲート電圧Ｖｇのシーケンスを示している。

図２に示されるように、ＭＯＳトランジスタＱ１０は制御信号ＩＮのオン、オフに同期してオン、オフし、ＭＯＳトランジスタＱ１０にオフ信号が入力されている場合には、ＭＯＳトランジスタＱ１０のソースにはオフセット電圧Ｖｅが印加されるので、ゲート電圧ＶｇはＧＮＤ電位よりもオフセット電圧Ｖｅの分だけ低くなる。しかし、ＭＯＳトランジスタＱ１０にオン信号が入力されている場合には、ＭＯＳトランジスタＱ１０のソースにはオフセット電圧Ｖｅは印加されないので、ゲート電圧Ｖｇは電圧Ｖｃｃを与えるだけで良く、電圧Ｖｃｃにオフセット電圧Ｖｅ分を加えた電圧を与える必要はなく、ゲートドライバの入力電源電圧の最大定格を増やす必要はない。

オフセット電圧Ｖｅは、電源回路ＰＷにおいて電圧Ｖｃｃ以下の電圧として生成される。オフセット電圧Ｖｅを与えるタイミングをＭＯＳトランジスタＱ１０のゲートのオン、オフのタイミングに同期させることで、ゲート－ソース間の電位差を制御することが可能となる。ただし、オフセット電圧Ｖｅを電圧Ｖｃｃと同等にするなどしてゲート－ソース間の電位差が大きくなると、ＭＯＳトランジスタＱ１０の順方向電圧が増加し、また、スイッチング速度が急峻となり、速度調整のための制御回路が必要となるなど、コストの増加を招く。そのため、オフセット電圧Ｖｅは電圧Ｖｃｃ以下、望ましくは、電圧Ｖｃｃの５０％以下とする。

ここで、電源回路ＰＷの構成の一例を図３に示す。図３に示すように電圧Ｖｃｃが供給される電源端子ＯＰには、電流源ＣＩを介してｎｐｎトランジスタＴ１が接続され、ｎｐｎトランジスタＴ１のコレクタは電流源ＣＩの出力ノードに接続され、エミッタはツェナーダイオードＤ１のカソードに接続され、ツェナーダイオードＤ１のアノードは接地されている。

ｎｐｎトランジスタＴ１には直列に接続された抵抗Ｒ１およびＲ２が並列に接続され、抵抗Ｒ１およびＲ２の接続ノードは、ｎｐｎトランジスタＴ１のベースに接続されている。

また、電源端子ＯＰにはｎｐｎトランジスタＴ２のコレクタが接続され、ｎｐｎトランジスタＴ２のベースは電流源ＣＩの出力ノードに接続され、ｎｐｎトランジスタＴ１とダーリントン接続されたトランジスタとなっており、ｎｐｎトランジスタＴ２のエミッタが電源回路ＰＷの出力ノードＶＯＵＴとなる。

抵抗Ｒ１およびＲ２は、ｎｐｎトランジスタＴ１のコレクタ－エミッタ間の電圧を抵抗比率で決定し、ダーリントン接続されたｎｐｎトランジスタＴ２によって所望の電圧と電流を得ることができる。

このように、電源回路ＰＷは小規模な構成を採るので、ゲートドライバ１００に内蔵した場合でもゲートドライバ１００の回路規模の増大を招かず、また、コストの増大も抑制される。

また、電源回路ＰＷの出力先を切り替える切り替え回路ＳＷＣのスイッチＳＷも、ＭＯＳトランジスタまたはバイポーラトランジスタで構成することで、小規模な構成を採ることができ、簡単な切り替えロジックの追加で電源回路ＰＷの出力先を切り替えることができるので、ゲートロジック回路ＬＧの耐圧レベルの増加または耐圧のバラツキマージンを確保することで製造プロセスの標準化のためのコストの低減および品質の確保が可能となる。

ＭＯＳトランジスタＱ１０がオフするタイミングでＭＯＳトランジスタＱ１０のゲートには負バイアス（逆バイアス）が印加される。この負バイアスが所定の電圧に達するまでの立ち上がり時間（チャージ時間）は、ゲートドライバ１００のシンク電流能力（Ｑｓｉｎｋ）および、電源回路ＰＷのソース電流能力（Ｑｓｏｕｃｅ）に依存するため、少なくともＱｓｏｕｃｅ≧Ｑｓｉｎｋとすることで、立ち上がり時間を短縮して、ＭＯＳトランジスタＱ１０のオフ動作を速くすることができる。

また、電源回路ＰＷで生成される電圧は、ＭＯＳトランジスタＱ１０のソースのオフセット電圧Ｖｅとして使用され、オフセット電圧Ｖｅを与えるタイミングをＭＯＳトランジスタＱ１０のゲートのオン、オフのタイミングに同期させる動作の必要上、電源回路ＰＷは数十ｎｓｅｃオーダーでの電圧制御が必要となる。このため電源回路ＰＷにはシンク電流能力よりもソース電流能力が要求される。

また、ＭＯＳトランジスタＱ１０のゲート電圧は、ＱｓｏｕｃｅおよびＱｓｉｎｋで制御されるが、独立して制御可能な電源回路ＰＷ（負バイアス電源）を用いてオフセット電圧をＭＯＳトランジスタＱ１０のソースに印加することによってもゲート電圧を制御することができる。このため、２系統でのゲート電圧制御が可能となり、ＭＯＳトランジスタＱ１０の出力の速度調整の精度が上がり、ｄＶ／ｄｔ制御等によるＥＭＣノイズの低減、ＭＯＳトランジスタＱ１０の構造の標準化なども可能となり、品質向上および製造コストの低減を見込むことができる。

＜実施の形態２＞
図４は本発明に係る実施の形態２のゲートドライバ２００の構成を示す回路図である。なお、図４においては、図１を用いて説明したゲートドライバ１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図４に示すようにゲートドライバ２００内には、電源回路ＰＷ１およびＰＷ２と、電源回路ＰＷ１およびＰＷ２の出力先を切り替える切り替え回路ＳＷＣが内蔵されている。電源回路ＰＷ１およびＰＷ２は負バイアス電源であり、それぞれの出力は、切り替え回路ＳＷＣ内のスイッチＳＷ１の２つのノードにそれぞれ接続されている。

スイッチＳＷ１およびＳＷ２は、電源回路ＰＷ１およびＰＷ２の出力をＭＯＳトランジスタＱ１０のソースに接続するか、接地（ＧＮＤ）に接続するかを切り替える。切り替え回路ＳＷＣは、ゲートドライバ２００がＭＯＳトランジスタＱ１０にゲート信号としてオン信号（ＨＩ）を入力するタイミングで、電源回路ＰＷ１の出力から電源回路ＰＷ２の出力に切り替えるようにスイッチＳＷ１を制御し、ＭＯＳトランジスタＱ１０がオンした後、一定時間経過後に、スイッチＳＷ２を接地に接続する。これにより、電源回路ＰＷ２の出力電圧Ｖｐ２から、０Ｖ（ＬＯ）に段階的に切り替わる。

逆に、切り替え回路ＳＷＣは、ゲートドライバ２００がＭＯＳトランジスタＱ１０にゲート信号としてオフ信号（ＬＯ）を入力するタイミングに先立って、電源回路ＰＷ２の出力をＭＯＳトランジスタＱ１０のソースに接続し、その後、一定時間経過後に、電源回路ＰＷ１の出力をＭＯＳトランジスタＱ１０のソースに接続する。これにより、電源回路ＰＷ２の出力電圧Ｖｐ２から電源回路ＰＷ１の出力電圧Ｖｐ１に段階的に切り替わる。

なお、電源回路ＰＷ１およびＰＷ２は、図３を用いて説明した電源回路ＰＷの構成と同様の構成としても良い。また、電源回路は２つに限定されるものではなく、２つ以上設けても良い。

図５にはゲートドライバ２００に入力され、また出力される信号のシーケンスを示す図であり、ゲートドライバ２００に入力される制御信号ＩＮ、ゲートドライバ２００から出力される電源回路ＰＷ１の出力電圧Ｖｐ１、電源回路ＰＷ２の出力電圧Ｖｐ２およびゲート電圧Ｖｇのシーケンスを示している。

図５に示されるように、ＭＯＳトランジスタＱ１０は制御信号ＩＮのオン、オフ同期してオン、オフし、ＭＯＳトランジスタＱ１０にオフ信号が入力されている場合には、ＭＯＳトランジスタＱ１０のソースにはオフセット電圧Ｖｅとして電源回路ＰＷ１の出力電圧Ｖｐ１が印加されるので、ゲート電圧ＶｇはＧＮＤ電位よりもオフセット電圧Ｖｅの分だけ低くなる。しかし、ＭＯＳトランジスタＱ１０にオン信号が入力されると、ＭＯＳトランジスタＱ１０のソースに印加されるオフセット電圧Ｖｅは電源回路ＰＷ２の出力電圧Ｖｐ２に合わせて低くなり、その後は、ＭＯＳトランジスタＱ１０のソースにはオフセット電圧Ｖｅは印加されなくなる。このため、ゲート電圧Ｖｇは電圧Ｖｃｃを与えるだけで良く、電圧Ｖｃｃにオフセット電圧Ｖｅ分を加えた電圧を与える必要はなく、ゲートドライバの入力電源電圧の最大定格を増やす必要はない。

また、ＭＯＳトランジスタＱ１０のオン、オフに合わせてオフセット電圧Ｖｅを段階的に変更するので、ゲート電圧制御の精度が向上し、ＭＯＳトランジスタＱ１０の出力の速度調整の精度をさらに上げることができる。

＜実施の形態３＞
以上説明した実施の形態１および２のゲートドライバ１００および２００は、ドライバＩＣとして半導体モジュールに搭載することができる。

図６は、本発明に係る実施の形態３の半導体モジュール１０００の内部構成を示す部分平面図である。図６に示すように、半導体モジュール１０００は、ゲートドライバ１００または２００をゲートドライバＧＤとして、ＭＯＳトランジスタＱ１０と共にパッケージ化したモジュールである。なお、図６においては、封止樹脂などは便宜的に図示を省略しているが、封止樹脂で封止されるパッケージ領域ＰＧを破線で囲んで示しており、この領域外はモジュール外部となる。

図６に示すように半導体モジュール１０００は、３つのＭＯＳトランジスタＱ１０をパッケージ化したモジュールであり、３つのＭＯＳトランジスタＱ１０は、図示されない部分で互いに並列に接続されて、大きな出力電流が得られるモジュールとなっている。なお、ＭＯＳトランジスタ１０の個数は３つに限定されるものではなく、配置も横一列の配列に限定されるものではない。

３つのＭＯＳトランジスタＱ１０は、それぞれ導体フレームＣＰ１上に搭載され、上面のソース電極パッドＳＰには、複数のワイヤＭ１が接続されている。なお、ドレイン電極は導体フレームＣＰ１に対面する側に設けられている。

それぞれの導体フレームＣＰ１に平面視で対向するように導体フレームＣＰ２およびＣＰ３が設けられており、導体フレームＣＰ２上にはゲートドライバＧＤがドライバＩＣとして搭載されている。なお、導体フレームＣＰ２はＧＮＤ端子となる。

ゲートドライバＧＤの出力ノードとＭＯＳトランジスタＱ１０のゲート電極パッドＧＰとの間は、ワイヤＭ２によって接続されており、ワイヤＭ２を介してゲート電圧がＭＯＳトランジスタＱ１０のゲートに印加される。

また、ゲートドライバＧＤ内の電源回路が出力するオフセット電圧Ｖｅは、ワイヤＭ３を介して導体フレームＣＰ３に与えられる。導体フレームＣＰ３は、ＭＯＳトランジスタＱ１０のソースにオフセット電圧Ｖｅを与えるオフセット電圧端子である。

また、導体フレームＣＰ３の端部とＭＯＳトランジスタＱ１０のソース電極パッドＳＰとの間は、ワイヤＭ４によって接続されており、ワイヤＭ４を介してオフセット電圧ＶｅがＭＯＳトランジスタＱ１０のソースに印加される。

また、導体フレームＣＰ２と導体フレームＣＰ３との間にバイパスコンデンサＣ１が設けられている。

図６に示すように、バイパスコンデンサＣ１をモジュール内部に設け、オフセット電圧端子ＣＰ３とＧＮＤ端子ＣＰ２とを隣り合わせの配列とすることで、オフセット電圧端子ＣＰ３の配線インダクタンスＬｔａｎと、ワイヤＭ３の配線インダクタンスＬｗとの関係は、Ｌｗ＞Ｌｔａｎとすることができる。

この結果、ＭＯＳトランジスタＱ１０のゲートにゲート電圧を印加するループ（ゲートチャージループ）は、ＭＯＳトランジスタＱ１０のソースからワイヤＭ４、バイパスコンデンサＣ１および導体フレームＣＰ２を介するループＬＰ１で構成される小さなループとなる。このため、ＭＯＳトランジスタＱ１０のゲートサージを抑制することが可能となる。

なお、バイパスコンデンサＣ１をモジュール外部に設け、モジュール外部から負バイアスを印加する従来の構成を図７に示す。図７において、導体フレームＣＰ２およびＣＰ３間には、外部電源ＥＰが接続されている。外部電源ＥＰから負バイアスが印加される場合、ゲートドライバＧＤ内には電源回路および切り替え回路を有さない従来的な構成となる。このような従来的な構成では、ゲートチャージループは図７に示すように大きなループＬＰ２となり、ゲートサージが増大する可能性がある。

また、先に説明したように、ＭＯＳトランジスタＱ１０のゲート電圧を、ＱｓｏｕｃｅおよびＱｓｉｎｋで制御するだけでなく、独立して制御可能な電源回路ＰＷを用いてオフセット電圧をＭＯＳトランジスタＱ１０のソースに印加することによってもゲート電圧を制御することで２系統でのゲート電圧制御が可能となるので、それぞれの系統での電流ピークを抑えることによってもゲートサージを抑制することができる。

すなわち、ＭＯＳトランジスタＱ１０のゲート電圧を、ＱｓｏｕｃｅおよびＱｓｉｎｋで制御する１系統でのゲート電圧制御の場合、高速にゲート電圧Ｖｇを制御しようとすると、この系統だけで電流を供給し、シンクする必要がある。この際、ゲート電流の時間変化（ｄｉ／ｄｔ）が急峻になり、ゲートチャージループのインダクタンスに重畳して過大なサージが発生する。

このように、ゲートサージはゲート電流のｄｉ／ｄｔとゲートチャージループのインダクタンスとで決まるため、これを抑えるには、２系統でのゲート電圧制御によりそれぞれの系統での電流ピークを抑えて、ゲート電流のｄｉ／ｄｔを低下させることでゲートサージを抑制できる。

また、図６を用いて説明したループＬＰ１のように、小さなゲートチャージループを形成することによってもゲートサージを抑制できる。

また、２系統でのゲート電圧制御を行う場合、ＭＯＳトランジスタＱ１０を高速動作させるために、ＱｓｏｕｒｃｅおよびＱｓｉｎｋを高く設定することも可能となる。すなわち、オフセット電圧をＭＯＳトランジスタＱ１０のソースに印加することでゲート電圧を制御する系統もあるので、この系統での電流ピークを抑えることで、ＱｓｏｕｒｃｅおよびＱｓｉｎｋを高く設定しても、過大なゲートサージが発生することがない。なお、ＱｓｏｕｒｃｅおよびＱｓｉｎｋを高く設定するには、ＭＯＳトランジスタＱ１０のゲート幅を大きくして、ＭＯＳトランジスタＱ１０のサイズを大きくすることが挙げられる。

また、ＭＯＳトランジスタＱ１０のゲートサージが抑制されると、ＭＯＳトランジスタＱ１０のキャリア周波数特性が改善される。すなわち、ゲートサージを抑制すると、これで決まっていたゲートチャージループの電流の制約が緩和されるため、ＭＯＳトランジスタＱ１０のゲート電圧をより急峻に制御できるようになり、ＭＯＳトランジスタＱ１０のスイッチング損失が低下し、スイッチング損失に伴う温度上昇が抑制され、キャリア周波数特性が改善される。

ＭＯＳトランジスタＱ１０のキャリア周波数特性が改善されると、コイルなどの受動素子の小型化、コスト削減が可能となる。

＜炭化珪素半導体装置への適用＞
以上説明した実施の形態１～３で制御の対象としたＭＯＳトランジスタＱ１０は、シリコン（Ｓｉ）トランジスタに限定されるものではなく、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を用いたワイドバンドギャップ半導体トランジスタとしても良い。

ワイドバンドギャップ半導体トランジスタは、しきい値電圧が低減されることにより、オン抵抗の低減が可能であり、チップシュリンクを伴うコスト低減効果がＳｉトランジスタと比べて高いと言う利点がある。

ワイドバンドギャップ半導体トランジスタは、高温、高耐圧での用途が可能になるとの利点もある。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Ｃ１バイパスコンデンサ、Ｑ１，Ｑ２，Ｑ１０ＭＯＳトランジスタ、ＰＷ，ＰＷ１，ＰＷ２電源回路、ＳＷＣ切り替え回路、ＬＧゲートロジック回路、ＣＰ２，ＣＰ３導体フレーム。

Claims

トランジスタのゲートを駆動するゲートドライバであって、
第１の電位が与えられる第１の電源線と、前記第１の電位よりも低い第２の電位が与えられる第２の電源線との間に直列に接続され、その接続ノードが前記ゲートドライバの出力ノードとなる、相補的に動作する第１のトランジスタおよび第２のトランジスタと、
前記トランジスタのソースにオフセット電圧を印加する電源回路と、
前記電源回路から出力される前記オフセット電圧を前記トランジスタの前記ソースに印加するか、前記トランジスタの前記ソースに前記第２の電位を与えるかの切り替え制御を行う切り替え回路と、を備え、
前記切り替え回路は、
前記トランジスタの前記ゲートをオフするタイミングに合わせて、前記オフセット電圧を前記トランジスタの前記ソースに印加し、前記トランジスタの前記ゲートをオンするタイミングに合わせて、前記トランジスタの前記ソースに前記第２の電位を与えるように切り替え、
前記電源回路は、複数の電源回路を含み、
前記複数の電源回路は、それぞれ出力電圧が異なり、
前記切り替え回路は、
前記トランジスタの前記ゲートをオフするタイミングに合わせて、前記オフセット電圧が段階的に高くなるように、前記複数の電源回路のそれぞれの前記出力電圧を切り替えて前記トランジスタの前記ソースに印加する、ゲートドライバ。
前記第１および第２のトランジスタのオン、オフを制御するロジック信号を出力するロジック回路を備え、
前記切り替え回路は、
前記ロジック信号に基づいて前記切り替え制御を行う、請求項１記載のゲートドライバ。
前記第２の電源線と前記トランジスタの前記ソースとの間にはコンデンサが介挿される、請求項１記載のゲートドライバ。
前記トランジスタは、
ワイドバンドギャップ半導体トランジスタである、請求項１記載のゲートドライバ。