JP3919921B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 88
- 239000010410 layer Substances 0.000 claims description 207
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 110
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 110
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 94
- 229910052710 silicon Inorganic materials 0.000 claims description 94
- 239000010703 silicon Substances 0.000 claims description 94
- 238000003860 storage Methods 0.000 claims description 86
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 61
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 61
- 239000004020 conductor Substances 0.000 claims description 54
- 229910052719 titanium Inorganic materials 0.000 claims description 50
- 239000010936 titanium Substances 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 47
- 239000003990 capacitor Substances 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 39
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 28
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 17
- 239000011241 protective layer Substances 0.000 claims description 17
- 150000001875 compounds Chemical class 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 150000002736 metal compounds Chemical class 0.000 claims description 4
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 289
- 230000002093 peripheral effect Effects 0.000 description 100
- 238000000034 method Methods 0.000 description 82
- 238000005530 etching Methods 0.000 description 54
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229920005591 polysilicon Polymers 0.000 description 32
- 239000011229 interlayer Substances 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 29
- 229910021341 titanium silicide Inorganic materials 0.000 description 26
- -1 titanium nitrides Chemical class 0.000 description 23
- 230000000694 effects Effects 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 14
- 239000007789 gas Substances 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 12
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 7
- 229910052697 platinum Inorganic materials 0.000 description 7
- 229910052707 ruthenium Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000010292 electrical insulation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 230000001603 reducing effect Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 241000692885 Nymphalis antiopa Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- RTAQQCXQSZGOHL-OIOBTWANSA-N titanium-45 Chemical compound [45Ti] RTAQQCXQSZGOHL-OIOBTWANSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、リーク電流の低減が図られ、動作速度が向上するとともに、メモリセル領域の素子と周辺回路領域の素子とが電気的に良好に接続される半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の一例として、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」と記す）の第１の例を挙げ、まず、その製造方法について図を用いて説明する。
【０００３】
図５４を参照して、シリコン基板１の所定の領域に、トレンチ分離法により素子分離酸化膜２ａ、２ｂを形成し、メモリセル領域１ａと周辺回路領域１ｂを形成する。
【０００４】
次に図５５を参照して、メモリセル領域１ａおよび周辺回路領域１ｂ内の一方の領域にボロンを注入し、ｐ型ウェル３ａ、３ｂを形成する。
【０００５】
次に図５６を参照して、周辺回路領域１ｂ内の他方の領域にリンを注入し、ｎ型ウェル４を形成する。
【０００６】
次に図５７を参照して、シリコン基板１上に熱酸化法等によりゲート酸化膜５を形成する。そのゲート酸化膜５上にポリシリコン膜およびタングステンシリサイド膜６を形成する。そのタングステンシリサイド膜６上にシリコン酸化膜７を形成する。その後、写真製版およびエッチングによりゲート電極部８ａ、８ｂ、８ｃを形成する。
【０００７】
次に図５８を参照して、ｎ型ウェル４をフォトレジスト４８ａで覆った後、イオン注入法によりリンを注入し、ｎ- ソース・ドレイン領域９ａ、９ｂ、９ｃ、９ｄを形成する。その後、フォトレジストパターン４８ａを除去する。
【０００８】
次に図５９を参照して、ｐ型ウェル３ａ、３ｂをフォトレジストパターン４８ｂで覆った後、イオン注入法によりボロンを注入し、ｐ- ソース・ドレイン領域１０ａ、１０ｂを形成する。その後、フォトレジストパターン４８ｂを除去する。
【０００９】
次に図６０を参照して、ゲート電極部８ａ、８ｂ、８ｃを覆うようにシリコン基板１上にシリコン酸化膜１１を形成する。
【００１０】
次に図６１を参照して、シリコン酸化膜１１に異方性エッチングを施し、ゲート電極部８ａ、８ｂ、８ｃのそれぞれの両側面上にサイドウォール酸化膜１２を形成する。
【００１１】
次に図６２を参照して、ｎ型ウェル４を覆うようにフォトレジスト４８ｃを形成する。その後、そのフォトレジスト４８ｃをマスクとして、イオン注入法によりリンを注入し、ｎ+ ソース・ドレイン領域１３ａ、１３ｂ、１３ｃ、１３ｄを形成する。これにより、ＬＤＤ構造のｎ型ソース・ドレイン領域１５ａ、１５ｂとゲート電極部８ａとを含むＭＯＳトランジスタＴ１が形成される。また、ＬＤＤ構造のｎ型ソース・ドレイン領域１５ｃ、１５ｄとゲート電極部８ｂとを含むＭＯＳトランジスタＴ２が形成される。その後、フォトレジスト４８ｃを除去する。
【００１２】
次に図６３を参照して、ｐ型ウェル３ａ、３ｂを覆うようにフォトレジスト４８ｄを形成する。その後、そのフォトレジスト４８ｄをマスクとして、イオン注入法によりボロンを注入し、ｐ+ ソース・ドレイン領域１４ａ、１４ｂを形成する。これにより、ｐ型ソース・ドレイン領域１６ａ、１６ｂとゲート電極部８ｃとを含むＭＯＳトランジスタＴ３が形成される。その後、フォトレジスト４８ｄを除去する。
【００１３】
次に図６４を参照して、ゲート電極部８ａ、８ｂ、８ｃを覆うようにシリコン基板１上にシリコン酸化膜１７を形成する。
【００１４】
次に図６５を参照して、シリコン酸化膜１７に、ｎ型ソース・ドレイン領域１５ｂの表面を露出するビット線コンタクトホール１８を形成する。
【００１５】
次に図６６を参照して、ビット線コンタクトホール１８にポリシリコン膜４０を埋込む。
【００１６】
次に図６７を参照して、シリコン酸化膜１７上に、ポリシリコン膜４０に電気的に接続されるビット線２５を形成する。
【００１７】
次に図６８を参照して、ビット線２５を覆うように、シリコン酸化膜１７上にシリコン酸化膜２６を形成する。
【００１８】
次に図６９を参照して、シリコン酸化膜１７、２６に、ｎ型ソース・ドレイン領域１５ａの表面を露出するストレージノードコンタクトホール４１ａを形成する。
【００１９】
次に図７０を参照して、ストレージノードコンタクトホール４１ａにポリシリコン膜４２を埋込む。
【００２０】
次に図７１を参照して、シリコン酸化膜２６上にルテニウムまたはプラチナなどの金属膜を形成するとともに、所定の写真製版およびエッチングによりストレージノード２８ａを形成する。
【００２１】
次に図７２を参照して、ストレージノード２８ａ上に高誘電率の薄膜とルテニウムまたはプラチナなどの金属膜とを順次形成する。その後、所定の写真製版およびエッチングにより、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃを形成する。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃによりキャパシタ２８が形成される。
【００２２】
次に図７３を参照して、キャパシタ２８を覆うように、シリコン酸化膜２６上に層間絶縁膜２９を形成する。
【００２３】
次に図７４を参照して、層間絶縁膜２９、シリコン酸化膜１７、２６に、ｎ型ソース・ドレイン領域１５ｄ、１５ｃの表面を露出する周辺回路コンタクトホール４３ａ、４３ｂを形成する。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール４３ｃ、４３ｄを形成する。また同時に、層間絶縁膜２９に、キャパシタ２８のセルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。
【００２４】
次に図７５を参照して、スパッタリング法等により、セルプレートコンタクトホール３０内にチタン４５および窒化チタン４７ａを形成する。また、周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄにチタン２２ｃ、２２ｄ、２２ｅ、２２ｆおよび窒化チタン４７ｂ、４７ｃ、４７ｄ、４７ｅをそれぞれ形成する。なお、図７６は、この工程におけるｎ型ソース・ドレイン領域１５ｄおよびｐ型ソース・ドレイン領域１６ｂの近傍を拡大した図である。
【００２５】
その後、熱処理を施すことにより、チタン２２ｃ、２２ｄ、２２ｅ、２２ｆとｎ型ソース・ドレイン領域１５ａ、１５ｂ、１５ｃ、１５ｄおよびｐ型ソース・ドレイン領域１６ａ、１６ｂ中のシリコンとを反応させ、チタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆを形成する。図７７は、この工程におけるｎ型ソース・ドレイン領域１５ｄおよびｐ型ソース・ドレイン領域１６ｂの近傍を拡大した図である。
【００２６】
次に図７８を参照して、層間絶縁膜２９上にアルミ銅膜を形成するとともに、所定の写真製版およびエッチングによりメタル配線３３を形成する。その後、メタル配線３３を覆うように、層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【００２７】
次に、従来のＤＲＡＭの第２の例について説明する。まず、その製造方法について図を用いて説明する。第１の例において説明した図６３に示す工程の後、図７９を参照して、ゲート電極部８ａ、８ｂ、８ｃを覆うように、半導体基板１上にシリコン窒化膜５６を形成する。
【００２８】
次に図８０を参照して、周辺回路領域１ｂに形成されたシリコン窒化膜を除去する。シリコン窒化膜５６およびゲート電極部８ｂ、８ｃを覆うように、シリコン酸化膜１７を形成する。そのシリコン酸化膜上にフォトレジスト４８ｇを形成する。そのフォトレジスト４８ｇをマスクとして、シリコン酸化膜１７に異方性エッチングを施し、シリコン窒化膜５６の表面を露出する開口部６２を形成する。
【００２９】
次に図８１を参照して、フォトレジスト４８ｇをマスクとして、シリコン窒化膜５６に異方性エッチングを施し、ｎ型ソース・ドレイン領域１５ｂの表面を露出するビット線コンタクトホール１８ｃを形成する。その後、フォトレジスト４８ｇを除去する。次に図８２を参照して、ビット線コンタクトホール１８ｃ内を埋めるようにポリシリコン膜４０を形成する。シリコン酸化膜１７上に、ポリシリコン膜４０に電気的に接続されるビット線２５を形成する。
【００３０】
次に図８３を参照して、シリコン酸化膜１７上にシリコン窒化膜（図示せず）を形成する。そのシリコン窒化膜に所定のエッチングを施し、ビット線２５の表面上にのみシリコン窒化膜５７ａを残す。次に図８４を参照して、シリコン窒化膜５７ａを覆うように、シリコン酸化膜１７上にシリコン酸化膜２６を形成する。そのシリコン酸化膜上にフォトレジスト４８ｈを形成する。そのフォトレジスト４８ｈをマスクとして、シリコン酸化膜２６、１７に異方性エッチングを施し、シリコン窒化膜５６の表面を露出する開口部６３を形成する。
【００３１】
次に図８５を参照して、フォトレジスト４８ｈをマスクとして、シリコン窒化膜５６にさらに異方性エッチングを施すことにより、ｎ型ソース・ドレイン領域１５ａの表面を露出するストレージノードコンタクトホール４１ａを形成する。その後、第１の例に示した図７０から図７８に示す工程と同様の工程を経ることにより、図８６に示す構造を有するＤＲＡＭが得られる。
【００３２】
以上のようにして形成された第１の例および第２の例のＤＲＡＭのメモリセル領域１ａにおいては、キャパシタ２８のストレージノード２８ａとＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ａとの電気的な接続は、ストレージノードコンタクトホール４１ａに埋込まれたポリシリコン膜４２を介してなされる。また、ビット線２５とＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ｂとの電気的な接続は、ビット線コンタクトホール１８に埋め込まれたポリシリコン膜４０を介してなされる。
【００３３】
一方、周辺回路領域１ｂにおいては、配線層３３とＭＯＳトランジスタＴ２のｎ型ソース・ドレイン領域１５ｃ、１５ｄとの電気的な接続は、周辺回路コンタクトホール４３ａ、４３ｂに埋込まれたチタンシリサイド２４ｃ、２４ｄおよび窒化チタン４７ｂ、４７ｃを介してなされる。また、配線層３３とＭＯＳトランジスタＴ３のｐ型ソース・ドレイン領域１６ａ、１６ｂとの電気的な接続は、周辺回路コンタクトホール４３ｃ、４３ｄに埋込まれたチタンシリサイド２４ｅ、２４ｆおよび窒化チタン４７ｄ、４７ｅを介してなされる。
【００３４】
このことは次の理由による。もし、メモリセル領域１ａのストレージノードコンタクトホール４１ａに窒化チタンやチタンシリサイドを形成した場合には、チタンシリサイドを形成する際にソース・ドレイン領域のシリコンを消費する。その結果、ソース・ドレイン領域からシリコン基板へのリーク電流が増大するからである。一方、周辺回路領域における周辺回路コンタクトホールにポリシリコン膜を形成した場合には、電気抵抗がより高くなり、高速動作を望むことができないからである。
【００３５】
このようにして、メモリセル領域１ａにおいてはリーク電流の低減を図るために、ストレージノードコンタクトホール４１ａ内にポリシリコン膜４２が形成される。一方周辺回路領域１ｂにおいてはリーク電流の低減よりはむしろ高速動作を図るために、周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄ内にチタン２２ｃ、２２ｄ、２２ｅ、２２ｆおよび窒化チタン４７ｂ、４７ｃ、４７ｄ、４７ｅがそれぞれ形成される。
【００３６】
【発明が解決しようとする課題】
しかしながら、上述した第１の例および第２の例のＤＲＡＭにおいては以下に示すような問題点があった。ＤＲＡＭの大容量化のために微細化が進み、たとえば１ＧｂｉｔＤＲＡＭにおけるメモリセル領域のビット線コンタクトホール１８やストレージノードコンタクトホール４１ａのホール径は約０．０８μｍと見積もられている。また、ビット線コンタクトホール１８の深さは約０．５μｍと見積もられ、ストレージノードコンタクトホール４１ａの深さは約０．８μｍと見積もられている。
【００３７】
このようなビット線コンタクトホール１８やストレージノードコンタクトホール４１ａ内にポリシリコン膜を形成した場合、各コンタクトホールの断面積に逆比例してその電気抵抗が上昇する。その結果、メモリセル領域のメモリセルの動作の高速化が図れず、ＤＲＡＭのさらなる高速動作を図るのが困難になると考えられる。
【００３８】
そこで、これを解消するために、メモリセル領域１ａのストレージノードコンタクトホール４１ａやビット線コンタクトホール１８にチタンシリサイドや窒化チタンを形成しようとすると、前述したように、チタンシリサイドを形成する際に、ｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンが消費される。その結果、ｎ型ソース・ドレイン領域１５ａ、１５ｂからシリコン基板１へ流れるリーク電流が増大すると想定される。
【００３９】
また、周辺回路領域１ｂにおける周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄのホール径は約０．１５μｍと見積もられ、その深さは約１．０μｍと見積もられている。このため、周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄのホール径と深さとの比であるアスペクト比が６以上になることが見積もられる。その結果、高いアスペクト比の周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄを層間絶縁膜２９、シリコン酸化膜１７、２６に形成することが困難になると考えられる。
【００４０】
さらに、メモリセル領域１ａにおけるセルプレートコンタクトホール３０と、周辺回路領域１ｂにおける周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄとを同時に形成する際に、セルプレート２８ｃの表面が露出してから、ｎ型ソース・ドレイン領域１５ｃ、１５ｄおよびｐ型ソース・ドレイン領域１６ａ、１６ｂの表面が露出するまでの間に、セルプレート２８ｃがエッチングによるダメージを受ける。これによって、セルプレートコンタクトホール３０がセルプレート２８ｃを突き抜けて形成されることがある。このような場合では、キャパシタ２８と周辺回路領域１ｂのＭＯＳトランジスタＴ２、Ｔ３との電気的な接続が良好に行なわれないと考えられる。
【００４１】
また、第２の例のＤＲＡＭでは、上記想定される問題点に加えて、さらに、以下に示すような２つの問題点が想定される。まず１つの問題点について説明する。図８７は、図８０および図８１に示すビット線コンタクトホール１８ｃを形成する工程におけるシリコン窒化膜５６下の平面構成を示したものである。図８０、８１に示す構造は、特にＬ３−Ｌ３における断面を示したものである。図８７を参照して、特に、開口部６２はｎ型ソース・ドレイン領域１５ｂのほぼ中央に位置するように形成される。
【００４２】
しかしながら、フォトレジスト４８ｇの写真製版のアライメントのずれが発生した場合には、開口部６２ａのように、開口部の一部がゲート電極８ａの一部にかかるように形成されることがある。このとき、図８８に示すように、開口部６２ａを形成するためには、ゲート電極８ａの肩に位置するシリコン窒化膜５６が露出した後、さらにエッチングを続けてシリコン酸化膜１７ａを除去しなければならない。なお、図８８は、図８７に示されたＬ４−Ｌ４における断面構造を示したものである。
【００４３】
特に１ＧｂｉｔＤＲＡＭでは、上述したように、微細かつアスペクト比の大きいビット線コンタクトホールを形成する必要がある。このため、実際のプロセスにおいて開口部６２ａを形成する際には、エッチング装置内において、半導体基板１に印加する交流電圧を比較的高く設定することにより、開口部６２ａの深い部分に、エッチング用のガスイオンを矢印に示すように導入することが必須である。
【００４４】
ところが、この場合には、シリコン酸化膜１７ａを除去する間に、既に露出したシリコン窒化膜５６がエッチングにより削り取られて、サイドウォール１２が露出したり、さらにはゲート電極部８ａのポリシリコン膜６が露出することが想定される。このような場合、ビット線コンタクトホールに埋込まれたポリシリコン膜４０を介して、ビット線２５がＭＯＳトランジスタのｎ型ソース・ドレイン領域１５ｂに接続されると、電気的な接続が良好に行なわれず、エッチングの程度によっては、ビット線２５とゲート電極８ａとが短絡することもありえる。その結果、ＭＯＳトランジスタＴ１が正常に動作しないことが想定される。
【００４５】
次に、もう１つの問題点について説明する。図８９は、図８４に示す工程におけるビット配線２５下の平面構成を示したものである。図８４に示す構造は、図８９に示されたＬ５−Ｌ５における断面構造を示したものである。図８９を参照して、特に、開口部６３はｎ型ソース・ドレイン領域１５ａのほぼ中央に位置するように形成される。
【００４６】
しかしながら、フォトレジスト４８ｈの写真製版のアライメントのずれが発生した場合には、開口部６３ａのように開口部の一部がビット線２５の一部にかかるように形成されることがある。このとき、図９０に示すように、ビット配線２５の表面に形成されたシリコン窒化膜５７ａが露出した後、さらにエッチングを続けてシリコン酸化膜２６、１７を除去しなければならない。このため、開口部６３ａを形成する際に、シリコン酸化膜１７を除去する間に既に露出したシリコン窒化膜５７ａが過度のエッチングにより削り取られて、ビット線２５の表面が露出することが想定される。このようなストレージノードコンタクトホールに埋込まれたポリシリコン膜４２を介し、ストレージノード２８ａがビット線２５と電気的に短絡してしまうことが想定される。その結果、ＤＲＡＭの所望の動作特性が得られないことが想定される。なお、図９０は図８９に示されたＬ６−Ｌ６における断面構造を示したものである。
【００４７】
本発明は上述した想定される問題点を解決するためになされたものであり、その目的はリーク電流の低減、電気的短絡の抑制および高速動作が図られ、しかも、容易に各コンタクトホールが形成されるとともに、メモリセル領域の素子と周辺回路領域の素子との電気的な接続が良好に行なわれる半導体装置を提供することである。
【００４８】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と第１領域と第１不純物領域と第１導電層と第２導電層と第３導電層と第１絶縁層と導電領域と第２不純物領域と第４導電層と第２絶縁層と第２コンタクトホールと第５導電層と第６導電層とキャパシタと第２領域と第３不純物領域と第３絶縁層と第３コンタクトホールと第４コンタクトホールと第５コンタクトホールと第１柱状導電体と第２柱状導電体と第３柱状導電体と第１配線層と第２配線層とを備えている。半導体基板は主表面を有している。第１領域は半導体基板の主表面に形成されている。第１不純物領域は第１領域の表面に形成されている。第１導電層はシリコンを含み、第１不純物領域の表面上に形成されている。第２導電層はシリコンと所定の金属との化合物を含み、第１導電層上に形成されている。第３導電層は所定の金属または金属の化合物を含み、第２導電層上に形成されている。第１絶縁層は、第１〜第３導電層を囲むように半導体基板上に形成されている。導電領域は第１絶縁層上に形成され、第３導電層と電気的に接続されている。第２不純物領域は、第１領域の主表面に第１不純物領域と間隔を隔てて形成されている。第４導電層はシリコンを含み、第２不純物領域の表面上に形成されている。第２絶縁層は第１絶縁層上に形成されている。第２コンタクトホールは第１絶縁層および第２絶縁層に形成されて、第４導電層の表面を露出する。第５導電層はシリコンと所定の金属との化合物を含んで、第２コンタクトホール内に形成され、第４導電層と電気的に接続されている。第６導電層は所定の金属または金属の化合物を含んで、第２コンタクトホール内の第５導電層上に形成されている。キャパシタはストレージノードおよびセルプレートを有して第２絶縁層上に形成され、ストレージノードが第６導電層と電気的に接続されている。第２領域は半導体基板の主表面に形成され、第１領域と電気的に絶縁されている。第３不純物領域は第２領域の表面に形成されている。第３絶縁層は、第１領域および第２領域を覆うように第２絶縁層上に形成されている。第３コンタクトホールは第１絶縁層および第２絶縁層に形成されて、第３不純物領域の表面を露出する。第４コンタクトホールは第３絶縁層に形成されて、第３コンタクトホールに連通する。第５コンタクトホールは第３絶縁層に形成されて、キャパシタのセルプレートの表面を露出する。第１柱状導電体は第３コンタクトホール内に形成されて、第３不純物領域の表面上に位置してシリコンと所定の金属との化合物を含む第７導電層および第７導電層上に位置して所定の金属または金属の化合物を含む第８導電層を有している。第２柱状導電体は第４コンタクトホール内に形成されて、第１柱状導電体と電気的に接続されている。第３柱状導電体は第５コンタクトホール内に形成されている。第１配線層は第２柱状導電体に電気的に接続されて、第３絶縁層上に形成されている。第２配線層は第３柱状導電体に電気的に接続されて、第３絶縁層上に形成されている。
【００４９】
この構成によれば、導電領域と第１不純物領域とは、第１〜第３導電層を介して電気的に接続される。特に第２導電層を熱処理を施すことによって形成する際に、金属は第１導電層に含まれたシリコンを消費する。これにより、第１不純物領域が熱処理による影響を受けることを防止できる。その結果、導電領域から第１不純物領域を経て半導体基板へ流れるリーク電流が低減する。また、第２導電層および第３導電層は、金属またはその金属の化合物を含むため、電気抵抗の低減が図られ、導電領域と第１不純物領域との間の電気抵抗を低減することができる。その結果、半導体装置の動作速度が向上する。
また、キャパシタのストレージノードと第２不純物領域とを電気的に接続するために、第１絶縁層および第２絶縁層に第２コンタクトホールを形成する際に、第２不純物領域の表面を直接露出するコンタクトホールを形成する場合と比較すると、第２コンタクトホールでは、第４導電層の厚さに相当する分の深さが浅くなり、第２コンタクトホールのアスペクト比が低減する。これにより、第２コンタクトホールを形成する際に、導電領域がアライメントのずれ等に起因して形成されたために露出した場合でも、導電領域の表面が露出するのを抑制することができる。その結果、第２コンタクトホール内に形成された第５導電層および第６導電層によって、キャパシタのストレージノードと導電領域とが電気的に短絡するのを防止することができる。
そして、第１領域の第２配線層とキャパシタのセルプレートとは第３柱状導電体によって電気的に接続され、第２領域の第１配線層と第３不純物領域とは、第１柱状導電体および第２柱状導電体によって電気的に接続される。第１柱状導電体は第３コンタクトホール内に形成され、第２柱状導電体は第４コンタクトホール内に形成され、第３柱状導電体は第５コンタクトホール内に形成されている。第３コンタクトホールは、第１および第２絶縁層の厚さに相当する深さであり、第４コンタクトホールは第３絶縁層の厚さに相当する深さである。このため、第１〜第３絶縁層の厚さに相当する深さのコンタクトホールを形成する場合と比較すると、第３コンタクトホールおよび第４コンタクトホールをそれぞれ形成することにより、第３および第４コンタクトホールの深さはそれぞれより浅くなり、それぞれのアスペクト比が低減する。これにより、第３および第４コンタクトホールの形成がより容易になり、その結果、第３および第４コンタクトホールの開口不良が抑制されて、第２配線層と第３不純物領域との電気的接続が良好になる。また、第５コンタクトホールと第４コンタクトホールとを同時に形成する際に、キャパシタのセルプレートの表面の一部が露出した後、その露出した部分がエッチングガスに晒される時間は、第４コンタクトホールの底に第１柱状導電体の表面が露出するまでの時間に相当する。このため、直接第３不純物領域の表面を露出するコンタクトホールを形成する場合と比較すると、その露出した部分がエッチングガスに晒される時間が短縮される。これにより、キャパシタのセルプレートに過度のエッチングが施されてセルプレートの一部を突き抜けて第５コンタクトホールが形成されるのを防止することができる。その結果、第２配線層とキャパシタのセルプレートとの電気的な接続が良好に行なわれる。
【００５０】
好ましい半導体装置の第１の局面では、第１絶縁層は第１導電層の表面を露出する第１コンタクトホールを有し、第２導電層および第３導電層は、第１コンタクトホール内に形成されている。
【００５１】
この場合には、第１コンタクトホールを形成する際には、第１導電層の上面でエッチングが終了し、第１導電層より下の領域がエッチングによるダメージを受けることが抑制される。
【００５２】
好ましい半導体装置の第２の局面では、第１領域の主表面に、間隔を隔てて設けられた１対のソース・ドレイン領域と、そのソース・ドレイン領域のそれぞれによって挟まれた半導体基板の領域上に、ゲート絶縁膜を介在させて形成されたゲート電極とを含み、１対のソース・ドレイン領域のうち、一方のソース・ドレイン領域は第１不純物領域を含み、第１導電層はゲート電極と電気的に絶縁されてゲート電極の一部を覆うようにゲート電極の近傍に形成されている。
【００５３】
この場合には、第１コンタクトホールを形成する際に、第１導電層の上面でエッチングが終了する。これにより、ゲート電極がエッチングによる影響を受けることが抑制される。その結果、第１導電領域とゲート電極との電気的絶縁性が向上するとともに、第１導電領域とソース・ドレイン領域との電気的な接続が良好な半導体装置が得られる。
【００５６】
好ましい半導体装置の第３の局面では、１対のソース・ドレイン領域のうち、他方のソース・ドレイン領域は第２不純物領域を含み、ゲート電極は、第１不純物領域と第２不純物領域とによって挟まれた領域上に形成されている。
【００５７】
この場合には、１対のソース・ドレイン領域の一方に第１導電領域が接続され、他方に第２導電領域が接続されたＭＯＳトランジスタが構成される。そのＭＯＳトランジスタと第１導電領域および第２導電領域とは電気的に良好に接続されている。その結果、電気的な短絡の防止されたＭＯＳトランジスタを含む半導体装置が得られる。
【００５８】
好ましい半導体装置の第４の局面では、導電領域の表面を覆うように形成された第１保護層を備え、第２絶縁層はその第１保護層を覆うように形成され、第１保護層はシリコン窒化膜であり、第２絶縁層はシリコン酸化膜である。
【００５９】
この場合には、第１絶縁層および第２絶縁層に第２コンタクトホールを形成する際に、第１保護層としてのシリコン窒化膜を実質的に残して、シリコン酸化膜を選択的に容易にエッチングすることができる。これにより、導電領域の表面が露出するのを効果的に抑制することができる。
【００６１】
好ましい半導体装置の第５の局面では、第１配線層と第２配線層とは同じ層から形成されている。
【００６２】
この場合には、第１領域の第２導電領域と第２領域の第３不純物領域との電気的接続が良好になる。
【００６３】
好ましい半導体装置の第６の局面では、第１柱状導電体の断面積よりも大きい断面積を有し、第１柱状導電体と第２柱状導電体との間に介在するように、第２絶縁層上に形成された中継導電体を含んでいる。
【００６４】
この場合には、第４コンタクトホールの深さが、中継導電体の厚さに相当する分浅くなる。これにより、第４コンタクトホールのアスペクト比がさらに低減され、第４コンタクトホールを容易に開口することができる。また、中継導電体は第１柱状導電体よりも大きい断面積を有しているため、第４コンタクトホールを形成する際に、写真製版のアライメントがずれたとしても中継導電体の表面を確実に露出させることができる。これにより、第２配線層と第３不純物領域との電気的な接続がさらに良好になる。
【００６５】
好ましい半導体装置の第７の局面では、中継導電体は第２導電領域と同じ層からなる。
【００６６】
この場合には、中継導電体を形成するために新たな工程を追加することなく、第２導電領域を形成する際に同時に中継導電体を形成することができる。
【００６７】
好ましい半導体装置の第８の局面では、第１領域は複数の素子形成領域と、素子形成領域を互いに電気的に絶縁する素子分離領域とを含み、ゲート電極は、素子形成領域に延在する第１のゲート電極部分と、その第１のゲート電極に接続し、素子分離領域に延在する第２のゲート電極部分とを含み、第２のゲート電極部分を覆うように第１絶縁層下に形成された第２保護層を含んでいる。
【００６８】
この場合には、その素子形成領域内に位置する第１絶縁層に形成される開口部として、比較的開口面積の大きい開口部を形成することができる。すなわち、アスペクト比の低減された開口部を形成することができる。これにより、当初、ゲート電極を覆うように形成された第２保護層のうち、素子形成領域内の、特に第１のゲート電極を部分を覆う第２保護層に過度のエッチングが施されて、第１のゲート電極部分が露出することなく開口部の底に第２保護層のみが露出する。さらにその後、露出した第２保護層を除去する際に、素子形成領域に延在する第１のゲート電極部分が実質的にエッチングされることなく第１不純物領域および第２不純物領域の表面が露出する。そして、素子分離領域に延在する第２のゲート電極部分を覆う第２保護層は除去されずに残る。このようにして、第１のゲート電極部分を実質的にエッチングすることなく、素子形成領域を形成するための開口部を第１絶縁層に容易に形成することができる。
【００６９】
好ましい半導体装置の第９の局面では、第２保護層はシリコン窒化膜であり、第１絶縁層はシリコン酸化膜である。
【００７０】
この場合には、シリコン窒化膜を実質的に残して、シリコン酸化膜を選択的に容易にエッチングすることができる。
【００７３】
好ましい半導体装置の第１０の局面では、半導体基板はシリコン単結晶基板であり、第１導電層はシリコンまたはシリコンゲルマニウム合金を含んでいる。
【００７４】
この場合には、第１導電層を、半導体基板の所定の領域に自己整合的に容易に形成することができる。
【００７５】
好ましい半導体装置の第１１の局面では、所定の金属は、チタン、コバルト、ジルコニウムおよびハフニウムからなる群から選ばれるいずれか１つの金属を含んでいる。
【００７６】
この場合には、第２導電層を形成する際に、第１導電層に含まれるシリコンと金属とが容易にシリサイド反応を起こす。これにより、金属シリサイドが容易に形成される。
【０１０３】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係るＤＲＡＭについて図を用いて説明する。図１を参照して、シリコン基板１に、素子分離酸化膜２ａによってそれぞれ電気的に絶縁された第１領域としてのメモリセル形成領域１ａと、第２または第３領域としての周辺回路領域１ｂとが形成されている。メモリセル領域１ａには、ｐ型ウェル３ａが形成されている。周辺回路領域１ｂには、素子分離酸化膜２ｂによって電気的に絶縁されたｐ型ウェル３ｂとｎ型ウェル４とが形成されている。
【０１０４】
ｐ型ウェル３ａには、所定の間隔を隔てて１対のｎ型ソース・ドレイン領域１５ａ、１５ｂが形成されている。その１対のｎ型ソース・ドレイン領域１５ａ、１５ｂによって挟まれた領域上に、ゲート酸化膜を介在させてゲート電極部８ａが形成されている。１対のｎ型ソース・ドレイン領域１５ａ、１５ｂおよびゲート電極部８ａによりｎチャネル型のＭＯＳトランジスタＴ１が構成される。ゲート電極部８ａの両側面上にはサイドウォール酸化膜が形成されている。
【０１０５】
ｐ型ウェル３ｂには、所定の間隔を隔てて１対のｎ型ソース・ドレイン領域１５ｃ、１５ｄが形成されている。その１対のｎ型ソース・ドレイン領域１５ｃ、１５ｄによって挟まれた領域上に、ゲート酸化膜を介在させてゲート電極部８ｂが形成されている。１対のｎ型ソース・ドレイン領域１５ｃ、１５ｄおよびゲート電極部８ｂによりｎチャネル型のＭＯＳトランジスタＴ２が構成される。
【０１０６】
ｎ型ウェル４には、所定の間隔を隔てて１対のｐ型ソース・ドレイン領域１６ａ、１６ｂが形成されている。その１対のｐ型ソース・ドレイン領域１６ａ、１６ｂによって挟まれた領域上に、ゲート酸化膜を介在させてゲート電極部８ｃが形成されている。１対のｐ型ソース・ドレイン領域１６ａ、１６ｂおよびゲート電極部８ｃによりｐチャネル型のＭＯＳトランジスタＴ３が構成される。
【０１０７】
ＭＯＳトランジスタＴ１、Ｔ２、Ｔ３を覆うようにシリコン基板１上にシリコン酸化膜１７が形成されている。シリコン酸化膜１７には、ビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａ、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成されている。ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａ内には、各導電層が形成されている。
【０１０８】
すなわち、ビット線コンタクトホール１８ａには、第１導電層としてのポリシリコン膜２０ａ、第２導電層としてのチタンシリサイド２４ａおよび第３導電層としての窒化チタン２３ａが形成されている。ストレージノードコンタクトホール１９ａには、第１導電層としてのポリシリコン膜２０ｂ、第２導電層としてのチタンシリサイド２４ｂおよび第３導電層としての窒化チタン２３ｂが形成されている。
【０１０９】
周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄには、チタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆおよび窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆがそれぞれ形成されている。シリコン酸化膜１７上には、第１導電領域としてのビット線２５が形成されている。そのビット線２５を覆うようにシリコン酸化膜１７上にシリコン酸化膜２６が形成されている。そのシリコン酸化膜２６には、ストレージノードコンタクトホール１９ｂが形成されている。ストレージノードコンタクトホール１９ｂ内には、窒化チタン２７ａが形成されている。
【０１１０】
シリコン酸化膜２６上に、ストレージノード２８ａが形成されている。そのストレージノード２８ａ上に、キャパシタ誘電体膜２８ｂを介在させて、セルプレーと２８ｃが形成されている。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃとにより、第１または第２導電領域としてのキャパシタ２８が構成される。そのキャパシタ２８を覆うように、シリコン酸化膜２６上に層間絶縁膜２９が形成されている。
【０１１１】
層間絶縁膜２９に、セルプレート２８ｃの表面を露出する第５または第８コンタクトホールとしてのセルプレートコンタクトホール３０が形成されている。また、窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面を露出する周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄがそれぞれ形成されている。
【０１１２】
セルプレートコンタクトホール３０内には、窒化チタン３２ａが形成されている。周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄには、窒化チタン３２ｂ、３２ｃ、３２ｄ、３２ｅがそれぞれ形成されている。層間絶縁膜２９上に、第１配線層、第２配線層または第３配線層としてのメタル配線３３が形成されている。
【０１１３】
上述したＤＲＡＭでは、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａの中のチタンシリサイド２４ａ、２４ｂは、後で説明するように、熱処理によってチタンとシリコンとを反応させることにより形成される。このとき、ｎ型ソース・ドレイン領域１５ａ、１５ｂとチタンとの間には、ポリシリコン膜２０ａ、２０ｂが存在する。これによって、チタンとポリシリコン膜２０ａ、２０ｂのシリコンとが反応し、チタンとｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンとが反応するのを防止することができる。その結果、ｎ型ソース・ドレイン領域１５ａ、１５ｂから半導体基板１へ漏れるリーク電流を低減することができる。
【０１１４】
また、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａ、１９ｂには、さらに窒化チタン２３ａ、２３ｂ、２７ａも形成されている。これにより、ビット線２５とｎ型ソース・ドレイン領域１５ｂとの間の電気抵抗と、キャパシタ２８のストレージノード２８ａとｎ型ソース・ドレイン領域１５ａとの間の電気抵抗とが下がる。その結果、メモリセル領域１ａの高速動作が図られ、周辺回路領域１ｂとともに、ＤＲＡＭ全体の速度の向上が図られる。
【０１１５】
さらに、周辺回路領域１ｂにおけるコンタクトホールとして、シリコン酸化膜１７に周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成され、層間絶縁膜２９およびシリコン酸化膜２６に、周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄが形成される。このため、層間絶縁膜２９およびシリコン酸化膜１７、２６に１回の工程によってコンタクトホールを形成する場合と比較すると、それぞれの周辺回路コンタクトホールのアスペクト比がより小さくなり、容易に周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄ、３１ａ、３１ｂ、３１ｃ、３１ｄを形成することができる。
【０１１６】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄとを同時に形成する際に、セルプレートコンタクトホール３０の底にセルプレート２８ｃの表面が先に露出する。その露出したセルプレート２８ｃがプラズマにさらされる時間は、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄに埋込まれた窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面が露出するまでのエッチングに要する時間に相当する。このため、ｎ型およびｐ型ソース・ドレイン領域１５ａ、１５ｂ、１６ａ、１６ｂの表面を露出するコンタクトホールを形成する場合と比較すると、セルプレート２８ｃがプラズマにさらされる時間が短縮される。これにより、セルプレート２８ｃがエッチングによってダメージを受けたり、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１１７】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１１８】
なお、本実施の形態においては、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａ内に、第１導電層としてポリシリコン膜を適用した場合について説明したが、この他に、エピタキシャルシリコンまたはエピタキシャルシリコンゲルマニウム合金を適用しても同様の効果を得ることができる。
【０１１９】
また、チタンのほかに、シリコンと反応して容易にシリサイド化合物を形成する金属として、コバルト、ジルコニウムまたはハフニウム等を用いてもよい。
【０１２０】
実施の形態２
実施の形態２として、実施の形態１において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。
【０１２１】
まず図２に示す工程までは、従来の技術の項において説明した図５４から図６４に示す工程と同様なので、詳しい説明を省略する。
【０１２２】
次に図３を参照して、シリコン酸化膜１７に、ｎ型ソース・ドレイン領域１５ａ、１５ｂの表面を露出するストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａをそれぞれ形成する。
【０１２３】
次に図４を参照して、ストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａを埋込むように、シリコン酸化膜１７上にポリシリコン膜２０を形成する。
【０１２４】
次に図５を参照して、ポリシリコン膜にエッチングを施し、ストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａの底近傍にのみポリシリコン膜２０ｂ、２０ａをそれぞれ残す。このとき、ポリシリコン膜２０ａ、２０ｂの膜厚は５０〜２００ｎｍが望ましい。なお、このポリシリコン膜２０ａ、２０ｂの膜厚はポリシリコン膜２０のエッチング時間を変えることにより容易に制御することができる。
【０１２５】
次に図６を参照して、シリコン酸化膜１７上に所定のフォトレジスト（図示せず）を形成するとともに、そのフォトレジストをマスクとして、シリコン酸化膜１７に、ｎ型ソース・ドレイン領域１５ｄ、１５ｃの表面を露出する周辺回路コンタクトホール２１ａ、２１ｂを形成する。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール２１ｃ、２１ｄを形成する。
【０１２６】
次に図７を参照して、スパッタリング法等により、シリコン酸化膜１７上にチタンを形成する。このとき、ビット線コンタクトホール１８ａ内のポリシリコン膜２０ａ上にチタン２２ａが形成される。ストレージノードコンタクトホール１９ａ内のポリシリコン膜２０ｂ上に、チタン２２ｂが形成される。周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄの底に露出したｎ型ソース・ドレイン領域１５ｄ、１５ｃ、ｐ型ソース・ドレイン領域１６ａ、１６ｂ上に、チタン２２ｃ、２２ｄ、２２ｅ、２２ｆが形成される。なお、図７において、シリコン酸化膜１７上およびビット線コンタクトホール１８ａ等の側面上に形成されるチタンを省略した。
【０１２７】
その後、そのチタン上に窒化チタンを形成する。このとき、チタン２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ上に窒化チタン２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆがそれぞれ形成される。なお、この工程におけるビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａおよび周辺回路コンタクトホール２１ａ、２１ｄの部分拡大図を図８に示す。
【０１２８】
次に図９を参照して、窒素雰囲気中、温度６００〜８００℃、時間３０〜６０秒の熱処理を施すことにより、チタン２２ａ、２２ｂとポリシリコン膜２０ａ、２０ｂとを反応させ、チタンシリサイド２４ａ、２４ｂを形成する。また、チタン２２ｃ、２２ｆとｎ型ソース・ドレイン領域１５ｄ、ｐ型ソース・ドレイン領域１６ｂのシリコンとをそれぞれ反応させチタンシリサイド２４ｃ、２４ｆを形成する。このとき、周辺回路コンタクトホール２１ｂおよび２１ｃの底にもチタンシリサイド２４ｄ、２４ｅが形成される。
【０１２９】
なお、図７に示す工程において、ビット線コンタクトホール等の内部にのみ窒化チタンを残しているが、図９に示す工程において、熱処理が施された後に、エッチングを施すことにより、窒化チタンを残すようにしてもよい。
【０１３０】
次に図１０を参照して、窒化チタン２３ａに電気的に接続されるビット線２５を形成する。そのビット線２５を覆うようにシリコン酸化膜１７上にシリコン酸化膜２６を形成する。
【０１３１】
次に図１１を参照して、シリコン酸化膜２６に、窒化チタン２３ｂの表面を露出するストレージノードコンタクトホール１９ｂを形成する。
【０１３２】
次に図１２を参照して、ストレージノードコンタクトホール１９ｂに、窒化チタン２７ａを埋込む。
【０１３３】
次に図１３を参照して、シリコン酸化膜２６上に、ルテニウムまたはプラチナなどの金属膜を形成するとともに、所定の写真製版およびエッチングにより窒化チタン２７ａに電気的に接続されるストレージノード２８ａを形成する。
【０１３４】
次に図１４を参照して、ストレージノード２８ａ上に、高誘電率の薄膜とルテニウムまたはプラチナなどの金属膜を順次形成する。その後、所定の写真製版およびエッチングにより、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃを形成する。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃにより、キャパシタ２８が形成される。
【０１３５】
次に図１５を参照して、キャパシタ２８を覆うように、シリコン酸化膜２６上に層間絶縁膜２９を形成する。
【０１３６】
次に図１６を参照して、層間絶縁膜２９およびシリコン酸化膜２６に、窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面を露出する周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄをそれぞれ形成する。同時に、層間絶縁膜２９に、キャパシタ２８のセルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。
【０１３７】
次に図１７を参照して、スパッタリング法等により、セルプレートコンタクトホール３０内に窒化チタン３２ａを形成する。また、周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄ内に窒化チタン３２ｂ、３２ｃ、３２ｄ、３２ｅをそれぞれ形成する。次に、層間絶縁膜２９上にアルミ銅膜を形成するとともに、所定の写真製版およびエッチングによりメタル配線３３を形成する。その後、メタル配線３３を覆うように層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【０１３８】
この製造方法によれば、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａの中のチタンシリサイド２４ａ、２４ｂは、熱処理によってチタンとシリコンとを反応させることにより形成される。このとき、チタンとポリシリコン膜２０ａ、２０ｂのシリコンとが反応し、チタンとｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンとが反応するのを防止することができる。その結果、ｎ型ソース・ドレイン領域１５ａ、１５ｂから半導体基板１へ漏れるリーク電流を低減することができる。
【０１３９】
また、シリコン酸化膜１７に周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成され、層間絶縁膜２９およびシリコン酸化膜２６に周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄが形成される。このため、層間絶縁膜２９、シリコン酸化膜１７、２６に１回の工程によって周辺回路コンタクトホールを形成する場合と比較すると、それぞれの周辺回路コンタクトホールのアスペクト比がより小さくなり、容易に開口することができる。
【０１４０】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄとを同時に形成する際に、セルプレートコンタクトホール３０の底にセルプレート２８ｃの表面が先に露出する。その露出したセルプレート２８ｃがプラズマにさらされる時間は、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄに埋込まれた窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面が露出するまでのエッチングに要する時間に相当する。このため、ｎ型およびｐ型ソース・ドレイン領域１５ａ、１５ｂ、１６ａ、１６ｂの表面を露出するコンタクトホールを形成する場合と比較すると、セルプレート２８ｃがプラズマにさらされる時間が短縮される。これにより、セルプレート２８ｃがエッチングによってダメージを受けたり、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１４１】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１４２】
なお、ビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａの底に、ポリシリコン膜２０ａ、２０ｂをそれぞれ形成したが、この他に、エピタキシャルシリコンを形成してもよい。この場合には、温度５００〜５５０℃の下でシリコン基板１をモノシランガスあるいはジシランガスの雰囲気に晒すことにより、アモルファスシリコンが形成する。その後、窒素雰囲気中温度５５０〜６５０℃、時間２〜５時間の熱処理を施すことにより、アモルファスシリコンはエピタキシャルシリコンとして固相成長する。
【０１４３】
また、図４に示す工程において、選択エピタキシャル成長法により選択的にビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａの底にのみ、エピタキシャルシリコンまたはエピタキシャルシリコンゲルマニウム合金を形成してもよい。この場合でも、ｎ型ソース・ドレイン領域１５ａ、１５ｂが熱処理に伴う影響を受けることが抑制されて、実施の形態１において説明した効果と同様の効果を得ることができる。
【０１４４】
実施の形態３
実施の形態３に係るＤＲＡＭについて図を用いて説明する。図１８を参照して、周辺回路領域１ｂのシリコン酸化膜１７に、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成され、シリコン酸化膜２６に周辺回路コンタクトホール３４ａ、３４ｂ、３４ｃ、３４ｄが形成されている。シリコン酸化膜２６上には、中継導電体としての導電体３５ａ、３５ｂ、３５ｃ、３５ｄが形成されている。導電体３５ａ、３５ｂ、３５ｃ、３５ｄは、キャパシタ２８のストレージノード２８ａを形成する際にシリコン酸化膜２６上に形成されるルテニウムまたはプラチナなどの金属膜と同じ膜から形成されている。
【０１４５】
その導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面を露出するように、層間絶縁膜２９に周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄがそれぞれ形成されている。なお、これ以外の構成については実施の形態１において説明した図１に示すＤＲＡＭと同じ構成なので、同一部材には同一符号を付しその説明を省略する。
上述したＤＲＡＭにおいては、リーク電流の低減効果に加えて、次のような製造上の効果が得られる。特に、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄでは、その深さが導電体３５ａ、３５ｂ、３５ｃ、３５ｄの厚さに相当する分浅くなる。このため、実施の形態１において説明した図１に示す構造と比較すると、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄのアスペクト比がさらに低減する。その結果、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄの開口がさらに容易になる。
【０１４６】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄとを同時に形成する際に、導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面がセルプレート２８ｃの表面よりも早く露出する。これによって、セルプレート２８ｃのエッチングによるダメージが大幅に低減され、また、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを抑制することができる。
【０１４７】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１４８】
実施の形態４
実施の形態４として、実施の形態３において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。
【０１４９】
まず図１９に示す工程までは、実施の形態２において説明した図１０に示す工程までと同様なので、その詳しい説明を省略する。
【０１５０】
次に図２０を参照して、シリコン酸化膜２６に、窒化チタン２３ｂの表面を露出するストレージノードコンタクトホール１９ｂを形成する。また、窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面を露出する周辺回路コンタクトホール３４ａ、３４ｂ、３４ｃ、３４ｄをそれぞれ形成する。
【０１５１】
次に図２１を参照して、ストレージノードコンタクトホール１９ｂに窒化チタン２７ａを形成する。周辺回路コンタクトホール３４ａ、３４ｂ、３４ｃ、３４ｄに窒化チタン２７ｂ、２７ｃ、２７ｄ、２７ｅをそれぞれ形成する。
【０１５２】
次に図２２を参照して、シリコン酸化膜２６上にルテニウムまたはプラチナ等の金属膜を形成するとともに、所定の写真製版およびエッチングによりストレージノード２８ａを形成する。また同時に、窒化チタン２７ｂ、２７ｃ、２７ｄ、２７ｅ上に導電体３５ａ、３５ｂ、３５ｃ、３５ｄをそれぞれ形成する。
【０１５３】
図２３を参照して、ストレージノード２８ａ上に高誘電率の薄膜とルテニウムまたはプラチナなどの金属膜とを順次形成する。その後、所定の写真製版およびエッチングにより、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃを形成する。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃによりキャパシタ２８が形成される。
【０１５４】
次に図２４を参照して、キャパシタ２８および導電体３５ａ、３５ｂ、３５ｃ、３５ｄを覆うように、シリコン酸化膜２６上に層間絶縁膜２９を形成する。
【０１５５】
次に図２５を参照して、層間絶縁膜２９に、セルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。同時に、導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面を露出する周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄをそれぞれ形成する。
【０１５６】
次に図２６を参照して、スパッタリング法等により、セルプレートコンタクトホール３０内に窒化チタン３２ａを形成する。また、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄに窒化チタン３２ｂ、３２ｃ、３２ｄ、３２ｅをそれぞれ形成する。その後、層間絶縁膜２９上にアルミ銅膜を形成する。所定の写真製版およびエッチングによりメタル配線３３を形成する。その後、メタル配線３３を覆うように層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【０１５７】
この製造方法によれば、リーク電流の低減効果に加えて、次のような効果が得られる。特に、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄでは、その深さが導電体３５ａ、３５ｂ、３５ｃ、３５ｄの厚さに相当する分、浅くなる。これにより、実施の形態１において説明した図１に示すＤＲＡＭと比較すると、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄのアスペクト比がさらに低減する。その結果、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄの開口が容易になる。
【０１５８】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄとを同時に形成する際に、導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面が露出した後に、セルプレート２８ｃの表面が露出する。これによって、セルプレート２８ｃのエッチングによるダメージが大幅に低減され、また、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１５９】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１６０】
実施の形態５
実施の形態５に係るＤＲＡＭについて図を用いて説明する。図２７を参照して、ＤＲＡＭのメモリセル領域１ａのＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ａ、１５ｂ上には、第１導電層および第４導電層としてのエピタキシャルシリコン成長層３７ａ、３７ｂがそれぞれ形成されている。シリコン酸化膜１７、２６には、そのエピタキシャルシリコン成長層３７ａ、３７ｂの表面を露出する第２コンタクトホールとしてのストレージノードコンタクトホール１９ａ、１９ｂと、第１コンタクトホールとしてのビット線コンタクトホール１８ａとがそれぞれ形成されている。ストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａには、チタンシリサイド３８ｂ、３８ａおよび窒化チタン２３ｂ、２３ａがそれぞれ形成されている。なお、これ以外の構成については実施の形態３において説明した図１８に示すＤＲＡＭと同じ構成なので、同一部材には同一符号を付しその説明を省略する。
【０１６１】
上述した構造では、実施の形態６において説明するように、チタンシリサイド３８ａ、３８ｂは、図３５に示すビット線コンタクトホール１８ａとストレージノードコンタクトホール１９ａに形成されたチタン２２ａ、２２ｂとエピタキシャルシリコン成長層３７ｂ、３７ａとを熱処理によって反応させることにより形成される。このため、チタン２２ａ、２２ｂがｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンと反応するのを防止することができる。その結果、実施の形態２において説明したように、ｎ型ソース・ドレイン領域１５ａ、１５ｂからシリコン基板１へ漏れるリーク電流が低減する。
【０１６２】
なお、本実施の形態においては、エピタキシャルシリコン成長層を例に挙げたが、この他にシリコンゲルマニウム合金をｎ型ソース・ドレイン領域１５ａ、１５ｂ上に選択的にエピタキシャル成長させても同様な効果を得ることができる。
【０１６３】
また、実施の形態１において説明したように、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続も良好になる。
【０１６４】
実施の形態６
実施の形態６として、実施の形態５において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。
【０１６５】
まず図２８に示す工程までは、従来の技術の項において説明した図５４から図６０に示す工程までと同様なのでその説明を省略する。
【０１６６】
次に図２９を参照して、周辺回路領域１ｂのシリコン酸化膜１１上にフォトレジスト４８ｅを形成する。そのフォトレジスト４８ｅをマスクとして、シリコン酸化膜１１に異方性エッチングを施し、ゲート電極部８ａの両側面にサイドウォール１２を形成する。そのサイドウォール１２およびゲート電極部８ａをマスクとして、ｐ型ウェル３ａにリンを注入し、ｎ+ ソース・ドレイン領域１３ａ、１３ｂを形成する。ｎ- ソース・ドレイン領域９ａ、９ｂおよびｎ+ ソース・ドレイン領域１３ａ、１３ｂによりｎ型ソース・ドレイン領域１５ａ、１５ｂが形成される。
【０１６７】
次に図３０を参照して、化学気相蒸着法等により、選択的にｎ型ソース・ドレイン領域１５ａ、１５ｂにエピタキシャルシリコン成長層３７ａ、３７ｂを形成する。
【０１６８】
なお、図３０に示されたエピタキシャルシリコン成長層３７ａ、３７ｂは、ゲート電極部８ａの高さよりも高く形成されているが、ｎ型ソース・ドレイン領域１５ａ、１５ｂ上にエピタキシャルシリコン成長層が形成された構造であれば、この高さに限られない。
【０１６９】
次に図３１を参照して、メモリセル領域１ａを覆うようにフォトレジスト４８ｆを形成する。そのフォトレジスト４８ｆをマスクとして、シリコン酸化膜１１に異方性エッチングを施し、ゲート電極部８ｂ、８ｃの両側面上にサイドウォール酸化膜１２を形成する。その後、ゲート電極部８ｂおよびサイドウォール１２をマスクとして、ｐ型ウェル３ｂにリンをイオン注入することにより、ｎ+ ソース・ドレイン領域１３ｃ、１３ｄを形成する。ｎ- ソース・ドレイン領域９ｃ、９ｄおよびｎ+ ソース・ドレイン領域１３ｃ、１３ｄによりｎ型ソース・ドレイン領域１５ｃ、１５ｄが形成される。
【０１７０】
一方、ゲート電極部８ｃおよびサイドウォール１２をマスクとして、ｎ型ウェル４にボロンを注入することにより、ｐ+ ソース・ドレイン領域１４ａ、１４ｂを形成する。ｐ- ソース・ドレイン領域１０ａ、１０ｂおよびｐ+ ソース・ドレイン領域１４ａ、１４ｂによりｐ型ソース・ドレイン領域１６ａ、１６ｂが形成される。
【０１７１】
なお、ｐ型ウェル３ｂにリンをイオン注入する場合には、ｎ型ウェル４はレジストによって被覆され、ｎ型ウェル４にボロンをイオン注入する場合には、ｐ型ウェル３ｂはレジストによって被覆されていることは言うまでもない。
【０１７２】
次に図３２を参照して、エピタキシャルシリコン成長層３７ａ、３７ｂおよびゲート電極部８ｂ、８ｃを覆うように、シリコン基板１上にシリコン酸化膜１７を形成する。
【０１７３】
次に図３３を参照して、シリコン酸化膜１７に、エピタキシャルシリコン成長層３７ｂの表面を露出するビット線コンタクトホール１８ａを形成する。また、エピタキシャルシリコン成長層３７ａの表面を露出するストレージノードコンタクトホール１９ａを形成する。ｎ型ソース・ドレイン領域１５ｃ、１５ｄおよびｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄを形成する。
【０１７４】
次に図３４および図３５を参照して、スパッタリング法等により、ビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａ、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄに、チタン２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆおよび窒化チタン２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆをそれぞれ順次形成する。
【０１７５】
次に図３６を参照して、熱処理を施すことにより、チタン２２ａ、２２ｂとエピタキシャルシリコン成長層３７ｂ、３７ａのシリコンとを反応させ、チタンシリサイド３８ａ、３８ｂを形成する。また、チタン２２ｃ、２２ｄ、２２ｅ、２２ｆとｎ型ソース・ドレイン領域１５ｄ、１５ｃ、ｐ型ソース・ドレイン領域１６ａ、１６ｂのシリコンとを反応させ、チタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆをそれぞれ形成する。このとき熱処理の条件としては、実施の形態２において説明した条件が望ましい。
【０１７６】
この後、実施の形態４において説明した図１９から図２６に示す工程と同様の工程を経ることにより、図３７に示す構造が得られる。その後、メタル配線３３を覆うように層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【０１７７】
上述した製造方法によれば、実施の形態２および４において説明したように、リーク電流の低減効果に加えて、メモリセル領域１ａに形成される素子と、周辺回路領域に形成される素子との電気的接続が良好になるという効果が得られる。なお、本実施の形態では、ｎ型ソース・ドレイン領域上にエピタキシャルシリコン成長層を形成したが、この他に、シリコンゲルマニウム合金を選択的にエピタキシャル成長させてもよい。
【０１７８】
実施の形態７
実施の形態７に係るＤＲＡＭについて図を用いて説明する。図３８を参照して、メモリセル領域１ａのＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ａ、１５ｂ上には、第１導電層および第４導電層としてのエピタキシャルシリコン成長層３７ａ、３７ｂが形成されている。このエピタキシャルシリコン成長層３７ａ、３７ｂは、ゲート電極部８ａの側面上に形成されたサイドウォール酸化膜１２を覆うように形成されている。また、素子分離絶縁膜２ａ上に位置する第２のゲート電極部分としてのゲート電極を覆うように、第２保護層としてのシリコン窒化膜５６ａが形成されている。一方、素子形成領域Ａ内の第１のゲート電極部分としてのゲート電極部上には、シリコン窒化膜は形成されていない。
【０１７９】
エピタキシャルシリコン成長層３７ａ、３７ｂを覆うようにシリコン酸化膜５４が形成されている。そのシリコン酸化膜５４に、エピタキシャルシリコン成長層３７ｂの表面を露出する第１コンタクトホールとしてのビット線コンタクトホール１８ａが形成されている。そのビット線コンタクトホール１８ａには、チタンシリサイド３８ａ、窒化チタン２３ａが形成されている。
【０１８０】
そのシリコン酸化膜５４上に、窒化チタン２３ａに電気的に接続される第１導電領域としてのビット線２５が形成されている。そのビット線２５上には、第１保護層としてのシリコン窒化膜５７ａが形成されている。そのシリコン窒化膜５７ａを覆うように、シリコン酸化膜５４、１７上にシリコン酸化膜２６が形成されている。シリコン酸化膜２６、５４に、エピタキシャルシリコン成長層３７ａの表面を露出する第２コンタクトホールとしてのストレージノードコンタクトホール５０ａが形成されている。そのストレージノードコンタクトホール５０ａ内には、チタンシリサイド３８ｂおよび窒化チタン５２ａが形成されている。
【０１８１】
一方、ＤＲＡＭの周辺回路領域１ｂでは、シリコン酸化膜２６、１７に、ｎ型ソース・ドレイン領域１５ｄ、１５ｃの表面を露出する周辺回路コンタクトホール５８ａ、５８ｂが形成されている。周辺回路コンタクトホール５８ａ、５８ｂには、チタンシリサイド２４ｃ、２４ｄおよび窒化チタン５２ｂ、５２ｃがそれぞれ形成されている。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール５８ｃ、５８ｄが形成されている。周辺回路コンタクトホール５８ｃ、５８ｄには、チタンシリサイド２４ｅ、２４ｆおよび窒化チタン５２ｄ、５２ｅがそれぞれ形成されている。
【０１８２】
また、層間絶縁膜２９には、窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅの表面を露出する周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄがそれぞれ形成されている。その周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄには、窒化チタン５３ａ、５３ｂ、５３ｃ、５３ｄがそれぞれ形成されている。なお、これ以外の構成については実施の形態５において説明した図２７に示すＤＲＡＭと実質的に同じ構成なので、同一部材には同一符号を付し、その説明を省略する。
【０１８３】
上述した構造では、実施の形態５において説明したように、チタンシリサイド３８ａ、３８ｂを形成する際の熱処理によって、ｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンが影響を受けることが抑制される。すなわち、シリコンが消費されるのを抑制することができる。これにより、ｎ型ソース・ドレイン領域１５ａ、１５ｂからシリコン基板１へリークする電流が低減する。
【０１８４】
また、ビット線２５とｎ型ソース・ドレイン領域１５ｂとの間の電気抵抗およびストレージノード２８ａとｎ型ソース・ドレイン領域１５ａとの間の電気抵抗が低減し、ＤＲＡＭの動作速度が向上する。
【０１８５】
そして、上述した構造では、これらの効果に加えて、さらに次に示すような効果が得られる。エピタキシャルシリコン成長層３７ａ、３７ｂは、ゲート電極部８ａおよびサイドウォール絶縁膜１２上に迫り出すように形成されている。これにより、ビット線コンタクトホール１８ａを形成する際に、アライメントのずれが発生したとしも、シリコン酸化膜５４をエッチングする際にサイドウォール絶縁膜１２をエッチングすることが抑制される。このため、ゲート電極部８ａのポリシリコン膜の部分が露出するようなことがなくなり、ビット線２５とゲート電極部８ａとの電気的な短絡を防止することができる。
【０１８６】
また、同様にストレージノードコンタクトホール５０ａを形成する際にもサイドウォール絶縁膜１２をエッチングすることが抑制される。さらに、実施の形態８において説明するように、ビット線２５が位置ずれを起こして形成されたために、ストレージノードコンタクトホール５０ａを形成する際に、そのビット線２５を覆うシリコン窒化膜５７ａが露出することがある。そのような場合では、その露出したシリコン窒素化膜５７ａがエッチングガスに晒される時間は、エピタキシャルシリコン成長層３７ａの表面が露出するまでの時間に相当する。このため、ストレージノードコンタクトホールとして、ｎ型ソース・ドレイン領域１５ａの表面を露出するコンタクトホールを形成する場合と比較すると、エッチングに要する時間が短縮される。これにより、シリコン窒化膜２７ａがエッチングされて、ビット線２５の表面が露出することが抑制される。そして、ストレージノードコンタクトホール５０ａに形成された窒化チタン５２ａによって、ストレージノード２８ｃとビット線２５とが短絡するのを防止することができる。
【０１８７】
さらに、周辺回路領域１ｂにおけるコンタクトホールとして、シリコン酸化膜２６、１７に周辺回路コンタクトホール５８ａ、５８ｂ、５８ｃ、５８ｄが形成され、層間絶縁膜２９に、周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄが形成されている。これにより、層間絶縁膜２９、シリコン酸化膜２６、１７に、１回の工程においてコンタクトホールを形成する場合と比較すると、それぞれの周辺回路コンタクトホールのアスペクト比はより小さくなり、容易に周辺回路コンタクトホールを形成することができる。
【０１８８】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄとを同時に形成する際に、セルプレートコンタクトホール３０の底にセルプレート２８ｃの表面が先に露出する。その露出したセルプレート２８ｃの表面がプラズマにさらされる時間は、窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅの表面が露出するまでのエッチングに要する時間に相当する。このため、ｎ型およびｐ型ソース・ドレイン領域１５ａ、１５ｂ、１６ａ、１６ｂの表面を露出するコンタクトホールを形成する場合と比較すると、セルプレート２８ｃがプラズマにさらされる時間が短縮される。これにより、セルプレート２８ｃがエッチングによってダメージを受けたり、また、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１８９】
また、メモリセル領域１ａの素子分離絶縁膜２ａに延在するゲート電極部には、そのゲート電極部を覆うようにシリコン窒化膜５６ａが形成されており、素子形成領域Ａのゲート電極部にはシリコン窒化膜は形成されていない。これは、当初ゲート電極部８ａを含むメモリセル領域１ａに形成されたゲート電極部を覆うようにシリコン窒化膜を形成するとともに、素子形成領域Ａを形成する際に、所定の開口部に位置するシリコン窒化膜を除去したからである。なお、これについては実施の形態８において詳しく説明する。
【０１９０】
実施の形態８
実施の形態８として、実施の形態７において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。まず図３９および図２を参照して、図２に示す工程において、シリコン酸化膜１７を形成する前にゲート電極部８ａ、８ｂ、８ｃを覆うように、シリコン基板１上にシリコン窒化膜（図示せず）を形成する。その後、メモリセル領域１ａを覆うフォトレジスト（図示せず）をマスクとして、シリコン窒化膜に異方性エッチングを施し、周辺回路領域１ｂのシリコン窒化膜を除去し、メモリセル領域１ａにのみシリコン窒化膜５６ａを残す。そのシリコン窒化膜５６ａを覆うように、シリコン基板１上にシリコン酸化膜１７を形成する。次に図４０を参照して、シリコン酸化膜１７上にフォトレジスト６０ａを形成する。フォトレジスト６０ａには、メモリセル領域１ａの素子形成領域Ａに対応する領域に開口部が形成されている。
【０１９１】
次に図４１を参照して、フォトレジスト６０ａをマスクとして、シリコン酸化膜１７に異方性エッチングを施し、素子形成領域Ａに相当する領域のシリコン窒化膜５６ａを露出する。このとき、エッチング用のガスとして、ＣＨＦ3 ガスにＣＯガスを混合させたガスを用いることが望ましい。たとえば、「ＳＡＣエッチのＳｉＯ2 ／Ｓｉ3 Ｎ4 高選択比」（森尾：月刊Semiconductor World(1995.11.p.83-p.85 ) ）によれば、この混合ガスを用いることによって、シリコン窒化膜５６ａよりもシリコン酸化膜１７をより速くエッチングさせることができる。すなわち、シリコン窒化膜とシリコン酸化膜とのエッチングの選択比を比較的大きく設定することができる。
【０１９２】
ところで、ここで形成される開口部６１は、ビット線コンタクトホールやストレージノードコンタクトホールと比べるとかなり大きい開口面積を有している。このため、開口部６１のアスペクト比は実質的に低減される。これにより、ゲート電極部８ａの上方に形成されたシリコン窒化膜５６ａが露出した後でも、その部分が過度にエッチングされることなく、より容易に開口することが可能となる。次に図４２を参照して、露出したシリコン窒化膜を除去する。次に図４３を参照して、化学気相蒸着法等により、選択的にｎ型ソース・ドレイン領域１５ａ、１５ｂ上にエピタキシャルシリコン成長層３７ａ、３７ｂをそれぞれ形成する。次に図４４を参照して、エピタキシャルシリコン成長層３７ａ、３７ｂを覆うように開口部６１内にシリコン酸化膜５４を形成する。
【０１９３】
次に図４５を参照して、シリコン酸化膜１７、５４上にフォトレジスト６０ｂを形成する。そのフォトレジスト６０ｂをマスクとして、シリコン酸化膜５４に異方性エッチングを施し、エピタキシャルシリコン成長層３７ｂの表面を露出するビット線コンタクトホール１８ａを形成する。次に図４６を参照して、実施の形態６において説明した工程と同様の工程を経ることにより、ビット線コンタクトホール１８ａ内にチタンシリサイド３８ａおよび窒化チタン２３ａを形成する。
【０１９４】
次に図４７を参照して、シリコン酸化膜５４上に、窒化チタン２３ａに電気的に接続されるビット線２５を形成する。そのビット線２５を覆うようにシリコン窒化膜５７ａを形成する。シリコン窒化膜５７ａを覆うように、シリコン酸化膜１７、５４上にシリコン酸化膜２６を形成する。シリコン酸化膜２６上にフォトレジスト６０ｃを形成する。そのフォトレジスト６０ｃをマスクとして、メモリセル領域１ａでは、シリコン酸化膜２６、５４に異方性エッチングを施すことによりエピタキシャルシリコン成長層３７ａの表面を露出するストレージノードコンタクトホール５０ａを形成する。また、周辺回路領域１ｂでは、ｎ型ソース・ドレイン領域１５ａ、１５ｃの表面を露出する周辺回路コンタクトホール５８ａ、５８ｂをそれぞれ形成する。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール５８ｃ、５８ｄをそれぞれ形成する。
【０１９５】
次に図４８を参照して、実施の形態６において説明した図３４、３５および３６に示す工程と同様の工程を経ることにより、ビット線コンタクトホール５０ａ内にチタンシリサイド３８ｂおよび窒化チタン５２ａを形成する。また、周辺回路コンタクトホール５８ａ、５８ｂ、５８ｃ、５８ｄ内にチタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆおよび窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅをそれぞれ形成する。
【０１９６】
次に図４９を参照して、シリコン酸化膜２６上に、窒化チタン５２ａに電気的に接続されるストレージノード２８ａを形成する。そのストレージノード２８ａ上にキャパシタ誘電体膜２８ｂを介在させてセルプレート２８ｃを形成する。そのセルプレート２８ｃを覆うようにシリコン酸化膜２６上に層間絶縁膜２９を形成する。層間絶縁膜２９上にフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとして、層間絶縁膜２９に異方性エッチングを施し、セルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。また、窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅの表面を露出する周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄをそれぞれ形成する。
【０１９７】
その後、セルプレートコンタクトホール３０内に窒化チタン３２ａを形成する。また、周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄ内に窒化チタン５３ａ、５３ｂ、５３ｃ、５３ｄをそれぞれ形成する。その後さらに層間絶縁膜２９上に所定の配線３３を形成する。以上により、図３８に示すＤＲＡＭが完成する。
【０１９８】
上述した製造方法によれば、実施の形態６において説明したように、リーク電流の低減およびメモリセル領域１ａの素子と周辺回路領域１ｂの素子との良好な電気的接続の効果に加えて、次に示すような効果がある。まず図５０は、図４０に示す工程における平面構造を示したものであり、図４２は図５０中のＬ１−Ｌ１における断面構造を示している。図４１、４２および図５０を参照して、メモリセル領域１ａの素子形成領域Ａのシリコン酸化膜１７に形成される開口部６１は、ビット線コンタクトホール１８ａと比べると、その開口断面積が十分に大きい。これにより、開口部６１のアスペクト比としては、実質的により小さい値となり、図４１に示す工程において、容易に開口部６１を形成することができる。
【０１９９】
このとき、ゲート電極８ａの上方に形成されたシリコン窒化膜が先に露出する。しかし、アスペクト比がより小さいために、ｎ型ソース・ドレイン領域１５ａ、１５ｂの表面上に形成されたシリコン窒化膜が露出するまでに、先に露出したシリコン窒化膜が過度にエッチングされるのを抑制することができる。このため、露出したシリコン窒化膜がエッチングされて、その下に位置するサイドウォール絶縁膜１２等もエッチングされるのを防止することができる。これにより、エピタキシャルシリコン成長層３７ａ、３７ｂとゲート電極８ａとの電気的な絶縁性が高められる。
【０２００】
次に、図５０および図５１を参照して、ビット線コンタクトホールを形成する際には、アライメントのずれ等に起因して、ビット線コンタクトホール１８ｂのように形成されることがある。この場合には、エピタキシャルシリコン成長層３７ｂの上面の端部が露出する。なお、図５１は図５０中のＬ２−Ｌ２における断面を示したものである。そのエピタキシャルシリコン成長層３７ｂは、ゲート電極部の上方に迫り出すように形成されている。このため、ビット線コンタクトホール１８ｂを形成する際に、ゲート電極部やサイドウォール絶縁膜をエッチングすることを防止することができる。その結果、その後形成されれるビット線２５とゲート電極との電気的な短絡を防止することができる。
【０２０１】
次に、従来の技術の項の図８９において説明したように、ストレージノードコンタクトホールを形成する際にもアライメントのずれ等に起因して、図５２に示すようにストレージノードコンタクトホール５０ｂが形成されることがある。この場合には、ビット線２５を覆うシリコン窒化膜５７ａの表面が露出してから、その露出したシリコン窒化膜がエッチングガスにさらされる時間は、エピタキシャルシリコン成長層３７ａの表面が露出するまでの時間に相当する。このため、エピタキシャルシリコン成長層３７ａが存在せず、ｎ型ソース・ドレイン領域１５ａの表面を露出させるストレージノードコンタクトホールを形成する場合と比較すると、先に露出したシリコン窒化膜がエッチングガスにさらされる時間が短縮される。これにより、露出したシリコン窒化膜５７ａが過度にエッチングされて、ビット線２５が露出するのを抑制することができる。その結果、その後形成されるストレージノード２８ａとビット線２５との電気的な短絡を防止することができる。
【０２０２】
また、ビット線の場合と同様に、ストレージノード２８ａとゲート電極部８ａとの電気的な短絡も防止することができる。
【０２０３】
以上説明したように、ビット線コンタクトホールおよびストレージノードコンタクトホールを形成する際に、アライメントのずれ等の起因して所定の位置とずれた状態で形成されたとしても、図５３に示すようなメモリセルを含むＤＲＡＭが形成される。このようなＤＲＡＭの場合でも、ビット線２５、ストレージノード２８ａおよびＭＯＳトランジスタＴ１はそれぞれ所定の部分にて電気的に接続され、その所定の部分以外で電気的な短絡が生じるのを防止することができる。
【０２０４】
さらに実施の形態８による製造方法では、実施の形態６による製造方法と比べて以下に説明する３つの効果が得られる。
【０２０５】
まず最初の効果として、実施の形態８では工程数を削減することができる。実施の形態８によれば、図４３に示す工程において、メモリセル領域１ａのｎ型ソース・ドレイン領域１５ａ、１５ｂ上にのみ選択的にエピタキシャルシリコン成長層３７ａ、３７ｂを形成することができる。このため、実施の形態６における図２９から図３１に示すように、ｎ型ソース・ドレイン領域１５ａ、１５ｂ上にのみ選択的にエピタキシャルシリコン成長層３７ａ、３７ｂを形成するために、メモリセル領域１ａと周辺回路領域１ｂとに分けて、サイドウォール酸化膜１２を形成する必要がなく、１回の工程によりサイドウォール酸化膜１２を形成することができる。その結果、工程数を削減することができる。
【０２０６】
次に２番目の効果として、実施の形態８では、実施の形態６の場合よりもエピタキシャルシリコン成長層３７ａ、３７ｂの成長過程における、シリコン基板の表面と平行な方向に成長する成分（成分Ａ）と垂直な方向に成長する成分（成分Ｂ）との比の制御（アスペクト制御）が容易になる。これについて詳しく説明する。
【０２０７】
実施の形態６では、エピタキシャルシリコン成長層３７ａ、３７ｂは、図３０に示す工程において形成される。このとき、メモリセル領域１ａの素子分離酸化膜２ａ上には、ゲート電極部の一部が形成されているほかは、シリコン酸化膜などの絶縁膜は形成されていない。一方、実施の形態８では、エピタキシャルシリコン成長層３７ａ、３７ｂは、図４３に示す工程において形成される。このとき、メモリセル領域１ａの素子分離酸化膜２ａ上には、ゲート電極部の一部に加えて、そのゲート電極部を覆うようにシリコン窒化膜５６ａとシリコン酸化膜１７が形成されている。このため、各素子形成領域にエピタキシャルシリコン成長層３７ａ、３７ｂをそれぞれ形成する際には、特に、図５０に示すように、ゲート電極部が延びる方向に沿って位置するエピタキシャルシリコン成長層では、隣接するエピタキシャルシリコン成長層の間には、シリコン窒化膜５６ａとシリコン酸化膜１７が存在している。これにより、隣接するエピタキシャルシリコン成長層の成長過程において、成分Ａを考慮することなく両者の電気的絶縁性が保持される。
【０２０８】
しかしながら、実施の形態６の場合では、エピタキシャルシリコン成長層の形成時には、このような絶縁膜が存在しない。このため、成分Ａによっては素子分離酸化膜２ａ上に乗り上げてエピタキシャルシリコン成長層が形成されて、隣接するエピタキシャルシリコン成長層が電気的に短絡してしまうおそれがある。これを防ぐためには、実施の形態６の場合では、成分Ａと成分Ｂとを制御することによって、隣接するエピタキシャルシリコン成長層を接触させないことが必要である。したがって、実施の形態８では、特にこのような成分Ａを考慮する必要がない分、実施の形態６の場合よりもエピタキシャルシリコン成長層を形成する際のアスペクト制御が容易になる。
【０２０９】
そして３番目の効果として、実施の形態８では実施の形態６の場合に比べて、ビット線コンタクトホールおよびストレージノードコンタクトホールを形成する際の写真製版のアライメントのずれに対するマージン大きくなる。これについて詳しく説明する。
【０２１０】
実施の形態６では、たとえば、ビット線コンタクトホール１８ａは、図３３に示すように、シリコン酸化膜１７に形成されるこのとき、写真製版のアライメントが、特に、ゲート電極部が延びる方向にずれた場合には、ビット線コンタクトホール１８ａは、シリコン酸化膜１７下の素子分離酸化膜２ａを露出するように形成されたり、あるいは、ゲート電極の一部を露出するように形成されることがある。
【０２１１】
一方、実施の形態８では、ビット線コンタクトホール１８ａは、図５１に示すように、シリコン酸化膜１７に形成される。このとき、素子形成領域Ａ以外では、シリコン酸化膜１７下にはシリコン窒化膜５６ａが形成されている。これにより、シリコン酸化膜１７をエッチングする際には、実質的にシリコン窒化膜５６ａを残してシリコン酸化膜１７のみをエッチングすることができる。その結果、アライメントがゲート電極部が延びる方向にずれたとしても、シリコン窒化膜５６ａが保護膜となって、素子分離酸化膜２ａやゲート電極部の一部を露出してビット線コンタクトホール１８ａが形成されるのを防止することができる。このことは、ストレージノードコンタクトホールについても同様である。したがって、実施の形態８では、実施の形態６の場合よりもビット線コンタクトホールやストレージノードコンタクトホールを形成する際の写真製版のアライメントのずれに対するマージンが大きくなる。
【０２１２】
なお、各実施の形態においては、半導体装置としてはＤＲＡＭを例に挙げたが、上述した構造をＤＲＡＭ以外の半導体装置にも適用でき、リーク電流の低減および高速動作が図られ、良好な電気的絶縁性と接続性とを有する半導体装置を得ることができる。
【０２１３】
ここで、各実施の形態と請求項にかかる発明との対応関係について記載する。実施の形態１は、半導体装置とその好ましい半導体装置の第１２および１４の局面（請求項１、１３および１５）に対応している。
【０２１４】
実施の形態２は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第６および１２の局面（請求項１６、２２および２８）に対応している。
【０２１５】
実施の形態３は、半導体装置とその好ましい半導体装置の第８、１２、１３、１４の局面（請求項１、９、１３、１４および１５）に対応している。
【０２１６】
実施の形態４は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第６、７、８、１１、１２の局面（請求項１６、２２、２３、２４、２７および２８）に対応している。
【０２１７】
実施の形態５は、半導体装置とその好ましい半導体装置の第１、２、３、４、６、７、８、９、１２、１３、１４の局面（請求項１〜５、７〜１０、１３〜１５）に対応している。
【０２１８】
実施の形態６は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第１、２、３、４、６、７、８、１１、１２の局面（請求項１６〜２０、２２〜２４、２７および２８）に対応している。
【０２１９】
実施の形態７は、半導体装置とその好ましい半導体装置の第１〜７、１０〜１４の局面（請求項１〜８、１１〜１５）に対応している。
【０２２０】
実施の形態８は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第１〜６、９〜１２の局面（請求項１６〜２２、２５〜２８）に対応している。
【０２２１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【０２２２】
【発明の効果】
本発明に係る半導体装置によれば、第１不純物領域が熱処理による影響を受けることを防止でき、導電領域から第１不純物領域を経て半導体基板へ流れるリーク電流が低減する。また、導電領域と第１不純物領域との間の電気抵抗を低減することができ、半導体装置の動作速度が向上する。
さらに、第１絶縁層および第２絶縁層に第２コンタクトホールを形成する際に、導電領域の表面が露出するのを抑制することができ、第２コンタクトホール内に形成された第５導電層および第６導電層によって、キャパシタのストレージノードと導電領域とが電気的に短絡するのを防止することができる。
そして、第３および第４コンタクトホールの形成がより容易になり、第３および第４コンタクトホールの開口不良が抑制されて、第２配線層と第３不純物領域との電気的接続が良好になる。また、第５コンタクトホールと第４コンタクトホールとを同時に形成する際に、キャパシタのセルプレートに過度のエッチングが施されてセルプレートの一部を突き抜けて第５コンタクトホールが形成されるのを防止することができ、第２配線層とキャパシタのセルプレートとの電気的な接続が良好に行なわれる。
【０２２３】
好ましい半導体装置の第１の局面では、第１導電層より下の領域がエッチングによるダメージを受けることが抑制される。
【０２２４】
好ましい半導体装置の第２の局面では、ゲート電極がエッチングによる影響を受けることが抑制される。その結果、第１導電領域とゲート電極との電気的絶縁性が向上するとともに、第１導電領域とソース・ドレイン領域との電気的な接続が良好な半導体装置が得られる。
【０２２６】
好ましい半導体装置の第３の局面では、電気的な短絡の防止されたＭＯＳトランジスタを含む半導体装置が得られる。
【０２２７】
好ましい半導体装置の第４の局面では、導電領域の表面が露出するのを効果的に抑制することができる。
【０２２９】
好ましい半導体装置の第５の局面では、第１領域の第２導電領域と第２領域の第３不純物領域との電気的接続が良好になる。
【０２３０】
好ましい半導体装置の第６の局面では、第４コンタクトホールを容易に開口することができる。また、第４コンタクトホールを形成する際に、中継導電体の表面を確実に露出させることができる。これにより、第２配線層と第３不純物領域との電気的な接続がさらに良好になる。
【０２３１】
好ましい半導体装置の第７の局面では、第２導電領域を形成する際に同時に中継導電体を形成することができる。
【０２３２】
好ましい半導体装置の第８の局面では、第１のゲート電極部分を実質的にエッチングすることなく、素子形成領域を形成するための開口部を第１絶縁層に容易に形成することができる。
好ましい半導体装置の第９の局面では、シリコン窒化膜を実質的に残して、シリコン酸化膜を選択的に容易にエッチングすることができる。
【０２３４】
好ましい半導体装置の第１０の局面では、第１導電層を、半導体基板の所定の領域に自己整合的に容易に形成することができる。
【０２３５】
好ましい半導体装置の第１１の局面では、金属シリサイドが容易に形成される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＤＲＡＭの一断面図である。
【図２】 本発明の実施の形態２に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の部分拡大断面図である。
【図９】 同実施の形態において、図８に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図１０】 同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】 本発明の実施の形態３に係るＤＲＡＭの一断面図である。
【図１９】 実施の形態４に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】 同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】 本発明の実施の形態５に係るＤＲＡＭの一断面図である。
【図２８】 実施の形態６に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】 同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】 同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３４に示す工程の部分拡大断面図である。
【図３６】 同実施の形態において、図３４に示す工程の後に行なわれる工程の部分拡大断面図である。
【図３７】 同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】 本発明の実施の形態７に係るＤＲＡＭの一断面図である。
【図３９】 実施の形態８に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図４０】 同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】 同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】 同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】 同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。
【図４４】 同実施の形態において、図４３に示す工程の後に行なわれる工程を示す断面図である。
【図４５】 同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４６】 同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４７】 同実施の形態において、図４６に示す工程の後に行なわれる工程を示す断面図である。
【図４８】 同実施の形態において、図４７に示す工程の後に行なわれる工程を示す断面図である。
【図４９】 同実施の形態において、図４８に示す工程の後に行なわれる工程を示す断面図である。
【図５０】 同実施の形態において、図４２に示す工程における一平面図である。
【図５１】 図５０に示すＬ２−Ｌ２における一断面図である。
【図５２】 同実施の形態において、図５１に示す工程の後に行なわれる工程を示す断面図である。
【図５３】 同実施の形態において、図５２に示す工程の後に行なわれる工程を示す断面図である。
【図５４】 従来の第１の例のＤＲＡＭの製造方法の１工程を示す断面図である。
【図５５】 図５４に示す工程の後に行なわれる工程を示す断面図である。
【図５６】 図５５に示す工程の後に行なわれる工程を示す断面図である。
【図５７】 図５６に示す工程の後に行なわれる工程を示す断面図である。
【図５８】 図５７に示す工程の後に行なわれる工程を示す断面図である。
【図５９】 図５８に示す工程の後に行なわれる工程を示す断面図である。
【図６０】 図５９に示す工程の後に行なわれる工程を示す断面図である。
【図６１】 図６０に示す工程の後に行なわれる工程を示す断面図である。
【図６２】 図６１に示す工程の後に行なわれる工程を示す断面図である。
【図６３】 図６２に示す工程の後に行なわれる工程を示す断面図である。
【図６４】 図６３に示す工程の後に行なわれる工程を示す断面図である。
【図６５】 図６４に示す工程の後に行なわれる工程を示す断面図である。
【図６６】 図６５に示す工程の後に行なわれる工程を示す断面図である。
【図６７】 図６６に示す工程の後に行なわれる工程を示す断面図である。
【図６８】 図６７に示す工程の後に行なわれる工程を示す断面図である。
【図６９】 図６８に示す工程の後に行なわれる工程を示す断面図である。
【図７０】 図６９に示す工程の後に行なわれる工程を示す断面図である。
【図７１】 図７０に示す工程の後に行なわれる工程を示す断面図である。
【図７２】 図７１に示す工程の後に行なわれる工程を示す断面図である。
【図７３】 図７２に示す工程の後に行なわれる工程を示す断面図である。
【図７４】 図７３に示す工程の後に行なわれる工程を示す断面図である。
【図７５】 図７４に示す工程の後に行なわれる工程を示す断面図である。
【図７６】 図７５に示す工程の部分拡大断面図である。
【図７７】 図７６に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図７８】 従来の第１の例のＤＲＡＭの一断面図である。
【図７９】 従来の第２の例のＤＲＡＭの製造方法の１工程を示す断面図である。
【図８０】 図７９に示す工程の後に行なわれる工程を示す断面図である。
【図８１】 図８０に示す工程の後に行なわれる工程を示す断面図である。
【図８２】 図８１に示す工程の後に行なわれる工程を示す断面図である。
【図８３】 図８２に示す工程の後に行なわれる工程を示す断面図である。
【図８４】 図８３に示す工程の後に行なわれる工程を示す断面図である。
【図８５】 図８４に示す工程の後に行なわれる工程を示す断面図である。
【図８６】 従来の第２の例に係るＤＲＡＭの一断面図である。
【図８７】 図８０に示す工程における一平面図である。
【図８８】 図８７に示すＬ４−Ｌ４における断面図である。
【図８９】 図８４に示す工程における一平面図である。
【図９０】 図８９に示すＬ６−Ｌ６における断面図である。
【符号の説明】
１ シリコン基板、１ａ メモリセル領域、１ｂ 周辺回路領域、２ａ，２ｂ素子分離酸化膜、３ａ ｐ型ウェル、３ｂ，４ ｎ型ウェル、８ａ，８ｂ，８ｃ ゲート電極部、１１ シリコン酸化膜、１２ サイドウォール、１５ａ〜１５ｃ ｎ型ソース・ドレイン領域、１６ａ，１６ｂ ｐ型ソース・ドレイン領域、１７ シリコン酸化膜、１８，１８ａ，１８ｂ ビット線コンタクトホール、１９ａ，１９ｂ ストレージノードコンタクトホール、２０，２０ａ，２０ｂポリシリコン膜、２２ａ〜２３ｆ チタン、２３ａ〜２３ｆ，２７ａ〜２７ｅ，３２ａ〜３２ｅ，４７ａ〜４７ｅ 窒化チタン、２４ａ〜２４ｆ，３８ａ，３８ｂ，４６ チタンシリサイド、２５ ビット線、２６ シリコン酸化膜、２８ａストレージノード、２８ｂ キャパシタ誘電体膜、２８ｃ セルプレート、２８ キャパシタ、２９ 層間絶縁膜、３０ セルプレートコンタクトホール、３３ メタル配線、３５ａ〜３５ｄ 導電体、３７ａ，３７ｂ エピタキシャルシリコン成長層、２１ａ〜２１ｄ，３１ａ〜３１ｄ，３４ａ〜３４ｄ，３６ａ〜３６ｄ，４３ａ〜４３ｄ 周辺回路コンタクトホール、５０ａ，５０ｂ ストレージノードコンタクトホール、５２ａ〜５２ｅ，５３ａ〜５３ｅ 窒化チタン、５８ａ〜５８ｄ，５９ａ〜５９ｅ 周辺回路コンタクトホール ５６ａ，５７ａシリコン窒化膜、６１，６２，６２ａ，６３，６３ａ 開口部。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、リーク電流の低減が図られ、動作速度が向上するとともに、メモリセル領域の素子と周辺回路領域の素子とが電気的に良好に接続される半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の一例として、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」と記す）の第１の例を挙げ、まず、その製造方法について図を用いて説明する。
【０００３】
図５４を参照して、シリコン基板１の所定の領域に、トレンチ分離法により素子分離酸化膜２ａ、２ｂを形成し、メモリセル領域１ａと周辺回路領域１ｂを形成する。
【０００４】
次に図５５を参照して、メモリセル領域１ａおよび周辺回路領域１ｂ内の一方の領域にボロンを注入し、ｐ型ウェル３ａ、３ｂを形成する。
【０００５】
次に図５６を参照して、周辺回路領域１ｂ内の他方の領域にリンを注入し、ｎ型ウェル４を形成する。
【０００６】
次に図５７を参照して、シリコン基板１上に熱酸化法等によりゲート酸化膜５を形成する。そのゲート酸化膜５上にポリシリコン膜およびタングステンシリサイド膜６を形成する。そのタングステンシリサイド膜６上にシリコン酸化膜７を形成する。その後、写真製版およびエッチングによりゲート電極部８ａ、８ｂ、８ｃを形成する。
【０００７】
次に図５８を参照して、ｎ型ウェル４をフォトレジスト４８ａで覆った後、イオン注入法によりリンを注入し、ｎ- ソース・ドレイン領域９ａ、９ｂ、９ｃ、９ｄを形成する。その後、フォトレジストパターン４８ａを除去する。
【０００８】
次に図５９を参照して、ｐ型ウェル３ａ、３ｂをフォトレジストパターン４８ｂで覆った後、イオン注入法によりボロンを注入し、ｐ- ソース・ドレイン領域１０ａ、１０ｂを形成する。その後、フォトレジストパターン４８ｂを除去する。
【０００９】
次に図６０を参照して、ゲート電極部８ａ、８ｂ、８ｃを覆うようにシリコン基板１上にシリコン酸化膜１１を形成する。
【００１０】
次に図６１を参照して、シリコン酸化膜１１に異方性エッチングを施し、ゲート電極部８ａ、８ｂ、８ｃのそれぞれの両側面上にサイドウォール酸化膜１２を形成する。
【００１１】
次に図６２を参照して、ｎ型ウェル４を覆うようにフォトレジスト４８ｃを形成する。その後、そのフォトレジスト４８ｃをマスクとして、イオン注入法によりリンを注入し、ｎ+ ソース・ドレイン領域１３ａ、１３ｂ、１３ｃ、１３ｄを形成する。これにより、ＬＤＤ構造のｎ型ソース・ドレイン領域１５ａ、１５ｂとゲート電極部８ａとを含むＭＯＳトランジスタＴ１が形成される。また、ＬＤＤ構造のｎ型ソース・ドレイン領域１５ｃ、１５ｄとゲート電極部８ｂとを含むＭＯＳトランジスタＴ２が形成される。その後、フォトレジスト４８ｃを除去する。
【００１２】
次に図６３を参照して、ｐ型ウェル３ａ、３ｂを覆うようにフォトレジスト４８ｄを形成する。その後、そのフォトレジスト４８ｄをマスクとして、イオン注入法によりボロンを注入し、ｐ+ ソース・ドレイン領域１４ａ、１４ｂを形成する。これにより、ｐ型ソース・ドレイン領域１６ａ、１６ｂとゲート電極部８ｃとを含むＭＯＳトランジスタＴ３が形成される。その後、フォトレジスト４８ｄを除去する。
【００１３】
次に図６４を参照して、ゲート電極部８ａ、８ｂ、８ｃを覆うようにシリコン基板１上にシリコン酸化膜１７を形成する。
【００１４】
次に図６５を参照して、シリコン酸化膜１７に、ｎ型ソース・ドレイン領域１５ｂの表面を露出するビット線コンタクトホール１８を形成する。
【００１５】
次に図６６を参照して、ビット線コンタクトホール１８にポリシリコン膜４０を埋込む。
【００１６】
次に図６７を参照して、シリコン酸化膜１７上に、ポリシリコン膜４０に電気的に接続されるビット線２５を形成する。
【００１７】
次に図６８を参照して、ビット線２５を覆うように、シリコン酸化膜１７上にシリコン酸化膜２６を形成する。
【００１８】
次に図６９を参照して、シリコン酸化膜１７、２６に、ｎ型ソース・ドレイン領域１５ａの表面を露出するストレージノードコンタクトホール４１ａを形成する。
【００１９】
次に図７０を参照して、ストレージノードコンタクトホール４１ａにポリシリコン膜４２を埋込む。
【００２０】
次に図７１を参照して、シリコン酸化膜２６上にルテニウムまたはプラチナなどの金属膜を形成するとともに、所定の写真製版およびエッチングによりストレージノード２８ａを形成する。
【００２１】
次に図７２を参照して、ストレージノード２８ａ上に高誘電率の薄膜とルテニウムまたはプラチナなどの金属膜とを順次形成する。その後、所定の写真製版およびエッチングにより、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃを形成する。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃによりキャパシタ２８が形成される。
【００２２】
次に図７３を参照して、キャパシタ２８を覆うように、シリコン酸化膜２６上に層間絶縁膜２９を形成する。
【００２３】
次に図７４を参照して、層間絶縁膜２９、シリコン酸化膜１７、２６に、ｎ型ソース・ドレイン領域１５ｄ、１５ｃの表面を露出する周辺回路コンタクトホール４３ａ、４３ｂを形成する。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール４３ｃ、４３ｄを形成する。また同時に、層間絶縁膜２９に、キャパシタ２８のセルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。
【００２４】
次に図７５を参照して、スパッタリング法等により、セルプレートコンタクトホール３０内にチタン４５および窒化チタン４７ａを形成する。また、周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄにチタン２２ｃ、２２ｄ、２２ｅ、２２ｆおよび窒化チタン４７ｂ、４７ｃ、４７ｄ、４７ｅをそれぞれ形成する。なお、図７６は、この工程におけるｎ型ソース・ドレイン領域１５ｄおよびｐ型ソース・ドレイン領域１６ｂの近傍を拡大した図である。
【００２５】
その後、熱処理を施すことにより、チタン２２ｃ、２２ｄ、２２ｅ、２２ｆとｎ型ソース・ドレイン領域１５ａ、１５ｂ、１５ｃ、１５ｄおよびｐ型ソース・ドレイン領域１６ａ、１６ｂ中のシリコンとを反応させ、チタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆを形成する。図７７は、この工程におけるｎ型ソース・ドレイン領域１５ｄおよびｐ型ソース・ドレイン領域１６ｂの近傍を拡大した図である。
【００２６】
次に図７８を参照して、層間絶縁膜２９上にアルミ銅膜を形成するとともに、所定の写真製版およびエッチングによりメタル配線３３を形成する。その後、メタル配線３３を覆うように、層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【００２７】
次に、従来のＤＲＡＭの第２の例について説明する。まず、その製造方法について図を用いて説明する。第１の例において説明した図６３に示す工程の後、図７９を参照して、ゲート電極部８ａ、８ｂ、８ｃを覆うように、半導体基板１上にシリコン窒化膜５６を形成する。
【００２８】
次に図８０を参照して、周辺回路領域１ｂに形成されたシリコン窒化膜を除去する。シリコン窒化膜５６およびゲート電極部８ｂ、８ｃを覆うように、シリコン酸化膜１７を形成する。そのシリコン酸化膜上にフォトレジスト４８ｇを形成する。そのフォトレジスト４８ｇをマスクとして、シリコン酸化膜１７に異方性エッチングを施し、シリコン窒化膜５６の表面を露出する開口部６２を形成する。
【００２９】
次に図８１を参照して、フォトレジスト４８ｇをマスクとして、シリコン窒化膜５６に異方性エッチングを施し、ｎ型ソース・ドレイン領域１５ｂの表面を露出するビット線コンタクトホール１８ｃを形成する。その後、フォトレジスト４８ｇを除去する。次に図８２を参照して、ビット線コンタクトホール１８ｃ内を埋めるようにポリシリコン膜４０を形成する。シリコン酸化膜１７上に、ポリシリコン膜４０に電気的に接続されるビット線２５を形成する。
【００３０】
次に図８３を参照して、シリコン酸化膜１７上にシリコン窒化膜（図示せず）を形成する。そのシリコン窒化膜に所定のエッチングを施し、ビット線２５の表面上にのみシリコン窒化膜５７ａを残す。次に図８４を参照して、シリコン窒化膜５７ａを覆うように、シリコン酸化膜１７上にシリコン酸化膜２６を形成する。そのシリコン酸化膜上にフォトレジスト４８ｈを形成する。そのフォトレジスト４８ｈをマスクとして、シリコン酸化膜２６、１７に異方性エッチングを施し、シリコン窒化膜５６の表面を露出する開口部６３を形成する。
【００３１】
次に図８５を参照して、フォトレジスト４８ｈをマスクとして、シリコン窒化膜５６にさらに異方性エッチングを施すことにより、ｎ型ソース・ドレイン領域１５ａの表面を露出するストレージノードコンタクトホール４１ａを形成する。その後、第１の例に示した図７０から図７８に示す工程と同様の工程を経ることにより、図８６に示す構造を有するＤＲＡＭが得られる。
【００３２】
以上のようにして形成された第１の例および第２の例のＤＲＡＭのメモリセル領域１ａにおいては、キャパシタ２８のストレージノード２８ａとＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ａとの電気的な接続は、ストレージノードコンタクトホール４１ａに埋込まれたポリシリコン膜４２を介してなされる。また、ビット線２５とＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ｂとの電気的な接続は、ビット線コンタクトホール１８に埋め込まれたポリシリコン膜４０を介してなされる。
【００３３】
一方、周辺回路領域１ｂにおいては、配線層３３とＭＯＳトランジスタＴ２のｎ型ソース・ドレイン領域１５ｃ、１５ｄとの電気的な接続は、周辺回路コンタクトホール４３ａ、４３ｂに埋込まれたチタンシリサイド２４ｃ、２４ｄおよび窒化チタン４７ｂ、４７ｃを介してなされる。また、配線層３３とＭＯＳトランジスタＴ３のｐ型ソース・ドレイン領域１６ａ、１６ｂとの電気的な接続は、周辺回路コンタクトホール４３ｃ、４３ｄに埋込まれたチタンシリサイド２４ｅ、２４ｆおよび窒化チタン４７ｄ、４７ｅを介してなされる。
【００３４】
このことは次の理由による。もし、メモリセル領域１ａのストレージノードコンタクトホール４１ａに窒化チタンやチタンシリサイドを形成した場合には、チタンシリサイドを形成する際にソース・ドレイン領域のシリコンを消費する。その結果、ソース・ドレイン領域からシリコン基板へのリーク電流が増大するからである。一方、周辺回路領域における周辺回路コンタクトホールにポリシリコン膜を形成した場合には、電気抵抗がより高くなり、高速動作を望むことができないからである。
【００３５】
このようにして、メモリセル領域１ａにおいてはリーク電流の低減を図るために、ストレージノードコンタクトホール４１ａ内にポリシリコン膜４２が形成される。一方周辺回路領域１ｂにおいてはリーク電流の低減よりはむしろ高速動作を図るために、周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄ内にチタン２２ｃ、２２ｄ、２２ｅ、２２ｆおよび窒化チタン４７ｂ、４７ｃ、４７ｄ、４７ｅがそれぞれ形成される。
【００３６】
【発明が解決しようとする課題】
しかしながら、上述した第１の例および第２の例のＤＲＡＭにおいては以下に示すような問題点があった。ＤＲＡＭの大容量化のために微細化が進み、たとえば１ＧｂｉｔＤＲＡＭにおけるメモリセル領域のビット線コンタクトホール１８やストレージノードコンタクトホール４１ａのホール径は約０．０８μｍと見積もられている。また、ビット線コンタクトホール１８の深さは約０．５μｍと見積もられ、ストレージノードコンタクトホール４１ａの深さは約０．８μｍと見積もられている。
【００３７】
このようなビット線コンタクトホール１８やストレージノードコンタクトホール４１ａ内にポリシリコン膜を形成した場合、各コンタクトホールの断面積に逆比例してその電気抵抗が上昇する。その結果、メモリセル領域のメモリセルの動作の高速化が図れず、ＤＲＡＭのさらなる高速動作を図るのが困難になると考えられる。
【００３８】
そこで、これを解消するために、メモリセル領域１ａのストレージノードコンタクトホール４１ａやビット線コンタクトホール１８にチタンシリサイドや窒化チタンを形成しようとすると、前述したように、チタンシリサイドを形成する際に、ｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンが消費される。その結果、ｎ型ソース・ドレイン領域１５ａ、１５ｂからシリコン基板１へ流れるリーク電流が増大すると想定される。
【００３９】
また、周辺回路領域１ｂにおける周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄのホール径は約０．１５μｍと見積もられ、その深さは約１．０μｍと見積もられている。このため、周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄのホール径と深さとの比であるアスペクト比が６以上になることが見積もられる。その結果、高いアスペクト比の周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄを層間絶縁膜２９、シリコン酸化膜１７、２６に形成することが困難になると考えられる。
【００４０】
さらに、メモリセル領域１ａにおけるセルプレートコンタクトホール３０と、周辺回路領域１ｂにおける周辺回路コンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄとを同時に形成する際に、セルプレート２８ｃの表面が露出してから、ｎ型ソース・ドレイン領域１５ｃ、１５ｄおよびｐ型ソース・ドレイン領域１６ａ、１６ｂの表面が露出するまでの間に、セルプレート２８ｃがエッチングによるダメージを受ける。これによって、セルプレートコンタクトホール３０がセルプレート２８ｃを突き抜けて形成されることがある。このような場合では、キャパシタ２８と周辺回路領域１ｂのＭＯＳトランジスタＴ２、Ｔ３との電気的な接続が良好に行なわれないと考えられる。
【００４１】
また、第２の例のＤＲＡＭでは、上記想定される問題点に加えて、さらに、以下に示すような２つの問題点が想定される。まず１つの問題点について説明する。図８７は、図８０および図８１に示すビット線コンタクトホール１８ｃを形成する工程におけるシリコン窒化膜５６下の平面構成を示したものである。図８０、８１に示す構造は、特にＬ３−Ｌ３における断面を示したものである。図８７を参照して、特に、開口部６２はｎ型ソース・ドレイン領域１５ｂのほぼ中央に位置するように形成される。
【００４２】
しかしながら、フォトレジスト４８ｇの写真製版のアライメントのずれが発生した場合には、開口部６２ａのように、開口部の一部がゲート電極８ａの一部にかかるように形成されることがある。このとき、図８８に示すように、開口部６２ａを形成するためには、ゲート電極８ａの肩に位置するシリコン窒化膜５６が露出した後、さらにエッチングを続けてシリコン酸化膜１７ａを除去しなければならない。なお、図８８は、図８７に示されたＬ４−Ｌ４における断面構造を示したものである。
【００４３】
特に１ＧｂｉｔＤＲＡＭでは、上述したように、微細かつアスペクト比の大きいビット線コンタクトホールを形成する必要がある。このため、実際のプロセスにおいて開口部６２ａを形成する際には、エッチング装置内において、半導体基板１に印加する交流電圧を比較的高く設定することにより、開口部６２ａの深い部分に、エッチング用のガスイオンを矢印に示すように導入することが必須である。
【００４４】
ところが、この場合には、シリコン酸化膜１７ａを除去する間に、既に露出したシリコン窒化膜５６がエッチングにより削り取られて、サイドウォール１２が露出したり、さらにはゲート電極部８ａのポリシリコン膜６が露出することが想定される。このような場合、ビット線コンタクトホールに埋込まれたポリシリコン膜４０を介して、ビット線２５がＭＯＳトランジスタのｎ型ソース・ドレイン領域１５ｂに接続されると、電気的な接続が良好に行なわれず、エッチングの程度によっては、ビット線２５とゲート電極８ａとが短絡することもありえる。その結果、ＭＯＳトランジスタＴ１が正常に動作しないことが想定される。
【００４５】
次に、もう１つの問題点について説明する。図８９は、図８４に示す工程におけるビット配線２５下の平面構成を示したものである。図８４に示す構造は、図８９に示されたＬ５−Ｌ５における断面構造を示したものである。図８９を参照して、特に、開口部６３はｎ型ソース・ドレイン領域１５ａのほぼ中央に位置するように形成される。
【００４６】
しかしながら、フォトレジスト４８ｈの写真製版のアライメントのずれが発生した場合には、開口部６３ａのように開口部の一部がビット線２５の一部にかかるように形成されることがある。このとき、図９０に示すように、ビット配線２５の表面に形成されたシリコン窒化膜５７ａが露出した後、さらにエッチングを続けてシリコン酸化膜２６、１７を除去しなければならない。このため、開口部６３ａを形成する際に、シリコン酸化膜１７を除去する間に既に露出したシリコン窒化膜５７ａが過度のエッチングにより削り取られて、ビット線２５の表面が露出することが想定される。このようなストレージノードコンタクトホールに埋込まれたポリシリコン膜４２を介し、ストレージノード２８ａがビット線２５と電気的に短絡してしまうことが想定される。その結果、ＤＲＡＭの所望の動作特性が得られないことが想定される。なお、図９０は図８９に示されたＬ６−Ｌ６における断面構造を示したものである。
【００４７】
本発明は上述した想定される問題点を解決するためになされたものであり、その目的はリーク電流の低減、電気的短絡の抑制および高速動作が図られ、しかも、容易に各コンタクトホールが形成されるとともに、メモリセル領域の素子と周辺回路領域の素子との電気的な接続が良好に行なわれる半導体装置を提供することである。
【００４８】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と第１領域と第１不純物領域と第１導電層と第２導電層と第３導電層と第１絶縁層と導電領域と第２不純物領域と第４導電層と第２絶縁層と第２コンタクトホールと第５導電層と第６導電層とキャパシタと第２領域と第３不純物領域と第３絶縁層と第３コンタクトホールと第４コンタクトホールと第５コンタクトホールと第１柱状導電体と第２柱状導電体と第３柱状導電体と第１配線層と第２配線層とを備えている。半導体基板は主表面を有している。第１領域は半導体基板の主表面に形成されている。第１不純物領域は第１領域の表面に形成されている。第１導電層はシリコンを含み、第１不純物領域の表面上に形成されている。第２導電層はシリコンと所定の金属との化合物を含み、第１導電層上に形成されている。第３導電層は所定の金属または金属の化合物を含み、第２導電層上に形成されている。第１絶縁層は、第１〜第３導電層を囲むように半導体基板上に形成されている。導電領域は第１絶縁層上に形成され、第３導電層と電気的に接続されている。第２不純物領域は、第１領域の主表面に第１不純物領域と間隔を隔てて形成されている。第４導電層はシリコンを含み、第２不純物領域の表面上に形成されている。第２絶縁層は第１絶縁層上に形成されている。第２コンタクトホールは第１絶縁層および第２絶縁層に形成されて、第４導電層の表面を露出する。第５導電層はシリコンと所定の金属との化合物を含んで、第２コンタクトホール内に形成され、第４導電層と電気的に接続されている。第６導電層は所定の金属または金属の化合物を含んで、第２コンタクトホール内の第５導電層上に形成されている。キャパシタはストレージノードおよびセルプレートを有して第２絶縁層上に形成され、ストレージノードが第６導電層と電気的に接続されている。第２領域は半導体基板の主表面に形成され、第１領域と電気的に絶縁されている。第３不純物領域は第２領域の表面に形成されている。第３絶縁層は、第１領域および第２領域を覆うように第２絶縁層上に形成されている。第３コンタクトホールは第１絶縁層および第２絶縁層に形成されて、第３不純物領域の表面を露出する。第４コンタクトホールは第３絶縁層に形成されて、第３コンタクトホールに連通する。第５コンタクトホールは第３絶縁層に形成されて、キャパシタのセルプレートの表面を露出する。第１柱状導電体は第３コンタクトホール内に形成されて、第３不純物領域の表面上に位置してシリコンと所定の金属との化合物を含む第７導電層および第７導電層上に位置して所定の金属または金属の化合物を含む第８導電層を有している。第２柱状導電体は第４コンタクトホール内に形成されて、第１柱状導電体と電気的に接続されている。第３柱状導電体は第５コンタクトホール内に形成されている。第１配線層は第２柱状導電体に電気的に接続されて、第３絶縁層上に形成されている。第２配線層は第３柱状導電体に電気的に接続されて、第３絶縁層上に形成されている。
【００４９】
この構成によれば、導電領域と第１不純物領域とは、第１〜第３導電層を介して電気的に接続される。特に第２導電層を熱処理を施すことによって形成する際に、金属は第１導電層に含まれたシリコンを消費する。これにより、第１不純物領域が熱処理による影響を受けることを防止できる。その結果、導電領域から第１不純物領域を経て半導体基板へ流れるリーク電流が低減する。また、第２導電層および第３導電層は、金属またはその金属の化合物を含むため、電気抵抗の低減が図られ、導電領域と第１不純物領域との間の電気抵抗を低減することができる。その結果、半導体装置の動作速度が向上する。
また、キャパシタのストレージノードと第２不純物領域とを電気的に接続するために、第１絶縁層および第２絶縁層に第２コンタクトホールを形成する際に、第２不純物領域の表面を直接露出するコンタクトホールを形成する場合と比較すると、第２コンタクトホールでは、第４導電層の厚さに相当する分の深さが浅くなり、第２コンタクトホールのアスペクト比が低減する。これにより、第２コンタクトホールを形成する際に、導電領域がアライメントのずれ等に起因して形成されたために露出した場合でも、導電領域の表面が露出するのを抑制することができる。その結果、第２コンタクトホール内に形成された第５導電層および第６導電層によって、キャパシタのストレージノードと導電領域とが電気的に短絡するのを防止することができる。
そして、第１領域の第２配線層とキャパシタのセルプレートとは第３柱状導電体によって電気的に接続され、第２領域の第１配線層と第３不純物領域とは、第１柱状導電体および第２柱状導電体によって電気的に接続される。第１柱状導電体は第３コンタクトホール内に形成され、第２柱状導電体は第４コンタクトホール内に形成され、第３柱状導電体は第５コンタクトホール内に形成されている。第３コンタクトホールは、第１および第２絶縁層の厚さに相当する深さであり、第４コンタクトホールは第３絶縁層の厚さに相当する深さである。このため、第１〜第３絶縁層の厚さに相当する深さのコンタクトホールを形成する場合と比較すると、第３コンタクトホールおよび第４コンタクトホールをそれぞれ形成することにより、第３および第４コンタクトホールの深さはそれぞれより浅くなり、それぞれのアスペクト比が低減する。これにより、第３および第４コンタクトホールの形成がより容易になり、その結果、第３および第４コンタクトホールの開口不良が抑制されて、第２配線層と第３不純物領域との電気的接続が良好になる。また、第５コンタクトホールと第４コンタクトホールとを同時に形成する際に、キャパシタのセルプレートの表面の一部が露出した後、その露出した部分がエッチングガスに晒される時間は、第４コンタクトホールの底に第１柱状導電体の表面が露出するまでの時間に相当する。このため、直接第３不純物領域の表面を露出するコンタクトホールを形成する場合と比較すると、その露出した部分がエッチングガスに晒される時間が短縮される。これにより、キャパシタのセルプレートに過度のエッチングが施されてセルプレートの一部を突き抜けて第５コンタクトホールが形成されるのを防止することができる。その結果、第２配線層とキャパシタのセルプレートとの電気的な接続が良好に行なわれる。
【００５０】
好ましい半導体装置の第１の局面では、第１絶縁層は第１導電層の表面を露出する第１コンタクトホールを有し、第２導電層および第３導電層は、第１コンタクトホール内に形成されている。
【００５１】
この場合には、第１コンタクトホールを形成する際には、第１導電層の上面でエッチングが終了し、第１導電層より下の領域がエッチングによるダメージを受けることが抑制される。
【００５２】
好ましい半導体装置の第２の局面では、第１領域の主表面に、間隔を隔てて設けられた１対のソース・ドレイン領域と、そのソース・ドレイン領域のそれぞれによって挟まれた半導体基板の領域上に、ゲート絶縁膜を介在させて形成されたゲート電極とを含み、１対のソース・ドレイン領域のうち、一方のソース・ドレイン領域は第１不純物領域を含み、第１導電層はゲート電極と電気的に絶縁されてゲート電極の一部を覆うようにゲート電極の近傍に形成されている。
【００５３】
この場合には、第１コンタクトホールを形成する際に、第１導電層の上面でエッチングが終了する。これにより、ゲート電極がエッチングによる影響を受けることが抑制される。その結果、第１導電領域とゲート電極との電気的絶縁性が向上するとともに、第１導電領域とソース・ドレイン領域との電気的な接続が良好な半導体装置が得られる。
【００５６】
好ましい半導体装置の第３の局面では、１対のソース・ドレイン領域のうち、他方のソース・ドレイン領域は第２不純物領域を含み、ゲート電極は、第１不純物領域と第２不純物領域とによって挟まれた領域上に形成されている。
【００５７】
この場合には、１対のソース・ドレイン領域の一方に第１導電領域が接続され、他方に第２導電領域が接続されたＭＯＳトランジスタが構成される。そのＭＯＳトランジスタと第１導電領域および第２導電領域とは電気的に良好に接続されている。その結果、電気的な短絡の防止されたＭＯＳトランジスタを含む半導体装置が得られる。
【００５８】
好ましい半導体装置の第４の局面では、導電領域の表面を覆うように形成された第１保護層を備え、第２絶縁層はその第１保護層を覆うように形成され、第１保護層はシリコン窒化膜であり、第２絶縁層はシリコン酸化膜である。
【００５９】
この場合には、第１絶縁層および第２絶縁層に第２コンタクトホールを形成する際に、第１保護層としてのシリコン窒化膜を実質的に残して、シリコン酸化膜を選択的に容易にエッチングすることができる。これにより、導電領域の表面が露出するのを効果的に抑制することができる。
【００６１】
好ましい半導体装置の第５の局面では、第１配線層と第２配線層とは同じ層から形成されている。
【００６２】
この場合には、第１領域の第２導電領域と第２領域の第３不純物領域との電気的接続が良好になる。
【００６３】
好ましい半導体装置の第６の局面では、第１柱状導電体の断面積よりも大きい断面積を有し、第１柱状導電体と第２柱状導電体との間に介在するように、第２絶縁層上に形成された中継導電体を含んでいる。
【００６４】
この場合には、第４コンタクトホールの深さが、中継導電体の厚さに相当する分浅くなる。これにより、第４コンタクトホールのアスペクト比がさらに低減され、第４コンタクトホールを容易に開口することができる。また、中継導電体は第１柱状導電体よりも大きい断面積を有しているため、第４コンタクトホールを形成する際に、写真製版のアライメントがずれたとしても中継導電体の表面を確実に露出させることができる。これにより、第２配線層と第３不純物領域との電気的な接続がさらに良好になる。
【００６５】
好ましい半導体装置の第７の局面では、中継導電体は第２導電領域と同じ層からなる。
【００６６】
この場合には、中継導電体を形成するために新たな工程を追加することなく、第２導電領域を形成する際に同時に中継導電体を形成することができる。
【００６７】
好ましい半導体装置の第８の局面では、第１領域は複数の素子形成領域と、素子形成領域を互いに電気的に絶縁する素子分離領域とを含み、ゲート電極は、素子形成領域に延在する第１のゲート電極部分と、その第１のゲート電極に接続し、素子分離領域に延在する第２のゲート電極部分とを含み、第２のゲート電極部分を覆うように第１絶縁層下に形成された第２保護層を含んでいる。
【００６８】
この場合には、その素子形成領域内に位置する第１絶縁層に形成される開口部として、比較的開口面積の大きい開口部を形成することができる。すなわち、アスペクト比の低減された開口部を形成することができる。これにより、当初、ゲート電極を覆うように形成された第２保護層のうち、素子形成領域内の、特に第１のゲート電極を部分を覆う第２保護層に過度のエッチングが施されて、第１のゲート電極部分が露出することなく開口部の底に第２保護層のみが露出する。さらにその後、露出した第２保護層を除去する際に、素子形成領域に延在する第１のゲート電極部分が実質的にエッチングされることなく第１不純物領域および第２不純物領域の表面が露出する。そして、素子分離領域に延在する第２のゲート電極部分を覆う第２保護層は除去されずに残る。このようにして、第１のゲート電極部分を実質的にエッチングすることなく、素子形成領域を形成するための開口部を第１絶縁層に容易に形成することができる。
【００６９】
好ましい半導体装置の第９の局面では、第２保護層はシリコン窒化膜であり、第１絶縁層はシリコン酸化膜である。
【００７０】
この場合には、シリコン窒化膜を実質的に残して、シリコン酸化膜を選択的に容易にエッチングすることができる。
【００７３】
好ましい半導体装置の第１０の局面では、半導体基板はシリコン単結晶基板であり、第１導電層はシリコンまたはシリコンゲルマニウム合金を含んでいる。
【００７４】
この場合には、第１導電層を、半導体基板の所定の領域に自己整合的に容易に形成することができる。
【００７５】
好ましい半導体装置の第１１の局面では、所定の金属は、チタン、コバルト、ジルコニウムおよびハフニウムからなる群から選ばれるいずれか１つの金属を含んでいる。
【００７６】
この場合には、第２導電層を形成する際に、第１導電層に含まれるシリコンと金属とが容易にシリサイド反応を起こす。これにより、金属シリサイドが容易に形成される。
【０１０３】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係るＤＲＡＭについて図を用いて説明する。図１を参照して、シリコン基板１に、素子分離酸化膜２ａによってそれぞれ電気的に絶縁された第１領域としてのメモリセル形成領域１ａと、第２または第３領域としての周辺回路領域１ｂとが形成されている。メモリセル領域１ａには、ｐ型ウェル３ａが形成されている。周辺回路領域１ｂには、素子分離酸化膜２ｂによって電気的に絶縁されたｐ型ウェル３ｂとｎ型ウェル４とが形成されている。
【０１０４】
ｐ型ウェル３ａには、所定の間隔を隔てて１対のｎ型ソース・ドレイン領域１５ａ、１５ｂが形成されている。その１対のｎ型ソース・ドレイン領域１５ａ、１５ｂによって挟まれた領域上に、ゲート酸化膜を介在させてゲート電極部８ａが形成されている。１対のｎ型ソース・ドレイン領域１５ａ、１５ｂおよびゲート電極部８ａによりｎチャネル型のＭＯＳトランジスタＴ１が構成される。ゲート電極部８ａの両側面上にはサイドウォール酸化膜が形成されている。
【０１０５】
ｐ型ウェル３ｂには、所定の間隔を隔てて１対のｎ型ソース・ドレイン領域１５ｃ、１５ｄが形成されている。その１対のｎ型ソース・ドレイン領域１５ｃ、１５ｄによって挟まれた領域上に、ゲート酸化膜を介在させてゲート電極部８ｂが形成されている。１対のｎ型ソース・ドレイン領域１５ｃ、１５ｄおよびゲート電極部８ｂによりｎチャネル型のＭＯＳトランジスタＴ２が構成される。
【０１０６】
ｎ型ウェル４には、所定の間隔を隔てて１対のｐ型ソース・ドレイン領域１６ａ、１６ｂが形成されている。その１対のｐ型ソース・ドレイン領域１６ａ、１６ｂによって挟まれた領域上に、ゲート酸化膜を介在させてゲート電極部８ｃが形成されている。１対のｐ型ソース・ドレイン領域１６ａ、１６ｂおよびゲート電極部８ｃによりｐチャネル型のＭＯＳトランジスタＴ３が構成される。
【０１０７】
ＭＯＳトランジスタＴ１、Ｔ２、Ｔ３を覆うようにシリコン基板１上にシリコン酸化膜１７が形成されている。シリコン酸化膜１７には、ビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａ、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成されている。ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａ内には、各導電層が形成されている。
【０１０８】
すなわち、ビット線コンタクトホール１８ａには、第１導電層としてのポリシリコン膜２０ａ、第２導電層としてのチタンシリサイド２４ａおよび第３導電層としての窒化チタン２３ａが形成されている。ストレージノードコンタクトホール１９ａには、第１導電層としてのポリシリコン膜２０ｂ、第２導電層としてのチタンシリサイド２４ｂおよび第３導電層としての窒化チタン２３ｂが形成されている。
【０１０９】
周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄには、チタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆおよび窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆがそれぞれ形成されている。シリコン酸化膜１７上には、第１導電領域としてのビット線２５が形成されている。そのビット線２５を覆うようにシリコン酸化膜１７上にシリコン酸化膜２６が形成されている。そのシリコン酸化膜２６には、ストレージノードコンタクトホール１９ｂが形成されている。ストレージノードコンタクトホール１９ｂ内には、窒化チタン２７ａが形成されている。
【０１１０】
シリコン酸化膜２６上に、ストレージノード２８ａが形成されている。そのストレージノード２８ａ上に、キャパシタ誘電体膜２８ｂを介在させて、セルプレーと２８ｃが形成されている。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃとにより、第１または第２導電領域としてのキャパシタ２８が構成される。そのキャパシタ２８を覆うように、シリコン酸化膜２６上に層間絶縁膜２９が形成されている。
【０１１１】
層間絶縁膜２９に、セルプレート２８ｃの表面を露出する第５または第８コンタクトホールとしてのセルプレートコンタクトホール３０が形成されている。また、窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面を露出する周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄがそれぞれ形成されている。
【０１１２】
セルプレートコンタクトホール３０内には、窒化チタン３２ａが形成されている。周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄには、窒化チタン３２ｂ、３２ｃ、３２ｄ、３２ｅがそれぞれ形成されている。層間絶縁膜２９上に、第１配線層、第２配線層または第３配線層としてのメタル配線３３が形成されている。
【０１１３】
上述したＤＲＡＭでは、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａの中のチタンシリサイド２４ａ、２４ｂは、後で説明するように、熱処理によってチタンとシリコンとを反応させることにより形成される。このとき、ｎ型ソース・ドレイン領域１５ａ、１５ｂとチタンとの間には、ポリシリコン膜２０ａ、２０ｂが存在する。これによって、チタンとポリシリコン膜２０ａ、２０ｂのシリコンとが反応し、チタンとｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンとが反応するのを防止することができる。その結果、ｎ型ソース・ドレイン領域１５ａ、１５ｂから半導体基板１へ漏れるリーク電流を低減することができる。
【０１１４】
また、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａ、１９ｂには、さらに窒化チタン２３ａ、２３ｂ、２７ａも形成されている。これにより、ビット線２５とｎ型ソース・ドレイン領域１５ｂとの間の電気抵抗と、キャパシタ２８のストレージノード２８ａとｎ型ソース・ドレイン領域１５ａとの間の電気抵抗とが下がる。その結果、メモリセル領域１ａの高速動作が図られ、周辺回路領域１ｂとともに、ＤＲＡＭ全体の速度の向上が図られる。
【０１１５】
さらに、周辺回路領域１ｂにおけるコンタクトホールとして、シリコン酸化膜１７に周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成され、層間絶縁膜２９およびシリコン酸化膜２６に、周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄが形成される。このため、層間絶縁膜２９およびシリコン酸化膜１７、２６に１回の工程によってコンタクトホールを形成する場合と比較すると、それぞれの周辺回路コンタクトホールのアスペクト比がより小さくなり、容易に周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄ、３１ａ、３１ｂ、３１ｃ、３１ｄを形成することができる。
【０１１６】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄとを同時に形成する際に、セルプレートコンタクトホール３０の底にセルプレート２８ｃの表面が先に露出する。その露出したセルプレート２８ｃがプラズマにさらされる時間は、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄに埋込まれた窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面が露出するまでのエッチングに要する時間に相当する。このため、ｎ型およびｐ型ソース・ドレイン領域１５ａ、１５ｂ、１６ａ、１６ｂの表面を露出するコンタクトホールを形成する場合と比較すると、セルプレート２８ｃがプラズマにさらされる時間が短縮される。これにより、セルプレート２８ｃがエッチングによってダメージを受けたり、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１１７】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１１８】
なお、本実施の形態においては、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａ内に、第１導電層としてポリシリコン膜を適用した場合について説明したが、この他に、エピタキシャルシリコンまたはエピタキシャルシリコンゲルマニウム合金を適用しても同様の効果を得ることができる。
【０１１９】
また、チタンのほかに、シリコンと反応して容易にシリサイド化合物を形成する金属として、コバルト、ジルコニウムまたはハフニウム等を用いてもよい。
【０１２０】
実施の形態２
実施の形態２として、実施の形態１において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。
【０１２１】
まず図２に示す工程までは、従来の技術の項において説明した図５４から図６４に示す工程と同様なので、詳しい説明を省略する。
【０１２２】
次に図３を参照して、シリコン酸化膜１７に、ｎ型ソース・ドレイン領域１５ａ、１５ｂの表面を露出するストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａをそれぞれ形成する。
【０１２３】
次に図４を参照して、ストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａを埋込むように、シリコン酸化膜１７上にポリシリコン膜２０を形成する。
【０１２４】
次に図５を参照して、ポリシリコン膜にエッチングを施し、ストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａの底近傍にのみポリシリコン膜２０ｂ、２０ａをそれぞれ残す。このとき、ポリシリコン膜２０ａ、２０ｂの膜厚は５０〜２００ｎｍが望ましい。なお、このポリシリコン膜２０ａ、２０ｂの膜厚はポリシリコン膜２０のエッチング時間を変えることにより容易に制御することができる。
【０１２５】
次に図６を参照して、シリコン酸化膜１７上に所定のフォトレジスト（図示せず）を形成するとともに、そのフォトレジストをマスクとして、シリコン酸化膜１７に、ｎ型ソース・ドレイン領域１５ｄ、１５ｃの表面を露出する周辺回路コンタクトホール２１ａ、２１ｂを形成する。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール２１ｃ、２１ｄを形成する。
【０１２６】
次に図７を参照して、スパッタリング法等により、シリコン酸化膜１７上にチタンを形成する。このとき、ビット線コンタクトホール１８ａ内のポリシリコン膜２０ａ上にチタン２２ａが形成される。ストレージノードコンタクトホール１９ａ内のポリシリコン膜２０ｂ上に、チタン２２ｂが形成される。周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄの底に露出したｎ型ソース・ドレイン領域１５ｄ、１５ｃ、ｐ型ソース・ドレイン領域１６ａ、１６ｂ上に、チタン２２ｃ、２２ｄ、２２ｅ、２２ｆが形成される。なお、図７において、シリコン酸化膜１７上およびビット線コンタクトホール１８ａ等の側面上に形成されるチタンを省略した。
【０１２７】
その後、そのチタン上に窒化チタンを形成する。このとき、チタン２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ上に窒化チタン２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆがそれぞれ形成される。なお、この工程におけるビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａおよび周辺回路コンタクトホール２１ａ、２１ｄの部分拡大図を図８に示す。
【０１２８】
次に図９を参照して、窒素雰囲気中、温度６００〜８００℃、時間３０〜６０秒の熱処理を施すことにより、チタン２２ａ、２２ｂとポリシリコン膜２０ａ、２０ｂとを反応させ、チタンシリサイド２４ａ、２４ｂを形成する。また、チタン２２ｃ、２２ｆとｎ型ソース・ドレイン領域１５ｄ、ｐ型ソース・ドレイン領域１６ｂのシリコンとをそれぞれ反応させチタンシリサイド２４ｃ、２４ｆを形成する。このとき、周辺回路コンタクトホール２１ｂおよび２１ｃの底にもチタンシリサイド２４ｄ、２４ｅが形成される。
【０１２９】
なお、図７に示す工程において、ビット線コンタクトホール等の内部にのみ窒化チタンを残しているが、図９に示す工程において、熱処理が施された後に、エッチングを施すことにより、窒化チタンを残すようにしてもよい。
【０１３０】
次に図１０を参照して、窒化チタン２３ａに電気的に接続されるビット線２５を形成する。そのビット線２５を覆うようにシリコン酸化膜１７上にシリコン酸化膜２６を形成する。
【０１３１】
次に図１１を参照して、シリコン酸化膜２６に、窒化チタン２３ｂの表面を露出するストレージノードコンタクトホール１９ｂを形成する。
【０１３２】
次に図１２を参照して、ストレージノードコンタクトホール１９ｂに、窒化チタン２７ａを埋込む。
【０１３３】
次に図１３を参照して、シリコン酸化膜２６上に、ルテニウムまたはプラチナなどの金属膜を形成するとともに、所定の写真製版およびエッチングにより窒化チタン２７ａに電気的に接続されるストレージノード２８ａを形成する。
【０１３４】
次に図１４を参照して、ストレージノード２８ａ上に、高誘電率の薄膜とルテニウムまたはプラチナなどの金属膜を順次形成する。その後、所定の写真製版およびエッチングにより、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃを形成する。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃにより、キャパシタ２８が形成される。
【０１３５】
次に図１５を参照して、キャパシタ２８を覆うように、シリコン酸化膜２６上に層間絶縁膜２９を形成する。
【０１３６】
次に図１６を参照して、層間絶縁膜２９およびシリコン酸化膜２６に、窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面を露出する周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄをそれぞれ形成する。同時に、層間絶縁膜２９に、キャパシタ２８のセルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。
【０１３７】
次に図１７を参照して、スパッタリング法等により、セルプレートコンタクトホール３０内に窒化チタン３２ａを形成する。また、周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄ内に窒化チタン３２ｂ、３２ｃ、３２ｄ、３２ｅをそれぞれ形成する。次に、層間絶縁膜２９上にアルミ銅膜を形成するとともに、所定の写真製版およびエッチングによりメタル配線３３を形成する。その後、メタル配線３３を覆うように層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【０１３８】
この製造方法によれば、ビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａの中のチタンシリサイド２４ａ、２４ｂは、熱処理によってチタンとシリコンとを反応させることにより形成される。このとき、チタンとポリシリコン膜２０ａ、２０ｂのシリコンとが反応し、チタンとｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンとが反応するのを防止することができる。その結果、ｎ型ソース・ドレイン領域１５ａ、１５ｂから半導体基板１へ漏れるリーク電流を低減することができる。
【０１３９】
また、シリコン酸化膜１７に周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成され、層間絶縁膜２９およびシリコン酸化膜２６に周辺回路コンタクトホール３１ａ、３１ｂ、３１ｃ、３１ｄが形成される。このため、層間絶縁膜２９、シリコン酸化膜１７、２６に１回の工程によって周辺回路コンタクトホールを形成する場合と比較すると、それぞれの周辺回路コンタクトホールのアスペクト比がより小さくなり、容易に開口することができる。
【０１４０】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄとを同時に形成する際に、セルプレートコンタクトホール３０の底にセルプレート２８ｃの表面が先に露出する。その露出したセルプレート２８ｃがプラズマにさらされる時間は、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄに埋込まれた窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面が露出するまでのエッチングに要する時間に相当する。このため、ｎ型およびｐ型ソース・ドレイン領域１５ａ、１５ｂ、１６ａ、１６ｂの表面を露出するコンタクトホールを形成する場合と比較すると、セルプレート２８ｃがプラズマにさらされる時間が短縮される。これにより、セルプレート２８ｃがエッチングによってダメージを受けたり、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１４１】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１４２】
なお、ビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａの底に、ポリシリコン膜２０ａ、２０ｂをそれぞれ形成したが、この他に、エピタキシャルシリコンを形成してもよい。この場合には、温度５００〜５５０℃の下でシリコン基板１をモノシランガスあるいはジシランガスの雰囲気に晒すことにより、アモルファスシリコンが形成する。その後、窒素雰囲気中温度５５０〜６５０℃、時間２〜５時間の熱処理を施すことにより、アモルファスシリコンはエピタキシャルシリコンとして固相成長する。
【０１４３】
また、図４に示す工程において、選択エピタキシャル成長法により選択的にビット線コンタクトホール１８ａおよびストレージノードコンタクトホール１９ａの底にのみ、エピタキシャルシリコンまたはエピタキシャルシリコンゲルマニウム合金を形成してもよい。この場合でも、ｎ型ソース・ドレイン領域１５ａ、１５ｂが熱処理に伴う影響を受けることが抑制されて、実施の形態１において説明した効果と同様の効果を得ることができる。
【０１４４】
実施の形態３
実施の形態３に係るＤＲＡＭについて図を用いて説明する。図１８を参照して、周辺回路領域１ｂのシリコン酸化膜１７に、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄが形成され、シリコン酸化膜２６に周辺回路コンタクトホール３４ａ、３４ｂ、３４ｃ、３４ｄが形成されている。シリコン酸化膜２６上には、中継導電体としての導電体３５ａ、３５ｂ、３５ｃ、３５ｄが形成されている。導電体３５ａ、３５ｂ、３５ｃ、３５ｄは、キャパシタ２８のストレージノード２８ａを形成する際にシリコン酸化膜２６上に形成されるルテニウムまたはプラチナなどの金属膜と同じ膜から形成されている。
【０１４５】
その導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面を露出するように、層間絶縁膜２９に周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄがそれぞれ形成されている。なお、これ以外の構成については実施の形態１において説明した図１に示すＤＲＡＭと同じ構成なので、同一部材には同一符号を付しその説明を省略する。
上述したＤＲＡＭにおいては、リーク電流の低減効果に加えて、次のような製造上の効果が得られる。特に、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄでは、その深さが導電体３５ａ、３５ｂ、３５ｃ、３５ｄの厚さに相当する分浅くなる。このため、実施の形態１において説明した図１に示す構造と比較すると、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄのアスペクト比がさらに低減する。その結果、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄの開口がさらに容易になる。
【０１４６】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄとを同時に形成する際に、導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面がセルプレート２８ｃの表面よりも早く露出する。これによって、セルプレート２８ｃのエッチングによるダメージが大幅に低減され、また、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを抑制することができる。
【０１４７】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１４８】
実施の形態４
実施の形態４として、実施の形態３において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。
【０１４９】
まず図１９に示す工程までは、実施の形態２において説明した図１０に示す工程までと同様なので、その詳しい説明を省略する。
【０１５０】
次に図２０を参照して、シリコン酸化膜２６に、窒化チタン２３ｂの表面を露出するストレージノードコンタクトホール１９ｂを形成する。また、窒化チタン２３ｃ、２３ｄ、２３ｅ、２３ｆの表面を露出する周辺回路コンタクトホール３４ａ、３４ｂ、３４ｃ、３４ｄをそれぞれ形成する。
【０１５１】
次に図２１を参照して、ストレージノードコンタクトホール１９ｂに窒化チタン２７ａを形成する。周辺回路コンタクトホール３４ａ、３４ｂ、３４ｃ、３４ｄに窒化チタン２７ｂ、２７ｃ、２７ｄ、２７ｅをそれぞれ形成する。
【０１５２】
次に図２２を参照して、シリコン酸化膜２６上にルテニウムまたはプラチナ等の金属膜を形成するとともに、所定の写真製版およびエッチングによりストレージノード２８ａを形成する。また同時に、窒化チタン２７ｂ、２７ｃ、２７ｄ、２７ｅ上に導電体３５ａ、３５ｂ、３５ｃ、３５ｄをそれぞれ形成する。
【０１５３】
図２３を参照して、ストレージノード２８ａ上に高誘電率の薄膜とルテニウムまたはプラチナなどの金属膜とを順次形成する。その後、所定の写真製版およびエッチングにより、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃを形成する。ストレージノード２８ａ、キャパシタ誘電体膜２８ｂおよびセルプレート２８ｃによりキャパシタ２８が形成される。
【０１５４】
次に図２４を参照して、キャパシタ２８および導電体３５ａ、３５ｂ、３５ｃ、３５ｄを覆うように、シリコン酸化膜２６上に層間絶縁膜２９を形成する。
【０１５５】
次に図２５を参照して、層間絶縁膜２９に、セルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。同時に、導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面を露出する周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄをそれぞれ形成する。
【０１５６】
次に図２６を参照して、スパッタリング法等により、セルプレートコンタクトホール３０内に窒化チタン３２ａを形成する。また、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄに窒化チタン３２ｂ、３２ｃ、３２ｄ、３２ｅをそれぞれ形成する。その後、層間絶縁膜２９上にアルミ銅膜を形成する。所定の写真製版およびエッチングによりメタル配線３３を形成する。その後、メタル配線３３を覆うように層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【０１５７】
この製造方法によれば、リーク電流の低減効果に加えて、次のような効果が得られる。特に、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄでは、その深さが導電体３５ａ、３５ｂ、３５ｃ、３５ｄの厚さに相当する分、浅くなる。これにより、実施の形態１において説明した図１に示すＤＲＡＭと比較すると、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄのアスペクト比がさらに低減する。その結果、周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄの開口が容易になる。
【０１５８】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール３６ａ、３６ｂ、３６ｃ、３６ｄとを同時に形成する際に、導電体３５ａ、３５ｂ、３５ｃ、３５ｄの表面が露出した後に、セルプレート２８ｃの表面が露出する。これによって、セルプレート２８ｃのエッチングによるダメージが大幅に低減され、また、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１５９】
その結果、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続が良好になる。
【０１６０】
実施の形態５
実施の形態５に係るＤＲＡＭについて図を用いて説明する。図２７を参照して、ＤＲＡＭのメモリセル領域１ａのＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ａ、１５ｂ上には、第１導電層および第４導電層としてのエピタキシャルシリコン成長層３７ａ、３７ｂがそれぞれ形成されている。シリコン酸化膜１７、２６には、そのエピタキシャルシリコン成長層３７ａ、３７ｂの表面を露出する第２コンタクトホールとしてのストレージノードコンタクトホール１９ａ、１９ｂと、第１コンタクトホールとしてのビット線コンタクトホール１８ａとがそれぞれ形成されている。ストレージノードコンタクトホール１９ａおよびビット線コンタクトホール１８ａには、チタンシリサイド３８ｂ、３８ａおよび窒化チタン２３ｂ、２３ａがそれぞれ形成されている。なお、これ以外の構成については実施の形態３において説明した図１８に示すＤＲＡＭと同じ構成なので、同一部材には同一符号を付しその説明を省略する。
【０１６１】
上述した構造では、実施の形態６において説明するように、チタンシリサイド３８ａ、３８ｂは、図３５に示すビット線コンタクトホール１８ａとストレージノードコンタクトホール１９ａに形成されたチタン２２ａ、２２ｂとエピタキシャルシリコン成長層３７ｂ、３７ａとを熱処理によって反応させることにより形成される。このため、チタン２２ａ、２２ｂがｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンと反応するのを防止することができる。その結果、実施の形態２において説明したように、ｎ型ソース・ドレイン領域１５ａ、１５ｂからシリコン基板１へ漏れるリーク電流が低減する。
【０１６２】
なお、本実施の形態においては、エピタキシャルシリコン成長層を例に挙げたが、この他にシリコンゲルマニウム合金をｎ型ソース・ドレイン領域１５ａ、１５ｂ上に選択的にエピタキシャル成長させても同様な効果を得ることができる。
【０１６３】
また、実施の形態１において説明したように、メモリセル領域１ａに形成されるキャパシタ２８などの素子と、周辺回路領域１ｂに形成されるＭＯＳトランジスタＴ２、Ｔ３などの素子との電気的な接続も良好になる。
【０１６４】
実施の形態６
実施の形態６として、実施の形態５において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。
【０１６５】
まず図２８に示す工程までは、従来の技術の項において説明した図５４から図６０に示す工程までと同様なのでその説明を省略する。
【０１６６】
次に図２９を参照して、周辺回路領域１ｂのシリコン酸化膜１１上にフォトレジスト４８ｅを形成する。そのフォトレジスト４８ｅをマスクとして、シリコン酸化膜１１に異方性エッチングを施し、ゲート電極部８ａの両側面にサイドウォール１２を形成する。そのサイドウォール１２およびゲート電極部８ａをマスクとして、ｐ型ウェル３ａにリンを注入し、ｎ+ ソース・ドレイン領域１３ａ、１３ｂを形成する。ｎ- ソース・ドレイン領域９ａ、９ｂおよびｎ+ ソース・ドレイン領域１３ａ、１３ｂによりｎ型ソース・ドレイン領域１５ａ、１５ｂが形成される。
【０１６７】
次に図３０を参照して、化学気相蒸着法等により、選択的にｎ型ソース・ドレイン領域１５ａ、１５ｂにエピタキシャルシリコン成長層３７ａ、３７ｂを形成する。
【０１６８】
なお、図３０に示されたエピタキシャルシリコン成長層３７ａ、３７ｂは、ゲート電極部８ａの高さよりも高く形成されているが、ｎ型ソース・ドレイン領域１５ａ、１５ｂ上にエピタキシャルシリコン成長層が形成された構造であれば、この高さに限られない。
【０１６９】
次に図３１を参照して、メモリセル領域１ａを覆うようにフォトレジスト４８ｆを形成する。そのフォトレジスト４８ｆをマスクとして、シリコン酸化膜１１に異方性エッチングを施し、ゲート電極部８ｂ、８ｃの両側面上にサイドウォール酸化膜１２を形成する。その後、ゲート電極部８ｂおよびサイドウォール１２をマスクとして、ｐ型ウェル３ｂにリンをイオン注入することにより、ｎ+ ソース・ドレイン領域１３ｃ、１３ｄを形成する。ｎ- ソース・ドレイン領域９ｃ、９ｄおよびｎ+ ソース・ドレイン領域１３ｃ、１３ｄによりｎ型ソース・ドレイン領域１５ｃ、１５ｄが形成される。
【０１７０】
一方、ゲート電極部８ｃおよびサイドウォール１２をマスクとして、ｎ型ウェル４にボロンを注入することにより、ｐ+ ソース・ドレイン領域１４ａ、１４ｂを形成する。ｐ- ソース・ドレイン領域１０ａ、１０ｂおよびｐ+ ソース・ドレイン領域１４ａ、１４ｂによりｐ型ソース・ドレイン領域１６ａ、１６ｂが形成される。
【０１７１】
なお、ｐ型ウェル３ｂにリンをイオン注入する場合には、ｎ型ウェル４はレジストによって被覆され、ｎ型ウェル４にボロンをイオン注入する場合には、ｐ型ウェル３ｂはレジストによって被覆されていることは言うまでもない。
【０１７２】
次に図３２を参照して、エピタキシャルシリコン成長層３７ａ、３７ｂおよびゲート電極部８ｂ、８ｃを覆うように、シリコン基板１上にシリコン酸化膜１７を形成する。
【０１７３】
次に図３３を参照して、シリコン酸化膜１７に、エピタキシャルシリコン成長層３７ｂの表面を露出するビット線コンタクトホール１８ａを形成する。また、エピタキシャルシリコン成長層３７ａの表面を露出するストレージノードコンタクトホール１９ａを形成する。ｎ型ソース・ドレイン領域１５ｃ、１５ｄおよびｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄを形成する。
【０１７４】
次に図３４および図３５を参照して、スパッタリング法等により、ビット線コンタクトホール１８ａ、ストレージノードコンタクトホール１９ａ、周辺回路コンタクトホール２１ａ、２１ｂ、２１ｃ、２１ｄに、チタン２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆおよび窒化チタン２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆをそれぞれ順次形成する。
【０１７５】
次に図３６を参照して、熱処理を施すことにより、チタン２２ａ、２２ｂとエピタキシャルシリコン成長層３７ｂ、３７ａのシリコンとを反応させ、チタンシリサイド３８ａ、３８ｂを形成する。また、チタン２２ｃ、２２ｄ、２２ｅ、２２ｆとｎ型ソース・ドレイン領域１５ｄ、１５ｃ、ｐ型ソース・ドレイン領域１６ａ、１６ｂのシリコンとを反応させ、チタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆをそれぞれ形成する。このとき熱処理の条件としては、実施の形態２において説明した条件が望ましい。
【０１７６】
この後、実施の形態４において説明した図１９から図２６に示す工程と同様の工程を経ることにより、図３７に示す構造が得られる。その後、メタル配線３３を覆うように層間絶縁膜およびパッシベーション膜（いずれも図示せず）等を形成することによりＤＲＡＭが完成する。
【０１７７】
上述した製造方法によれば、実施の形態２および４において説明したように、リーク電流の低減効果に加えて、メモリセル領域１ａに形成される素子と、周辺回路領域に形成される素子との電気的接続が良好になるという効果が得られる。なお、本実施の形態では、ｎ型ソース・ドレイン領域上にエピタキシャルシリコン成長層を形成したが、この他に、シリコンゲルマニウム合金を選択的にエピタキシャル成長させてもよい。
【０１７８】
実施の形態７
実施の形態７に係るＤＲＡＭについて図を用いて説明する。図３８を参照して、メモリセル領域１ａのＭＯＳトランジスタＴ１のｎ型ソース・ドレイン領域１５ａ、１５ｂ上には、第１導電層および第４導電層としてのエピタキシャルシリコン成長層３７ａ、３７ｂが形成されている。このエピタキシャルシリコン成長層３７ａ、３７ｂは、ゲート電極部８ａの側面上に形成されたサイドウォール酸化膜１２を覆うように形成されている。また、素子分離絶縁膜２ａ上に位置する第２のゲート電極部分としてのゲート電極を覆うように、第２保護層としてのシリコン窒化膜５６ａが形成されている。一方、素子形成領域Ａ内の第１のゲート電極部分としてのゲート電極部上には、シリコン窒化膜は形成されていない。
【０１７９】
エピタキシャルシリコン成長層３７ａ、３７ｂを覆うようにシリコン酸化膜５４が形成されている。そのシリコン酸化膜５４に、エピタキシャルシリコン成長層３７ｂの表面を露出する第１コンタクトホールとしてのビット線コンタクトホール１８ａが形成されている。そのビット線コンタクトホール１８ａには、チタンシリサイド３８ａ、窒化チタン２３ａが形成されている。
【０１８０】
そのシリコン酸化膜５４上に、窒化チタン２３ａに電気的に接続される第１導電領域としてのビット線２５が形成されている。そのビット線２５上には、第１保護層としてのシリコン窒化膜５７ａが形成されている。そのシリコン窒化膜５７ａを覆うように、シリコン酸化膜５４、１７上にシリコン酸化膜２６が形成されている。シリコン酸化膜２６、５４に、エピタキシャルシリコン成長層３７ａの表面を露出する第２コンタクトホールとしてのストレージノードコンタクトホール５０ａが形成されている。そのストレージノードコンタクトホール５０ａ内には、チタンシリサイド３８ｂおよび窒化チタン５２ａが形成されている。
【０１８１】
一方、ＤＲＡＭの周辺回路領域１ｂでは、シリコン酸化膜２６、１７に、ｎ型ソース・ドレイン領域１５ｄ、１５ｃの表面を露出する周辺回路コンタクトホール５８ａ、５８ｂが形成されている。周辺回路コンタクトホール５８ａ、５８ｂには、チタンシリサイド２４ｃ、２４ｄおよび窒化チタン５２ｂ、５２ｃがそれぞれ形成されている。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール５８ｃ、５８ｄが形成されている。周辺回路コンタクトホール５８ｃ、５８ｄには、チタンシリサイド２４ｅ、２４ｆおよび窒化チタン５２ｄ、５２ｅがそれぞれ形成されている。
【０１８２】
また、層間絶縁膜２９には、窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅの表面を露出する周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄがそれぞれ形成されている。その周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄには、窒化チタン５３ａ、５３ｂ、５３ｃ、５３ｄがそれぞれ形成されている。なお、これ以外の構成については実施の形態５において説明した図２７に示すＤＲＡＭと実質的に同じ構成なので、同一部材には同一符号を付し、その説明を省略する。
【０１８３】
上述した構造では、実施の形態５において説明したように、チタンシリサイド３８ａ、３８ｂを形成する際の熱処理によって、ｎ型ソース・ドレイン領域１５ａ、１５ｂ中のシリコンが影響を受けることが抑制される。すなわち、シリコンが消費されるのを抑制することができる。これにより、ｎ型ソース・ドレイン領域１５ａ、１５ｂからシリコン基板１へリークする電流が低減する。
【０１８４】
また、ビット線２５とｎ型ソース・ドレイン領域１５ｂとの間の電気抵抗およびストレージノード２８ａとｎ型ソース・ドレイン領域１５ａとの間の電気抵抗が低減し、ＤＲＡＭの動作速度が向上する。
【０１８５】
そして、上述した構造では、これらの効果に加えて、さらに次に示すような効果が得られる。エピタキシャルシリコン成長層３７ａ、３７ｂは、ゲート電極部８ａおよびサイドウォール絶縁膜１２上に迫り出すように形成されている。これにより、ビット線コンタクトホール１８ａを形成する際に、アライメントのずれが発生したとしも、シリコン酸化膜５４をエッチングする際にサイドウォール絶縁膜１２をエッチングすることが抑制される。このため、ゲート電極部８ａのポリシリコン膜の部分が露出するようなことがなくなり、ビット線２５とゲート電極部８ａとの電気的な短絡を防止することができる。
【０１８６】
また、同様にストレージノードコンタクトホール５０ａを形成する際にもサイドウォール絶縁膜１２をエッチングすることが抑制される。さらに、実施の形態８において説明するように、ビット線２５が位置ずれを起こして形成されたために、ストレージノードコンタクトホール５０ａを形成する際に、そのビット線２５を覆うシリコン窒化膜５７ａが露出することがある。そのような場合では、その露出したシリコン窒素化膜５７ａがエッチングガスに晒される時間は、エピタキシャルシリコン成長層３７ａの表面が露出するまでの時間に相当する。このため、ストレージノードコンタクトホールとして、ｎ型ソース・ドレイン領域１５ａの表面を露出するコンタクトホールを形成する場合と比較すると、エッチングに要する時間が短縮される。これにより、シリコン窒化膜２７ａがエッチングされて、ビット線２５の表面が露出することが抑制される。そして、ストレージノードコンタクトホール５０ａに形成された窒化チタン５２ａによって、ストレージノード２８ｃとビット線２５とが短絡するのを防止することができる。
【０１８７】
さらに、周辺回路領域１ｂにおけるコンタクトホールとして、シリコン酸化膜２６、１７に周辺回路コンタクトホール５８ａ、５８ｂ、５８ｃ、５８ｄが形成され、層間絶縁膜２９に、周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄが形成されている。これにより、層間絶縁膜２９、シリコン酸化膜２６、１７に、１回の工程においてコンタクトホールを形成する場合と比較すると、それぞれの周辺回路コンタクトホールのアスペクト比はより小さくなり、容易に周辺回路コンタクトホールを形成することができる。
【０１８８】
また、セルプレートコンタクトホール３０と周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄとを同時に形成する際に、セルプレートコンタクトホール３０の底にセルプレート２８ｃの表面が先に露出する。その露出したセルプレート２８ｃの表面がプラズマにさらされる時間は、窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅの表面が露出するまでのエッチングに要する時間に相当する。このため、ｎ型およびｐ型ソース・ドレイン領域１５ａ、１５ｂ、１６ａ、１６ｂの表面を露出するコンタクトホールを形成する場合と比較すると、セルプレート２８ｃがプラズマにさらされる時間が短縮される。これにより、セルプレート２８ｃがエッチングによってダメージを受けたり、また、セルプレート２８ｃを突き抜けてセルプレートコンタクトホール３０が形成されるのを防止することができる。
【０１８９】
また、メモリセル領域１ａの素子分離絶縁膜２ａに延在するゲート電極部には、そのゲート電極部を覆うようにシリコン窒化膜５６ａが形成されており、素子形成領域Ａのゲート電極部にはシリコン窒化膜は形成されていない。これは、当初ゲート電極部８ａを含むメモリセル領域１ａに形成されたゲート電極部を覆うようにシリコン窒化膜を形成するとともに、素子形成領域Ａを形成する際に、所定の開口部に位置するシリコン窒化膜を除去したからである。なお、これについては実施の形態８において詳しく説明する。
【０１９０】
実施の形態８
実施の形態８として、実施の形態７において説明したＤＲＡＭの製造方法の一例について図を用いて説明する。まず図３９および図２を参照して、図２に示す工程において、シリコン酸化膜１７を形成する前にゲート電極部８ａ、８ｂ、８ｃを覆うように、シリコン基板１上にシリコン窒化膜（図示せず）を形成する。その後、メモリセル領域１ａを覆うフォトレジスト（図示せず）をマスクとして、シリコン窒化膜に異方性エッチングを施し、周辺回路領域１ｂのシリコン窒化膜を除去し、メモリセル領域１ａにのみシリコン窒化膜５６ａを残す。そのシリコン窒化膜５６ａを覆うように、シリコン基板１上にシリコン酸化膜１７を形成する。次に図４０を参照して、シリコン酸化膜１７上にフォトレジスト６０ａを形成する。フォトレジスト６０ａには、メモリセル領域１ａの素子形成領域Ａに対応する領域に開口部が形成されている。
【０１９１】
次に図４１を参照して、フォトレジスト６０ａをマスクとして、シリコン酸化膜１７に異方性エッチングを施し、素子形成領域Ａに相当する領域のシリコン窒化膜５６ａを露出する。このとき、エッチング用のガスとして、ＣＨＦ3 ガスにＣＯガスを混合させたガスを用いることが望ましい。たとえば、「ＳＡＣエッチのＳｉＯ2 ／Ｓｉ3 Ｎ4 高選択比」（森尾：月刊Semiconductor World(1995.11.p.83-p.85 ) ）によれば、この混合ガスを用いることによって、シリコン窒化膜５６ａよりもシリコン酸化膜１７をより速くエッチングさせることができる。すなわち、シリコン窒化膜とシリコン酸化膜とのエッチングの選択比を比較的大きく設定することができる。
【０１９２】
ところで、ここで形成される開口部６１は、ビット線コンタクトホールやストレージノードコンタクトホールと比べるとかなり大きい開口面積を有している。このため、開口部６１のアスペクト比は実質的に低減される。これにより、ゲート電極部８ａの上方に形成されたシリコン窒化膜５６ａが露出した後でも、その部分が過度にエッチングされることなく、より容易に開口することが可能となる。次に図４２を参照して、露出したシリコン窒化膜を除去する。次に図４３を参照して、化学気相蒸着法等により、選択的にｎ型ソース・ドレイン領域１５ａ、１５ｂ上にエピタキシャルシリコン成長層３７ａ、３７ｂをそれぞれ形成する。次に図４４を参照して、エピタキシャルシリコン成長層３７ａ、３７ｂを覆うように開口部６１内にシリコン酸化膜５４を形成する。
【０１９３】
次に図４５を参照して、シリコン酸化膜１７、５４上にフォトレジスト６０ｂを形成する。そのフォトレジスト６０ｂをマスクとして、シリコン酸化膜５４に異方性エッチングを施し、エピタキシャルシリコン成長層３７ｂの表面を露出するビット線コンタクトホール１８ａを形成する。次に図４６を参照して、実施の形態６において説明した工程と同様の工程を経ることにより、ビット線コンタクトホール１８ａ内にチタンシリサイド３８ａおよび窒化チタン２３ａを形成する。
【０１９４】
次に図４７を参照して、シリコン酸化膜５４上に、窒化チタン２３ａに電気的に接続されるビット線２５を形成する。そのビット線２５を覆うようにシリコン窒化膜５７ａを形成する。シリコン窒化膜５７ａを覆うように、シリコン酸化膜１７、５４上にシリコン酸化膜２６を形成する。シリコン酸化膜２６上にフォトレジスト６０ｃを形成する。そのフォトレジスト６０ｃをマスクとして、メモリセル領域１ａでは、シリコン酸化膜２６、５４に異方性エッチングを施すことによりエピタキシャルシリコン成長層３７ａの表面を露出するストレージノードコンタクトホール５０ａを形成する。また、周辺回路領域１ｂでは、ｎ型ソース・ドレイン領域１５ａ、１５ｃの表面を露出する周辺回路コンタクトホール５８ａ、５８ｂをそれぞれ形成する。また、ｐ型ソース・ドレイン領域１６ａ、１６ｂの表面を露出する周辺回路コンタクトホール５８ｃ、５８ｄをそれぞれ形成する。
【０１９５】
次に図４８を参照して、実施の形態６において説明した図３４、３５および３６に示す工程と同様の工程を経ることにより、ビット線コンタクトホール５０ａ内にチタンシリサイド３８ｂおよび窒化チタン５２ａを形成する。また、周辺回路コンタクトホール５８ａ、５８ｂ、５８ｃ、５８ｄ内にチタンシリサイド２４ｃ、２４ｄ、２４ｅ、２４ｆおよび窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅをそれぞれ形成する。
【０１９６】
次に図４９を参照して、シリコン酸化膜２６上に、窒化チタン５２ａに電気的に接続されるストレージノード２８ａを形成する。そのストレージノード２８ａ上にキャパシタ誘電体膜２８ｂを介在させてセルプレート２８ｃを形成する。そのセルプレート２８ｃを覆うようにシリコン酸化膜２６上に層間絶縁膜２９を形成する。層間絶縁膜２９上にフォトレジスト（図示せず）を形成する。そのフォトレジストをマスクとして、層間絶縁膜２９に異方性エッチングを施し、セルプレート２８ｃの表面を露出するセルプレートコンタクトホール３０を形成する。また、窒化チタン５２ｂ、５２ｃ、５２ｄ、５２ｅの表面を露出する周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄをそれぞれ形成する。
【０１９７】
その後、セルプレートコンタクトホール３０内に窒化チタン３２ａを形成する。また、周辺回路コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄ内に窒化チタン５３ａ、５３ｂ、５３ｃ、５３ｄをそれぞれ形成する。その後さらに層間絶縁膜２９上に所定の配線３３を形成する。以上により、図３８に示すＤＲＡＭが完成する。
【０１９８】
上述した製造方法によれば、実施の形態６において説明したように、リーク電流の低減およびメモリセル領域１ａの素子と周辺回路領域１ｂの素子との良好な電気的接続の効果に加えて、次に示すような効果がある。まず図５０は、図４０に示す工程における平面構造を示したものであり、図４２は図５０中のＬ１−Ｌ１における断面構造を示している。図４１、４２および図５０を参照して、メモリセル領域１ａの素子形成領域Ａのシリコン酸化膜１７に形成される開口部６１は、ビット線コンタクトホール１８ａと比べると、その開口断面積が十分に大きい。これにより、開口部６１のアスペクト比としては、実質的により小さい値となり、図４１に示す工程において、容易に開口部６１を形成することができる。
【０１９９】
このとき、ゲート電極８ａの上方に形成されたシリコン窒化膜が先に露出する。しかし、アスペクト比がより小さいために、ｎ型ソース・ドレイン領域１５ａ、１５ｂの表面上に形成されたシリコン窒化膜が露出するまでに、先に露出したシリコン窒化膜が過度にエッチングされるのを抑制することができる。このため、露出したシリコン窒化膜がエッチングされて、その下に位置するサイドウォール絶縁膜１２等もエッチングされるのを防止することができる。これにより、エピタキシャルシリコン成長層３７ａ、３７ｂとゲート電極８ａとの電気的な絶縁性が高められる。
【０２００】
次に、図５０および図５１を参照して、ビット線コンタクトホールを形成する際には、アライメントのずれ等に起因して、ビット線コンタクトホール１８ｂのように形成されることがある。この場合には、エピタキシャルシリコン成長層３７ｂの上面の端部が露出する。なお、図５１は図５０中のＬ２−Ｌ２における断面を示したものである。そのエピタキシャルシリコン成長層３７ｂは、ゲート電極部の上方に迫り出すように形成されている。このため、ビット線コンタクトホール１８ｂを形成する際に、ゲート電極部やサイドウォール絶縁膜をエッチングすることを防止することができる。その結果、その後形成されれるビット線２５とゲート電極との電気的な短絡を防止することができる。
【０２０１】
次に、従来の技術の項の図８９において説明したように、ストレージノードコンタクトホールを形成する際にもアライメントのずれ等に起因して、図５２に示すようにストレージノードコンタクトホール５０ｂが形成されることがある。この場合には、ビット線２５を覆うシリコン窒化膜５７ａの表面が露出してから、その露出したシリコン窒化膜がエッチングガスにさらされる時間は、エピタキシャルシリコン成長層３７ａの表面が露出するまでの時間に相当する。このため、エピタキシャルシリコン成長層３７ａが存在せず、ｎ型ソース・ドレイン領域１５ａの表面を露出させるストレージノードコンタクトホールを形成する場合と比較すると、先に露出したシリコン窒化膜がエッチングガスにさらされる時間が短縮される。これにより、露出したシリコン窒化膜５７ａが過度にエッチングされて、ビット線２５が露出するのを抑制することができる。その結果、その後形成されるストレージノード２８ａとビット線２５との電気的な短絡を防止することができる。
【０２０２】
また、ビット線の場合と同様に、ストレージノード２８ａとゲート電極部８ａとの電気的な短絡も防止することができる。
【０２０３】
以上説明したように、ビット線コンタクトホールおよびストレージノードコンタクトホールを形成する際に、アライメントのずれ等の起因して所定の位置とずれた状態で形成されたとしても、図５３に示すようなメモリセルを含むＤＲＡＭが形成される。このようなＤＲＡＭの場合でも、ビット線２５、ストレージノード２８ａおよびＭＯＳトランジスタＴ１はそれぞれ所定の部分にて電気的に接続され、その所定の部分以外で電気的な短絡が生じるのを防止することができる。
【０２０４】
さらに実施の形態８による製造方法では、実施の形態６による製造方法と比べて以下に説明する３つの効果が得られる。
【０２０５】
まず最初の効果として、実施の形態８では工程数を削減することができる。実施の形態８によれば、図４３に示す工程において、メモリセル領域１ａのｎ型ソース・ドレイン領域１５ａ、１５ｂ上にのみ選択的にエピタキシャルシリコン成長層３７ａ、３７ｂを形成することができる。このため、実施の形態６における図２９から図３１に示すように、ｎ型ソース・ドレイン領域１５ａ、１５ｂ上にのみ選択的にエピタキシャルシリコン成長層３７ａ、３７ｂを形成するために、メモリセル領域１ａと周辺回路領域１ｂとに分けて、サイドウォール酸化膜１２を形成する必要がなく、１回の工程によりサイドウォール酸化膜１２を形成することができる。その結果、工程数を削減することができる。
【０２０６】
次に２番目の効果として、実施の形態８では、実施の形態６の場合よりもエピタキシャルシリコン成長層３７ａ、３７ｂの成長過程における、シリコン基板の表面と平行な方向に成長する成分（成分Ａ）と垂直な方向に成長する成分（成分Ｂ）との比の制御（アスペクト制御）が容易になる。これについて詳しく説明する。
【０２０７】
実施の形態６では、エピタキシャルシリコン成長層３７ａ、３７ｂは、図３０に示す工程において形成される。このとき、メモリセル領域１ａの素子分離酸化膜２ａ上には、ゲート電極部の一部が形成されているほかは、シリコン酸化膜などの絶縁膜は形成されていない。一方、実施の形態８では、エピタキシャルシリコン成長層３７ａ、３７ｂは、図４３に示す工程において形成される。このとき、メモリセル領域１ａの素子分離酸化膜２ａ上には、ゲート電極部の一部に加えて、そのゲート電極部を覆うようにシリコン窒化膜５６ａとシリコン酸化膜１７が形成されている。このため、各素子形成領域にエピタキシャルシリコン成長層３７ａ、３７ｂをそれぞれ形成する際には、特に、図５０に示すように、ゲート電極部が延びる方向に沿って位置するエピタキシャルシリコン成長層では、隣接するエピタキシャルシリコン成長層の間には、シリコン窒化膜５６ａとシリコン酸化膜１７が存在している。これにより、隣接するエピタキシャルシリコン成長層の成長過程において、成分Ａを考慮することなく両者の電気的絶縁性が保持される。
【０２０８】
しかしながら、実施の形態６の場合では、エピタキシャルシリコン成長層の形成時には、このような絶縁膜が存在しない。このため、成分Ａによっては素子分離酸化膜２ａ上に乗り上げてエピタキシャルシリコン成長層が形成されて、隣接するエピタキシャルシリコン成長層が電気的に短絡してしまうおそれがある。これを防ぐためには、実施の形態６の場合では、成分Ａと成分Ｂとを制御することによって、隣接するエピタキシャルシリコン成長層を接触させないことが必要である。したがって、実施の形態８では、特にこのような成分Ａを考慮する必要がない分、実施の形態６の場合よりもエピタキシャルシリコン成長層を形成する際のアスペクト制御が容易になる。
【０２０９】
そして３番目の効果として、実施の形態８では実施の形態６の場合に比べて、ビット線コンタクトホールおよびストレージノードコンタクトホールを形成する際の写真製版のアライメントのずれに対するマージン大きくなる。これについて詳しく説明する。
【０２１０】
実施の形態６では、たとえば、ビット線コンタクトホール１８ａは、図３３に示すように、シリコン酸化膜１７に形成されるこのとき、写真製版のアライメントが、特に、ゲート電極部が延びる方向にずれた場合には、ビット線コンタクトホール１８ａは、シリコン酸化膜１７下の素子分離酸化膜２ａを露出するように形成されたり、あるいは、ゲート電極の一部を露出するように形成されることがある。
【０２１１】
一方、実施の形態８では、ビット線コンタクトホール１８ａは、図５１に示すように、シリコン酸化膜１７に形成される。このとき、素子形成領域Ａ以外では、シリコン酸化膜１７下にはシリコン窒化膜５６ａが形成されている。これにより、シリコン酸化膜１７をエッチングする際には、実質的にシリコン窒化膜５６ａを残してシリコン酸化膜１７のみをエッチングすることができる。その結果、アライメントがゲート電極部が延びる方向にずれたとしても、シリコン窒化膜５６ａが保護膜となって、素子分離酸化膜２ａやゲート電極部の一部を露出してビット線コンタクトホール１８ａが形成されるのを防止することができる。このことは、ストレージノードコンタクトホールについても同様である。したがって、実施の形態８では、実施の形態６の場合よりもビット線コンタクトホールやストレージノードコンタクトホールを形成する際の写真製版のアライメントのずれに対するマージンが大きくなる。
【０２１２】
なお、各実施の形態においては、半導体装置としてはＤＲＡＭを例に挙げたが、上述した構造をＤＲＡＭ以外の半導体装置にも適用でき、リーク電流の低減および高速動作が図られ、良好な電気的絶縁性と接続性とを有する半導体装置を得ることができる。
【０２１３】
ここで、各実施の形態と請求項にかかる発明との対応関係について記載する。実施の形態１は、半導体装置とその好ましい半導体装置の第１２および１４の局面（請求項１、１３および１５）に対応している。
【０２１４】
実施の形態２は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第６および１２の局面（請求項１６、２２および２８）に対応している。
【０２１５】
実施の形態３は、半導体装置とその好ましい半導体装置の第８、１２、１３、１４の局面（請求項１、９、１３、１４および１５）に対応している。
【０２１６】
実施の形態４は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第６、７、８、１１、１２の局面（請求項１６、２２、２３、２４、２７および２８）に対応している。
【０２１７】
実施の形態５は、半導体装置とその好ましい半導体装置の第１、２、３、４、６、７、８、９、１２、１３、１４の局面（請求項１〜５、７〜１０、１３〜１５）に対応している。
【０２１８】
実施の形態６は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第１、２、３、４、６、７、８、１１、１２の局面（請求項１６〜２０、２２〜２４、２７および２８）に対応している。
【０２１９】
実施の形態７は、半導体装置とその好ましい半導体装置の第１〜７、１０〜１４の局面（請求項１〜８、１１〜１５）に対応している。
【０２２０】
実施の形態８は、半導体装置の製造方法とその好ましい半導体装置の製造方法の第１〜６、９〜１２の局面（請求項１６〜２２、２５〜２８）に対応している。
【０２２１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【０２２２】
【発明の効果】
本発明に係る半導体装置によれば、第１不純物領域が熱処理による影響を受けることを防止でき、導電領域から第１不純物領域を経て半導体基板へ流れるリーク電流が低減する。また、導電領域と第１不純物領域との間の電気抵抗を低減することができ、半導体装置の動作速度が向上する。
さらに、第１絶縁層および第２絶縁層に第２コンタクトホールを形成する際に、導電領域の表面が露出するのを抑制することができ、第２コンタクトホール内に形成された第５導電層および第６導電層によって、キャパシタのストレージノードと導電領域とが電気的に短絡するのを防止することができる。
そして、第３および第４コンタクトホールの形成がより容易になり、第３および第４コンタクトホールの開口不良が抑制されて、第２配線層と第３不純物領域との電気的接続が良好になる。また、第５コンタクトホールと第４コンタクトホールとを同時に形成する際に、キャパシタのセルプレートに過度のエッチングが施されてセルプレートの一部を突き抜けて第５コンタクトホールが形成されるのを防止することができ、第２配線層とキャパシタのセルプレートとの電気的な接続が良好に行なわれる。
【０２２３】
好ましい半導体装置の第１の局面では、第１導電層より下の領域がエッチングによるダメージを受けることが抑制される。
【０２２４】
好ましい半導体装置の第２の局面では、ゲート電極がエッチングによる影響を受けることが抑制される。その結果、第１導電領域とゲート電極との電気的絶縁性が向上するとともに、第１導電領域とソース・ドレイン領域との電気的な接続が良好な半導体装置が得られる。
【０２２６】
好ましい半導体装置の第３の局面では、電気的な短絡の防止されたＭＯＳトランジスタを含む半導体装置が得られる。
【０２２７】
好ましい半導体装置の第４の局面では、導電領域の表面が露出するのを効果的に抑制することができる。
【０２２９】
好ましい半導体装置の第５の局面では、第１領域の第２導電領域と第２領域の第３不純物領域との電気的接続が良好になる。
【０２３０】
好ましい半導体装置の第６の局面では、第４コンタクトホールを容易に開口することができる。また、第４コンタクトホールを形成する際に、中継導電体の表面を確実に露出させることができる。これにより、第２配線層と第３不純物領域との電気的な接続がさらに良好になる。
【０２３１】
好ましい半導体装置の第７の局面では、第２導電領域を形成する際に同時に中継導電体を形成することができる。
【０２３２】
好ましい半導体装置の第８の局面では、第１のゲート電極部分を実質的にエッチングすることなく、素子形成領域を形成するための開口部を第１絶縁層に容易に形成することができる。
好ましい半導体装置の第９の局面では、シリコン窒化膜を実質的に残して、シリコン酸化膜を選択的に容易にエッチングすることができる。
【０２３４】
好ましい半導体装置の第１０の局面では、第１導電層を、半導体基板の所定の領域に自己整合的に容易に形成することができる。
【０２３５】
好ましい半導体装置の第１１の局面では、金属シリサイドが容易に形成される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＤＲＡＭの一断面図である。
【図２】 本発明の実施の形態２に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の部分拡大断面図である。
【図９】 同実施の形態において、図８に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図１０】 同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】 本発明の実施の形態３に係るＤＲＡＭの一断面図である。
【図１９】 実施の形態４に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】 同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】 本発明の実施の形態５に係るＤＲＡＭの一断面図である。
【図２８】 実施の形態６に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】 同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】 同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】 同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３４に示す工程の部分拡大断面図である。
【図３６】 同実施の形態において、図３４に示す工程の後に行なわれる工程の部分拡大断面図である。
【図３７】 同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】 本発明の実施の形態７に係るＤＲＡＭの一断面図である。
【図３９】 実施の形態８に係るＤＲＡＭの製造方法の１工程を示す断面図である。
【図４０】 同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】 同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】 同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】 同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。
【図４４】 同実施の形態において、図４３に示す工程の後に行なわれる工程を示す断面図である。
【図４５】 同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４６】 同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４７】 同実施の形態において、図４６に示す工程の後に行なわれる工程を示す断面図である。
【図４８】 同実施の形態において、図４７に示す工程の後に行なわれる工程を示す断面図である。
【図４９】 同実施の形態において、図４８に示す工程の後に行なわれる工程を示す断面図である。
【図５０】 同実施の形態において、図４２に示す工程における一平面図である。
【図５１】 図５０に示すＬ２−Ｌ２における一断面図である。
【図５２】 同実施の形態において、図５１に示す工程の後に行なわれる工程を示す断面図である。
【図５３】 同実施の形態において、図５２に示す工程の後に行なわれる工程を示す断面図である。
【図５４】 従来の第１の例のＤＲＡＭの製造方法の１工程を示す断面図である。
【図５５】 図５４に示す工程の後に行なわれる工程を示す断面図である。
【図５６】 図５５に示す工程の後に行なわれる工程を示す断面図である。
【図５７】 図５６に示す工程の後に行なわれる工程を示す断面図である。
【図５８】 図５７に示す工程の後に行なわれる工程を示す断面図である。
【図５９】 図５８に示す工程の後に行なわれる工程を示す断面図である。
【図６０】 図５９に示す工程の後に行なわれる工程を示す断面図である。
【図６１】 図６０に示す工程の後に行なわれる工程を示す断面図である。
【図６２】 図６１に示す工程の後に行なわれる工程を示す断面図である。
【図６３】 図６２に示す工程の後に行なわれる工程を示す断面図である。
【図６４】 図６３に示す工程の後に行なわれる工程を示す断面図である。
【図６５】 図６４に示す工程の後に行なわれる工程を示す断面図である。
【図６６】 図６５に示す工程の後に行なわれる工程を示す断面図である。
【図６７】 図６６に示す工程の後に行なわれる工程を示す断面図である。
【図６８】 図６７に示す工程の後に行なわれる工程を示す断面図である。
【図６９】 図６８に示す工程の後に行なわれる工程を示す断面図である。
【図７０】 図６９に示す工程の後に行なわれる工程を示す断面図である。
【図７１】 図７０に示す工程の後に行なわれる工程を示す断面図である。
【図７２】 図７１に示す工程の後に行なわれる工程を示す断面図である。
【図７３】 図７２に示す工程の後に行なわれる工程を示す断面図である。
【図７４】 図７３に示す工程の後に行なわれる工程を示す断面図である。
【図７５】 図７４に示す工程の後に行なわれる工程を示す断面図である。
【図７６】 図７５に示す工程の部分拡大断面図である。
【図７７】 図７６に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図７８】 従来の第１の例のＤＲＡＭの一断面図である。
【図７９】 従来の第２の例のＤＲＡＭの製造方法の１工程を示す断面図である。
【図８０】 図７９に示す工程の後に行なわれる工程を示す断面図である。
【図８１】 図８０に示す工程の後に行なわれる工程を示す断面図である。
【図８２】 図８１に示す工程の後に行なわれる工程を示す断面図である。
【図８３】 図８２に示す工程の後に行なわれる工程を示す断面図である。
【図８４】 図８３に示す工程の後に行なわれる工程を示す断面図である。
【図８５】 図８４に示す工程の後に行なわれる工程を示す断面図である。
【図８６】 従来の第２の例に係るＤＲＡＭの一断面図である。
【図８７】 図８０に示す工程における一平面図である。
【図８８】 図８７に示すＬ４−Ｌ４における断面図である。
【図８９】 図８４に示す工程における一平面図である。
【図９０】 図８９に示すＬ６−Ｌ６における断面図である。
【符号の説明】
１ シリコン基板、１ａ メモリセル領域、１ｂ 周辺回路領域、２ａ，２ｂ素子分離酸化膜、３ａ ｐ型ウェル、３ｂ，４ ｎ型ウェル、８ａ，８ｂ，８ｃ ゲート電極部、１１ シリコン酸化膜、１２ サイドウォール、１５ａ〜１５ｃ ｎ型ソース・ドレイン領域、１６ａ，１６ｂ ｐ型ソース・ドレイン領域、１７ シリコン酸化膜、１８，１８ａ，１８ｂ ビット線コンタクトホール、１９ａ，１９ｂ ストレージノードコンタクトホール、２０，２０ａ，２０ｂポリシリコン膜、２２ａ〜２３ｆ チタン、２３ａ〜２３ｆ，２７ａ〜２７ｅ，３２ａ〜３２ｅ，４７ａ〜４７ｅ 窒化チタン、２４ａ〜２４ｆ，３８ａ，３８ｂ，４６ チタンシリサイド、２５ ビット線、２６ シリコン酸化膜、２８ａストレージノード、２８ｂ キャパシタ誘電体膜、２８ｃ セルプレート、２８ キャパシタ、２９ 層間絶縁膜、３０ セルプレートコンタクトホール、３３ メタル配線、３５ａ〜３５ｄ 導電体、３７ａ，３７ｂ エピタキシャルシリコン成長層、２１ａ〜２１ｄ，３１ａ〜３１ｄ，３４ａ〜３４ｄ，３６ａ〜３６ｄ，４３ａ〜４３ｄ 周辺回路コンタクトホール、５０ａ，５０ｂ ストレージノードコンタクトホール、５２ａ〜５２ｅ，５３ａ〜５３ｅ 窒化チタン、５８ａ〜５８ｄ，５９ａ〜５９ｅ 周辺回路コンタクトホール ５６ａ，５７ａシリコン窒化膜、６１，６２，６２ａ，６３，６３ａ 開口部。
Claims (12)
- 主表面を有する半導体基板と、
前記半導体基板の主表面に形成された第１領域と、
前記第１領域の表面に形成された第１不純物領域と、
前記第１不純物領域の表面上に形成されたシリコンを含む第１導電層と、
前記第１導電層上に形成されたシリコンと所定の金属との化合物を含む第２導電層と、
前記第２導電層上に形成された所定の前記金属または前記金属の化合物を含む第３導電層と、
前記第１〜第３導電層を囲むように、前記半導体基板上に形成された第１絶縁層と、
前記第１絶縁層上に形成され、前記第３導電層と電気的に接続される導電領域と、
前記第１領域の主表面に、前記第１不純物領域と間隔を隔てて形成された第２不純物領域と、
前記第２不純物領域の表面上に形成されたシリコンを含む第４導電層と、
前記第１絶縁層上に形成された第２絶縁層と、
前記第１絶縁層および前記第２絶縁層に形成され、前記第４導電層の表面を露出する第２コンタクトホールと、
前記第２コンタクトホール内に形成され、前記第４導電層と電気的に接続されたシリコンと所定の前記金属との化合物を含む第５導電層と、
前記第２コンタクトホール内の前記第５導電層上に形成され、所定の前記金属または前記金属の化合物を含む第６導電層と、
ストレージノードおよびセルプレートを有して前記第２絶縁層上に形成され、前記ストレージノードが前記第６導電層と電気的に接続されたキャパシタと、
前記半導体基板の主表面に形成され、前記第１領域と電気的に絶縁された第２領域と、
前記第２領域の表面に形成された第３不純物領域と、
前記第１領域および前記第２領域を覆うように、前記第２絶縁層上に形成された第３絶縁層と、
前記第１絶縁層および前記第２絶縁層に形成され、前記第３不純物領域の表面を露出する第３コンタクトホールと、
前記第３絶縁層に形成され、前記第３コンタクトホールに連通する第４コンタクトホールと、
前記第３絶縁層に形成され、前記キャパシタの前記セルプレートの表面を露出する第５コンタクトホールと、
前記第３コンタクトホール内に形成され、前記第３不純物領域の表面上に位置してシリコンと所定の金属との化合物を含む第７導電層および前記第７導電層上に位置して所定の前記金属または前記金属の化合物を含む第８導電層を有する第１柱状導電体と、
前記第４コンタクトホール内に形成され、前記第１柱状導電体と電気的に接続された第２柱状導電体と、
前記第５コンタクトホール内に形成された第３柱状導電体と、
前記第２柱状導電体に電気的に接続されて、前記第３絶縁層上に形成された第１配線層と、
前記第３柱状導電体に電気的に接続されて、前記第３絶縁層上に形成された第２配線層と
を備えた、半導体装置。 - 前記第１絶縁層は、前記第１導電層の表面を露出する第１コンタクトホールを有し、
前記第２導電層および前記第３導電層は、前記第１コンタクトホール内に形成されている、請求項１記載の半導体装置。 - 前記第１領域の主表面に、間隔を隔てて設けられた１対のソース・ドレイン領域と、
前記ソース・ドレイン領域のそれぞれによって挟まれた前記半導体基板の領域上に、ゲート絶縁膜を介在させて形成されたゲート電極と
を含み、
１対の前記ソース・ドレイン領域のうち、一方のソース・ドレイン領域は前記第１不純物領域を含み、
前記第１導電層は、前記ゲート電極と電気的に絶縁されて前記ゲート電極の一部を覆うように前記ゲート電極の近傍に形成されている、請求項２記載の半導体装置。 - 前記１対のソース・ドレイン領域のうち、他方のソース・ドレイン領域は前記第２不純物領域を含み、
前記ゲート電極は、前記第１不純物領域と前記第２不純物領域とによって挟まれた領域上に形成されている、請求項３記載の半導体装置。 - 前記導電領域の表面を覆うように形成された第１保護層を備え、
前記第２絶縁層は前記第１保護層を覆うように形成され、
前記第１保護層はシリコン窒化膜であり、
前記第２絶縁層はシリコン酸化膜である、請求項１〜４のいずれかに記載の半導体装置。 - 前記第１配線層と前記第２配線層とは同じ層から形成されている、請求項１〜５のいずれかに記載の半導体装置。
- 前記第１柱状導電体の断面積よりも大きい断面積を有し、前記第１柱状導電体と前記第２柱状導電体との間に介在するように、前記第２絶縁層上に形成された中継導電体を含む、請求項１〜６のいずれかに記載の半導体装置。
- 前記中継導電体は前記ストレージノードと同じ層からなる、請求項７記載の半導体装置。
- 前記第１領域は、複数の素子形成領域と、前記素子形成領域を互いに電気的に絶縁する素子分離領域とを含み、
前記ゲート電極は、前記素子形成領域に延在する第１のゲート電極部分と、前記第１のゲート電極に接続し、前記素子分離領域に延在する第２のゲート電極部分とを含み、
前記第２のゲート電極部分を覆うように前記第１絶縁層下に形成された第２保護層を含む、請求項３または４に記載の半導体装置。 - 前記第２保護層はシリコン窒化膜であり、
前記第１絶縁層はシリコン酸化膜である、請求項９記載の半導体装置。 - 前記半導体基板はシリコン単結晶基板であり、
前記第１導電層は、シリコンまたはシリコンゲルマニウム合金を含む、請求項１〜１０のいずれかに記載の半導体装置。 - 所定の前記金属は、チタン、コバルト、ジルコニウムおよびハフニウムからなる群から選ばれるいずれか１つの金属を含む、請求項１〜１１のいずれかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03895898A JP3919921B2 (ja) | 1997-09-26 | 1998-02-20 | 半導体装置 |
| US09/158,605 US6417534B2 (en) | 1997-09-26 | 1998-09-23 | Semiconductor device and method of fabricating the same |
| US10/142,976 US20020140019A1 (en) | 1997-09-26 | 2002-05-13 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26243397 | 1997-09-26 | ||
| JP9-262433 | 1997-09-26 | ||
| JP03895898A JP3919921B2 (ja) | 1997-09-26 | 1998-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163294A JPH11163294A (ja) | 1999-06-18 |
| JP3919921B2 true JP3919921B2 (ja) | 2007-05-30 |
Family
ID=26378269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03895898A Expired - Fee Related JP3919921B2 (ja) | 1997-09-26 | 1998-02-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6417534B2 (ja) |
| JP (1) | JP3919921B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183313A (ja) * | 1998-12-21 | 2000-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR20010063852A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체소자의 자기정렬적인 콘택 형성방법 |
| KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
| KR100363091B1 (ko) * | 2000-06-27 | 2002-11-30 | 삼성전자 주식회사 | 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법 |
| KR100338781B1 (ko) * | 2000-09-20 | 2002-06-01 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
| KR100363099B1 (ko) * | 2001-01-12 | 2002-12-05 | 삼성전자 주식회사 | 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법 |
| JP2002324850A (ja) * | 2001-04-25 | 2002-11-08 | Mitsubishi Electric Corp | 半導体メモリ装置およびその製造方法 |
| JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP4346322B2 (ja) * | 2003-02-07 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4529024B2 (ja) * | 2003-04-22 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| DE102005040624A1 (de) * | 2004-09-02 | 2006-03-09 | Fuji Electric Holdings Co., Ltd., Kawasaki | Halbleiterbauteil und Verfahren zu seiner Herstellung |
| DE102005039564B4 (de) * | 2004-09-02 | 2011-03-31 | Fuji Electric Systems Co., Ltd. | Verfahren zum Herstellen eines Halbleiterbauteils |
| KR100618869B1 (ko) * | 2004-10-22 | 2006-09-13 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 및 그 제조방법 |
| JP2006195043A (ja) * | 2005-01-12 | 2006-07-27 | Yamaha Corp | 電子音楽装置および同装置に適用されるコンピュータ読み取り可能なプログラム |
| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| KR100637690B1 (ko) * | 2005-04-25 | 2006-10-24 | 주식회사 하이닉스반도체 | 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법 |
| JP2006310454A (ja) * | 2005-04-27 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100645068B1 (ko) * | 2005-08-01 | 2006-11-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7625776B2 (en) * | 2006-06-02 | 2009-12-01 | Micron Technology, Inc. | Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon |
| US7628932B2 (en) | 2006-06-02 | 2009-12-08 | Micron Technology, Inc. | Wet etch suitable for creating square cuts in si |
| US7709341B2 (en) | 2006-06-02 | 2010-05-04 | Micron Technology, Inc. | Methods of shaping vertical single crystal silicon walls and resulting structures |
| US8167830B2 (en) * | 2006-12-26 | 2012-05-01 | Noriega Gerardo V | Methods and systems for low frequency mechanical treatment of the prostate |
| JP5529365B2 (ja) * | 2007-02-01 | 2014-06-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその製造方法 |
| JP2008218604A (ja) * | 2007-03-02 | 2008-09-18 | Nec Electronics Corp | 半導体装置 |
| KR101559868B1 (ko) | 2008-02-29 | 2015-10-14 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법. |
| US8853762B2 (en) * | 2008-11-25 | 2014-10-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure for protecting metal-insulator-metal capacitor in memory device from charge damage |
| JP2010219139A (ja) * | 2009-03-13 | 2010-09-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101006531B1 (ko) * | 2009-05-11 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| JP2012089744A (ja) | 2010-10-21 | 2012-05-10 | Elpida Memory Inc | 半導体装置の製造方法 |
| US20160190318A1 (en) * | 2014-12-30 | 2016-06-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20180063947A (ko) * | 2016-12-02 | 2018-06-14 | 삼성전자주식회사 | 반도체 메모리 소자 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093615A (en) * | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
| JP3443219B2 (ja) | 1995-11-14 | 2003-09-02 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| SG54456A1 (en) * | 1996-01-12 | 1998-11-16 | Hitachi Ltd | Semconductor integrated circuit device and method for manufacturing the same |
| JPH10135425A (ja) | 1996-11-05 | 1998-05-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5918122A (en) | 1997-02-11 | 1999-06-29 | Micron Technology, Inc. | Methods of forming integrated circuitry, DRAM cells and capacitors |
-
1998
- 1998-02-20 JP JP03895898A patent/JP3919921B2/ja not_active Expired - Fee Related
- 1998-09-23 US US09/158,605 patent/US6417534B2/en not_active Expired - Fee Related
-
2002
- 2002-05-13 US US10/142,976 patent/US20020140019A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010019142A1 (en) | 2001-09-06 |
| JPH11163294A (ja) | 1999-06-18 |
| US20020140019A1 (en) | 2002-10-03 |
| US6417534B2 (en) | 2002-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |