JP5280142B2 - 半導体装置およびその製造方法 - Google Patents
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Description
基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第1導電型の低濃度領域と、
前記第1導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第2導電型のドレイン側拡散領域と、
前記第1導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第2導電型のソース側拡散領域と、
前記第2導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第1の素子分離絶縁膜と、
前記第2導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第2の素子分離絶縁膜と、を含み、
前記第1導電型の前記低濃度領域中の前記ソース側拡散領域下には、前記低濃度領域よりも不純物濃度が高い前記第1導電型の高濃度領域が、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第2の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成された半導体装置が提供される。
基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第1導電型の低濃度領域の表面に、互いに距離を隔てて形成された第1の素子分離絶縁膜および第2の素子分離絶縁膜を形成する工程と、
前記第1導電型の前記低濃度領域表面に、前記第1の素子分離絶縁膜で分離される第2導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第2の素子分離絶縁膜で分離される前記第2導電型のソース側拡散領域を形成する工程と、
前記第1導電型の前記低濃度領域中の前記ソース側拡散領域下に、前記低濃度領域よりも不純物濃度が高い前記第1導電型の高濃度領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第1の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第2の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
を含み、
前記第1導電型の前記高濃度領域は、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第2の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成された半導体装置の製造方法が提供される。
図1は、本実施の形態における半導体装置の構成を示す断面図である。図2は、図1の半導体装置の構成を示す平面図である。図1は、図2のB−B’断面図に該当する。
本実施の形態において、半導体装置100は、半導体基板102(基板)と、半導体基板102上に形成された高耐圧MOSトランジスタ142(電界効果トランジスタ)とを含む。
まず、半導体基板102上に所定の開口パターンを有するレジスト膜150を形成し、レジスト膜150をマスクとしてp型不純物イオン152をイオン注入する。ここで、p型不純物イオン152は、ボロン(B)とすることができる。これにより、半導体基板102表面にp型低濃度領域110が形成される(図3(a))。
図5は、本実施の形態における半導体装置の構成を示す断面図である。図6は、図5の半導体装置の構成を示す平面図である。図5は、図6のC−C’断面図に該当する。
本実施の形態において、半導体装置100の基板は、半導体ウェハである半導体基板102上に半導体層104が形成された構成とすることができる。半導体基板102は、たとえばp型のシリコン基板(シリコンウェハ)とすることができる。半導体層104は、たとえばp型のシリコンエピタキシャル層とすることができる。また、半導体装置100の半導体基板102および半導体層104中には、n型埋込領域106およびn型埋込領域106上に形成されるとともにn型埋込領域106から半導体層104表面にわたって継続的に形成されたn型シンカー領域108が形成されている。本実施の形態において、p型低濃度領域110は、半導体層104中のn型埋込領域106およびn型シンカー領域108に囲まれた領域に形成されている。n型埋込領域106やn型シンカー領域108の濃度は、1e19〜1e20cm−3程度とすることができる。n型埋込領域106およびn型シンカー領域108を設けることにより、バックゲート電極122に所定の電位を設定することができる。そのため、このような構成により、本実施の形態における半導体装置100のようなNMOSを、電流能力の比較的低いPMOSの代わりとして回路内の電源側(ハイサイド)に用いることができる。
まず、半導体基板102表面にn型埋込領域106を形成した後、エピタキシャル成長により、半導体基板102上に半導体層104を形成する。これにより、n型埋込領域106が半導体層104内にも広がる(図7(a))。次いで、半導体層104上に所定の開口パターンを有するレジスト膜150を形成し、レジスト膜150をマスクとしてp型不純物イオン152をイオン注入する。ここで、p型不純物イオン152は、ボロン(B)とすることができる。これにより、半導体層104表面にp型低濃度領域110が形成される(図7(b))。
(例1)
図10は、第2の実施の形態で説明したのと同様の構成の半導体装置100を想定し、平面視におけるp型高濃度領域140とn型ドレイン側拡散領域112との間の距離Aを変化させた場合のドレイン電流(Id)とドレインソース間電圧(Vds)との関係のシミュレーション結果を示す図である。ここで、ドレイン電流(Id)が急激に増え始めるドレインソース間電圧(Vds)が、オン耐圧となる。
図11は、例1と同様の構成の半導体装置100を想定し、平面視におけるp型高濃度領域140とn型ドレイン側拡散領域112との間の距離A(μm)を変化させた場合のオン抵抗(規格値)のシミュレーション結果を示す図である。ドレインソース間電圧(Vds)=0.1V、ゲートソース間電圧(Vgs)=12Vとした。
図12は、例1と同様の構成の半導体装置100を想定し、平面視におけるp型高濃度領域140とn型ドレイン側拡散領域112との間の距離A(μm)を変化させた場合のオフ耐圧のシミュレーション結果を示す図である。ゲートソース間電圧(Vgs)=0Vとした。
例1と同様の構成の半導体装置100を想定し、平面視におけるp型高濃度領域140とn型ドレイン側拡散領域112との間の距離A(μm)を変化させた場合の高耐圧MOSトランジスタ142の閾値電圧(VT)のシミュレーションを行ったところ、距離Aが小さくなると、閾値電圧が増加した。これは、p型高濃度領域140のテール部分が基板のp型低濃度領域110表面に達してしまい、p型低濃度領域110のp型不純物濃度が高くなってしまうためである。この観点からは、距離Aが大きい方が好ましく、たとえば、距離Aが3μm以上、より好ましくは、5μmとすることができる。
102 半導体基板
104 半導体層
106 n型埋込領域
108 n型シンカー領域
110 p型低濃度領域
110a チャネル領域
112 n型ドレイン側拡散領域
114 n型ソース側拡散領域
116 ドレイン電極
118 ドレイン電極
120 ソース電極
122 バックゲート電極
128 素子分離絶縁膜
130 素子分離絶縁膜
132 素子分離絶縁膜
134 素子分離絶縁膜
136 ゲート絶縁膜
138 ゲート電極
140 p型高濃度領域
142 高耐圧MOSトランジスタ
150 レジスト膜
152 p型不純物イオン
154 酸化膜
156 レジスト膜
158 n型不純物イオン
160 レジスト膜
162 n型不純物イオン
164 レジスト膜
166 p型不純物イオン
300 半導体装置
302 基板
312 n型ドレイン側拡散領域
314 n型ソース側拡散領域
318 ドレイン電極
320 ソース電極
332 素子分離絶縁膜
334 素子分離絶縁膜
336 ゲート絶縁膜
338 ゲート電極
Claims (9)
- 基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置であって、
前記電界効果トランジスタは、
前記基板表面に形成された第1導電型の低濃度領域と、
前記第1導電型の前記低濃度領域表面に設けられ、表面の一部に前記ドレイン電極が形成された第2導電型のドレイン側拡散領域と、
前記第1導電型の前記低濃度領域表面において、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられ、表面の一部に前記ソース電極が形成された前記第2導電型のソース側拡散領域と、
前記第2導電型の前記ドレイン側拡散領域上に形成され、前記基板表面で当該ドレイン側拡散領域を分離するとともに前記チャネル領域と前記ドレイン電極とを分離する第1の素子分離絶縁膜と、
前記第2導電型の前記ソース側拡散領域上に、前記基板表面で当該ソース側拡散領域を分離するとともに前記チャネル領域と前記ソース電極とを分離する第2の素子分離絶縁膜と、を含み、
前記第1導電型の前記低濃度領域中の前記ソース側拡散領域下には、前記低濃度領域よりも不純物濃度が高い前記第1導電型の高濃度領域が、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第2の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成されており、
前記第1の素子分離絶縁膜が前記第2の素子分離絶縁膜よりも膜厚が厚く形成され、前記ソース側拡散領域は、前記ドレイン側拡散領域よりも、前記第2導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成された半導体装置。 - 請求項1に記載の半導体装置において、
前記第1導電型の前記高濃度領域は、前記第2の素子分離絶縁膜下方において、他の領域よりも前記基板表面に近い浅い位置に形成された半導体装置。 - 請求項1または2に記載の半導体装置において、
平面視において、前記第1導電型の前記高濃度領域と、前記ドレイン側拡散領域との間の距離Aが、0μm以上である半導体装置。 - 請求項1から3いずれかに記載の半導体装置において、
前記第1導電型の前記高濃度領域は、少なくとも前記ソース側拡散領域の下方全面に形成された半導体装置。 - 請求項1から4いずれかに記載の半導体装置において、
前記ドレイン側拡散領域と前記ソース側拡散領域とが、同一のイオン注入工程で形成された半導体装置。 - 請求項1から5いずれかに記載の半導体装置において、
前記基板中には、前記第2導電型の埋込領域と、前記埋込領域から前記基板表面にまで連続して設けられた前記第2導電型のシンカー領域と、が形成され、前記第1導電型の前記低濃度領域は、当該埋込領域および前記シンカー領域に囲まれて形成された半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記第1の素子分離絶縁膜が前記第2の素子分離絶縁膜よりも幅が広く形成された半導体装置。 - 基板と、前記基板の表面に形成されたゲート長Lのチャネル領域、当該チャネル領域上に形成されたゲート電極、当該ゲート電極の両側方に形成されたソース電極およびドレイン電極を含む電界効果トランジスタと、を含む半導体装置の製造方法であって、
前記基板表面に形成された第1導電型の低濃度領域の表面に、互いに距離を隔てて形成された第1の素子分離絶縁膜および第2の素子分離絶縁膜を形成する工程と、
前記第1導電型の前記低濃度領域表面に、前記第1の素子分離絶縁膜で分離される第2導電型のドレイン側拡散領域および、前記ドレイン側拡散領域との間に前記チャネル領域を挟んで設けられるとともに前記第2の素子分離絶縁膜で分離される前記第2導電型のソース側拡散領域をイオン注入工程で形成する工程と、
前記第1導電型の前記低濃度領域中の前記ソース側拡散領域下に、前記低濃度領域よりも不純物濃度が高い前記第1導電型の高濃度領域を形成する工程と、
前記ドレイン側拡散領域表面の前記第1の素子分離絶縁膜で前記チャネル領域から分離された側に前記ドレイン電極を形成する工程と、
前記ソース側拡散領域表面の前記第2の素子分離絶縁膜で前記チャネル領域から分離された側に前記ソース電極を形成する工程と、
をこの順で行い、
前記第1導電型の前記高濃度領域は、平面視で少なくとも前記ソース側拡散領域の前記チャネル領域側と反対側の端部から、前記第2の素子分離絶縁膜の前記チャネル領域側の端部にわたって形成されており、
前記第1の素子分離絶縁膜は、前記第2の素子分離絶縁膜よりも膜厚が厚く形成され、
前記ソース側拡散領域は一部が前記第2の素子分離絶縁膜の下に位置しており、かつ前記ドレイン側拡散領域は一部が前記第1の素子分離絶縁膜の下に位置しており、
前記ドレイン側拡散領域よりも、前記第2導電型の不純物の濃度が最も高いピーク濃度部分が深い位置に形成される、半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記ドレイン側拡散領域および前記ソース側拡散領域を形成する工程において、前記ドレイン側拡散領域と前記ソース側拡散領域とを、同一のイオン注入工程で形成する半導体装置の製造方法。
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