JP2839375B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、絶縁体層の上に形成
された薄膜電界効果型ＭＯＳトランジスタで構成する半
導体集積回路装置に関し、特にそのダイオード素子及び
抵抗素子の構成に関するものである。
された薄膜電界効果型ＭＯＳトランジスタで構成する半
導体集積回路装置に関し、特にそのダイオード素子及び
抵抗素子の構成に関するものである。
【０００２】
【従来の技術】まず、絶縁体層上に形成された薄膜電界
効果型ＭＯＳトランジスタ（以下、ＳＯＩ ＭＯＳＦＥ
Ｔと記す）の基本構造を図９において説明する。図９は
同一基板上にＰチャネルＭＯＳＦＥＴ（以下、Ｐ−ＭＯ
ＳＦＥＴと記す）とＮチャネルＭＯＳＦＥＴ（以下、Ｎ
−ＭＯＳＦＥＴと記す）を形成した時の断面図であり、
同図(a) が一般的なシリコンウェハ中に形成されるＭＯ
ＳＦＥＴ（以下、バルクＭＯＳＦＥＴと記す）、同図
(b) がＳＯＩ ＭＯＳＦＥＴである。図において、１は
シリコンウェハ、２はシリコンウェハ１の上に形成され
た絶縁体層、３はＮ−ＭＯＳＦＥＴのチャネル部分を形
成するｐ- 不純物領域、４はＰ−ＭＯＳＦＥＴのチャネ
ル部分を形成するｎ- 不純物領域、５1,５2 はＮ−ＭＯ
ＳＦＥＴのソース・ドレインを形成するｎ+ 不純物領
域、５3 はｎ- 不純物領域４に電気的接合をとるために
形成するｎ+ 不純物領域、６1,６2 はＰ−ＭＯＳＦＥＴ
のソース・ドレインを形成するｐ+ 不純物領域、６3 は
ｐ- 不純物領域３に電気的接合をとるために形成するｐ
+ 不純物領域、７はゲート電極を形成するポリシリコン
層、１０はサイドウォール、８はポリシリコン層７とｐ
- 不純物領域３またはｎ- 不純物領域４の間にある酸化
膜層、９はｐ+ 不純物領域６1,６2 またはｎ+ 不純物領
域５1,５2 の電位を他と分離するためのＬＯＣＯＳ層、
２８はＳＯＩ ＭＯＳＦＥＴにおいてシリコンウェハの
電位を固定するバックゲート電位である。また、２１は
ＶＤＤ、２２はＶＳＳ、２３はＮ−ＭＯＳＦＥＴのゲー
ト端子、２４はＰ−ＭＯＳＦＥＴのゲート端子、２５は
Ｎ−ＭＯＳＦＥＴ及びＰ−ＭＯＳＦＥＴのドレイン端子
であり、ＭＯＳＦＥＴとは金属配線で接続されている。
効果型ＭＯＳトランジスタ（以下、ＳＯＩ ＭＯＳＦＥ
Ｔと記す）の基本構造を図９において説明する。図９は
同一基板上にＰチャネルＭＯＳＦＥＴ（以下、Ｐ−ＭＯ
ＳＦＥＴと記す）とＮチャネルＭＯＳＦＥＴ（以下、Ｎ
−ＭＯＳＦＥＴと記す）を形成した時の断面図であり、
同図(a) が一般的なシリコンウェハ中に形成されるＭＯ
ＳＦＥＴ（以下、バルクＭＯＳＦＥＴと記す）、同図
(b) がＳＯＩ ＭＯＳＦＥＴである。図において、１は
シリコンウェハ、２はシリコンウェハ１の上に形成され
た絶縁体層、３はＮ−ＭＯＳＦＥＴのチャネル部分を形
成するｐ- 不純物領域、４はＰ−ＭＯＳＦＥＴのチャネ
ル部分を形成するｎ- 不純物領域、５1,５2 はＮ−ＭＯ
ＳＦＥＴのソース・ドレインを形成するｎ+ 不純物領
域、５3 はｎ- 不純物領域４に電気的接合をとるために
形成するｎ+ 不純物領域、６1,６2 はＰ−ＭＯＳＦＥＴ
のソース・ドレインを形成するｐ+ 不純物領域、６3 は
ｐ- 不純物領域３に電気的接合をとるために形成するｐ
+ 不純物領域、７はゲート電極を形成するポリシリコン
層、１０はサイドウォール、８はポリシリコン層７とｐ
- 不純物領域３またはｎ- 不純物領域４の間にある酸化
膜層、９はｐ+ 不純物領域６1,６2 またはｎ+ 不純物領
域５1,５2 の電位を他と分離するためのＬＯＣＯＳ層、
２８はＳＯＩ ＭＯＳＦＥＴにおいてシリコンウェハの
電位を固定するバックゲート電位である。また、２１は
ＶＤＤ、２２はＶＳＳ、２３はＮ−ＭＯＳＦＥＴのゲー
ト端子、２４はＰ−ＭＯＳＦＥＴのゲート端子、２５は
Ｎ−ＭＯＳＦＥＴ及びＰ−ＭＯＳＦＥＴのドレイン端子
であり、ＭＯＳＦＥＴとは金属配線で接続されている。
【０００３】次に動作について説明する。図９(a) に示
すバルクＭＯＳＦＥＴの場合は、ｐ- 不純物領域３にＶ
ＳＳ２２，ｎ- 不純物領域４にＶＤＤ２１の電位を与え
ることにより、Ｐ−ＭＯＳＦＥＴ，Ｎ−ＭＯＳＦＥＴの
チャネル部分に安定した空乏層を発生している。
すバルクＭＯＳＦＥＴの場合は、ｐ- 不純物領域３にＶ
ＳＳ２２，ｎ- 不純物領域４にＶＤＤ２１の電位を与え
ることにより、Ｐ−ＭＯＳＦＥＴ，Ｎ−ＭＯＳＦＥＴの
チャネル部分に安定した空乏層を発生している。
【０００４】これに対し、図９(b) に示すＳＯＩ ＭＯ
ＳＦＥＴの場合は、絶縁体層２の上部にｐ- 不純物領域
３，ｎ- 不純物領域４が完全に空乏化するように薄く層
を形成する。従って、図９(a) で説明したようなｐ- 不
純物領域３，ｎ- 不純物領域４にＶＤＤ２１，ＶＳＳ２
２を接続する構成は、図９(b) のＳＯＩ ＭＯＳＦＥＴ
では不要となる。ところが、ＳＯＩ ＭＯＳＦＥＴのみ
で半導体集積回路装置を実現すると、装置外部とインタ
ーフェース部分をとるバッファ回路にサージなどの瞬間
的に高い電位差が加わった時の電圧に対する耐圧が低下
する。このことを以下に説明する。
ＳＦＥＴの場合は、絶縁体層２の上部にｐ- 不純物領域
３，ｎ- 不純物領域４が完全に空乏化するように薄く層
を形成する。従って、図９(a) で説明したようなｐ- 不
純物領域３，ｎ- 不純物領域４にＶＤＤ２１，ＶＳＳ２
２を接続する構成は、図９(b) のＳＯＩ ＭＯＳＦＥＴ
では不要となる。ところが、ＳＯＩ ＭＯＳＦＥＴのみ
で半導体集積回路装置を実現すると、装置外部とインタ
ーフェース部分をとるバッファ回路にサージなどの瞬間
的に高い電位差が加わった時の電圧に対する耐圧が低下
する。このことを以下に説明する。
【０００５】まず、バルクＭＯＳＦＥＴによるバッファ
回路について説明する。図８はバルクＭＯＳＦＥＴで構
成するバッファ回路の一例を示す回路図で、同図(a) が
出力バッファ回路、同図(b) が入力バッファ回路であ
る。図において、２１はＶＤＤ、２２はＶＳＳ、３１は
Ｎ−ＭＯＳＦＥＴ、３２はＰ−ＭＯＳＦＥＴ、２３はＮ
−ＭＯＳＦＥＴ３１のゲート入力端子、２４はＰ−ＭＯ
ＳＦＥＴ３２のゲート入力端子、２５はＮ−ＭＯＳＦＥ
Ｔ３１及びＰ−ＭＯＳＦＥＴ３２のドレイン電極で半導
体集積回路装置外部と接続しているものとする。また２
６は外部からの信号を受けるインバータ回路、２９はイ
ンバータ回路２６を瞬間的な高い電位差から保護する抵
抗、２７は入力バッファ回路の出力端子である。
回路について説明する。図８はバルクＭＯＳＦＥＴで構
成するバッファ回路の一例を示す回路図で、同図(a) が
出力バッファ回路、同図(b) が入力バッファ回路であ
る。図において、２１はＶＤＤ、２２はＶＳＳ、３１は
Ｎ−ＭＯＳＦＥＴ、３２はＰ−ＭＯＳＦＥＴ、２３はＮ
−ＭＯＳＦＥＴ３１のゲート入力端子、２４はＰ−ＭＯ
ＳＦＥＴ３２のゲート入力端子、２５はＮ−ＭＯＳＦＥ
Ｔ３１及びＰ−ＭＯＳＦＥＴ３２のドレイン電極で半導
体集積回路装置外部と接続しているものとする。また２
６は外部からの信号を受けるインバータ回路、２９はイ
ンバータ回路２６を瞬間的な高い電位差から保護する抵
抗、２７は入力バッファ回路の出力端子である。
【０００６】図８において、出力バッファ回路，入力バ
ッファ回路，とも、装置外部と接続するドレイン電極２
５にＶＤＤ２１よりも高い電圧が加わった時は、Ｐ−Ｍ
ＯＳＦＥＴ３２を経由して、ＶＤＤ２１へ電流が流れ、
ドレイン電極２５にＶＳＳ２２よりも低い電圧が加わっ
た時は、Ｎ−ＭＯＳＦＥＴ３１を経由して、ＶＳＳ２２
から電流が流れる。この結果、バルクＭＯＳＦＥＴで構
成されるバッファ回路では、Ｎ−ＭＯＳＦＥＴ３１とＰ
−ＭＯＳＦＥＴ３２の作用で高電圧がＶＤＤ２１，ＶＳ
Ｓ２２を通じて装置外部へ逃げるようになっている。
ッファ回路，とも、装置外部と接続するドレイン電極２
５にＶＤＤ２１よりも高い電圧が加わった時は、Ｐ−Ｍ
ＯＳＦＥＴ３２を経由して、ＶＤＤ２１へ電流が流れ、
ドレイン電極２５にＶＳＳ２２よりも低い電圧が加わっ
た時は、Ｎ−ＭＯＳＦＥＴ３１を経由して、ＶＳＳ２２
から電流が流れる。この結果、バルクＭＯＳＦＥＴで構
成されるバッファ回路では、Ｎ−ＭＯＳＦＥＴ３１とＰ
−ＭＯＳＦＥＴ３２の作用で高電圧がＶＤＤ２１，ＶＳ
Ｓ２２を通じて装置外部へ逃げるようになっている。
【０００７】この作用を次に図９(a) にて説明する。図
９(a) において、ドレイン端子２５にＶＤＤ２１よりも
高い電圧が加わった場合、ドレイン端子２５と接続する
ｐ+ 不純物領域６1 とＶＤＤ２１の電位が供給されてい
るｎ- 不純物領域４が順接合となり、ドレイン端子２５
からｎ- 不純物領域４を経由し、ＶＤＤ２１に電流が流
れる。また、ドレイン端子２５にＶＳＳ２２よりも低い
電圧が加わった場合は、ドレイン端子２５と接続してい
るｎ+ 不純物領域５1 と、ＶＳＳ２２の電位が供給され
ているｐ- 不純物領域３が順接合となり、ＶＳＳ２２か
らｐ- 不純物領域３を経由し、ドレイン端子２５へ電流
が流れるようになっている。
９(a) において、ドレイン端子２５にＶＤＤ２１よりも
高い電圧が加わった場合、ドレイン端子２５と接続する
ｐ+ 不純物領域６1 とＶＤＤ２１の電位が供給されてい
るｎ- 不純物領域４が順接合となり、ドレイン端子２５
からｎ- 不純物領域４を経由し、ＶＤＤ２１に電流が流
れる。また、ドレイン端子２５にＶＳＳ２２よりも低い
電圧が加わった場合は、ドレイン端子２５と接続してい
るｎ+ 不純物領域５1 と、ＶＳＳ２２の電位が供給され
ているｐ- 不純物領域３が順接合となり、ＶＳＳ２２か
らｐ- 不純物領域３を経由し、ドレイン端子２５へ電流
が流れるようになっている。
【０００８】ところが、ＳＯＩ ＭＯＳＦＥＴの場合に
は、図９(b) に示すように、ｎ- 不純物領域４及びｐ-
不純物領域３にはＶＤＤ２１またはＶＳＳ２２が接続さ
れていないので、ドレイン端子２５にＶＤＤ２１より高
い電圧が加わった場合は、ｎ- 不純物領域４と、ＶＤＤ
２１が接続しているｐ+ 不純物領域６2 は逆接合になる
結果、電荷がＶＤＤ２１へ流れない。また、ドレイン端
子２５にＶＳＳ２２より低い電圧が加わった場合は、ｐ
- 不純物領域３とＶＳＳ２２が接続しているｎ+ 不純物
領域５2 は逆接合になる結果、電荷がＶＳＳ２２から流
れない。このため、ＳＯＩ ＭＯＳＦＥＴの場合、瞬間
的に大きな電圧がドレイン端子２５にかかると、ＭＯＳ
ＦＥＴのＰＮ接合を破壊してしまう。
は、図９(b) に示すように、ｎ- 不純物領域４及びｐ-
不純物領域３にはＶＤＤ２１またはＶＳＳ２２が接続さ
れていないので、ドレイン端子２５にＶＤＤ２１より高
い電圧が加わった場合は、ｎ- 不純物領域４と、ＶＤＤ
２１が接続しているｐ+ 不純物領域６2 は逆接合になる
結果、電荷がＶＤＤ２１へ流れない。また、ドレイン端
子２５にＶＳＳ２２より低い電圧が加わった場合は、ｐ
- 不純物領域３とＶＳＳ２２が接続しているｎ+ 不純物
領域５2 は逆接合になる結果、電荷がＶＳＳ２２から流
れない。このため、ＳＯＩ ＭＯＳＦＥＴの場合、瞬間
的に大きな電圧がドレイン端子２５にかかると、ＭＯＳ
ＦＥＴのＰＮ接合を破壊してしまう。
【０００９】以上で説明した問題を解決するためには、
ＳＯＩ ＭＯＳＦＥＴで構成される半導体集積回路装置
内に外部と接続するドレイン端子２５からＶＤＤ２１及
びＶＳＳ２２に接続するダイオード素子が新たに必要と
なる。
ＳＯＩ ＭＯＳＦＥＴで構成される半導体集積回路装置
内に外部と接続するドレイン端子２５からＶＤＤ２１及
びＶＳＳ２２に接続するダイオード素子が新たに必要と
なる。
【００１０】このような構成にしたバッファ回路の一例
を図５において説明する。図５はＳＯＩ ＭＯＳＦＥＴ
で構成されるバッファ回路の一例を示す回路図であり、
同図(a) が出力バッファ回路、同図(b) が入力バッファ
回路である。図において、２１はＶＤＤ、２２はＶＳ
Ｓ、３１はＮ−ＭＯＳＦＥＴ、３２はＰ−ＭＯＳＦＥ
Ｔ、２３はＮ−ＭＯＳＦＥＴ３１のゲート入力端子、２
４はＰ−ＭＯＳＦＥＴ３２のゲート入力端子、２５はＮ
−ＭＯＳＦＥＴ３１及びＰ−ＭＯＳＦＥＴ３２のドレイ
ン電極で半導体集積回路装置外部と接続しているものと
する。また、２６は外部からの信号を受けるインバータ
回路、２７は入力バッファ回路の出力端子である。ま
た、２９は抵抗素子、３３，３４はダイオード素子であ
る。
を図５において説明する。図５はＳＯＩ ＭＯＳＦＥＴ
で構成されるバッファ回路の一例を示す回路図であり、
同図(a) が出力バッファ回路、同図(b) が入力バッファ
回路である。図において、２１はＶＤＤ、２２はＶＳ
Ｓ、３１はＮ−ＭＯＳＦＥＴ、３２はＰ−ＭＯＳＦＥ
Ｔ、２３はＮ−ＭＯＳＦＥＴ３１のゲート入力端子、２
４はＰ−ＭＯＳＦＥＴ３２のゲート入力端子、２５はＮ
−ＭＯＳＦＥＴ３１及びＰ−ＭＯＳＦＥＴ３２のドレイ
ン電極で半導体集積回路装置外部と接続しているものと
する。また、２６は外部からの信号を受けるインバータ
回路、２７は入力バッファ回路の出力端子である。ま
た、２９は抵抗素子、３３，３４はダイオード素子であ
る。
【００１１】 図５に示す例においては、外部と接続す
る端子２５にＶＤＤ２１より高い電圧が加わった場合
は、ダイオード３４を通してＶＤＤ２１に電流が流れ、
ＶＳＳ２２より低い電圧が加わった場合は、ダイオード
３３を通してＶＳＳ２２から電流が流れるので、この例
ではＭＯＳＦＥＴ３１，３２及びインバータ回路２６を
破壊せずにすむ。
る端子２５にＶＤＤ２１より高い電圧が加わった場合
は、ダイオード３４を通してＶＤＤ２１に電流が流れ、
ＶＳＳ２２より低い電圧が加わった場合は、ダイオード
３３を通してＶＳＳ２２から電流が流れるので、この例
ではＭＯＳＦＥＴ３１，３２及びインバータ回路２６を
破壊せずにすむ。
【００１２】図５に述べたダイオードの従来の構成例を
次に説明する。図６はＳＯＩ ＭＯＳＦＥＴを形成する
製造フローで得られるダイオード素子の一例であり、同
図(a) は平面図、同図(b) は同図(a) のＡ−Ｂ部分の断
面図である。図において、５4 はｎ+ 不純物領域、６4
はｐ+ 不純物領域、１はシリコンウェハ、２は絶縁体
層、９はＬＯＣＯＳ層、２８はバックゲート電位、４２
はコンタクトホール、４３，４４はダイオードの端子で
ある。また、２０５は製造時にｎ+不純物をドープする
箇所、２０６はｐ+ 不純物をドープする箇所、２０３は
ｐ- 不純物をドープする箇所、１０５，１０６はそれぞ
れｎ+ 不純物領域５4 ，ｐ+ 不純物領域６4 の表面を示
す。
次に説明する。図６はＳＯＩ ＭＯＳＦＥＴを形成する
製造フローで得られるダイオード素子の一例であり、同
図(a) は平面図、同図(b) は同図(a) のＡ−Ｂ部分の断
面図である。図において、５4 はｎ+ 不純物領域、６4
はｐ+ 不純物領域、１はシリコンウェハ、２は絶縁体
層、９はＬＯＣＯＳ層、２８はバックゲート電位、４２
はコンタクトホール、４３，４４はダイオードの端子で
ある。また、２０５は製造時にｎ+不純物をドープする
箇所、２０６はｐ+ 不純物をドープする箇所、２０３は
ｐ- 不純物をドープする箇所、１０５，１０６はそれぞ
れｎ+ 不純物領域５4 ，ｐ+ 不純物領域６4 の表面を示
す。
【００１３】図６に示すように、従来技術でダイオード
を形成する場合には、絶縁体層２の上部に同一層でｐ+
不純物領域６4 とｎ+ 不純物領域５4 が隣接し、ＰＮ接
合が形成されるようにｎ+ ドープ箇所２０５とｐ+ ドー
プ箇所２０６を設定してやればよい。
を形成する場合には、絶縁体層２の上部に同一層でｐ+
不純物領域６4 とｎ+ 不純物領域５4 が隣接し、ＰＮ接
合が形成されるようにｎ+ ドープ箇所２０５とｐ+ ドー
プ箇所２０６を設定してやればよい。
【００１４】ところが、近年ＳＯＩ ＭＯＳＦＥＴでも
高速化の一手段としてソース・ドレイン・ゲートの表面
をシリサイド化などにより低抵抗化する場合が多くなっ
ているが、ダイオードの場合は表面１０５及び１０６が
低抵抗化されると、ＰＮ接合に電流が流れなくなるの
で、ダイオードとして動作しなくなる。従って、従来技
術ではダイオード部分だけ低抵抗化しないようにする必
要がある。
高速化の一手段としてソース・ドレイン・ゲートの表面
をシリサイド化などにより低抵抗化する場合が多くなっ
ているが、ダイオードの場合は表面１０５及び１０６が
低抵抗化されると、ＰＮ接合に電流が流れなくなるの
で、ダイオードとして動作しなくなる。従って、従来技
術ではダイオード部分だけ低抵抗化しないようにする必
要がある。
【００１５】次に、図５(b) で示した抵抗素子について
説明する。従来、抵抗を実現する方法としてはＭＯＳＦ
ＥＴのオン抵抗，ポリシリコン抵抗，ｎ不純物またはｐ
不純物の抵抗を利用する方法が考えられる。ところが、
図５(b) に示す高電圧を伝導しにくくする目的の抵抗２
９の場合、ＭＯＳＦＥＴのオン抵抗はＰＮ接合を破壊す
る危険性があるので使えない。また、ポリシリコン抵
抗，ｎ不純物またはｐ不純物の抵抗を利用する場合で
は、シリサイド化などポリシリコン及びシリコン表面を
低抵抗化すると、抵抗値が著しく低下してしまう。この
ことをｐ+ 不純物抵抗を利用する場合を例にとり説明す
る。
説明する。従来、抵抗を実現する方法としてはＭＯＳＦ
ＥＴのオン抵抗，ポリシリコン抵抗，ｎ不純物またはｐ
不純物の抵抗を利用する方法が考えられる。ところが、
図５(b) に示す高電圧を伝導しにくくする目的の抵抗２
９の場合、ＭＯＳＦＥＴのオン抵抗はＰＮ接合を破壊す
る危険性があるので使えない。また、ポリシリコン抵
抗，ｎ不純物またはｐ不純物の抵抗を利用する場合で
は、シリサイド化などポリシリコン及びシリコン表面を
低抵抗化すると、抵抗値が著しく低下してしまう。この
ことをｐ+ 不純物抵抗を利用する場合を例にとり説明す
る。
【００１６】図７は、ＳＯＩ ＭＯＳＦＥＴを形成する
製造フローで得られる抵抗素子の一例であり、同図(a)
は平面図、同図(b) は同図(a) のＡ−Ｂ部分の断面図で
ある。図において、６4 はｐ+ 不純物領域、１はシリコ
ンウェハ、２は絶縁体層、２８はバックゲート電位、９
はＬＯＣＯＳ層、４２はコンタクトホール、４５，４６
は抵抗素子の端子である。また、２０６はｐ+ 不純物を
ドープする箇所、２０３はｐ- 不純物をドープする箇
所、１０６はｐ+ 不純物領域６4 の表面を示す。
製造フローで得られる抵抗素子の一例であり、同図(a)
は平面図、同図(b) は同図(a) のＡ−Ｂ部分の断面図で
ある。図において、６4 はｐ+ 不純物領域、１はシリコ
ンウェハ、２は絶縁体層、２８はバックゲート電位、９
はＬＯＣＯＳ層、４２はコンタクトホール、４５，４６
は抵抗素子の端子である。また、２０６はｐ+ 不純物を
ドープする箇所、２０３はｐ- 不純物をドープする箇
所、１０６はｐ+ 不純物領域６4 の表面を示す。
【００１７】図７に示すように、従来技術で抵抗素子を
形成する場合には、絶縁体層２の上部にｐ+ 不純物層６
4 を形成するようにｐ+ 不純物ドープ箇所２０６を設定
してやればよい。
形成する場合には、絶縁体層２の上部にｐ+ 不純物層６
4 を形成するようにｐ+ 不純物ドープ箇所２０６を設定
してやればよい。
【００１８】ところが、シリサイド化などのシリコン及
びポリシリコン表面を低抵抗化する場合は、抵抗素子で
あってもｐ+ 不純物領域６4 の表面１０６がＳＯＩ Ｍ
ＯＳＦＥＴと同時に低抵抗化されるので、十分な抵抗値
が得られなくなり、十分な抵抗値を得ようとすれば、抵
抗素子の面積が非常に大きくなってしまう。従って、従
来技術では抵抗素子の部分も低抵抗化しないようにする
必要がある。
びポリシリコン表面を低抵抗化する場合は、抵抗素子で
あってもｐ+ 不純物領域６4 の表面１０６がＳＯＩ Ｍ
ＯＳＦＥＴと同時に低抵抗化されるので、十分な抵抗値
が得られなくなり、十分な抵抗値を得ようとすれば、抵
抗素子の面積が非常に大きくなってしまう。従って、従
来技術では抵抗素子の部分も低抵抗化しないようにする
必要がある。
【００１９】
【発明が解決しようとする課題】従来のＳＯＩ ＭＯＳ
ＦＥＴを用いた半導体集積回路装置は以上のように構成
されているので、シリサイド化などシリコンまたはポリ
シリコン表面を低抵抗化する技術を適用した場合にはダ
イオードや抵抗が形成できず、そのためダイオードや抵
抗の部分だけ低抵抗化しないように製造方法を変更する
ことが必要で、これは工程数の増加及びマスク枚数の増
加を招くなどの問題点があり、また半導体集積回路装置
全体を低抵抗化しない場合は、ダイオードや抵抗は形成
できるが、ＳＯＩ ＭＯＳＦＥＴの動作が遅くなるとい
う問題点があった。
ＦＥＴを用いた半導体集積回路装置は以上のように構成
されているので、シリサイド化などシリコンまたはポリ
シリコン表面を低抵抗化する技術を適用した場合にはダ
イオードや抵抗が形成できず、そのためダイオードや抵
抗の部分だけ低抵抗化しないように製造方法を変更する
ことが必要で、これは工程数の増加及びマスク枚数の増
加を招くなどの問題点があり、また半導体集積回路装置
全体を低抵抗化しない場合は、ダイオードや抵抗は形成
できるが、ＳＯＩ ＭＯＳＦＥＴの動作が遅くなるとい
う問題点があった。
【００２０】この発明は上記のような問題点を解消する
ためになされたもので、シリサイド化等シリコン，ポリ
シリコン表面を低抵抗化した場合でも、ＳＯＩ ＭＯＳ
ＦＥＴを製造するフローと同一のフローでダイオード素
子も構成できる半導体集積回路装置を得ることを目的と
する。
ためになされたもので、シリサイド化等シリコン，ポリ
シリコン表面を低抵抗化した場合でも、ＳＯＩ ＭＯＳ
ＦＥＴを製造するフローと同一のフローでダイオード素
子も構成できる半導体集積回路装置を得ることを目的と
する。
【００２１】さらにこの発明は、シリサイド化等、シリ
コン，ポリシリコン表面を低抵抗化した場合でも、ＳＯ
Ｉ ＭＯＳＦＥＴを製造するフローと同一のフローで抵
抗素子も構成できる半導体集積回路装置を得ることを目
的とする。
コン，ポリシリコン表面を低抵抗化した場合でも、ＳＯ
Ｉ ＭＯＳＦＥＴを製造するフローと同一のフローで抵
抗素子も構成できる半導体集積回路装置を得ることを目
的とする。
【００２２】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、絶縁体層と、絶縁体層上に形成されたＭＯ
Ｓ電界効果トランジスタと、ｐ型半導体層とｎ型半導体
層の接合を有するダイオード素子と、第１の半導体層
と、該第１の半導体層と同一導電型の第２の半導体層と
を有する抵抗素子と、上記ｐ型半導体層とｎ型半導体
層、上記第１の半導体層の内部に形成された低抵抗層
と、上記半導体層上の一部にＭＯＳ電界効果トランジス
タのゲート形成時に形成されたポリシリコン層，酸化膜
層及び，これらシリコン酸化膜層，ポリシリコン層の側
面部分に形成されたサイドウォールを備えたものであ
る。
回路装置は、絶縁体層と、絶縁体層上に形成されたＭＯ
Ｓ電界効果トランジスタと、ｐ型半導体層とｎ型半導体
層の接合を有するダイオード素子と、第１の半導体層
と、該第１の半導体層と同一導電型の第２の半導体層と
を有する抵抗素子と、上記ｐ型半導体層とｎ型半導体
層、上記第１の半導体層の内部に形成された低抵抗層
と、上記半導体層上の一部にＭＯＳ電界効果トランジス
タのゲート形成時に形成されたポリシリコン層，酸化膜
層及び，これらシリコン酸化膜層，ポリシリコン層の側
面部分に形成されたサイドウォールを備えたものであ
る。
【００２３】
【００２４】
【作用】この発明においては、抵抗素子の不純物領域表
面の一部にＭＯＳＦＥＴのゲート形成時に形成されたシ
リコン酸化膜層及び，これらシリコン酸化膜層，ポリシ
リコン層の側面部分に形成されたサイドウォールをマス
クとして自己整合的に低抵抗層を形成するようにしたの
で、低抵抗化された半導体集積回路装置内部に高抵抗の
抵抗素子を得ることができる。
面の一部にＭＯＳＦＥＴのゲート形成時に形成されたシ
リコン酸化膜層及び，これらシリコン酸化膜層，ポリシ
リコン層の側面部分に形成されたサイドウォールをマス
クとして自己整合的に低抵抗層を形成するようにしたの
で、低抵抗化された半導体集積回路装置内部に高抵抗の
抵抗素子を得ることができる。
【００２５】
【００２６】
【実施例】図１は本発明の一実施例によるダイオードの
構成を示す図であり、同図(a) は平面図、同図(b) は同
図(a) のＡ−Ｂ部分の断面図である。図において、１は
シリコンウェハ、２８はバックゲート電位、２は絶縁体
層、３はｐ- 不純物領域、５4 はｎ+ 不純物領域、６4
はｐ+ 不純物領域、９はＬＯＣＯＳ層、７はポリシリコ
ン層、８は酸化膜層、１０はサイドウォール、１０５，
１０６はシリサイド化などによって低抵抗化された表面
部分である。また、４３，４４はダイオードの端子であ
り、４２はコンタクトホールである。さらに、２０５は
製造の際ｎ + 不純物をドープする箇所、２０６は製造の
際ｐ + 不純物をドープする箇所、２０３は製造の際ｐ-
不純物をドープする箇所を示している。
構成を示す図であり、同図(a) は平面図、同図(b) は同
図(a) のＡ−Ｂ部分の断面図である。図において、１は
シリコンウェハ、２８はバックゲート電位、２は絶縁体
層、３はｐ- 不純物領域、５4 はｎ+ 不純物領域、６4
はｐ+ 不純物領域、９はＬＯＣＯＳ層、７はポリシリコ
ン層、８は酸化膜層、１０はサイドウォール、１０５，
１０６はシリサイド化などによって低抵抗化された表面
部分である。また、４３，４４はダイオードの端子であ
り、４２はコンタクトホールである。さらに、２０５は
製造の際ｎ + 不純物をドープする箇所、２０６は製造の
際ｐ + 不純物をドープする箇所、２０３は製造の際ｐ-
不純物をドープする箇所を示している。
【００２７】本実施例におけるダイオードの場合、ｐ-
不純物領域３の上部に酸化膜層８，ポリシリコン層７を
形成するとともに、ｐ- 不純物領域３の両側にｎ+ 不純
物領域５4 とｐ+ 不純物領域６4 とを形成する。この構
造にすると、シリサイド化などにより、ｎ+ 不純物領域
５4 の表面１０５及びｐ+ 不純物領域６4 の表面１０６
が低抵抗化されても、酸化膜層８のためにｐ- 不純物領
域３とｎ+ 不純物領域５4 の接合部分は低抵抗化され
ず、ダイオードとして機能する。
不純物領域３の上部に酸化膜層８，ポリシリコン層７を
形成するとともに、ｐ- 不純物領域３の両側にｎ+ 不純
物領域５4 とｐ+ 不純物領域６4 とを形成する。この構
造にすると、シリサイド化などにより、ｎ+ 不純物領域
５4 の表面１０５及びｐ+ 不純物領域６4 の表面１０６
が低抵抗化されても、酸化膜層８のためにｐ- 不純物領
域３とｎ+ 不純物領域５4 の接合部分は低抵抗化され
ず、ダイオードとして機能する。
【００２８】図１で説明した構造は次のようにして実現
することができる。まず、絶縁体層２の上層に四方をＬ
ＯＣＯＳ層９で囲まれた何もドープしていない薄膜シリ
コン層を形成し、そのシリコン層を覆うように２０３に
示す箇所に対にｐ- 不純物をドープすると、２０３で囲
む部分のうちＬＯＣＯＳ層９以外の部分がｐ- 不純物層
となる。次に、前記ｐ- 不純物層を横断するように酸化
膜層８及びポリシリコン層７，サイドウォール１０を形
成し、ポリシリコン層７を境にして、２０５に示す箇所
にｎ+ 不純物を、２０６に示す箇所にｐ+ 不純物をそれ
ぞれドープすると、ポリシリコン層７の直下のｐ- 不純
物領域３はドープされずにｎ+ 不純物領域５4 及びｐ+
不純物領域６4 が形成される。この後、チタンシリサイ
ド化すると、ｎ+ 不純物領域５4 の表面１０５、ｐ+ 不
純物領域６4 の表面１０６及びポリシリコン層７が低抵
抗化されるが、サイドウォール１０のためにｎ+ 不純物
領域５4 の表面１０５とＰ+ 不純物領域６4 の表面１０
６が短絡することはない。
することができる。まず、絶縁体層２の上層に四方をＬ
ＯＣＯＳ層９で囲まれた何もドープしていない薄膜シリ
コン層を形成し、そのシリコン層を覆うように２０３に
示す箇所に対にｐ- 不純物をドープすると、２０３で囲
む部分のうちＬＯＣＯＳ層９以外の部分がｐ- 不純物層
となる。次に、前記ｐ- 不純物層を横断するように酸化
膜層８及びポリシリコン層７，サイドウォール１０を形
成し、ポリシリコン層７を境にして、２０５に示す箇所
にｎ+ 不純物を、２０６に示す箇所にｐ+ 不純物をそれ
ぞれドープすると、ポリシリコン層７の直下のｐ- 不純
物領域３はドープされずにｎ+ 不純物領域５4 及びｐ+
不純物領域６4 が形成される。この後、チタンシリサイ
ド化すると、ｎ+ 不純物領域５4 の表面１０５、ｐ+ 不
純物領域６4 の表面１０６及びポリシリコン層７が低抵
抗化されるが、サイドウォール１０のためにｎ+ 不純物
領域５4 の表面１０５とＰ+ 不純物領域６4 の表面１０
６が短絡することはない。
【００２９】ここで、前記酸化膜層８及びポリシリコン
層７はＭＯＳＦＥＴのゲート形成の際に形成されるの
で、これらを形成するために製造工程を増やす必要はな
い。
層７はＭＯＳＦＥＴのゲート形成の際に形成されるの
で、これらを形成するために製造工程を増やす必要はな
い。
【００３０】図２は、本発明の第２の実施例によるダイ
オードの構成図であり、同図(a) は平面図、同図(b) は
同図(a) のＡ−Ｂ部分の断面図である。図において、１
はシリコンウェハ、２８はバックゲート電位、２は絶縁
体層、４はｎ- 不純物領域、５4 はｎ+ 不純物領域、６
4 はｐ+ 不純物領域、９はＬＯＣＯＳ層、７はポリシリ
コン層、８は酸化膜層、１０はサイドウォール、１０
５，１０６はシリサイド化などによって低抵抗化された
部分である。また、４３，４４はダイオードの端子、４
２はコンタクトホールである。さらに、２０４は製造時
にｎ- 不純物をドープする箇所、２０５はｎ+ 不純物を
ドープする箇所、２０６はｐ+ 不純物をドープする箇所
を示している。図２に示す実施例では、ｎ- 不純物領域
４の上部に酸化膜層８，ポリシリコン層７を形成すると
ともに、ｎ- 不純物領域４の両側にｎ+ 不純物領域５4
とｐ+ 不純物領域６4 を形成する。
オードの構成図であり、同図(a) は平面図、同図(b) は
同図(a) のＡ−Ｂ部分の断面図である。図において、１
はシリコンウェハ、２８はバックゲート電位、２は絶縁
体層、４はｎ- 不純物領域、５4 はｎ+ 不純物領域、６
4 はｐ+ 不純物領域、９はＬＯＣＯＳ層、７はポリシリ
コン層、８は酸化膜層、１０はサイドウォール、１０
５，１０６はシリサイド化などによって低抵抗化された
部分である。また、４３，４４はダイオードの端子、４
２はコンタクトホールである。さらに、２０４は製造時
にｎ- 不純物をドープする箇所、２０５はｎ+ 不純物を
ドープする箇所、２０６はｐ+ 不純物をドープする箇所
を示している。図２に示す実施例では、ｎ- 不純物領域
４の上部に酸化膜層８，ポリシリコン層７を形成すると
ともに、ｎ- 不純物領域４の両側にｎ+ 不純物領域５4
とｐ+ 不純物領域６4 を形成する。
【００３１】図２に示す構造の実現は、図１において説
明した方法と同様であり、ｐ- 不純物をドープするかわ
りに、２０４で示す部分にｎ- 不純物をドープすればよ
い。この場合も、ポリシリコン層７を境にして、２０５
に示す箇所にｎ+ 不純物を、２０６に示す箇所にｐ+ 不
純物をそれぞれドープすることにより、ｐ+ 不純物領域
６4 とｎ- 不純物領域４の接合を有するダイオードが形
成される。
明した方法と同様であり、ｐ- 不純物をドープするかわ
りに、２０４で示す部分にｎ- 不純物をドープすればよ
い。この場合も、ポリシリコン層７を境にして、２０５
に示す箇所にｎ+ 不純物を、２０６に示す箇所にｐ+ 不
純物をそれぞれドープすることにより、ｐ+ 不純物領域
６4 とｎ- 不純物領域４の接合を有するダイオードが形
成される。
【００３２】このように第１，第２の実施例において
は、絶縁層上にｐ型半導体とｎ型半導体の接合を有し、
その接合の上部に酸化膜層とポリシリコン層を持ち、こ
れをマスクとして表面にシリサイド層が形成されてダイ
オード素子が構成されているので、接合部は低抵抗化さ
れずダイオードとしての機能に障害がない。しかも、接
合上の酸化膜層とポリシリコン層とはＭＯＳＦＥＴのゲ
ート形成時に形成できるので、製造工程を新たに設けな
くてもよい。
は、絶縁層上にｐ型半導体とｎ型半導体の接合を有し、
その接合の上部に酸化膜層とポリシリコン層を持ち、こ
れをマスクとして表面にシリサイド層が形成されてダイ
オード素子が構成されているので、接合部は低抵抗化さ
れずダイオードとしての機能に障害がない。しかも、接
合上の酸化膜層とポリシリコン層とはＭＯＳＦＥＴのゲ
ート形成時に形成できるので、製造工程を新たに設けな
くてもよい。
【００３３】なお、上記実施例ではｐ- 不純物領域３ま
たはｎ- 不純物領域４は低抵抗化されない場合を示した
が、ｐ- 不純物領域３とｎ+ 不純物領域５4 の接合部
分、またはｎ- 不純物領域４とｐ+ 不純物領域６4 の接
合部分が酸化膜層８及びポリシリコン層７の直下にあっ
て、低抵抗化されていなければ、ｐ- 不純物領域３また
はｎ- 不純物領域４の一部が低抵抗化されてもよい。即
ち、図１の例では、ｐ+ 不純物領域６4 及び２０６の幅
を狭くし、ｐ- 不純物領域３の一部がｐ+ 不純物領域６
4 とともに低抵抗化される構造であっても、また図２の
例ではｎ+ 不純物領域５4 及び２０５の幅を狭くし、ｎ
- 不純物領域４の一部がｎ+ 不純物領域５4 とともに低
抵抗化される構造であってもよい。
たはｎ- 不純物領域４は低抵抗化されない場合を示した
が、ｐ- 不純物領域３とｎ+ 不純物領域５4 の接合部
分、またはｎ- 不純物領域４とｐ+ 不純物領域６4 の接
合部分が酸化膜層８及びポリシリコン層７の直下にあっ
て、低抵抗化されていなければ、ｐ- 不純物領域３また
はｎ- 不純物領域４の一部が低抵抗化されてもよい。即
ち、図１の例では、ｐ+ 不純物領域６4 及び２０６の幅
を狭くし、ｐ- 不純物領域３の一部がｐ+ 不純物領域６
4 とともに低抵抗化される構造であっても、また図２の
例ではｎ+ 不純物領域５4 及び２０５の幅を狭くし、ｎ
- 不純物領域４の一部がｎ+ 不純物領域５4 とともに低
抵抗化される構造であってもよい。
【００３４】また、上記実施例ではポリシリコン層７の
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、この構成にす
るとダイオード素子の閾値電圧を調節することができ
る。
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、この構成にす
るとダイオード素子の閾値電圧を調節することができ
る。
【００３５】次に、本発明の第３の実施例を図について
説明する。図３は本発明の第３の実施例による抵抗素子
の構成例であり、同図(a) は平面図、同図(b) は同図
(a) のＡ−Ｂ部分の断面図である。図において、１はシ
リコンウェハ、２８はバックゲート電位、２は絶縁体
層、３はｐ- 不純物領域、６4,６5 はｐ+ 不純物領域、
９はＬＯＣＯＳ層、７はポリシリコン層、８は酸化膜
層、１０はサイドウォール、１０６はシリサイド化など
により低抵抗化された表面部分である。また４５，４６
は抵抗素子の端子、４２はコンタクトホールである。さ
らに２０３は製造時にｐ- 不純物をドープする箇所、２
０６はｐ+ 不純物をドープする箇所を示している。
説明する。図３は本発明の第３の実施例による抵抗素子
の構成例であり、同図(a) は平面図、同図(b) は同図
(a) のＡ−Ｂ部分の断面図である。図において、１はシ
リコンウェハ、２８はバックゲート電位、２は絶縁体
層、３はｐ- 不純物領域、６4,６5 はｐ+ 不純物領域、
９はＬＯＣＯＳ層、７はポリシリコン層、８は酸化膜
層、１０はサイドウォール、１０６はシリサイド化など
により低抵抗化された表面部分である。また４５，４６
は抵抗素子の端子、４２はコンタクトホールである。さ
らに２０３は製造時にｐ- 不純物をドープする箇所、２
０６はｐ+ 不純物をドープする箇所を示している。
【００３６】図３に示す実施例では、ｐ- 不純物領域３
の上部に酸化膜層８，ポリシリコン層７を形成するとと
もに、両側にｐ+ 不純物領域６4,６5 を形成するので、
ｐ+ 不純物領域６4,６5 の表面１０６及びポリシリコン
層７が低抵抗化されてもｐ- 不純物領域３は低抵抗化さ
れず、数百Ω程度の抵抗素子が実現できる。
の上部に酸化膜層８，ポリシリコン層７を形成するとと
もに、両側にｐ+ 不純物領域６4,６5 を形成するので、
ｐ+ 不純物領域６4,６5 の表面１０６及びポリシリコン
層７が低抵抗化されてもｐ- 不純物領域３は低抵抗化さ
れず、数百Ω程度の抵抗素子が実現できる。
【００３７】図３に示す構造の形成方法は図１において
説明した方法と同様である。即ち、絶縁体層２の上側に
ＬＯＣＯＳ層９で囲まれた薄膜シリコン層を形成し、２
０３で示す箇所にｐ- 不純物をドープした後、酸化膜層
８及びポリシリコン層７，サイドウォール１０を形成
し、次に２０６で示す箇所にｐ+ 不純物をドープすれば
よい。
説明した方法と同様である。即ち、絶縁体層２の上側に
ＬＯＣＯＳ層９で囲まれた薄膜シリコン層を形成し、２
０３で示す箇所にｐ- 不純物をドープした後、酸化膜層
８及びポリシリコン層７，サイドウォール１０を形成
し、次に２０６で示す箇所にｐ+ 不純物をドープすれば
よい。
【００３８】 図４は本発明の第４の実施例による抵抗
素子の構成例であり、同図(a) は平面図、同図(b) は同
図(a) のＡ−Ｂ部分の断面図である。図において、４は
ｎ- 不純物領域、５4,５5 はｎ+ 不純物領域、２０４は
製造時にｎ- 不純物をドープする箇所、２０５は製造時
にｎ+ 不純物をドープする箇所、１０５は低抵抗化され
た表面部分を示し、図３と同一符号は同一部分を示す。
素子の構成例であり、同図(a) は平面図、同図(b) は同
図(a) のＡ−Ｂ部分の断面図である。図において、４は
ｎ- 不純物領域、５4,５5 はｎ+ 不純物領域、２０４は
製造時にｎ- 不純物をドープする箇所、２０５は製造時
にｎ+ 不純物をドープする箇所、１０５は低抵抗化され
た表面部分を示し、図３と同一符号は同一部分を示す。
【００３９】図４に示す実施例では、ｎ- 不純物領域４
の上部に酸化膜層８，ポリシリコン層７を形成するとと
もに、両側にｎ+ 不純物領域５4,５5 を形成するので、
ｎ+ 不純物領域５4,５5 の表面１０５及びポリシリコン
層７が低抵抗化されてもｎ- 不純物領域４は低抵抗化さ
れず、数百Ω程度の抵抗素子が実現できる。なお、この
形成方法は図３において説明した方法と同様であり、ｐ
- 不純物のかわりに２０５に示す箇所にｎ- 不純物を、
ｎ+ 不純物のかわりに２０４に示す箇所にｎ+ 不純物を
それぞれドープすればよい。
の上部に酸化膜層８，ポリシリコン層７を形成するとと
もに、両側にｎ+ 不純物領域５4,５5 を形成するので、
ｎ+ 不純物領域５4,５5 の表面１０５及びポリシリコン
層７が低抵抗化されてもｎ- 不純物領域４は低抵抗化さ
れず、数百Ω程度の抵抗素子が実現できる。なお、この
形成方法は図３において説明した方法と同様であり、ｐ
- 不純物のかわりに２０５に示す箇所にｎ- 不純物を、
ｎ+ 不純物のかわりに２０４に示す箇所にｎ+ 不純物を
それぞれドープすればよい。
【００４０】このように第３，第４の実施例において
は、絶縁層上にｐ型またはｎ型の半導体層を有し、その
上部の一部にポリシリコン層と酸化膜層とを持ち、これ
をマスクとして表面にシリサイド層を形成して抵抗素子
が構成されているので、高抵抗を維持できる。しかも、
半導体層上のポリシリコン層及び酸化膜層はＭＯＳＦＥ
Ｔのゲート形成の際に形成されるので、新たに製造工程
を設ける必要がない。
は、絶縁層上にｐ型またはｎ型の半導体層を有し、その
上部の一部にポリシリコン層と酸化膜層とを持ち、これ
をマスクとして表面にシリサイド層を形成して抵抗素子
が構成されているので、高抵抗を維持できる。しかも、
半導体層上のポリシリコン層及び酸化膜層はＭＯＳＦＥ
Ｔのゲート形成の際に形成されるので、新たに製造工程
を設ける必要がない。
【００４１】なお、上記実施例ではポリシリコン層７の
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、動作につれて
酸化膜８中に蓄積される電荷の影響をなくすことができ
る。
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、動作につれて
酸化膜８中に蓄積される電荷の影響をなくすことができ
る。
【００４２】 次に本発明を適用したバッファ回路を図
５を用いて説明する。図５において、ダイオード３３，
３４を図１または図２で説明した構成とし、抵抗２９を
図３または図４で説明した構成とし、ＭＯＳＦＥＴのゲ
ート形成の際にダイオード素子及び抵抗素子の酸化膜８
及びポリシリコン層７も形成すれば、ＳＯＩ ＭＯＳＦ
ＥＴで、かつシリコン・ポリシリコンを低抵抗化した場
合でも従来のＳＯＩ ＭＯＳＦＥＴ形成に必要なマス
ク，製造工程を変更することなく、入出力端子に加わる
高電位差に対する耐圧を向上することができる。
５を用いて説明する。図５において、ダイオード３３，
３４を図１または図２で説明した構成とし、抵抗２９を
図３または図４で説明した構成とし、ＭＯＳＦＥＴのゲ
ート形成の際にダイオード素子及び抵抗素子の酸化膜８
及びポリシリコン層７も形成すれば、ＳＯＩ ＭＯＳＦ
ＥＴで、かつシリコン・ポリシリコンを低抵抗化した場
合でも従来のＳＯＩ ＭＯＳＦＥＴ形成に必要なマス
ク，製造工程を変更することなく、入出力端子に加わる
高電位差に対する耐圧を向上することができる。
【００４３】
【発明の効果】以上のように本発明によれば、絶縁体層
上に形成したｐ型またはｎ型不純物層と、その上層の一
部にＭＯＳＦＥＴのゲート形成時に同時に形成されたシ
リコン酸化膜層，ポリシリコン層及び，これらシリコン
酸化膜層，ポリシリコン層の側面部分に形成されたサイ
ドウォールを備えたものとしたので、これらシリコン酸
化膜層，ポリシリコン層，サイドウォールとが低抵抗化
する際のマスクとなり、ソース・ドレインが低抵抗化さ
れるＳＯＩ ＭＯＳＦＥＴで構成された半導体集積回路
装置内部に高抵抗で面積をとらない抵抗素子をマスク・
製造工程を追加せずに実現できる効果がある。
上に形成したｐ型またはｎ型不純物層と、その上層の一
部にＭＯＳＦＥＴのゲート形成時に同時に形成されたシ
リコン酸化膜層，ポリシリコン層及び，これらシリコン
酸化膜層，ポリシリコン層の側面部分に形成されたサイ
ドウォールを備えたものとしたので、これらシリコン酸
化膜層，ポリシリコン層，サイドウォールとが低抵抗化
する際のマスクとなり、ソース・ドレインが低抵抗化さ
れるＳＯＩ ＭＯＳＦＥＴで構成された半導体集積回路
装置内部に高抵抗で面積をとらない抵抗素子をマスク・
製造工程を追加せずに実現できる効果がある。
【００４４】
【図１】(a) は本発明の第１の実施例によるダイオード
素子の構成を示す平面図、(b) は本発明の第１の実施例
によるダイオード素子の構成を示す断面図である。
素子の構成を示す平面図、(b) は本発明の第１の実施例
によるダイオード素子の構成を示す断面図である。
【図２】(a) は本発明の第２の実施例によるダイオード
素子の構成を示す平面図、(b) は本発明の第２の実施例
によるダイオード素子の構成を示す断面図である。
素子の構成を示す平面図、(b) は本発明の第２の実施例
によるダイオード素子の構成を示す断面図である。
【図３】(a) は本発明の第３の実施例による抵抗素子の
構成を示す平面図、(b) は本発明の第３の実施例による
抵抗素子の構成を示す断面図である。
構成を示す平面図、(b) は本発明の第３の実施例による
抵抗素子の構成を示す断面図である。
【図４】(a) は本発明の第４の実施例による抵抗素子の
構成を示す平面図、(b) は本発明の第４の実施例による
抵抗素子の構成を示す断面図である。
構成を示す平面図、(b) は本発明の第４の実施例による
抵抗素子の構成を示す断面図である。
【図５】従来のＳＯＩ ＭＯＳＦＥＴで構成されるバッ
ファ回路の一例を示す回路図である。
ファ回路の一例を示す回路図である。
【図６】(a) は従来のダイオード素子の構成を示す平面
図、(b) は従来のダイオード素子の構成を示す断面図で
ある。
図、(b) は従来のダイオード素子の構成を示す断面図で
ある。
【図７】(a) は従来の抵抗素子の構成を示す平面図、
(b) は従来の抵抗素子の構成を示す断面図である。
(b) は従来の抵抗素子の構成を示す断面図である。
【図８】バルクＭＯＳＦＥＴで構成されるバッファ回路
の一例を示す回路図である。
の一例を示す回路図である。
【図９】(a) はバルクＭＯＳＦＥＴの構造を示す断面
図、(b) はＳＯＩ ＭＯＳＦＴの構造を示す断面図であ
る。
図、(b) はＳＯＩ ＭＯＳＦＴの構造を示す断面図であ
る。
１ シリコンウェハ ２ 絶縁体層 ３ ｐ- 不純物領域 ４ ｎ- 不純物領域 ５1 〜５5 ｎ+ 不純物領域 ６1 〜６5 ｐ+ 不純物領域 ７ ポリシリコン層 ８ 酸化膜層 ９ ＬＯＣＯＳ層 １０ サイドウォール ２８ バックゲート電位
Claims (1)
- 【請求項１】 絶縁体層と、該絶縁体層上に形成された
ＭＯＳ電界効果型トランジスタと、ダイオード素子と、
抵抗素子とを含む入出力バッファ回路を少なくとも一つ
備えた半導体集積回路装置において、 前記ダイオード素子を、前記絶縁体層上にｐ型半導体と
ｎ型半導体の接合を有するものとし、 前記抵抗素子を、前記絶縁体層上部に形成された第１の
半導体層、及び前記第１の半導体層と同じ導電型の第２
の半導体層を有するものとするとともに、前記ｐ型半導
体層，ｎ型半導体層，第１の半導体層の内部には低抵抗
層を含むものとし、 さらに、前記ダイオード素子，抵抗素子には、前記半導
体層の上部に前記ＭＯＳ電界効果型トランジスタのゲー
トと同時に形成されたシリコン酸化膜層，ポリシリコン
層及び，これらシリコン酸化膜層，ポリシリコン層の側
面部分に形成されたサイドウォールを備えたものとし、
これらシリコン酸化膜層，ポリシリコン層，サイドウォ
ールをマスクとして自己整合的に上記低抵抗層を形成す
ることにより前記ダイオード素子の前記接合部分および
前記抵抗素子の第２の半導体層には、 前記低抵抗層が形
成されないようにしたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017182A JP2839375B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017182A JP2839375B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体集積回路装置 |
Publications (2)
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