JP4807768B2 - パワートランジスタ装置及びそれを用いたパワー制御システム - Google Patents
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Description
すなわち、トレンチ構造のトランジスタを使用するパワーMOSトランジスタにおいて、パワーMOSトランジスタと該パワーMOSトランジスタの電流を検出して外部の制御回路に供給する検出信号を生成するための電流検出用トランジスタおよびパワーMOSトランジスタの電流を検出して所定以上の電流が流れたときに強制的にパワーMOSトランジスタのゲート電圧を下げることにより電流を抑える保護回路を構成する素子を同一半導体チップに設けるようにしたものである。
すなわち、本発明に従うと、トレンチ構造のトランジスタを使用するパワーMOSトランジスタを過電流から保護し、信頼性を向上させることができる。
図1は本発明に係るパワーMOSトランジスタとそれを適用したパワー制御システムの実施例を示す。特に制限されるものでないが、破線10で囲まれた部分に設けられている各素子は、公知のMOS製造プロセスによって単結晶シリコンのような1個の半導体チップに半導体集積回路として形成される。なお、本明細書においては、パワーMOSトランジスタを含む半導体集積回路10をパワーICと称する。
本実施例のパワーIC10においては、パワーMOSトランジスタ11と電流検出用トランジスタ12および13は、半導体基板に溝を掘って該溝を埋めるようにポリシリコン等からなるゲート電極を形成したトレンチ構造のトランジスタにより構成される一方、保護用トランジスタ14は横型すなわちプレーナ構造のトランジスタにより構成されている。
図4において、101は単結晶シリコンのような半導体からなる高濃度N型半導体基板100の表面に形成された低濃度N型エピタキシャル層、102にN型エピタキシャル層101の表面に形成されたFETのチャネル層となるP型拡散層で、このP型拡散層102の表面にはFETのソース領域となる高濃度N型拡散層103が形成されている。また、この高濃度N型拡散層103の一部には、アルミニウムなどの導電体からなるソース電極105との接触抵抗を減らすため、高濃度P型拡散層104が形成されている。
11 パワーMOSトランジスタ
12,13 電流検出用トランジスタ
14 保護用トランジスタ
20 制御用IC
30 電源
40 負荷
100 半導体チップ(シリコン基板)
101 エピタキシャル層
102 チャネル層
103 ソース領域となる拡散層
105 ソース電極
107 ゲート電極
109 ドレイン電極
Claims (6)
- 1つの半導体基板に形成されたパワートランジスタ装置であって、
電源電圧が印加されるべき第1外部端子と、
制御用半導体装置から制御電圧が入力されるべき第2外部端子と、
負荷が接続されるべき第3外部端子と、
前記制御用半導体装置の第1検出端子に接続されるべき第4外部端子と、
前記制御用半導体装置の第2検出端子に接続されるべき第5外部端子と、
前記第1外部端子に接続されたドレイン電極と、前記第3外部端子及び前記第4外部端子とに接続されたソース電極と、ゲート電極とを有するパワーMOSトランジスタと、
前記第2外部端子と前記パワーMOSトランジスタの前記ゲート電極との間に直列に接続された第1抵抗素子及び第2抵抗素子と、
前記第1外部端子に接続されたドレイン電極と、前記第5外部端子に接続されたソース電極と、前記パワーMOSトランジスタの前記ゲート電極に接続されたゲート電極と有し、前記パワーMOSトランジスタに流れる電流を検出して検出結果を前記第5外部端子へ出力する第1電流検出用トランジスタと、
前記第1外部端子に接続されたドレイン電極と、ソース電極と、前記パワーMOSトランジスタの前記ゲート電極に接続されたゲート電極と有する第2電流検出用トランジスタと、
前記第2電流検出用トランジスタの前記ソース電極と前記パワーMOSトランジスタの前記ソース電極との間に接続され、前記第2電流検出用トランジスタに流れる電流を電圧に変換する第3抵抗素子と、
前記第2電流検出用トランジスタの前記ソース電極と前記第3抵抗素子との接続部に接続されたゲート電極と、前記パワーMOSトランジスタの前記ソース電極に接続されたソース電極と、ドレイン電極とを有し、前記第3抵抗素子により変換された電圧がゲート電極に印加されるMOSトランジスタと、
前記MOSトランジスタの前記ドレイン電極に接続されたカソード電極と、前記第1抵抗素子と前記第2抵抗素子との接続部に接続されたアノード電極とを有するダイオードと、を含むパワートランジスタ装置。 - 前記パワーMOSトランジスタは、前記半導体基板の一方の主面にソース領域となる半導体領域および前記ソース電極が形成され、前記半導体基板の他方の主面にドレイン領域となる半導体領域および前記ドレイン電極が形成されるとともに、前記半導体基板に溝が形成され該溝を埋めるように充填された導電体からなる前記ゲート電極を有し、前記半導体基板の厚み方向にドレイン電流が流されるように構成された縦型MOSトランジスタであり、
前記第1電流検出用トランジスタは、ソース領域が前記パワーMOSトランジスタの前記ソース領域よりも小さく形成され、前記ゲート電極に前記パワーMOSトランジスタの前記ゲート電極に印加される電圧と同一の電圧が印加されて前記パワーMOSトランジスタに流れる電流を比例縮小した大きさの電流を流すようにされ、前記一方の主面にソース領域となる半導体領域および前記ソース電極が形成され、前記他方の主面にドレイン領域となる半導体領域および前記ドレイン電極が形成されるとともに、前記半導体基板に溝が形成され該溝を埋めるように充填された導電体からなる前記ゲート電極を有し、前記半導体基板の厚み方向にドレイン電流が流されるように構成された縦型MOSトランジスタであり、
前記第2電流検出用トランジスタは、ソース領域が前記パワーMOSトランジスタの前記ソース領域よりも小さく形成され、前記ゲート電極に前記パワーMOSトランジスタの前記ゲート電極に印加される電圧と同一の電圧が印加されて前記パワーMOSトランジスタに流れる電流を比例縮小した大きさの電流を流すようにされ、前記一方の主面にソース領域となる半導体領域および前記ソース電極が形成され、前記他方の主面にドレイン領域となる半導体領域および前記ドレイン電極が形成されるとともに、前記半導体基板に溝が形成され該溝を埋めるように充填された導電体からなる前記ゲート電極を有し、前記半導体基板の厚み方向にドレイン電流が流されるように構成された縦型MOSトランジスタであり、
前記MOSトランジスタは、前記半導体基板の一方の主面にソース領域となる半導体領域とドレイン領域となる半導体領域が形成され横方向にドレイン電流が流されるように構成された横型MOSトランジスタであることを特徴とする請求項1に記載のパワートランジスタ装置。 - 前記パワーMOSトランジスタの前記ソース領域は前記一方の主面に前記パワーMOSトランジスタの前記ゲート電極により分離された複数の半導体領域として形成され、前記パワーMOSトランジスタの前記ソース電極は該複数の半導体領域に接触された連続した導電層により形成されていることを特徴とする請求項2に記載のパワートランジスタ装置。
- 前記パワーMOSトランジスタの前記ソース領域となる前記複数の半導体領域のそれぞれを挟むもしくは囲むように前記パワーMOSトランジスタの前記ゲート電極が形成され、前記ソース領域を挟んで対向する前記ゲート電極の間隔が5μm以下に設定されていることを特徴とする請求項3に記載のパワートランジスタ装置。
- 前記MOSトランジスタのゲート電極はポリシリコン層で形成され、前記第1抵抗素子と前記第2抵抗素子と前記第3抵抗素子は前記MOSトランジスタのゲート電極と同一の工程で形成されたポリシリコン層により構成されていることを特徴とする請求項1に記載のパワートランジスタ装置。
- 前記MOSトランジスタの前記ゲート電極はポリシリコン層で形成され、前記ダイオードは、前記MOSトランジスタの前記ゲート電極と同一の工程で形成されたポリシリコン層にアクセプタとなる不純物を導入した領域とドナーとなる不純物を導入した領域が接するように形成されたPN接合により構成されていることを特徴とする請求項1に記載のパワートランジスタ装置。
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