NL8003612A - Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. - Google Patents

Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. Download PDF

Info

Publication number
NL8003612A
NL8003612A NL8003612A NL8003612A NL8003612A NL 8003612 A NL8003612 A NL 8003612A NL 8003612 A NL8003612 A NL 8003612A NL 8003612 A NL8003612 A NL 8003612A NL 8003612 A NL8003612 A NL 8003612A
Authority
NL
Netherlands
Prior art keywords
layer
oxidation
oxidation treatment
oxide
masking
Prior art date
Application number
NL8003612A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8003612A priority Critical patent/NL8003612A/nl
Priority to US06/219,161 priority patent/US4374454A/en
Priority to DE8181200640T priority patent/DE3164132D1/de
Priority to EP81200640A priority patent/EP0042643B1/en
Priority to CA000380108A priority patent/CA1163378A/en
Priority to AU72031/81A priority patent/AU545453B2/en
Priority to IE1379/81A priority patent/IE51994B1/en
Priority to JP9734981A priority patent/JPS5731180A/ja
Publication of NL8003612A publication Critical patent/NL8003612A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

t ï
X
PHN 9779 1 N.V. Philips* Gloeilampenfabrieken te Eindhoven "Werkwijze ter vervaardiging van een halfgeleiderinrichting en half geleider inrichting vervaardigd door toepassing van deze werkwijze"
De uitvinding heeft betrekking op een werkwijze ter vervaardiging van een halfgeleiderinrichting met een halfgeleiderlichaam bevattende een aan een oppervlak grenzend gebied van in hoofdzaak het ene geleidingstype waarin tenminste twee veldeffékttransistoren met 5 geïsoleerde poortelektroden worden aangebracht,waarvan de aan- en afvoer-zones worden gevormd door aan het oppervlak grenzende zones van het tweede geleidingstype, waarbij in het gebied van het ene geleidingstype tenminste een verdere oppervlaktezone van het tweede geleidingstype wordt gevormd,die een geleidende verbinding vormt tussen een van 10 de aan- en af voer zones van de ene veldeffekttransistor en een van de aan- en afvoerzones van de andere veldeffekttransistor, waarbij wordt uitgegaan van een halfgeleiderlichaam waarvan althans een aan het opper- -vlak grenzende gebied van p-type silicium is en op het oppervlak een doteringsmasker wordt aangebracht,dat een opening vertoont ter plaatse 15 van de aan te brengen oppervlaktezone, waarbij ter plaatse van de aan te brengen veldeffekttransistoren laagdelen van een het lichaam tegen oxydatie maskerend materiaal voorhanden zijn, waarbij via genoemde opening in het doteringsmasker atomen gekozen uit de groep As en Sb in het halfgeleiderlichaam worden aangebracht, waarna het lichaam met 20 daarop een oxydatiemasker dat de genoemde laagdelen bevat aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het halfgeleiderlichaam verzonken oxydepatroon dat zich naast de tegen oxydatie maskerende laagdelen en . boven de oppervlaktezone uitstrekt, waarbij tijdens de oxydatiebehandeling de ter 25 plaatse van de oppervlaktezone in het lichaam aangebrachte As of Sb atomen dieper in het halfgeleiderlichaam diffunderen en daar onder en grenzend aan het verzonken oxyde de n-type oppervlaktezone vormen, waarna ter plaatse van de te vormen veldeffekttransistoren de geïsoleerde poortelektroden worden aangebracht die, op het oppervlak gezien, 30 aan weerszijden van en op afstand van de oppervlaktezone zijn gelegen en door middel van dotering met een verontreiniging, gekozen uit de groep P, As en Sb op zelfregistrerende wijze de aan het verzonken oxydepatroon grenzende aan- en afvoerzones van de veldeffekttransistoren 8003612 % \ PHN 9779 2 worden aangebracht tot een diepte waarbij de onderling te verbinden zones van de veldeffekttransistoren aan de oppervlaktezone onder het verzonken oxydepatroon grenzen.
Een dergelijke werkwijze is beschreven in het Amerikaanse 5 octrooischrift 4.101.344. De vervaardigde halfgeleiderinrichting heeft vjnateriaal/ behalve een van het halfgeleiderlichaam door isolerendVgescheiden ge-leiderpatroon dat de schakelelementen onderling en met uitwendige toe-voergeleiders verbindt, een aantal in het halfgeleiderlichaam aangebrachte gedoteerde zones die eveneens voor het onderling verbinden van 10 schakelelementen dienen. Dergelijke gedoteerde zones, ook wel onderdoorgangen genoemd, bieden onder meer het voordeel, dat in de schakeling betrekkelijk eenvoudig elkaar kruisende verbindingen kunnen worden gerealiseerd. De onderdoorgangen vormen een extra, van de la(a)g(en) van het geïsoleerde geleiderpatroon, gescheiden laag van verbindingen, 15 waardoor het gehele verbindingspatroon eenvoudiger kan worden en/of kontaktopeningen voor het aansluiten van schakelelementen op het verbindingspatroon kunnen worden gespaard.
Met name in geïntegreerde schakelingen waarin de afmetingen van de schakelelementen relatief klein zijn, is de ruimte die voor het 20 gehele verbindingspatroon benodigd is in belangrijke mate bepalend voor het voor de geïntegreerde schakeling benodigde halfgeleideropper-vlak. In dergelijke schakelingen kan de toepassing van onderdoorgangen van groot nut zijn. Dit geldt vooral als de onderdoorgangen weinig ruimte behoeven in te nemen en voor het aanbrengen van de onderdoor-25 gangen tijdens de vervaardiging geen kritische uitrichtbewerkingen of andere kritische behandelingen nodig zijn.
Nauwkeurige uitrichtstappen worden in de halfgeleidertechniek in het algemeen bij voorkeur vermeden. Dergelijke stappen zijn gewoonlijk vrij bewerkelijk. Bovendien neemt de kans op fouten in de uitein-30 delijke halfgeleiderinrichting aanzienlijk toe met het aantal kritische bewerkingen tijdens het gehele vervaardigingsproces. Voorts kunnen kritische uitrichtstappen grenzer^t^ir^e kleinste afmetingen en daarmede aan de pakkingsdichtheid van de te vervaardigen inrichting.
Bij de volgens de in het Amerikaanse octrooischrift 4.101.344 35 beschreven werkwijze verkregen onderdoorgangen is de afmeting daarvan in de richting gaande van de ene veldeffekttransistor naar de andere niet bijzonder kritisch. Indien de tegen oxydatie maskerende laagdelen tevens het binnendringen van doteringsstof verhinderen, is de doterings- 8003612 4 * PHN 9779 3 opening in deze richting zelf registrerend. Is dit niet het geval, dan zal, voorzover de opening in het doteringsmasker het oxydatiemasker overlapt en deze overlap niet te groot is, de in het overlappende deel aangebrachte doteringsstof zich uiteindelijk in de eléktrodezones van de 5 veldeffékttransistoren bevinden. In de andere, dwars op de eerstgenoemde richting staande richting echter, is de afmeting van de onderdoorgang vastgelegd door het doteringsmasker, waarbij rekening gehouden moet worden met het feit dat het doteringsmasker en het oxydatiemasker ten opzichte van elkaar moeten worden uitgericht.
10 Een doel van de onderhavige uitvinding is een werkwijze te verschaffen waarbij de opening in het doteringsmasker althans in de dwarsrichting op zelfregistrerende wijze ten opzichte van het oxydatiemasker wordt verkregen, zodat de opening in het doteringsmasker met een minder kritische bewerking kan worden verkregen en de pakkingsdichtheid 15 van de geïntegreerde schakeling kan worden vergroot.
De in de aanhef beschreven werkwijze wordt volgens de uitvinding daardoor gekenmerkt, dat voorafgaand aan de oxydatiebehandeling, verder tweede oxydatiebehandeling genoemd, tenminste een andere oxydatiebehandeling, verder eerste oxydatiebehandeling genoemd, wordt uitgevoerd, 20 waarbij de eerste oxydatiebehandeling plaatsvindt nadat ter plaatse van de aan te brengen verdere oppervlaktezone en de aan te brengen veldef-fekttransistoren een eerste maskeringslaag is aangebracht, die althans over een deel van zijn dikte uit een van siliciumoxyde verschillend en tegen oxydatie maskerend materiaal bestaat en waarbij met de eerste . 25 oxydatiebehandeling een althans gedeeltelijk in het halfgeleiderlichaam verzonken oxydepatroon wordt aangebracht met een dikte die het geschikt maakt om deel uit te maken van het doteringsmasker, waarbij het doteringsmasker wordt gedefinieerd met behulp van een tweede masker ings laag, die over de eerste maskeringslaag en over het oxydepatroon wordt aange-30 bracht en die meerdere, ter plaatse van de aan te brengen veldeffekt-transistors gelegen eerste delen van de eerste maskeringslaag bedekt en die een tweede deel van de eerste maskeringslaag en althans een aan dit tweede deel grenzend derde deel van het oxydepatroon vrijlaat, waarbij de opening van het doteringsmasker praktisch samenvalt met de plaats van 35 het tweede deel van de eerste maskeringslaag en waarbij de eerste delen van de eerste maskeringslaag behoren tot het oxydatiemasker dat de genoemde laagdelen bevat en waarbij de tweede oxydatiebehandeling wordt uitgevoerd nadat althans het tegen oxydatie maskerende materiaal van het 8003612 ♦ ^ EHN 9779 4 tweede deel van de eerste maskeringslaag is verwijderd.
De uitvinding heeft voorts betrekking op een half geleider inrichting verkregen met behulp van de werkwijze van de uitvinding.
De uitvinding zal nader worden toegelicht aan de hand van een 5 uitvoeringsvoorbeeld en de bijgaande schematische tekening, waarin fig. 1 een bovenaanzicht toont van een deel van een halfgeleider inrichting vervaardigd door toepassing van een werkwijze volgens de uitvinding, fig. 2 het elektrisch schakelschema toont van een schakeling 10 die in geïntegreerde vorm de in fig. 1 getoonde struktuur kan bevatten, fig. 3 een dwarsdoorsnede toont van de inrichting volgens fig. 1 langs de lijn III-III in fig. 1 en fig. 4 een doorsnede toont van deze inrichting volgens de lijn IV-IV in fig. 1, 15 · fig. 5,8,10 en 11 doorsneden tonen langs de lijn III-III in fig. 1 tijdens enkele stadia van de vervaardiging van de inrichting.
fig. 6,7 en 9 doorsneden tonen langs de lijn IV-IV in fig. 1 tijdens enkele stadia van de vervaardiging van de inrichting en fig. 12 en 13 doornsneden in stadia van de vervaardiging to-20 nen van een deel van een halfgeleiderinrichting dat bij toepassing van een werkwijze volgens de uitvinding kan worden verkregen.
Opgemerkt wordt dat de figuren slechts schematisch zijn en niet op schaal zijn getekend.
In de fig. 1, 3 en 4 wordt een deel getoond van een halfge-25 leiderinrichting in de vorm van een geïntegreerde schakeling met een aantal veldeffekttrans is toren met geïsoleerde poortelektroden. De tran-sistoren zijn onderling in serie verbonden en aangeduid met , T2 en T^. Fig. 2 toont een specifieke elektrische schakeling met dergelijke in serie geschakelde transistoren. De transistoren , T2 en vormen elk 30 een ingang van een zogenaamde logische "niet-en"- poort of "nand"-poort, waarvan het uitgangssignaal kan worden afgenamen aan de belastingstran-sistor T£ Poorten van de in fig. 2 getoonde aard kunnen in grote aantallen in een gemeenschappelijk lichaam samengebouwd worden tot "crossbar "-achtige systemen.
35 De inrichting bevat een monolithisch halfgeleiderlichaam dat in hoofdzaak van een bepaald geleidingstype is. Uiteraard kan in plaats daarvan ook een niet homogeen gedoteerd lichaam worden toegepast dat een aan het oppervlak 2 grenzende bijvoorbeeld epitaxiaal aangebrachte deel- 80(3 3 6 1 2 rj * PHN 9779 5 laag van het eerste geleidingstype en een daaraan grenzend gebied of substraat van het tweede geleidingstype dat tegengesteld aan het eerste geleidingstype is, bevat.
De transistoren T^-T^ bevatten elk een aanvoerzone 3 en een af-5 voerzone 4 in de vorm van aan het oppervlak 2 grenzende zones van het tegengestelde geleidingstype. Hierbij wordt opgemerkt dat tengevolge van de specifieke schakeling de afvoerzone 4 van bijvoorbeeld transistor tevens de aanvoerzone 3 van transistor T2 vormt en dat derhalve de aanvoerzone 3 van T2 en de afvoerzone 4 van als een gemeenschappelijke 10 zone zijn uitgevoerd. In het bovenaanzicht volgens fig. 1 zijn de grenzen van de aan- en afvoerzones 3, 4 met punt-streep-lijnen aangegeven.
Boven de kanaalgebieden tussen de aan- en afvoerzones en daarvan gescheiden door de tussenliggende diëlektrische laag 5 zijn de geïsoleerde poorteléktroden 6 van de transistoren T^-T^ aangebracht. De in-15 richting bevat verder een geleiderpatroon om de verschillende schakel-elementen onderling en met uitwendige toevoergeleiders te verbinden. Dit geleiderpatroon bevat behalve bijvoorbeeld een gebruikelijke, boven het oppervlak 2 aangebrachte strookvormige geleider 7, de in het lichaam 1 aangebrachte oppervlaktezone 8 van hetzelfde geleidingstype als de aan-20 en afvoerzones 3,4 en tegengesteld aan het geleidingstype van het lichaam 1. De zone 8 ook wel onderdoorgang genoemd, die een verbinding vormt tussen de afvoerzone 4 van en de aanvoerzone 3 van transistor is van de geleider 7 geïsoleerd door een tussengelegen relatief dikke isolerende laag 9. In fig. 1 is de onderdoorgang 8 met onderbroken lijnen aangegeven.
25 Onderdoorgangen van het hier beschreven en getoonde type bie den zeer belangrijke voordelen. In de eerste plaats vergroten ze in aanzienlijke mate de interkonnektiemogelijkheden en vereenvoudigen daarmee in het algemeen het ontwerp van de geïntegreerde schakeling, in het bijzonder in het geval het aantal schakelelementen zeer groot is (L.S.I.).
30 Bovendien kan door toepassing van onderdoorgangen het aantal kontaktgaten dat in de passiveringslaag 5 op het oppervlak 2 aangebracht dient te worden voor het kontakteren van zones 3,4 door middel van de gebruikelijke op de passiveringslaag aangebrachte geleidersporen beperkt worden. Een verder belangrijk voordeel is dat het aantal van dergelijke geleiderspo-35 ren verminderd kan worden en daarmee de kans op kortsluitingen tussen deze geleidersporen en het onderliggende halfgeleidermateriaal via gaatjes (pin holes) in de isolerende passiveringslaag.
De hier beschreven struktuur kan op relatief eenvoudige en 800 3 6 12 * * w ΕΉΝ 9779 6 praktisch geheel op 2elfregistrerende wijze worden vervaardigd door toepassing van een werkwijze die aan de hand van de fig. 5-11 nader zal worden toegelicht. De doorsneden van de fig. 5,8,10 en 11 korresponderen met de doorsnede van fig. 3 en de doorsneden van de fig. 6,7 en 9 kor-5 responderen met de doorsnede van fig. 4.
Uitgegaan wordt van een halfgeleiderlichaam 1 waarvan althans een aan het oppervlak 2 grenzende deellaag of deelgebied van p—type silicium is, en dat in het onderhavige uitvoeringsvoorbeeld geheel van het p-geleidingstype is. De soortelijke weerstand van het lichaam is gelegen 10 tussen 1 en 40 ohm.cm. Indien gewenst kan in een aan het oppervlak 2 grenzende dunne deellaag van het lichaam de dotering verhoogd en daarmee de soortelijke weerstand verlaagd worden - bijvoorbeeld door middel van ionenimplantatie van een p-type verontreiniging, om althans plaatselijk de vorming van n-type invers iekanalen grenzend aan het oppervlak 2 te 15 voorkomen. De dikte van het half geleider lichaam 1 bedraagt ongeveer 400^,um; de laterale afmetingen worden groot genoeg verondersteld om de te vervaardigen schakeling te kunnen bevatten. Ten behoeve van de eerste bewerking, bestaande uit een oxydatiebehandeling waaraan het half geleiderlichaam 1 wordt onderworpen, wordt het lichaam 1 eerst voorzien 20 van een masker. Daarbij wordt begonnen met op het oppervlak 2 een laag aan te brengen die het onderliggende silicium tegen oxydatie kan maskeren. Hoewel ook andere materialen kunnen worden gebruikt, wordt in het onderhavige uitvoeringsvoorbeeld siliciumnitride toegepast. De nitride-laag kan eventueel direkt op het oppervlak 2 worden aangebracht, in de 25 meeste gevallen echter verdient het, om mogelijk optreden van mechanische spanningen in de nitridelaag te voorkomen, de voorkeur tussen de nitride-laag en het halfgeleidermateriaal een dun oxydelaagje aan te brengen. De nitridelaag kan op bekende wijze, bijvoorbeeld door verhitting in een mengsel van NH^ en SiH^, worden verkregen. De dikte van de nitridelaag 30 is bijvoorbeeld gelegen tussen 0,15 en 0,2^um. De dikte van de onderliggende siliciumoxydelaag die door thermische oxydatie van het lichaam 1 aan het oppervlak 2 kan worden gevormd bedraagt ongeveer 0,05^,um.
De siliciumnitridelaag wordt door middel van een etsbehande-ling beperkt tot laagdelen gelegen boven die delen van het halfgeleider-35 lichaam 1 waar in een later produktiestadium onderdoorgangen en schakel-elementen zoals veldeffekttransistoren of dioden en/of weerstanden zullen worden aangebracht. Deze laagdelen zijn in de fig. 5 en 6 met het ver-wijzingscijfer 10 aangegeven, De laagdelen 10 laten het oppervlak 2 van 8003612 • £ PKN 9779 7 het lichaam 1 en de daarop gelegen dunne oxydelaag onbedekt op plaatsen waar dik veldoxyde aangebracht zal worden.
Ter verkrijging van het oxydatiemasker 10,11 met de laagdelen 10 kan op de siliciumnitridelaag een etsmasker worden aangebracht be- 5 staande uit een fotolaklaag 20 (fig. 5 en 6) waarna het siliciumnitride aan een materiaalverwijderende behandeling wordt onderworpen. Het nitride kan op bekende wijze worden verwijderd, bijvoorbeeld door etsen in een fosforzuuroplossing bij een temperatuur van ongeveer 150°C of door zogenaamd plasma-etsen. Met behulp van hetzelfde masker kan vervolgens ook 10 de siliciumoxydelaag plaatselijk worden verwijderd, zodat daarvan alleen de delen 11 overblijven.
In plaats van hdat het uitgangslichaam 1 is voorzien van een aan het oppervlak 2 grenzende, hoger gedoteerde deellaag zoals eerder genoemd, kan ook in dit stadium van de vervaardiging op op zichzelf beken-15 de wijze een hoger gedoteerde p-type oppervlaktelaag 21 worden aangebracht. Indien eerst de fotolaklaag 20 wordt verwijderd kan de oppervlaktelaag 21 door dotering vanuit de gasfase bij verhoogde temperatuur worden aangebracht. De oppervlaktelaag kan ook door middel van ionenimplantatie van een p-type verontreiniging worden aangebracht. Deze implantatie kan voor 20 of na verwijdering van de fotolaklaag 20 geschieden. Bij implantatie behoeft voorts de eerdergenoemde dunne oxydelaag niet geëtst en tot de delen 11 beperkt te worden. Implantatie vindt dan door de oxydelaag heen plaats.
De plaatselijk aangebrachte oppervlaktelaag 21 heeft het voordeel dat deze laag 21 niet alleen de door de transistoren en de eventue-25 le andere schakelelementen ingenomen oppervlaktegebieden maar ook de door de onderdoorgangen ingenomen oppervlaktegebieden vrij laat.
Nu volgt een oxydatiebehandeling die in het kader van de onderhavige uitvinding een eerste oxydatiebehandeling wordt genoemd. Deze behandeling duurt ongeveer 35 minuten en vindt bij ongeveer 1000°C plaats.
30 De verkregen oyxdelaag 22 (Fig.7) moet tenminste voldoende dik zijn cm te kunnen maskeren tijdens de ter verkrijging van de onderdoorgangen uit te voeren doteringsbehandeling. In het onderhavige voorbeeld is de oxydelaag 22 ongeveer 0,25^um dik.
In het kader van de onderhavige uitvinding wordt het oxydatie-35 masker 10,11 de eerste maskeringslaag genoemd.
Na de eerste oxydatiebehandeling wordt een doteringsmasker gedefinieerd met behulp van een tweede maskeringslaag 23, die over de eerste maskeringslaag 10,11 en over het oxydepatroon 22 wordt aangebracht.
800 3 6 12 FHN 9779 8
De tweede maskeringslaag 23 kan bijvoorbeeld uit een fotolaklaag bestaan. De fotolaklaag 23 wordt voorzien van een opening 24 (Fig. 7 en 8). De fotolaklaag bedekt meerdere, ter plaatse van de aan te brengen veldeffekt-transistoren gelegen eerste delen 25 (Fig.8) van de eerste maskeringslaag 5 10,11 en laat een tweede deel 26 (Fig. 7) en althans een aan dit tweede deel 26 grenzend deel 27 van het oxydepatroon 22 vrij . Het in de opening 24 vrijliggende tweede deel 26 van de eerste maskeringslaag 10,11 kan qp gebruikelijke wijze worden verwijderd. Meestal zal in de opening 24 alleen het laagdeel 10, dus het siliciumnitride, worden verwijderd. Zono-10 dig kan echter ook het laagdeel 11 ,dus het siliciumoxyde worden wegge-etst. Daarbij wordt opgemerkt, dat het oxydelaagdeel 11 (0,05^/um)belangrijk dunner is dan het oxydepatroon 22, zodat bij de verwijdering van het in het venster 24 gelegen deel van de oxydelaag 11 de vrijliggende delen van het oxydepatroon 22 praktisch niet worden aangetast.
15 De doteringsbehandeling voor de onderdoorgangen kan bij ver hoogde temperatuur uit de gasfase geschieden of door middel van ionenimplantatie. In het laatste geval kan, mede in afhankelijkheid van de gekozen energie, de Implantatie zowel voor als na de verwijdering van de fotolaklaag 23 en/of zowel voor als na de verwijdering van het laagdeel 20 10 en/of het laagdeel 11 van het tweede deel 26 plaatsvinden. De dote-ringsatomen worden gekozen uit de groep As en Sb. In het onderhavige voorbeeld wordt nadat het tweede deel 26 en de fotolaklaag 23 zijn verwijderd
As-atomen geïmplanteerd bij een energie van ongeveer 40 KeV. De dosis is 15 2 ongeveer 1.10 atomen/cm . De daarmee verkregen gedoteerde zone is in de 25 figuren 8 en 9 schematisch met de zone 8' aangegeven. Het toegepaste do-teringsmasker bestaat uit meerdere, ter plaatse van de aan te brengen veldeffekttransistoren gelegen eerste delen van de eerste maskeringslaag 10,11 en het oxydepatroon 22. De opening in het doteringsmasker valt praktisch samen met de plaats van het tweede deel 26 van de eerste maskerings-30 laag 10,11, dat in dit voorbeeld voorafgaande aan de doteringsbehandeling werd verwijderd.
Nadat de zone 8' is aangebracht en het halfgeleiderlichaam 1 zich in een toestand bevindt zoals is aangeduid in fig. 9, kan een tweede oxydatiebehandeling worden uitgevoerd, bijvoorbeeld bij ongeveer 1100°C 35 en gedurende ongeveer 9 uur. Daarbij diffunderen de in de zone 8' aangebrachte As-atomen dieper in het halfgeleiderlichaam 1 en wordt de onderdoorgang 8 gevormd met daarboven een relatief dik, over een deel van zijn dikte in het halfgeleiderlichaam 1 verzonken oxydepatroon 9 (fig. 3 en 4).
8003612 PHN 9779 9
De dikte van het oxydepatroon bedraagt bijvoorbeeld ongeveer 1, 8yUm. De vierkantsweerstand van de onderdoorgang 8 blijkt ongeveer 100 ohm te zijn.
De dikte van de oppervlaktezone 8 bedraagt, vanaf het oorspronkelijke oppervlak 2 gerekend, ongeveer 1,5^um hetgeen een gunstige waar-5 de blijkt te zijn in verband met de laterale diffusie (evenwijdig aan het oppervlak) die van vergelijkbare grootte is als de vertikale diffusie (loodrecht op het oppervlak) van arseen.
Na de tweede oxydatiebehandeling is het dikke veldoxyde 9 van de inrichting praktisch compleet. Het oxydepatroon 9, dat in fig. 1 met 10 getrokken lijnen is aangegeven, omgeeft de schakelelementen van de inrichting en bedekt tevens de onderdoorgang(en). In fig. 4 is schematisch een verschil in dikte van het patroon aangegeven. Het boven de hoger gedoteerde qppervlaktelaag 21 gelegen deel is dikker getekend dan het boven de onderdoorgang 8 gelegen deel. Dit verschil in dikte kan klein zijn 15 en kan zelfs praktisch geheel ontbreken. De grootte van het dikteverschil kan onder meer worden beïnvloed door geschikte keuze van de dikte van het bij de eerste oxydatiebehandeling verkregen patroon 22 en/of door het patroon 22 voorafgaand aan de tweede oxydatiebehandeling geheel of voor een deel van zijn dikte te verwijderen.
20 In de openingen van het oxydepatroon 9 kunnen nu de veldeffekt- transistoren worden gevormd.
Na de oxydatiebehandeling zouden op het siliciumnitridelaagdeel 10 direkt de poortelektroden van de te vervaardigen veldeffektransisto-ren aangebracht kunnen worden, waarbij het nitridelaagdeel 10 met het 25 onderliggende oxydelaagdeel 11 het poortdiëlektrikum van de transistoren zouden vormen. In de meeste gevallen echter wordt er de voorkeur aan gegeven de nitridelaag 10 met de oxydelaag 11 geheel te verwijderen en te vervangen door een nieuwe isolerende laag 17 (fig.10) die in het onderhavige uitvoeringsvoorbeeld enkel uit een siliciumoxydelaag met een dik-30 te van ongeveer 0,1^um bestaat, maar die ook uit andere materialen, zoals bijvoorbeeld siliciumnitride of aluminiumoxyde of uit een combinatie van verschillende lagen kan bestaan.
Op de oxydelaag 17 worden vervolgens de stroken 6 aangebracht die de geïsoleerde poortelektroden van de transistoren zullen vormen.
35 Tegelijk met de poortelektroden 6 wordt een geleider 7 aangebracht, die de onderdoorgang 8 kruist. De stroken 6 en 7 worden vervaardigd uit po-lykristallijn silicium en kunnen op op zichzelf algemeen bekende wijze worden aangebracht. Zoals uit fig. 11 blijkt worden aan weerszijden van 800 36 12 EHN 9779 10 de onderdoorgang 8 poortelektroden 6 aangehracht, zodanig dat er tussen deze poortelektroden en het verzonken oxyde boven de onderdoorgang 8 enige ruimte overblijft. De oxydelaag 17 wordt aan een etsbehandeling onderworpen en voor zover niet door de polykristallijne siliciumlagen 6, 5 7 bedekt verwijderd Tijdens deze etsbehandeling is het niet nodig het verzonken oxydepatroon 9 te maskeren, omdat de etsbehandeling tengevolge van de geringe dikte van de oxydelaag 17 in zeer korte tijd kan plaatsvinden zonder het zeer dikke oxydepatroon 9 merkbaar aan te tasten. Fig.
11 toont de inrichting in dit stadium van het proces. Op zelfregistreren-10 de wijze kunnen nu via de oppervlaktedelen 18, gedefinieerd door de poortelektroden 6 en het verzonken oxydpatroon 9 de n-type zones 3 en 4 van de transistoren en T2 worden aangehracht, die onderling door de, de onderdoorgang vormende n-type zone 8 dienen te worden doorverbonden. De zones 3,4 kunnen worden aangehracht door via de oppervlaktedelen 18 een 15 n-type verontreiniging, bijvoorbeeld fosforatomen, in het lichaam te diffunderen. Bij deze doteringsstap wordt in dit voorbeeld aan fosfor de voorkeur gegeven boven arseen of antimoon vanwege de hogere diffusiesnel-heid van fosfor. Gebleken is dat wanneer de fosforatomen tot een diepte van ongeveer 1.5^um vanaf het oppervlak in het lichaam worden gediffun-20 deerd een goede, laagohmige verbinding tussen deze zones en de met arseen gedoteerde onderdoorgang 8 tot stand kan kanen. Tegelijk met de zones 3 en 4 van de transistoren respektievelijk kunnen ook de overige zones van deze transistoren en de zones van andere schakelelementen, bijvoorbeeld de zone 3 van transistor worden aangebracht. Bovendien kunnen 25 tijdens deze doteringsstap de polykristallijne stroken 6 en 7 met fosfor gedoteerd worden ter verlaging van de weerstand. In het geval dat de diffusie in een oxyderend milieu plaatsvindt kan bovendien boven de aan te brengen aan- en afvoerzones van de transistoren een oxydelaagje 19 groeien (fig. 3), terwijl tevens de polykristallijne stroken 6 en 7 gedeelte-30 lijk geoxydeerd kunnen worden. Het in fig. 3 in doorsnede getoonde half-geleiderlichaam kan aan verdere voor de vakman algemeen bekende bewerkingen worden onderworpen. Zo kunnen bijvoorbeeld in de oxydelagen 19 kontaktgaten worden geëtst waarna op de inrichting een tweede geleider-spoor van bijvoorbeeld Al wordt aangebracht dat via deze kontaktgaten met 35 de schakelelementen is gekontakteerd.
Opgemerkt zij dat het hier beschreven proces ten opzichte van bekende processen ter vervaardiging van geïntegreerde schakelingen met veldeffekttransistoren zeer eenvoudig is. Door toepassing van de werk 800 3 612 PHN 9779 11 wijze volgens de uitvinding kan in een dergelijke geïntegreerde schakeling op zelfregistrerende wijze een onderdoorgang 8 worden verkregen.
Het zal duidelijk zijn dat de uitvinding niet is beperkt tot het hier gegeven uitvoeringsvoorbeeld maar dat binnen het kader van de 5 uitvinding voor de vakman nog veel variaties mogelijk zijn.
Zo kunnen bijvoorbeeld de aan- en afvoerzones 3,4 van de transistoren in plaats van door diffusie ook door middel van ionenimplantatie worden aangebracht waarbij eventueel bij voldoende hoge energie de ionen dwars door de oxydelaag 17 heen geïmplanteerd kunnen worden zodat 10 het in dat geval niet nodig is de oxydelaag 17 ter plaatse van de opper-vlaktedelen 18 (zie fig.11) te verwijderen.
De polykristallijne siliciumlagen 6, 7 kunnen in plaats van tegelijk met de aan- en afvoerzones 3,4 van de transistoren tegelijk met het neerslaan van het polykristallijne materiaal of na het aanbrengen 15 maar voor het in patroon brengen daarvan worden gedoteerd.
In een variant van de beschreven werkwijze wordt een oxydelaag je 11 met een dikte van ongeveer 0,04^um toegepast, waarop een ni-tridelaagje 10 van ongeveer 0,075^um wordt aangebracht. Nadat het uit de delen 25 en 26 bestaande masker is gevormd, en de dotering voor de 20 plaatselijke oppervlaktelaag 21 is geïmplanteerd (bijvoorbeeld borium- 13 2 ionen bij een energie van ongeveer 25keV; dosis ongeveer 3.10 /cm ), wordt de eerste oxydatiebehandeling uitgevoerd bij ongeveer 1000°C. Ook in dit geval wordt geoxydeerd tot een laag 22 is verkregen die ongeveer 250oS dik is. Daarna wordt de tweede maskeringslaag 23 aangebracht en 25 van de opening 24 voorzien. In de opening 24 wordt het siliciumnitride-laagdeel 10 verwijderd, terwijl het siliciumoxydelaagdeel 11 op het half-geleideroppervlak aanwezig blijft. Dan volgt een inplantatiebehandeling waarbij As-ionen bij een energie van ongeveer 100keV door het in de opening 24 vrijliggende deel van het oxydelaagdeel 11 heen in het halfge-30 leiderlichaam worden gebracht. Daarbij ligt de top van het concentratie-verloop van de arseendotering in het halfgeleiderlichaam onder het half-geleideroppervlak. Vervolgens wordt de tweede maskeringslaag 23 verwijderd.
De tweede oxydatiebehandeling wordt eveneens uitgevoerd bij 35 ongeveer 1000°C. Dergelijke behandelingen vinden plaats in een oxyderen-de atmosfeer, die bij voorkeur een geringe hoeveelheid HC1 bevat. De behandeling wordt voortgezet totdat de dikte van het veldoxyde boven de oppervlaktelaag 21 ongeveer 0,5^um bedraagt. Verrassenderwijze is geble- 8003612 PHN 9779 12 ken dat dan de dikte van het veldoxyde boven de onderdoorgang 8 praktisch even groot, namelijk ook ongeveer 0,5^um is.De aanwezigheid van de dote-ring in de zone 8' veroorzaakt ter plaatse vermoedelijk een relatief snelle groei van de oxydelaag. Daarbij wordt opgemerkt, dat de eerste oxyde-5 laag 22 enigzins dikker is gemaakt dan voor de maskering van de arseenimr plantatie noodzakelijk is. De gekozen combinatie van dikten en oxydatie-behandelingen maakt, dat na de arseen implantatie en de tweede oxydatiebe-handeling uiteindelijk wordt geëindigd met een veldoxyde 9 dat overal praktisch even dik is. Vooral bij het maken van relatief kleine veldef-10 fekttransistoren met relatief dun veldoxyde, bij voorkeur dunner dan 1^/um, kan het van voordeel zijn om door afstemming van de oxydatiebehandeling een veldoxyde van praktisch gelijkmatige dikte te realiseren.
Ook in andere geïntegreerde schakelingen met oxydelagen die althans over een deel van hun dikte in het halfgeleiderlichaam verzonken 15 zijn en waarin deze oxydelagen relatief dun zijn en door twee of meer oxy-datiebehandelingen zijn verkregen, kan het van voordeel zijn dikteverschil-len van de oxydelagen te voorkomen of te verminderen door een geschikte keuze van de omstandigheden en de tijdsduur van de verschillende oxyda-tiebehandelingen in combinatie met een geschikte, plaatselijk uitgevoerde 20 doteringsbehandeling.
In de onderhavige variant van de werkwijze wordt na de tweede oxydatiebehandeling het oxydatiemasker dat nu uit de delen 25 bestaat geheel verwijderd. Vervolgens wordt een nieuwe oxydelaag 5 aangebracht met een dikte van ongeveer 0,05^um. Over deze oxydelaag 5 wordt een laag 25 polykristallijn silicium van ongeveer 0,35^/um aangebracht, bijvoorbeeld door depositie vanuit de gasfase bij verlaagde druk en een temperatuur van ongeveer 650°C. De gedeponeerde siliciumlaag kan bijvoorbeeld na het neerslaan met fosfor worden gedoteerd vanuit de gasfase bij ongeveer 950°C. Na verwijdering van het fosforglas wordt de siliciumlaag in patroon 30 gebracht ter vorming van de poortelektroden 6 en geleidersporen 7. De elektrodenzones 3,4 worden verkregen door implantatie van arseen door de 15 2 oxydelaag 5 heen bij 150 kéV met een dosis van ongeveer 4x10 /cm . Door oxydatie worden de polysiliciumgeleiders 6 en 7 voorzien van ongeveer 0,07^um oxyde. Daarna kan indien gewenst een verdere oxydelaag worden ge-35 deponeerd vanuit de gasfase. Deze gedeponeerde oxydelaag kan een dikte hebben van ongeveer 0,4^um. Op gebruikelijke wijze kunnen openingen in de oxydelaag worden aangebracht voor kontaktering van halfgeleiderzones 3, 4 en/of polykristallijne geleidersporen 6,7. Onder meer ter verbetering 8003612 * PHN 9779 13 van de passivering en ter voorkoming van mogelijke kontakteringsproblemen in de openingen in de oxydelaag kan nog een implantatiebehandeling met fosfor worden uitgevoerd, bijvoorbeeld bij 25keV met een dosis van onge-15 2 veer 5.10 /cm . Na een warmtebehandeling van bij voorbeeld ongeveer 20 5 minuten bij ongeveer 950°C kunnen verdere geleidersporen, bijvoorbeeld van aluminium of een ander geschikt materiaal worden aangebracht.
Volledigheidshalve wordt opgemerkt, dat de in het bovenstaande beschreven bewerkingen alle van een gebruikelijk type zijn waarmee de vakman vertrouwd is. Verdere detailinformatie over de praktische uitvoe-10 ring kan daarom achterwege blijven.
Naast de beschreven ondergangen : kunnen met de beschreven werkwijze ook capaciteiten worden verkregen. Een mogelijke uitvoering is getoond in de fig. 12 en 13.Fig. 12 toont het halfgeleiderlichaam 31 na de eerste oxydatiebehandeling, waarbij de oxydelaag 22 is verkregen.
15 (In de fig. 12 en 13 zijn overeenkomstige delen met dezelfde verwijzings-cijfers aangeduid als in de fig. 1 en 3 t/m 11). Onder de oxydelaag 22 bevindt zich de dotering voor de hoger gedoteerde oppervlaktelaag 21. Op het oppervlak is het masker met de delen 25 en 26' aanwezig, waarbij het getekende deel 26' bestaat uit het resterende oxydelaagdeel van het oor-20 spronkelijke deel 26. Voorts is de tweede maskeringslaag 23 met daarin de opening 24 getekend. Met behulp van het doteringsmasker dat de fotolak-laag 23, de delen 25 en de oxydelaag 22 omvat is plaatselijk door dotering de laag 28' verkregen. Na de tweede oxydatiebehandeling kunnen op gebruikelijke wijze veldeffekttransistoren worden aangebracht. Fig. 13 25 laat zien dat de linkertransistor een electrodezone 4 heeft die aansluit op een zone 28 welke onder hét veldoxyde 29 ligt en die ook onder dit veldoxyde eindigt. Daarmee wordt een vergroting van de capaciteit van de elektrodezone 4 ten opzichte van het halfgeleidersubstraat verkregen. De zone 28 is door het hoger gedoteerde oppervlaktedeel 21 van de elektrode-30 zone 3 van de rechtertransistor gescheiden.
Opgemerkt wordt dat de aan de zone 28 aansluitende elektrodezone 4 niet noodzakelijk tevens deel uitmaakt van een transistor of een ander schakelelement. De zone 4 kan ook uitsluitend als kontaktzone voor de verkregen capaciteit dienen. Voorts kan ter verdere vergroting van de 35 capaciteit ook een implantatie van bijvoorbeeld boorionen door de opening 24 worden uitgevoerd. Op soortgelijke wijze kan ook een geheel onder het oxydepatroon 9 gelegen zone 28 worden verkregen die in een richting dwars op het vlak van tekening van fig. 3 aansluit qp de onderdoorgang 8.
800 3 6 12 * % PHN 9779 14
Uit het vorenstaande zal het duidelijk zijn dat door toepassing van de onderhavige uitvinding geïntegreerde schakelingen worden gerealiseerd met een of meer onderdoorgangen waarvan de begrenzing in een richting dwars op de elektrische stroomrichting in de onderdoorgang op zelf-5 registrerende wijze is afgeleid van het masker waarmee de door de scha-kelelementen ingenomen gebieden van het halfgeleideroppervlak worden vastgelegd. Dwars op de elektrische stroomrichting kunnen de onderdoorgang en de via de onderdoorgang met elkaar verbonden halfgeleideropper-vlaktezones praktisch dezelfde afmeting hebben. Dit betekent onder meer 10 dat naast de in fig. 1 getekende transistorrij , T2, op relatief korte afstand soortgelijke transistorrijen kunnen worden aangebracht. De pakkingsdichtheid van de geïntegreerde schakeling wordt daardoor relatief (een/ hoog, waarbij vaak ookTnogere schakelsnelheid wordt gerealiseerd. Het veldoxyde wordt in plaats van in één bewerking in twee achtereenvolgende 15 bewerkingen verkregen. Tussen deze beide bewerkingen kan zoals beschreven de dotering voor de onderdoorgang of in het algemeen de praktisch geheel onder het veldoxyde gelegen gedoteerde zone worden aangebracht.
Het tijdens de eerste oxydatiebehandeling verkregen oxyde kan naar wens worden gehandhaafd of voorafgaand aan de tweede oxydatiebehandeling ge-20 heel of gedeeltelijk worden verwijderd.
25 30 35 80 0 3 6 12

Claims (2)

1. Werkwijze ter vervaardiging van een halfgeleider inrichting met een halfgeleiderlichaam bevattende een aan een oppervlak grenzend gebied van in hoofdzaak het ene geleidingstype waarin tenminste twee veldeffekt-transistoren met geïsoleerde poortelektroden worden aangebracht/ waarvan 5 de aan- en afvoerzones worden gevormd door aan het oppervlak grenzende , zones van het tweede geleidingstype, waarbij in het gebied van het ene geleidingstype tenminste een verdere oppervlaktezone van het tweede geleidingstype wordt gevormd die een geleidende verbinding vormt tussen een van de aan- en afvoerzones van de ene veldeffekttransistor en een van de 10 aan- en afvoerzones van de andere veldeffekttransistor, waarbij wordt uitgegaan van een halfgeleiderlichaam,waarvan althans een aan het oppervlak grenzende gebied van p-type silicium is en qp het oppervlak een doterings-masker wordt aangebracb.tr dat een opening vertoont ter plaatse van de aan te brengen oppervlaktezone, waarbij ter plaatse van de aan te brengen 15 veldeffekttransistoren laagdelen van een het lichaam tegen oxydatie maskerend materiaal voorhanden zijn, waarbij via genoemde opening in het do-teringsmasker atomen gekozen uit de groep As en Sb in het halfgeleiderlichaam worden aangebracht, waarna het lichaam net daarop een oxydatie-masker, dat de genoemde laagdelen bevat, aan een oxydatiebehandeling wordt 20 onderworpen ter verkrijging van een althans gedeeltelijk in het halfgeleiderlichaam verzonken oxydepatroon, dat zich naast de tegen oxydatie maskerende laagdelen en boven de oppervlaktezone uitstrekt, waarbij tijdens de oxydatiebehandeling de ter plaatse van de oppervlaktezone in het lichaam aangebrachte As of Sb atomen dieper in het halfgeleiderlichaam 25 diffunderen en daar onder en grenzend aan het verzonken oxyde de n-type oppervlaktezone vormen, waarna ter plaatse van de te vormen veldeffekt-transistoren de geïsoleerde poortelektroden worden aangebracht die, qp het oppervlak gezien, aan weerszijden van en op afstand van de oppervlaktezone zijn gelegen en door middel van dotering roet een verontrei-30 niging, gekozen uit de groep P,As en Sb qp zelf registrerende wijze de aan het verzonken oxydepatroon grenzende aan- en afvoerzones van de veld-ef fekttransistoren worden aangebracht tot een diepte waarbij de onderling te verbinden zones van de veldeffékttransistoren aan de oppervlaktezone onder het verzonken oxydepatroon grenzen, met het kenmerk, dat vooraf-35 gaand aan de oxydatiebehandeling, verder tweede oxydatiebehandeling genoemd, tenminste een andere oxydatiebehandeling, verder eerste oxydatiebehandeling genoemd, wordt uitgevoerd, waarbij de eerste oxydatiebehandeling plaatsvindt nadat ter plaatse van de aan te brengen verdere opper- 80 0 3 6 12 φ ▼ * ΡΗΝ 9779 16 vlaktezone en de aan te brengen veldeffékttransistoren een eerste maske-ringslaag is aangebracht, die althans over een deel van zijn dikte uit een van siliciuitoxyde verschillend en tegen oxydatie maskerend materiaal bestaat en waarbij met de eerste oxydatiebehandeling een althans gedeel-5 telijk in het halfgeleiderlichaam verzonken oxydepatroon wordt aange-hracht met een dikte die het geschikt maakt om deel uit te maken van het doteringsmasker, waarbij het doteringsmasker wordt gedefinieerd met behulp van een tweede maskeringslaag, die over de eerste maskeringslaag en over het oxydepatroon wordt aangebracht en die meerdere, ter plaatse van 10 de aan te brengen veldeffékttransistors gelegen eerste delen van de eerste maskeringslaag bedekt en die een tweede deel van de eerste maskeringslaag en althans een aan dit tweede deel grenzend derde deel van het oxy-depatroon vrijlaat, waarbij de opening van het doteringsmasker praktisch samenvalt met de plaats van het tweede deel van de eerste maskeringslaag 15 en waarbij de eerste delen van de eerste maskeringslaag behoren tot het oxydatiemasker dat de genoemde laagdelen bevat en waarbij de tweede oxy-datiebehandeling wordt uitgevoerd nadat althans het tegen oxydatie maskerende materiaal van het tweede deel van de eerste maskeringslaag is verwijderd. 20
2. Halfgeleiderinrichting vervaardigd door toepassing van de werk wijze volgens conclusie 1. 25 30 35 806 36 12
NL8003612A 1980-06-23 1980-06-23 Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. NL8003612A (nl)

Priority Applications (8)

Application Number Priority Date Filing Date Title
NL8003612A NL8003612A (nl) 1980-06-23 1980-06-23 Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
US06/219,161 US4374454A (en) 1980-06-23 1980-12-22 Method of manufacturing a semiconductor device
DE8181200640T DE3164132D1 (en) 1980-06-23 1981-06-11 Method of manufacturing a semiconductor device and semiconductor device manufactured by using said method
EP81200640A EP0042643B1 (en) 1980-06-23 1981-06-11 Method of manufacturing a semiconductor device and semiconductor device manufactured by using said method
CA000380108A CA1163378A (en) 1980-06-23 1981-06-18 Underpass in a semiconductor device
AU72031/81A AU545453B2 (en) 1980-06-23 1981-06-22 A semiconductor device
IE1379/81A IE51994B1 (en) 1980-06-23 1981-06-22 Method of manufacturing a semiconductor device and semiconductor device manufactured by using said method
JP9734981A JPS5731180A (en) 1980-06-23 1981-06-23 Method of producing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8003612 1980-06-23
NL8003612A NL8003612A (nl) 1980-06-23 1980-06-23 Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.

Publications (1)

Publication Number Publication Date
NL8003612A true NL8003612A (nl) 1982-01-18

Family

ID=19835496

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8003612A NL8003612A (nl) 1980-06-23 1980-06-23 Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.

Country Status (8)

Country Link
US (1) US4374454A (nl)
EP (1) EP0042643B1 (nl)
JP (1) JPS5731180A (nl)
AU (1) AU545453B2 (nl)
CA (1) CA1163378A (nl)
DE (1) DE3164132D1 (nl)
IE (1) IE51994B1 (nl)
NL (1) NL8003612A (nl)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4561168A (en) * 1982-11-22 1985-12-31 Siliconix Incorporated Method of making shadow isolated metal DMOS FET device
JPS62119936A (ja) * 1985-11-19 1987-06-01 Fujitsu Ltd コンプリメンタリ−ｌｓｉチツプ
GB2215124A (en) * 1988-02-16 1989-09-13 Stc Plc Integrated circuit underpasses
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
DE69324637T2 (de) 1992-07-31 1999-12-30 Hughes Electronics Corp Sicherheitssystem für integrierte Schaltung und Verfahren mit implantierten Leitungen
KR0144902B1 (ko) * 1995-04-17 1998-07-01 김광호 불휘발성 메모리장치 및 그 제조방법
US5783846A (en) * 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
US5767000A (en) * 1996-06-05 1998-06-16 Advanced Micro Devices, Inc. Method of manufacturing subfield conductive layer
US5973375A (en) * 1997-06-06 1999-10-26 Hughes Electronics Corporation Camouflaged circuit structure with step implants
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6774413B2 (en) * 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6897535B2 (en) * 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US6799844B2 (en) 2002-12-16 2004-10-05 Xerox Corporation High shear ball check valve device and a liquid ink image producing machine using same
JP4346322B2 (ja) * 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US8168487B2 (en) * 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5528229B1 (nl) * 1971-03-19 1980-07-26
US3751722A (en) * 1971-04-30 1973-08-07 Standard Microsyst Smc Mos integrated circuit with substrate containing selectively formed resistivity regions
US4023195A (en) * 1974-10-23 1977-05-10 Smc Microsystems Corporation MOS field-effect transistor structure with mesa-like contact and gate areas and selectively deeper junctions
NL185376C (nl) * 1976-10-25 1990-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4290184A (en) * 1978-03-20 1981-09-22 Texas Instruments Incorporated Method of making post-metal programmable MOS read only memory
US4268950A (en) * 1978-06-05 1981-05-26 Texas Instruments Incorporated Post-metal ion implant programmable MOS read only memory
IT1166587B (it) * 1979-01-22 1987-05-05 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate

Also Published As

Publication number Publication date
EP0042643B1 (en) 1984-06-13
JPS622708B2 (nl) 1987-01-21
CA1163378A (en) 1984-03-06
EP0042643A1 (en) 1981-12-30
DE3164132D1 (en) 1984-07-19
JPS5731180A (en) 1982-02-19
US4374454A (en) 1983-02-22
IE51994B1 (en) 1987-05-13
AU545453B2 (en) 1985-07-18
AU7203181A (en) 1982-01-07
IE811379L (en) 1981-12-23

Similar Documents

Publication Publication Date Title
NL8003612A (nl) Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
EP0034910B1 (en) A method of manufacturing a semiconductor device, and a device so manufactured
US4569121A (en) Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer
JP3232111B2 (ja) ショットキーバリアダイオード及びショットキーバリアダイオードクランプ型トランジスタ
EP0095411B1 (en) Bipolar memory cell
US5223456A (en) High density local interconnect in an integrated circit using metal silicide
JPS58139468A (ja) 半導体装置およびその製造方法
JPH11511297A (ja) Ｅｅｐｒｏｍ半導体構造の製造方法
US4425379A (en) Polycrystalline silicon Schottky diode array
US3964092A (en) Semiconductor devices with conductive layer structure
US4358889A (en) Process for making a late programming enhanced contact ROM
EP0030147B1 (en) Method for manufacturing a semiconductor integrated circuit
EP0078220B1 (en) Polycrystalline silicon interconnections for bipolar transistor flip-flop
US5202573A (en) Dual anode mos scr with anti crosstalk collecting region
US4317690A (en) Self-aligned double polysilicon MOS fabrication
EP0200603B1 (en) A small contactless ram cell
US4628339A (en) Polycrystalline silicon Schottky diode array
NL8104862A (nl) Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
EP0703624B1 (en) Programable element in barrier metal device and method
US4247343A (en) Method of making semiconductor integrated circuits
JPH02246264A (ja) 半導体装置およびその製造方法
US5977598A (en) High load resistance implemented in a separate polysilicon layer with diffusion barrier therein for preventing load punch through therefrom
US5646062A (en) Method for ESD protection circuit with deep source diffusion
US6015995A (en) ROM diode structure
US5100824A (en) Method of making small contactless RAM cell

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed