JP4283470B2 - 多層配線構造を有する半導体素子及びその製造方法 - Google Patents

多層配線構造を有する半導体素子及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より具体的には、多層配線構造を有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、多層配線技術は集積回路の表面積をより効率的に用いるために、回路を３次元の形で形成することである。このような多層配線技術の採用によって１ギガバイト(GB)以上の非常に大きい容量を有する、例えばDRAM(Dynamic Random Access memory)素子のような高集積メモリ素子の設計が可能になる。
【０００３】
このような多層配線で、アクチブ素子及び配線は積層され、これらの各々の層は“プラグ”または“スタッド”のような層間連結経路によって連結される。また、プラグの整列を補助するための“ランディングパッド”または“タブ”はプラグに対するターゲットの役割をするように下部層に形成される。合わせて、ランディングパッドは下部回路または配線と連結され、回路または配線より表面積が一般に大きく形成されて、プラグ用ターゲットのより広い許容誤差を提供する。しかし、従来のランディングパッドまたはタブはプラグの整列を補助する役割はするが、スタッド(またはプラグ)より広い幅を有することによって、隣接する回路パターンとのショートが生じる危険性が高い。したがって、現在にはランディングパッドを使用する代わりに、エッチング阻止層によって自己整列金属配線を形成する技術が提案されている。
【０００４】
図１は、スタッド及びエッチング阻止層を含む多層金属配線構造を示す断面図であって、図１に示された技術は米国特許第５,８９１,７９９号公報に開示されている。
【０００５】
まず、図１を参照して、半導体基板１００の上部に金属配線１０２を公知の方法によって形成する。金属配線１０２が形成された半導体基板１００の上部にシリコン酸化膜(SiO2)よりなる第１層間絶縁膜１０４及びシリコン窒化膜(Si3N4)よりなる第１エッチング阻止層１０６を順次に形成する。その後、金属配線１０２及び半導体基板１００の選択された部分が露出されるように第１エッチング阻止層１０６及び第１層間絶縁膜１０４をパターニングして下部スタッドホール１０８ａ、１０８ｂを形成する。その後、下部スタッドホール１０８ａ、１０８ｂ内に金属物質を埋立てて下部スタッド１１０ａ、１１０ｂを形成する。下部スタッド１１０ａ、１１０ｂが形成された半導体基板１００結果物の上部に第２層間絶縁膜１１２及び第２エッチング阻止層１１４を順次に形成する。次いで、下部スタッド１１０ａ、１１０ｂが露出されるように、第２エッチング阻止層１１４及び第２層間絶縁膜１１２をエッチングして上部スタッドホール１１６ａ、１１６ｂを形成する。この時、上部スタッドホール１１６ａ、１１６ｂを形成するためのエッチング工程時に、第１エッチング阻止層１０６がエッチング基準の役割をする。その後、上部スタッドホール１１６ａ、１１６ｂ内に上部スタッド１１８ａ、１１８ｂを形成する。
【０００６】
しかし、従来の多層配線構造は次のような問題点を有する。
まず、前述した従来の技術は、回路パターンの間の距離を確保するためのランディングパッドを使用していない。このため、第１エッチング阻止層１０６を使用したとしても、下部スタッド１１０ａ、１１０ｂと上部スタッド１１８ａ、１１８ｂとの間に誤整列が生じる危険性が相変らず高い。一方、この理由から、ランディングパッドを使用すれば、前述したように、パターンとパターンとの距離が狭くなって、隣接する導電パターンとのショートが生じやすい。
【０００７】
さらに、センスアンプが形成される周辺領域では、DRAMのビットラインが局部配線として用いられている。特に、この領域では、回路層が非常に密集して配列されるため、ランディングパッドを使用すれば、同一のレベルに形成される水平方向へのパターン間の距離を確保しにくい。
【０００８】
また、シリコン窒化膜(Si3N4)よりなる第１及び第２エッチング阻止層１０６、１１４が半導体基板１００の結果物の上部に全体的に形成されるため、回路歪みを誘発できる程度の過度なストレスが層間絶膜内に生じる。合わせて、これらの第１及び第２エッチング阻止層１０６、１１４は後続の高温工程中に、層間絶縁膜内に含まれている炭素(C)、フッ素(F)及び塩素(Cl)のような不純物がガス抜け(outgassing)されることを遮断する。また、残留するエッチング阻止層１０６、１１４は半導体基板１００とゲート絶縁膜(図示せず)との間のダングリングボンドを減らすための熱工程時に、H2及びO2の流入を妨げる。これにより、半導体基板１００とゲート絶縁膜との接着特性が劣化する。
【０００９】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、高集積回路素子で、隣接する導電パターンの間のショートを防止できる半導体素子を提供することである。
【００１０】
また、本発明が解決しようとする他の技術的課題は、上下スタッドの間に十分なコンタクトマージンを確保できる半導体素子を提供することである。
【００１１】
また、本発明が解決しようとする他の技術的課題は、上下スタッドの間に十分なコンタクトマージンを確保しつつも、隣接する導電パターンの間のショートを防止できる半導体素子を提供することである。
【００１２】
本発明が解決しようとするまた他の技術的課題は、エッチング阻止層により生じる層間絶縁膜のストレスを減らしうる半導体素子を提供することである。
【００１３】
また、本発明が解決しようとする他の技術的課題は、回路内にストレスを減らしつつ、不純物のガス抜けを容易に行える半導体素子を提供することである。
【００１４】
本発明が解決しようとするさらに他の技術的課題は、ゲート絶縁膜と半導体基板の接着特性の劣化を防止できる半導体素子を提供することである。
【００１５】
また、本発明が解決しようとする技術的課題は、前記半導体素子の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
前記本発明の技術的課題を達成するために、本発明の一実施形態に係る半導体素子は、半導体基板の上部に層間絶縁膜が形成され、前記層間絶縁膜の内部に前記層間絶縁膜の表面に隣接して第１幅を有する入口部及び、前記基板に隣接して第２幅を有するコンタクト部を有する第１コンタクトスタッドが形成される。また、層間絶縁膜の内部には、前記第１コンタクトスタッドと所定距離離隔される第２スタッドとを含む。この時、前記第１コンタクトスタッドの入口部の第１幅が前記コンタクト部の第２幅より大きい。
【００１７】
また、本発明の他の実施形態に係る半導体素子は、半導体基板の上部に層間絶縁膜が形成される。前記層間絶縁膜の内部に、前記層間絶縁膜の表面に隣接して第１幅を有する入口部と前記基板に隣接して第２幅を有するコンタクト部とを有する第１コンタクトスタッド及び前記第１コンタクトスタッドと所定距離離隔される第２スタッドが形成される。前記第２コンタクトスタッドの表面とコンタクトされるように層間絶縁膜の上部に第２コンタクトスタッドより大きい幅を有するランディングパッドが形成され、前記ランディングパッドの上部面及び側面だけを包むエッチング阻止層が形成される。
【００１８】
ここで、第２コンタクトスタッドは接触部及び入口部の幅がほとんど同一でありえる。また、エッチング阻止層は、前記ランディングパッドの上部面に形成される第１エッチング阻止層及び、前記ランディングパッドの両側部面にスペーサの形で形成される第２エッチング阻止層を含む。また、第１コンタクトスタッドの入口部は接触部より約３０%ないし６０%程度大きい幅を有することが望ましい。
【００１９】
また、半導体基板と層間絶縁膜との間には多数の隣接配列されるゲート電極及び、前記ゲート電極の間の空間に形成される自己整列プラグとが形成されており、層間絶縁膜の内部には前記自己整列プラグとコンタクトされる第３コンタクトスタッドが形成される。ここで、第１コンタクトスタッドの入口部の深さは前記第３コンタクトスタッドの深さと同じかまたはより大きいことが望ましい。
【００２０】
この時、半導体基板はセル領域及び周辺領域に限定されており、前記第３コンタクトスタッドは前記セル領域に形成され、前記第１コンタクトスタッドは前記周辺領域に形成される。
【００２１】
また本発明の他の実施形態に係る半導体素子の製造方法は、まず、半導体基板上に層間絶縁膜を形成する。その後、層間絶縁膜の内部に前記半導体基板に近い接触部の幅より前記層間絶縁膜の表面に隣接する入口部の幅が大きい第１スタッドホールを形成する。次いで、層間絶縁膜の内部に前記第１スタッドホールと離隔されるように第２スタッドホールを形成する。その後、第１スタッドホール及び第２スタッドホールに導電性物質を埋立てて、第１コンタクトスタッド及び第２コンタクトスタッドを形成する。
【００２２】
ここで、第１スタッドホール及び第２スタッドホールは次の方法で形成できる。まず、層間絶縁膜の所定部分を層間絶縁膜より浅くエッチングして第１ホールを形成する。次いで、第１ホールのうち選択される第１ホールの下部に位置する層間絶縁膜の一部と、前記第１ホールが形成されていない層間絶縁膜の所定部分をエッチングして半導体基板を露出させる第２ホールを形成して、第１及び第２スタッドホールを形成する。ここで、第２ホールは、第１ホールが形成された層間絶縁膜の上部に前記選択された第１ホールの内側壁を包みつつ、その他の層間絶縁膜の所定部分が露出されるようにフォトレジストパターンを形成した後、フォトレジストパターンの形で層間絶縁膜をエッチングして形成される。ここで、半導体基板上に層間絶縁膜を形成する前に、半導体基板の上部にゲート電極を形成し、ゲート電極の間に自己整列されたコンタクトプラグを形成できる。この時、前記第１ホールの形成と同時に、前記コンタクトプラグのうち選択された部分が露出される場合がある。また、第１ホールは、前記層間絶縁膜の表面からコンタクトプラグ表面までの距離と同じか、またはより深く形成できる。
【００２３】
また、第１スタッドホール及び第２スタッドホールは次のような方法でも形成できる。すなわち、層間絶縁膜の所定部分をエッチングして半導体基板の選択領域を露出させる第１ホールを形成する。次に、多数の第１ホールのうち選択される第１ホールの側面に形成された層間絶縁膜を所定深さだけエッチングして、第１ホールより幅が大きい第２ホールを形成する。ここで、半導体基板上に層間絶縁膜を形成する前に半導体基板の上部にゲート電極を形成し、ゲート電極の間に自己整列されたコンタクトプラグを形成できる。この時、前記第２ホールの形成と同時に、前記コンタクトプラグのうち選択された部分が露出される場合がある。また、第２ホールは、前記層間絶縁膜の表面からコンタクトプラグ表面までの距離と同じか、またはより深く形成できる。
【００２４】
また、第１コンタクトスタッド及び第２コンタクトスタッドを形成する段階後に、前記第２コンタクトスタッドとコンタクトされるように層間絶縁膜の上部に第２コンタクトスタッドより大きい幅を有する導電性ランディングパッドを形成する。このようなランディングパッドを形成した後、ランディングパッドを包むようにエッチング阻止層を形成できる。この時、エッチング阻止層は次のような方式で形成される。すなわち、ランディングパッドの上部に第１エッチング阻止層を形成し、ランディングパッド及び第１エッチング阻止層の側壁にスペーサ状になる第２エッチング阻止層を形成する。
【００２５】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。ここで、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態により限定されるものと解釈されてはならない。本発明の実施形態は当業界で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図中、要素の形状はより明確な説明のために誇張され、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合、ある層は前記他の層または半導体基板に直接接触して存在する場合もあり、それらの間に第３の層が介在される場合もある。
【００２６】
＜実施形態１＞
図２は、本発明の一実施形態を説明するための半導体素子の断面図であって、図２を参照して、本発明の基本原理を説明する。
【００２７】
まず、基板２００の上部に導電パターン２０２が形成され、導電パターン２０２の上部に第１層間絶縁膜２０４が形成される。第１層間絶縁膜２０４の内部に導電パターン２０２及び半導体基板２００の所定部分が露出されるように、下部スタッドホール２０６ａ、２０６ｂが形成され、下部スタッドホール２０６ａ、２０６ｂ内に導電性物質が埋立てられて、下部スタッド２０８ａ、２０８ｂが形成される。ここで、下部スタッド２０８ａ、２０８ｂのうちいずれか一つのスタッド２０８ａは第１層間絶縁膜２０４の表面と隣接する上部部分（以下、入口部）２０８ａ−１の幅が基板と隣接する下部部分（以下、接触部）２０８ａ−２の幅より大きく形成される。望ましくは、入口部２０８ａ−１の幅が接触部２０８ａ−２の幅より３０％以上、より望ましくは、３０ないし６０％程度大きい。このような下部スタッド２０８ａは、例えば、アルファベット“Ｔ”状に形成される。ここで、下部スタッド２０８ａの入口部２０８ａ−１は以後にランディングパッドの役割をしつつ、第１層間絶縁膜２０４の内部に形成される。
【００２８】
一方、もう一つの下部スタッド２０８ｂは、その入口部及び接触部の幅がほとんど同一である。このような下部スタッド２０８ｂの上部には導電層よりなるランディングパッド２１０が形成される。ランディングパッド２１０は、公知のように、下部スタッド２０８ｂの幅より大きく形成される。
【００２９】
ランディングパッド２１０の上部表面及び側壁表面に、エッチング阻止層２１６が形成される。エッチング阻止層２１６はランディングパッド２１０の上部に形成される第１エッチング阻止層２１２及びランディングパッド２１０の両側壁に形成され、スペーサの形を有する第２エッチング阻止層２１４を含む。
【００３０】
ランディングパッド用導電パターン２１０が形成された第１層間絶縁膜２０４の上部に第２層間絶縁膜２１８が形成される。第２層間絶縁膜２１８内には下部スタッド２０８ａ及びランディングパッド用導電パターン２１０の所定部分が露出されるように上部スタッドホール２２０ａ、２２０ｂが形成される。ここで、ランディングパッド用導電パターン２１０が選択的に形成されることによって、上部スタッドホール２２０ａ、２２０ｂの高さも相異なる。上部スタッドホール２２０ａ、２２０ｂの内部には導電性物質が埋立てられて、上部スタッド２２２ａ、２２２ｂが形成される。各々の上部スタッド２２２ａ、２２２ｂ上には金属配線２２４ａ、２２４ｂが形成されて回路が完成される。
【００３１】
このように、下部スタッド２０８ａ、２０８ｂのうちいずれか一つのスタッド２０８ａは第１層間絶縁膜２０４内にランディングパッドが形成されるように構成し、残りのスタッド２０８ｂは第１層間絶縁膜２０４の上部にランディングパッド２１０を形成する。これにより、上部スタッド２２２ａ、２２２ｂとの誤整列を防止しつつも、隣接するパターンの間に絶縁が確保される。
【００３２】
また、エッチング阻止層２１６が半導体基板の結果物の上部に全体的に形成されず、ランディングパッド用導電パターン２１０だけを包むように形成される。したがって、エッチング阻止層２１６によるストレスが減少し、不純物が容易にガス抜けされる。
【００３３】
＜実施形態２＞
本発明の典型的な適用は図３Ａないし図３Ｇによってさらに具体化される。ここで、図３Ａないし図３Ｇは、本発明に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。図面で“Ｘ”方向は、例えば、ビットラインの延長方向を示し、“Ｙ”方向は、例えば、ワードラインの延長方向を示す。
【００３４】
図３Ａを参照して、メモリ素子が形成される半導体基板３００が備えられる。半導体基板３００の所定部分に素子分離膜３０２を形成してアクチブ領域３０１を限定する。また、素子分離膜３０２によって、メモリセル及びビットラインが形成されるセル領域４００ａ及び、連結配線及び入出力回路のようにメモリセル領域を補助する周辺回路が形成される周辺領域４００ｂが限定される。セル領域４００ａ及び周辺領域４００ｂが限定された半導体基板３００の上部にゲート電極３０６、すなわち、ワードラインを形成する。ゲート電極３０６はゲート絶縁膜３０３と、実質的に電極の役割をするゲート導電層３０４及び自己整列コンタクトを誘導するキャッピング絶縁膜３０５の積層構造より構成される。このようなゲート電極３０６はセル領域４００ａでは非常に稠密に配置され、周辺領域４００ｂではまばらに配置される。ゲート電極３０６の両側壁には絶縁膜よりなる側壁スペーサ３０７を形成する。ゲート電極３０６の両側の半導体基板３００に基板３００と反対タイプの不純物をイオン注入して接合領域３０８を形成する。その後、セル領域４００ａに形成されるゲート電極３０６の間の空間にコンタクトプラグ３０９を形成するが、このコンタクトプラグ３０９は接合領域３０８とコンタクトされる。この時、コンタクトプラグ３０９は、公知のように、導電層を蒸着した後、エッチバックまたはCMP(chemical mechanical polishing)方式によって導電層を埋立てることによって得られる。その後、半導体基板３００の結果物の上部に第１層間絶縁膜３１０を形成する。第１層間絶縁膜３１０は、例えば、高密度プラズマ酸化膜より形成できる。
【００３５】
その後、第１層間絶縁膜３１０の所定部分をパターニングして第１スタッドホール３１２ａ、３１２ｂを形成する。ここで、第１スタッドホール３１２ａ、３１２ｂのうちセル領域４００ａに形成される第１スタッドホール３１２ａは選択されたコンタクトプラグ３０９がオープンされるように形成され、周辺領域４００ｂに形成される第１スタッドホール３１２ｂは第１層間絶縁膜３１０の所定深さだけ形成され、この第１スタッドホール３１２ｂによって接合領域３０８が露出されない。この時、第１スタッドホール３１２ｂが形成される周辺領域４００ｂは回路が密集配列されるセンスアンプが形成される領域でありうる。ここで、周辺領域４００ｂに形成される第１スタッドホール３１２ｂはセル領域４００ａに形成される第１スタッドホール３１２ａよりその幅がさらに大きく形成され、深さ面では同一か、またはより深く形成されることが望ましい。
【００３６】
図３Ｂを参照して、第１スタッドホール３１２ａ、３１２ｂが形成された半導体基板３００の上部に第２スタッドホールを限定するためにフォトレジストパターン３１４を形成する。フォトレジストパターン３１４は周辺領域４００ｂに形成される第１スタッドホール３１２ｂの内側壁部分にも残留するように形成される。その後、フォトレジストパターン３１４をマスクとして第１層間絶縁膜３１０をエッチングして第２スタッドホール３１６を形成する。第２スタッドホール３１６は、例えば、周辺領域４００ｂのゲート電極３０６の上部をオープンさせたり、接合領域３０８をオープンさせる。合わせて、第１スタッドホール３１２ｂ内に形成されたフォトレジストパターン３１４によって、第２スタッドホール３１６のうちいずれか一つは第１スタッドホール３１２ｂ内に形成される。ここで、第２スタッドホール３１６と共存する第１スタッドホール３１２ｂの幅は、第１スタッドホール３１２ｂの下部にある第２スタッドホール３１６の幅より約３０％以上、より望ましくは３０ないし６０％程度大きい。
【００３７】
次に、図３Ｃに示したように、フォトレジストパターン３１４を公知の方式で除去する。ここで、第１及び第２スタッドホール３１２ａ、３１６が共存するスタッドホール３１７は入口部が相対的に広くて、接触部が狭い階段状を有するため、この実施形態では“階段状スタッドホール”と称する。その後、第１スタッドホール３１２ａ、第２スタッドホール３１６及び階段状スタッドホール３１７の内部にコンタクトスタッド３１８ａ、３１８ｂを形成する。
【００３８】
ここで、コンタクトスタッド３１８ａ、３１８ｂは、次のような方式で形成される。まず、第１及び第２スタッドホール３１２ａ、３１２ｂ、３１６の内側表面及び層間絶縁膜３１０の表面に接着層（図示せず）を形成した後、第１及び第２スタッドホール３１２ａ、３１２ｂ、３１６の内部が十分に埋立てられるように導電層を蒸着する。接着層としては、チタン膜(Ti)またはチタン膜とチタン窒化膜(TiN)の積層膜が用いられる。この時、チタン膜はCVD(chemical vapor deposition)方式によって約５０ないし１５０Åの厚さで形成し、チタン膜及びチタン窒化膜の積層膜が用いられる場合、前述したチタン膜の上部に、チタン窒化膜をCVD方式またはALD(atomic layer deposition)方式によって約２５０ないし３５０Åの厚さで形成する。コンタクトスタッド用導電層は、例えば、タングステン金属膜またはチタン窒化膜より形成できる。タングステン金属膜の場合、３５ないし４５Torrの圧力及び４１０ないし４２０℃の温度で形成され、その化学反応式は下記のように表わされる。
【００３９】
＜反応式１＞
WF6＋SiH4＋H2→W＋SiF4＋H2
【００４０】
さて、チタン窒化膜を用いる場合、CVD方式によって１４００ないし１６００Åの厚さで蒸着する。その後、導電層及び接着層を第１層間絶縁膜３１０の表面が露出されるまで化学機械的研磨(CMP)してコンタクトスタッド３１８ａ、３１８ｂを形成すると同時に平坦化された表面を提供する。
【００４１】
この時、階段状スタッドホール３１７に形成されるコンタクトスタッド３１８bは、入口部(第１スタッドホール領域に該当)が接触部(第２スタッドホール領域に該当)より相対的に約３０％以上大きく形成される。したがって、入口部が上部レベルのスタッドとコンタクトする時、ランディングプラグの役割をする。
【００４２】
その後、図３Ｄに示したように、コンタクトスタッド３１８ａ、３１８ｂが形成された第１層間絶縁膜３１０の上部にビットライン用導電層３２０及びビットラインキャッピング層３２２を順次に積層する。ここで、ビットライン用導電層３２０は、例えば、タングステン膜が用いられ、ビットラインキャッピング層３２２としては、シリコン窒化膜(Si3N4)、タンタル酸化膜(Ta2O5)またはアルミニウム酸化膜(Al2O3)が用いられる。この時、ビットラインキャッピング層３２２は、以後に上部レベルスタッドホールを形成する時、エッチング基準層、すなわち、エッチング阻止層として用いられる。その後、ビットラインキャッピング層３２２及びビットライン用導電層３２０を所定部分パターニングしてビットライン３２４を形成する。ここで、ビットライン３２４はセル領域４００ａ及び周辺領域４００ｂの一部領域ではデータを伝送するビットライン３２４として用いられ、セル領域４００ａ及び周辺領域４００ｂの残りの部分では周辺の連結配線及びランディングパッド３２４ｂとして用いられる。しかし、この実施形態ではデータを伝送するビットライン、周辺の連結配線及びランディングパッドをいずれも含むものを“ビットライン”と称する。この時、ビットライン３２４は、階段状スタッドホール３１７内に形成されたコンタクトスタッド３１８ｂとはコンタクトされない。
【００４３】
図３Ｅを参照して、ビットライン３２４が備わった第１層間絶縁膜３１０の上部にスペーサ用絶縁膜が蒸着される。スペーサ用絶縁膜は層間絶縁膜として用いられる既存のシリコン酸化膜よりエッチング選択比に優れた物質、例えば、シリコン窒化膜(Si3N4)、タンタル酸化膜(Ta2O5)またはアルミニウム酸化膜(Al2O3)が用いられる。合わせて、絶縁膜は２００ないし７００Å、望ましくは、５００Å以下の厚さで蒸着される。その後、絶縁膜を非等方向性エッチングして、第１層間絶縁膜３１０の上部にビットライン３２４として通称される配線の側壁にビットラインスペーサ３２６を形成する。ここで、ビットラインスペーサ３２６も以後にスタッドホールを形成する時、エッチング阻止層として用いられる。
【００４４】
その後、図３Ｆに示されたように、半導体基板３００の結果物の上部に第２層間絶縁膜３２８を形成する。ここで、第２層間絶縁膜３２８は平坦化した表面を有し、このような第２層間絶縁膜３２８としては平坦化膜、またはCMP処理が行われた絶縁膜が用いられる。また、このような第２層間絶縁膜３２８は、一般にシリコン酸化膜成分を有する。
【００４５】
その後、セル領域４００ａの選択されたコンタクトプラグ３０９が露出されるように第２層間絶縁膜３２８、ビットライン３２４及び第１層間絶縁膜３１０を順次にエッチングしてストレージノードスタッドホール３３０を形成する。ストレージノードスタッドホール３３０は、ビットラインスペーサ３２６及びビットライン３２４の上部のビットラインキャッピング層３２２によって自己整列方式で形成される。
【００４６】
それから、図３Ｇのように、ストレージノードスタッドホール３３０の内部が十分に充填されるようにストレージノードコンタクト３３２を形成する。その後、ストレージノードコンタクト３３２と接触されるように、公知の方法によって第２層間絶縁膜３２８の上部にシリンダー状の電極３３４を形成する。これにより、セル領域４００ａにストレージノード電極３３５が完成される。
【００４７】
その後、ストレージノード電極３３５が形成された第２層間絶縁膜３２８の上部に第３層間絶縁膜３３７を形成する。第３層間絶縁膜３３７も平坦化した表面を有し、ストレージノード電極３３５を全て埋立てるようにストレージノード電極３３５より厚く形成される。また、第３層間絶縁膜３３７もシリコン酸化膜成分を含む。このような第３層間絶縁膜３３７としても平坦化膜、または表面がCMPされた絶縁膜が用いられる。
【００４８】
次いで、階段状スタッドホール３１７内に埋立てられたコンタクトスタッド３１８ｂ及びビットライン３２４のうちランディングパッドとして作用するビットライン３２４ｂが露出されるように第３及び第２層間絶縁膜３３７、３２８を所定部分エッチングして上部レベルスタッドホール３３９を形成する。ビットライン３２４をオープンさせる時、ビットライン３２４の導電層３２０が露出されるようにエッチングしなければならない。合わせて、ビットラインキャッピング層３２２は、上部レベルスタッドホール３３９のエッチング工程時、過度にエッチングされることを防止するエッチング阻止層、すなわち、垂直方向のガイドとして作用する。また、ビットライン３２４の導電層３２２及びコンタクトスタッド３１８ｂは第３及び第２層間絶縁膜３３７、３２８とエッチング選択比が非常に大きい金属膜とより形成されたので、上部レベルスタッドホール３３９の形成時に過度にエッチングされる問題が生じない。このような上部レベルスタッドホール３３９は二重ステップ工程、すなわち、第３及び第２層間絶縁膜３３７、３２８をエッチングする工程と、ビットラインキャッピング層３２２をエッチングする工程とに分けられて行われる。まず、第３及び第２層間絶縁膜３３７、３２８をエッチングする第１工程は約１５００Ｗのパワー、４０mTorrの圧力及びC4F6＋O2+Arガス条件で行われる。一方、ビットラインキャッピング層３２２をエッチングする工程は６００Ｗのパワー、５０mTorrの圧力及びCHF3＋Ar＋H2ガス条件で行われる。
【００４９】
その後、上部レベルスタッドホール３３９内に公知の方式で上部レベルスタッド３４０ａ、３４０ｂを形成する。上部レベルスタッド３４０ａ、３４０ｂは前述したコンタクトスタッド３１８ａ、３１８ｂを形成する方式と同一に形成される。この時、上部レベルスタッド３４０ａ、３４０ｂは上部レベルスタッド３４０ａ、３４０ｂより大きい幅を有する階段状スタッドホール３１７内のコンタクトスタッド３１８ｂ及びランディングパッドの役割をするビットライン３２４とコンタクトされるので、誤整列される恐れがない。また、階段状スタッドホール３１７ｂ内のコンタクトスタッド３１８ｂはランディングパッドの役割をするほどに広い幅を有しつつ第１層間絶縁膜３１０の内部に埋立てられており、ランディングパッドの役割をするビットライン３２４は第１層間絶縁膜３１０の上部に形成されるので、両物質の間に絶縁を十分に確保できる（図３ＧのＹ方向参照）。すなわち、コンタクトスタッド３１８ｂとビットライン３２４が相異なる層に形成されるので、隣接する導電パターンにこだわらず、整列マージンを考慮して十分な幅でコンタクトスタッド３１８ｂ及びビットライン３２４を形成しても、隣接する導電パターンと接触しない。その後、上部レベルスタッド３４０ａ、３４０ｂとコンタクトされるように第３層間絶縁膜３３７の上部に金属配線３４２を形成する。
【００５０】
＜実施形態３＞
図４Ａ及び図４Ｂは、本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。この実施形態は、半導体基板３００にゲート電極３０６、接合領域３０８、コンタクトプラグ３０９を形成する工程までは前述した実施形態２と同一であるので、その後の部分についてのみ述べる。合わせて、この実施形態は前述した実施形態２と同じ部分に対しては同じ符号を付する。
【００５１】
図４Ａを参照して、第１層間絶縁膜３１０の上部に選択されたゲート電極３０６部分と、接合領域３０８が露出されるように第１フォトレジストパターン（図示せず）を形成する。この時、第１フォトレジストパターンを形成するためのレチクル（図示せず）は、前記実施形態２の第２スタッドホールを形成するためのフォトレジストパターン３１４（図３Ｂ参照）のレチクルと同一である。その後、フォトレジストパターンの形態で第１層間絶縁膜３１０をエッチングして、実施形態２の第２スタッドホール３１６と同じ第２スタッドホール３１６を形成する。すなわち、この実施形態では、前述した実施形態２における第２スタッドホール３１６（図３Ｂ参照）を第１スタッドホール３１２ａ、３１２ｂ（図３Ａ参照）より先に形成する。その後、フォトレジストパターンを除去する。
【００５２】
次に、図４Ｂに示したように、セル領域４００ａの自己整列コンタクトプラグ３０９及び周辺領域４００ｂの第２スタッドホール３１６のうちいずれか一つの第２スタッドホール３１６が露出されるように第２フォトレジストパターン３１４ａを形成する。この時、第２フォトレジストパターン３１４ａは、周辺領域４００ｂの第２スタッドホール３１６を露出させる時、第２スタッドホール３１６の両側の第１層間絶縁膜３１０の一部が露出されるように形成される。その後、第２フォトレジストパターン３１４ａをマスクとして第１層間絶縁膜３１０をエッチングして前述した実施形態１のような第１スタッドホール３１２ａ、３１２ｂを形成する。ここで、周辺領域４００ｂに形成される第１スタッドホール３１２ｂはセル領域４００ａに形成される第１スタッドホール３１２ａの幅より大きく形成され、深さは同一かまたはより深く形成されることが望ましい。そして、後続工程は前述した実施形態１と同一である。
【００５３】
このように、第１スタッドホール３１２ａ、３１２ｂを形成する段階と第２スタッドホール３１６を形成する段階とを逆順に実施しても同じ効果を奏する。
また、本発明は前記の実施形態に限定されるものではない。
【００５４】
例えば、本発明の実施形態では階段式コンタクトホールを形成するための第２コンタクトホールの形成時、フォトレジストパターンをマスクとして使用した。しかし、これに限定されず、第１層間絶縁膜と顕著なエッチング選択比を有する物質であれば階段式コンタクトホールを形成するためのマスクとしていずれも利用できる。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明によれば、次のような効果を奏する。
まず、層間絶縁膜の内部に隣接配列されるコンタクトスタッドの形成時、いずれか一つのコンタクトスタッドは入口部が広くて接触部が狭い階段状に形成する。残りのコンタクトスタッドは入口部及び接触部の幅がほとんど同じ柱状に層間絶縁膜の内部に形成し、コンタクトスタッドと接触するように層間絶縁膜の上部にコンタクトスタッドの幅よりさらに大きいサイズでランディングパッド用導電パターンを形成する。この時、階段状コンタクトスタッドの入口部及びランディングパッド用導電パターンは層間絶縁膜の表面を基準として上下に配置されているので、十分な絶縁が確保され、同一の平面に配置されないので、水平方向への幅に大きく影響されない。これにより、ランディングパッドを形成しても、隣接する回路パターンとのショートなどの問題が生じない。
【００５６】
また、階段状コンタクトスタッド及びランディングパッドの使用により、上下スタッドのコンタクト時に十分なコンタクトマージンが確保される。
【００５７】
合わせて、ビットライン、すなわち、ランディングプラグの役割をする導電パターンの上部面及び側壁面に層間絶縁膜に対してエッチング選択比が大きいエッチング阻止層を形成する。これにより、半導体基板の全面にわたってエッチング阻止層が形成されず、部分的に形成されるので、エッチング阻止層により生じるストレスが減少し、層間絶縁膜の内部の不純物が容易にガス抜けされる。加えて、エッチング阻止層が部分的に形成されることによって、以後の合金工程の効果が増加する。
【００５８】
以上、本発明の望ましい実施形態について詳細に説明したが、特許請求の範囲により限定される発明の原理及び技術的思想を外れない範囲で当分野の通常の知識を有する者によって多様な変更が可能である。
【図面の簡単な説明】
【図１】 エッチング阻止層を備える従来の多層配線構造を有する半導体素子の断面図である。
【図２】 本発明の一実施形態に係る多層配線構造を有する半導体素子の断面図である。
【図３Ａ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図３Ｂ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図３Ｃ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図３Ｄ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図３Ｅ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図３Ｆ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図３Ｇ】 本発明の他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図４Ａ】 本発明のさらなる他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【図４Ｂ】 本発明のさらなる他の実施形態に係るセル領域及び周辺領域を含むメモリ素子の多層配線構造を示すための各工程別断面図である。
【符号の説明】
２００ 基板
２０２ 導電パターン
２０４ 第１層間絶縁膜
２０６ａ、２０６ｂ 下部スタッドホール
２０８ａ、２０８ｂ 下部スタッド
２０８ａ−１ 入口部
２０８ａ−２ 接触部
２１０ ランディングパッド
２１２ 第１エッチング阻止層
２１４ 第２エッチング阻止層
２１６ エッチング阻止層
２１８ 第２層間絶縁膜
２２０ａ、２２０ｂ 上部スタッドホール
２２２ａ、２２２ｂ 上部スタッド
２２４ａ、２２４ｂ 金属配線

Claims (18)

  1. 半導体基板と、
    半導体基板の上部に形成される第１層間絶縁膜と、
    前記第１層間絶縁膜の内部に形成され、前記第１層間絶縁膜の表面に隣接して第１幅を有する入口部、及び、前記基板に隣接して第２幅を有するコンタクト部を有する第１コンタクトスタッドであって、前記入口部の第１幅が前記コンタクト部の第２幅より大きいところの第１コンタクトスタッドと、
    前記第１コンタクトスタッドと所定距離離隔され、前記第１層間絶縁膜の内部に形成される第２コンタクトスタッドであって、接触部及び入口部が同一の幅であるところの第２コンタクトスタッドと、
    前記第２コンタクトスタッドの表面と接触されるように前記第１層間絶縁膜の上部に形成され、前記第２コンタクトスタッドの幅より大きい幅のランディングパッドと、
    前記ランディングパッドを含んで前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
    前記第２層間絶縁膜内に形成され、前記第１コンタクトスタッドに接続される第１上部スタッドと、
    前記第２層間絶縁膜内に形成され、前記ランディングパッドに接続される第２上部スタッドと、
    を含むことを特徴とする半導体素子。
  2. 前記ランディングパッドの両側壁にはエッチング阻止用物質よりなる少なくとも一つ以上のスペーサがさらに形成されることを特徴とする請求項１に記載の半導体素子。
  3. 前記ランディングパッドの上部面にはエッチング阻止層がさらに備わったことを特徴とする請求項１に記載の半導体素子。
  4. 前記第１コンタクトスタッドの入口部は接触部より３０%ないし６０%程度大きい幅を有することを特徴とする請求項１に記載の半導体素子。
  5. 前記半導体基板と前記第１層間絶縁膜との間には多数の隣接配列されるゲート電極と、前記ゲート電極の間の空間に形成される自己分整列プラグとが形成されており、前記第１層間絶縁膜の内部には前記自己整列プラグとコンタクトされる第３コンタクトスタッドがさらに備わったことを特徴とする請求項１に記載の半導体素子。
  6. 前記第１コンタクトスタッドの入口部の深さは前記第３コンタクトスタッドの深さと同じかまたはより大きいことを特徴とする請求項５に記載の半導体素子。
  7. 前記半導体基板はセル領域及び周辺領域に限定されており、前記第３コンタクトスタッドは前記セル領域に形成され、前記第１コンタクトスタッドは前記周辺領域に形成されることを特徴とする請求項６に記載の半導体素子。
  8. 半導体基板上に第１層間絶縁膜を形成する段階と、
    前記第１層間絶縁膜の内部に前記半導体基板に近い接触部の幅より前記第１層間絶縁膜の表面に隣接する入口部の幅が大きい第１スタッドホールを形成する段階と、
    前記第１層間絶縁膜の内部に前記第１スタッドホールと離隔されるように前記半導体基板に近い接触部の幅と前記第１層間絶縁膜の表面に隣接する入口部の幅が同じである第２スタッドホールを形成する段階と、
    前記第１スタッドホール及び第２スタッドホールに導電性物質を埋め立てて、第１コンタクトスタッド及び第２コンタクトスタッドを形成する段階と、
    前記第２コンタクトスタッドの表面と接触されるように前記第１層間絶縁膜の上部に前記第２コンタクトスタッドの幅より大きい幅のランディングパッドを形成する段階と、
    前記ランディングパッドを含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
    前記第２層間絶縁膜の内部に、前記第１コンタクトスタッドに接続される第１上部スタッドと、前記ランディングパッドに接続される第２上部スタッドと、を形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
  9. 前記第１スタッドホールを形成する段階、及び、前記第２スタッドホールを形成する段階は、
    前記第１層間絶縁膜の所定部分を前記第１層間絶縁膜より浅くエッチングして多数の第１ホールを形成する段階と、前記第１ホールのうち選択される第１ホールの下部に位置する前記第１層間絶縁膜の一部、及び、前記第１ホールが形成されていない前記第１層間絶縁膜の所定部分をエッチングして前記半導体基板を露出させる第２ホールを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記第２ホールを形成する段階は、
    前記第１ホールが形成された前記第１層間絶縁膜の上部に、前記選択された第１ホールの内側壁を包みつつ、その他の前記第１層間絶縁膜の所定部分が露出されるようにフォトレジストパターンを形成する段階と、前記フォトレジストパターンの形で前記第１層間絶縁膜をエッチングする段階とを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記半導体基板上に前記第１層間絶縁膜を形成する段階前に、ゲート電極を形成する段階、及び、前記ゲート電極の間に自己整列されたコンタクトプラグを含める段階をさらに含み、前記第１ホールを形成すると同時に、前記コンタクトプラグのうち選択された部分を露出させる段階とをさらに含むことを特徴とする請求項９または１０に記載の半導体素子の製造方法。
  12. 前記第１ホールは、前記第１層間絶縁膜の表面からコンタクトプラグの表面までの距離と同じか、またはより深く形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記第１スタッドホールを形成する段階、及び、前記第２スタッドホールを形成する段階は、
    前記第１層間絶縁膜の所定部分をエッチングして、前記半導体基板の選択領域を露出させる多数の第１ホールを形成する段階と、
    前記多数の第１ホールのうち選択される第１ホールの側面に形成された前記第１層間絶縁膜を所定深さだけエッチングして、前記第１ホールより幅が大きい第２ホールを形成する段階とを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  14. 前記半導体基板上に前記第１層間絶縁膜を形成する段階前に、ゲート電極を形成する段階、及び、前記ゲート電極の間に自己整列されたコンタクトプラグを含める段階をさらに含み、前記第２ホールを形成すると同時に、前記コンタクトプラグのうち選択された部分を露出させる段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記第２ホールは、前記第１層間絶縁膜の表面からコンタクトプラグの表面までの距離と同じか、またはより深く形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記第１コンタクトスタッド及び第２コンタクトスタッドを形成する段階後に、前記第２コンタクトスタッドと接触されるように前記第１層間絶縁膜の上部に第２コンタクトスタッドより大きい幅を有する導電性ランディングパッドを形成する段階をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  17. 前記ランディングパッドを形成する段階後に、前記ランディングパッドを包むようにエッチング阻止層を形成する段階をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記エッチング阻止層を形成する段階は、前記ランディングパッドの上部に第１エッチング阻止層を形成する段階、及び、前記ランディングパッド及び第１エッチング阻止層の側壁にスペーサの形で第２エッチング阻止層を形成する段階を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
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