KR101173478B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 비트라인패턴의 사이즈가 작거나 오정렬 발생시 또는 금속배선콘택홀의 높이로 인해 중간에 휨 또는 뒤틀림현상이 발생하여 패일(Fail)이 되어 금속배선콘택과 비트라인패턴이 연결되지 않는 것을 방지하기 위한 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명은 셀영역과 주변영역을 갖는 기판의 상기 셀영역 상부에 제1비트라인패턴을 형성함과 동시에 상기 주변영역 상부에 제2비트라인패턴을 형성하는 단계, 상기 제1비트라인패턴 사이를 관통하는 제1스토리지노드콘택을 형성함과 동시에 상기 제2비트라인패턴에 연결되면서 상부의 폭이 상기 제2비트라인패턴의 폭보다 넓은 제2스토리지노드콘택을 형성하는 단계, 상기 셀영역 상부에 상기 제1스토리지노드콘택에 연결되는 하부전극을 갖는 캐패시터를 형성하는 단계, 상기 주변영역 상부에 상기 제2스토리지노드콘택에 연결되는 금속배선콘택을 형성하는 단계, 상기 금속배선콘택에 연결되는 금속배선을 형성하는 단계를 포함한다.
금속배선콘택, 오정렬, 스토리지노드콘택

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 단면도,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제1절연층
33 : 금속전극 34 : 비트라인하드마스크
35 : 제2절연층 36 : 제1마스크패턴
37 : 스토리지노드콘택홀 38A, 38B : 제1,2스토리지노드콘택플러그
39 : 제2마스크패턴 40 : 식각방지막
41 : 제3절연층 42 : 오픈부
43 : 하부전극 44 : 유전막
45 : 상부전극 46 : 제4절연층
47 : 제3마스크패턴 48 : 금속배선콘택홀
49 : 금속배선콘택 50 : 금속배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 스토리지노드콘택플러그 형성방법에 관한 것이다.
반도체 소자의 전력 공급을 위해 주변영역(Peripheral area)에 금속배선콘택을 형성하여 전력을 공급하기 위한 금속배선과 하부 비트라인을 연결해주고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 반도체 기판(11) 상에 제1절연층(12)을 형성하고, 제1절연층(12) 상에 제1 및 제2비트라인패턴(BL1, BL2)을 형성한다. 여기서, 제1 및 제2비트라인패턴(BL1, BL2)은 금속전극(13)과 비트라인하드마스크(14)의 적층구조로 형성된다.
이어서, 제1 및 제2비트라인패턴(BL1, BL2) 상에 제2절연층(15)을 형성하고, 셀영역의 제2절연층(15)에 제1비트라인패턴(BL1) 사이를 관통하는 스토리지노드콘택플러그(16)를 형성한다.
이어서, 스토리지노드콘택플러그(16)를 포함하는 결과물의 전면에 식각방지막(17)을 형성하고, 식각방지막(17) 상에 제3절연층(18)을 형성한다.
이어서, 셀영역의 제3절연층(18)과 식각방지막(17)을 관통하고 스토리지노드콘택플러그(16)를 오픈시키는 오픈부(19)를 형성하고, 오픈부(19) 내부 전면을 따라 스토리지노드콘택플러그(16)과 연결되는 하부전극(20)을 형성한다.
이어서, 하부전극(20) 상에 유전막(21)과 상부전극(22)을 형성하여 캐패시터를 형성한다.
이어서, 캐패시터를 포함하는 결과물의 전면에 제4절연층(23)을 형성하고, 주변영역의 제4절연층(23) 상에 마스크패턴(24)을 형성한다.
도 1b에 도시된 바와 같이, 마스크패턴(24)으로 제4, 3 및 제2절연층(23, 18, 15), 식각방지막과 제2비트라인패턴(BL2)의 비트라인하드마스크(14)를 식각하여 금속배선콘택홀(25)을 형성한다.
후속공정으로 금속배선콘택홀(25)에 도전물질을 매립하여 금속배선콘택을 형성하고, 금속배선콘택과 연결되는 금속배선을 형성한다.
위와 같이, 종래 기술은 소자에 전력을 공급하기 위해 금속배선과 하부층을 연결해주는 금속배선콘택을 위한 금속배선콘택홀(25)을 형성하기 위해 한번의 식각공정을 진행한다. 즉, 제4, 3 및 제2절연층(23, 18, 15), 식각방지막과 제2비트라인패턴(BL2)의 비트라인하드마스크(14)를 포함하는 높이를 한번의 식각공정을 통해 식각한다.
그러나, 종래 기술은 제2비트라인패턴(BL2)의 사이즈(Size)가 작거나 오정 렬(Misalign) 발생시 또는 금속배선콘택홀(25)의 높이로 인해 중간에 휨 또는 뒤틀림현상이 발생하여 패일(Fail)이 되어 금속배선콘택과 비트라인패턴이 연결되지 않는 문제점이 있다.
특히, 반도체 소자 특성상 셀영역에 캐패시터를 필요로 하기 때문에 금속배선콘택이 형성되는 주변영역의 깊이는 무척 깊어지고, 또한 식각 특성의 불균일도(Non-uniformity)를 고려하여 웨이퍼(Wafer) 상의 전 지역의 금속배선콘택홀(25)을 오픈시키기 위해서는 총 식각량의 일정 부분에 대해 과도식각(Over Etch)을 해주어야 하기 때문에, 실제 식각량은 현재 반도체 소자 제조 공정 중 최대이며, 식각시간 또한 가장 길다.
그리고, 반도체 소자의 슈링크(Shrink) 속도에 비해 금속배선콘택의 총 높이 감소는 늦은 편이며 따라서 소자의 집적화가 진행될수록 상기와 같은 문제점은 더욱 증가하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 비트라인패턴의 사이즈가 작거나 오정렬 발생시 또는 금속배선콘택홀의 높이로 인해 중간에 휨 또는 뒤틀림현상이 발생하여 패일(Fail)이 되어 금속배선콘택과 비트라인패턴이 연결되지 않는 것을 방지하기 위한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자 제조방법은 셀영역과 주변영역을 갖는 기판의 상기 셀영역 상부에 제1비트라인패턴을 형성함과 동시에 상기 주변영역 상부에 제2비트라인패턴을 형성하는 단계, 상기 제1비트라인패턴 사이를 관통하는 제1스토리지노드콘택을 형성함과 동시에 상기 제2비트라인패턴에 연결되면서 상부의 폭이 상기 제2비트라인패턴의 폭보다 넓은 제2스토리지노드콘택을 형성하는 단계, 상기 셀영역 상부에 상기 제1스토리지노드콘택에 연결되는 하부전극을 갖는 캐패시터를 형성하는 단계, 상기 주변영역 상부에 상기 제2스토리지노드콘택에 연결되는 금속배선콘택을 형성하는 단계, 상기 금속배선콘택에 연결되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 셀영역과 주변영역을 갖는 반도체 기판(31)의 셀영역 상부에 제1비트라인패턴(BL1)이 형성됨과 동시에 주변영역 상부에 제2비트라인패턴(BL2)이 형성된다. 그리고, 제1비트라인패턴(BL1) 사이를 관통하는 제1스토리지노드콘택(38A)이 형성되고 동시에 제2비트라인패턴(BL2)에 연결되면서 상부의 폭이 제2비트라인패턴(BL2)의 폭보다 넓은 제2스토리지노드콘택(38B)이 형성된다. 그리고, 셀영역 상부에 제1스토리지노드콘택(38A)에 연결되는 하부전극(43)을 갖는 캐패시터가 형성되고, 주변영역 상부에 상기 제2스토리지노드콘택(38B)에 연결되는 금속배선콘택(49)이 형성된다. 그리고, 금속배선콘택(49)에 연결되는 금속배선(50)이 형성된다.
도면부호 32, 35, 41, 46은 각각 제1, 제2, 제3, 제4절연층이고, 33은 금속전극, 34는 비트라인하드마스크, 42는 하부전극을 위한 오픈부, 44는 유전막, 45는 상부전극, 48은 금속배선콘택홀이다.
위와 같이, 주변영역에서 제2스토리지노드콘택(38B)가 일정높이(Ｔ1)를 갖고 형성된다. 또한, 제2스토리지노드콘택(38B)의 상부의 폭(Ｗ2)은 금속배선콘택의 폭(Ｗ1) 및 제2비트라인패턴(BL2)의 폭(Ｗ3)보다 넓게 형성된다.
따라서, 제2스토리지노드콘택(38B) 상부의 폭(Ｗ2)과 금속배선콘택의 폭(Ｗ1)의 차이만큼 오버레이 마진(Overlay Margin)이 확보되어 오정렬을 방지하고, 제2비트라인패턴(BL2)의 폭(Ｗ3)이 작아서 생기는 패일(Fail)이 방지된다. 또한, 통상 금속배선콘택홀(48)의 형성을 위해 식각해야 하는 총 식각높이(Ｔ)에 비하여 본 발명은 제2스토리지노드콘택(38B)의 높이(Ｔ1)만큼 낮아져서 Ｔ2만큼만 식각하기 때문에 식각마진이 확보되고, 이로 인해 높이로 인해 발생하는 휨 또는 뒤틀림 현상을 방지할 수 있다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 2와 도 3 내지 도 3e는 같은 도면부호를 사용하기로 한다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 제1절연층(32)을 형성한다. 여기서, 제1절연층(32)은 단층 또는 다층으로 형성할 수 있고, 예컨대 산화막으로 형성한다. 또한, 제1절연층(32)이 형성되기 전에 게이트패턴 또는 랜딩플러그콘택이 형성될 수 있다.
이어서, 셀영역의 제1절연층(32) 상부에 제1비트라인패턴(BL1)을 형성함과 동시에 주변영역의 제1절연층(32) 상부에 제2비트라인패턴(BL2)을 형성한다. 여기서, 제1 및 제2비트라인패턴(BL1, BL2)은 금속전극(33)과 비트라인하드마스크(34)의 적층구조로 형성된다.
이어서, 제1 및 제2비트라인패턴(BL1, BL2) 상에 제2절연층(35)을 형성한다. 여기서, 제2절연층(35)은 비트라인패턴(BL1, BL2) 간의 절연 및 층간절연막 역할을 하기 위한 것으로, 예컨대 산화막으로 형성한다.
이어서, 제2절연층(35) 상에 스토리지노드콘택 예정지역을 오픈시키는 제1마스크패턴(36)을 형성한다. 여기서, 제1마스크패턴(36)은 제2절연층(35) 상에 감광막을 코팅하고 노광 및 현상으로 스토리지노드콘택 예정지역이 오픈되도록 패터닝하여 형성한다.
도 3b에 도시된 바와 같이, 제1마스크패턴(36)으로 제2절연층(35)을 식각하여 스토리지노드콘택홀(37)을 형성한다. 여기서, 셀영역의 스토리지노드콘택홀(37) 은 제2절연층(35)과 제1절연층(32)을 식각하여 형성하고, 주변영역의 스토리지노드콘택홀(37)은 제2절연층(35)과 제2비트라인패턴(BL2)의 비트라인하드마스크(34)를 식각하여 형성한다.
이어서, 스토리지노드콘택홀(37)을 매립하도록 도전물질(38)을 형성한다. 여기서, 도전물질(38)은 셀영역 및 주변영역의 스토리지노드콘택홀(37)을 모두 매립하도록 형성하고, 제2절연층(35) 상에 500Å～2500Å의 두께를 갖도록 형성한다.
또한, 도전물질(38)은 예컨대 폴리실리콘(Poly Silicon), 텅스텐(Ｗ) 또는 구리(Cu) 중에서 선택된 어느 하나로 형성한다.
이어서, 주변영역의 스토리지노드콘택홀(37) 상부에 형성된 도전물질(38) 상에 제2마스크패턴(39)을 형성한다. 여기서, 제2마스크패턴(39)은 스토리지노드콘택홀(37)의 폭보다 넓은 폭을 갖도록 패터닝되고, 후속 금속배선콘택보다 넓은 폭을 갖도록 하여 금속배선콘택과의 오버레이 마진(Overlay Margin)을 확보할 수 있도록 형성한다. 특히, 제2마스크패턴(39)은 제2비트라인패턴(BL2)의 폭보다 넓게 형성한다.
도 3c에 도시된 바와 같이, 제2마스크패턴(39)으로 제2절연층(35) 상에 형성된 도전물질(38)을 제거하여 제1 및 제2스토리지노드콘택(38A, 38B)을 형성한다.
여기서, 제1 및 제2스토리지노드콘택(38A, 38B)은 제1비트라인패턴(BL1) 사이를 관통하는 제1스토리지노드콘택(38A)을 형성함과 동시에 상기 제2비트라인패턴(BL2)의 금속전극(33)에 연결되면서 상부의 폭이 하부의 폭보다 넓은 제2스토리지노드콘택(38B)을 형성한다.
즉, 제2마스크패턴(39) 폭만큼의 하부 도전물질(38)을 제외하고 제2절연층(35) 상부에 형성된 도전물질(38)이 전면식각(Etch back)을 통해 식각됨으로써 제2스토리지노드콘택(38B)이 스토리지노드콘택홀(37)의 폭과, 후속 금속배선콘택보다 넓은 폭을 갖도록 하여 금속배선콘택과의 오버레이 마진(Overlay Margin)을 확보할 수 있도록 형성된다. 특히, 제2비트라인패턴(BL2)의 폭보다 넓게 형성함으로써 비트라인패턴의 폭이 작아서 발생하는 패일(Fail) 또한 방지할 수 있다.
이어서, 제1 및 제2스토리지노드콘택(38A, 38B)을 포함하는 결과물의 전면에 식각방지막(40)을 형성한다. 여기서, 식각방지막(40)은 후속 하부전극을 위한 오픈부 형성시 제2절연층(35)과의 식각선택비를 확보하여 제2절연층(35)의 손실을 방지하기 위한 것으로 예컨대 질화막으로 형성한다.
이어서, 식각방지막(40) 상에 제3절연층(41)을 형성한다. 여기서, 제3절연층(41)은 하부전극을 위한 오픈부를 제공하기 위한 것으로, 단층 또는 다층으로 형성하고 예컨대 산화막으로 형성한다.
이어서, 셀영역의 제3절연층(41) 및 식각방지막(40)을 식각하여 제1스토리지노드콘택(38A)을 오픈시키는 하부전극을 위한 오픈부(42)를 형성한다.
이어서, 오픈부(42) 내부 전면을 따라 형성되고 제1스토리지노드콘택(38A)과 연결되는 하부전극(42)을 형성하고, 하부전극(42) 및 셀영역의 제3절연층(41) 상에 유전막(44), 유전막(44) 상에 상부전극(45)을 형성하여 캐패시터를 형성한다.
이어서, 캐패시터를 포함하는 결과물의 전면에 제4절연층(46)을 형성한다. 여기서, 제4절연층(46)은 캐패시터와 상부층 간의 층간절연막 역할을 하기 위한 것 으로, 예컨대 산화막으로 형성한다.
이어서, 제4절연층(46) 상에 제3마스크패턴(47)을 형성한다. 여기서, 제3마스크패턴(47)은 주변영역의 제2스토리지노드콘택(38B) 상부에 금속배선콘택 예정지역이 오픈되도록 형성한다. 이를 위해, 제4절연층(46) 상에 감광막을 코팅하고 노광 및 현상으로 금속배선콘택 예정지역이 오픈되도록 패터닝한다.
도 3d에 도시된 바와 같이, 주변영역의 제4, 3절연층(46, 41)과 식각방지막(40)을 식각하여 제2스토리지노드콘택(38B)의 일부를 오픈시키는 금속배선콘택홀(48)을 형성한다.
여기서, 금속배선콘택홀(48)은 식각방지막(40)과 제3 및 제4절연층(41, 46)의 두께인 Ｔ2만큼의 식각높이를 갖는다. 통상 금속배선콘택홀(48)을 형성하기 위해 Ｔ의 높이를 한번의 식각공정으로 식각하는 것이 필요한데, 이에 반하여 본 발명에서는 셀영역의 제1스토리지노드콘택(38A)과 동시에 형성한 제2스토리지노드콘택(38B)의 높이 Ｔ1만큼의 식각높이가 줄어들었기 때문에 식각마진이 확보되고, 금속배선콘택홀(48) 형성시 높은 식각높이로 인해 중간에 휨 또는 뒤틀림(Distortion)현상이 발생 및 이로 인한 패일(Fail)을 방지할 수 있다.
또한, 제2스토리지노드콘택(38B) 상부의 폭(Ｗ2)이 금속배선콘택홀(48)의 폭(Ｗ1) 및 제2비트라인패턴(BL2)의 폭(Ｗ3)보다 넓게 형성되기 때문에 제2비트라인패턴(BL2)의 폭(Ｗ3)이 작아서 발생하는 패일(Fail)을 방지함과 동시에 폭의 차이 (Ｗ2?Ｗ1)만큼 오버레이 마진이 확보되어 금속배선콘택과 제2비트라인패턴(BL2)의 오정렬(Misalign)로 인한 패일(Fail)을 방지할 수 있다.
도 3e에 도시된 바와 같이, 금속배선콘택홀(48)에 도전물질을 매립하여 제2스토리지노드콘택(38B)과 연결되는 금속배선콘택(49)을 형성한다.
이를 위해, 감광막으로 형성된 제3마스크패턴(47)을 산소스트립으로 제거하고, 금속배선콘택홀(48)을 매립하도록 도전물질을 형성한 후, 물리적 식각을 금속배선콘택홀(48) 내부에만 도전물질을 잔류시킨다. 여기서, 물리적 식각은 전면식각(Etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing;CMP)와 같은 평탄화공정으로 실시한다. 또한, 도전물질은 제2스토리지노드콘택(38B)과 동일한 물질 예컨대 폴리실리콘, 텅스텐 또는 구리 중에서 선택된 어느 하나를 사용한다.
이어서, 금속배선콘택(49)과 연결되는 금속배선(50)을 형성한다. 여기서, 금속배선(50)은 예컨대 알루미늄(Al)으로 형성한다.
상기한 본 발명은 제2스토리지노드콘택(38B) 상부의 폭을 하부의 폭보다 넓게, 제2비트라인패턴(BL2)의 폭보다 넓게, 금속배선콘택(49)의 폭보다 넓게 형성함으로써 제2비트라인패턴(BL2)의 폭이 작아서 발생하는 패일(Fail), 제2비트라인패턴(BL2)과 금속배선콘택(49) 간의 오정렬로 인해 발생하는 패일(Fail)을 방지할 수 있는 장점이 있다.
또한, 제2스토리지노드콘택(38B)을 미리 형성함으로써 제2스토리지노드콘 택(38B)의 높이만큼 식각마진이 줄어들어서 높은 식각높이로 인해 식각공정 중간에 발생하는 휨 또는 뒤틀림현상으로 인한 패일(Fail)을 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 금속배선콘택의 높은 식각 높이 때문에 발생하는 휨 또는 뒤틀림현상으로 인한 패일, 금속배선콘택과 비트라인패턴 간의 오정렬로 인한 패일 및 비트라인패턴의 폭이 작아서 발생하는 패일을 방지함으로써 수율 향상을 이룰 수 있는 효과가 있다.

Claims (5)

  1. 셀영역과 주변영역을 갖는 기판의 상기 셀영역 상부에 제1비트라인패턴을 형성함과 동시에 상기 주변영역 상부에 제2비트라인패턴을 형성하는 단계;
    상기 제1비트라인패턴 사이를 관통하는 제1스토리지노드콘택을 형성함과 동시에 상기 제2비트라인패턴에 연결되면서 상부의 폭이 상기 제2비트라인패턴의 폭보다 넓은 제2스토리지노드콘택을 형성하는 단계;
    상기 셀영역 상부에 상기 제1스토리지노드콘택에 연결되는 하부전극을 갖는 캐패시터를 형성하는 단계;
    상기 주변영역 상부에 상기 제2스토리지노드콘택에 연결되고, 상기 제2스토리지노드콘택 상부의 폭보다 작은 폭을 갖는 금속배선콘택을 형성하는 단계; 및
    상기 금속배선콘택에 연결되는 금속배선을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2스토리지노드콘택을 형성하는 단계는,
    상기 제1 및 제2비트라인패턴을 덮는 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 셀영역 및 주변영역에 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀을 매립하도록 상기 절연층 상에 도전물질을 형성하는 단계;
    상기 주변영역의 도전물질 상에 상기 제2비트라인패턴의 폭보다 폭이 넓은 마스크패턴을 형성하는 단계;
    상기 도전물질을 식각하여 상기 제1비트라인패턴 사이를 관통하는 제1스토리지노드콘택을 형성함과 동시에 상기 제2비트라인패턴에 연결되면서 상부의 폭이 상기 제2비트라인패턴의 폭보다 넓은 제2스토리지노드콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 도전물질은 상기 절연층 상부로부터 500Å～2500Å의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 도전물질은 폴리실리콘, 텅스텐 또는 구리 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제2항에 있어서,
    상기 제1 및 제2비트라인패턴은 금속전극과 비트라인하드마스크의 적층구조이고 상기 제2스토리지노드콘택은 상기 제2비트라인패턴의 금속전극과 연결되는 것을 특징으로 하는 반도체 소자 제조방법.
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