JP5635301B2 - 半導体装置及びその製造方法 - Google Patents
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Description
層間絶縁膜と、
前記層間絶縁膜内に埋め込まれた配線と、
前記配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
を有する半導体装置に関する。
層間絶縁膜と、
側面を有する配線であって、前記側面がエアギャップ部を介して前記層間絶縁膜と対向するように前記層間絶縁膜内に埋め込まれた配線と、
を有する半導体装置に関する。
所定平面上に設けられた複数の配線と、
隣り合う配線の側面と隣り合う配線の間に位置する前記所定平面で構成された複数の凹部と、
前記所定平面上に、前記複数の配線を覆うように設けられた層間絶縁膜と、
各凹部内において、前記層間絶縁膜と前記層間絶縁膜に対向する前記配線の側面との間に設けられた2つのエアギャップ部と、
を有する半導体装置に関する。
所定平面上に配線を形成する工程と、
前記所定平面上に第2のサイドウォール膜を形成する工程と、
エッチバックにより、前記配線の側面上に第2のサイドウォール膜を残留させる工程と、
第2のサイドウォール膜の一部が露出するように、前記所定平面上に第1の絶縁膜を形成する工程と、
前記第2のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第2の絶縁膜で埋め込まれないように、前記第1の絶縁膜上に第2の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法に関する。
所定平面上に配線を形成する工程と、
前記所定平面上に第1のサイドウォール膜及び第2のサイドウォール膜をこの順に形成する工程と、
エッチバックにより、前記配線の側面上に第1及び第2のサイドウォール膜を残留させる工程と、
第2のサイドウォール膜の一部が露出するように、前記所定平面上に第1の絶縁膜を形成する工程と、
前記第2のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第2の絶縁膜で埋め込まれないように、前記第1の絶縁膜上に第2の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法に関する。
本実施例では、層間絶縁膜との間にエアギャップ部を設けた3層の配線を有する論理素子を例とする半導体装置に関するものである。図1の断面図を参照しながら、本実施例の半導体装置を説明する。
方式:LP‐CVD法
圧力:120Torr
温度:550℃
プロセスガス(流量):エチレン[C2H4](1000sccm)/プロピレン[C3H6](2000sccm)
膜厚:15nm。
方式:ALD法
圧力:7Torr
温度:200℃
プロセスガス(流量):モノシラン[SiH4](300sccm)/酸素(500sccm)
バイアスパワー:500W。
方式:平行平板プラズマエッチング
圧力:20mTorr
温度:20℃
プロセスガス(流量):酸素(500 sccm)
バイアスパワー:500W。
方式:PE−CVD法
圧力:3Torr
温度:400℃
プロセスガス(流量):モノシラン[SiH4](250sccm)/酸素(2000sccm)
バイアスパワー:450W。
本実施例は、記憶素子を有する半導体装置に関するものである。以下、図27を参照しながら、本実施例を説明する。
本実施例は第1実施例の変形例であり、配線の側面に接するように第1のサイドウォール膜を有し、この第1のサイドウォール膜と層間絶縁膜との間にエアギャップ部を有する点が、第1実施例とは異なる。
図37を参照して、本実施例の半導体装置を説明する。半導体装置100は、例えばコンピュータシステムを含むが、これに限定されない。この半導体装置100は、データプロセッサ120およびDRAM130を含む。このデータプロセッサ120中に、第1及び第3実施例に示した3層の配線構造を含むことができる。また、DRAM130中に、第2実施例に示した記憶素子と配線構造を含むことができる。
2 素子分離領域
3 拡散領域
4 ゲート絶縁膜
5 ゲート電極
6、10、14、18、37、52 キャップ絶縁膜
6’ サイドウォール膜
7、21、23、26、28 層間絶縁膜
8、24、29、35、35’、41、50、50’ コンタクトプラグ
9、9a、9b 配線
10、’20、25、30 サイドウォール膜
13、 第2の配線
17 第3の配線
20A、25A、30A カバー膜
22、22a、22b、27、32、39、54 エアギャップ部
23a、23b 絶縁膜
23c ボイド
23d 段差
31、33、34、38、40、44、44’、49、53、55 層間絶縁膜
36、51 配線
42 容量コンタクト
43 ストッパ膜
45、45’ サポート膜
46 下部電極
47 容量膜
48 上部電極
60 配線の側面の法線方向
61 第1の方向
100 半導体装置
110 システムバス
120 データプロセッサ
130 DRAM
140 ROM
150 記憶デバイス
160 入出力装置
X1 配線
X2 第2の配線
X3 第3の配線
Claims (23)
- 層間絶縁膜と、
前記層間絶縁膜内に埋め込まれた配線と、
前記配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
前記配線上に設けられたキャップ絶縁膜と、
を有し、
前記エアギャップ部は、前記配線の側面と層間絶縁膜の間から更に前記キャップ絶縁膜と層間絶縁膜の間にまで形成され、
前記層間絶縁膜は、第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記第1の絶縁膜内には、前記配線と前記キャップ絶縁膜の下部が埋め込まれ、
前記第2の絶縁膜内には、前記キャップ絶縁膜の上部が埋め込まれる、半導体装置。 - 層間絶縁膜と、
前記層間絶縁膜内に埋め込まれた配線と、
前記配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
前記配線上に設けられたキャップ絶縁膜と、
を有し、
前記エアギャップ部は、前記配線の側面と層間絶縁膜の間から更に前記キャップ絶縁膜と層間絶縁膜の間にまで形成され、
前記層間絶縁膜は、第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記第1の絶縁膜から第2の絶縁膜に向う第1の方向において、前記配線の上面、前記第1の絶縁膜の上面、前記キャップ絶縁膜の上面、及び前記第2の絶縁膜の上面はこの順に高くなる、半導体装置。 - 前記エアギャップ部の前記第1の方向における上端部は、前記第1の方向に向って、配線の側面の法線方向の幅が減少する庇形状を有する、請求項2に記載の半導体装置。
- 前記キャップ絶縁膜の厚さは、前記エアギャップ部における前記配線の側面の法線方向の幅の2倍以上20倍以下である、請求項2または3に記載の半導体装置。
- 前記エアギャップ部における、配線の側面の法線方向の幅は2〜200nmである、請求項1〜4の何れか1項に記載の半導体装置。
- 更に、前記エアギャップ部内に、前記配線の側面に接するように第1のサイドウォール膜を有する、請求項1〜4の何れか1項に記載の半導体装置。
- 前記第1のサイドウォール膜は窒化シリコン膜から構成される、請求項6に記載の半導体装置。
- 前記エアギャップ部における、配線の側面の法線方向の幅は2〜200nmである、請求項6又は7に記載の半導体装置。
- 更に、第1のトランジスタを有し、
前記配線は、コンタクトプラグを介して、第1のトランジスタのソース領域及びドレイン領域のそれぞれに接続され、
前記配線はビットラインである、請求項1〜8の何れか1項に記載の半導体装置。 - 更に、
第2のトランジスタと、
コンタクトプラグを介して、第2のトランジスタのソース領域及びドレイン領域の一方に接続されたキャパシタと、
を有し、
前記配線は、コンタクトプラグを介して、第2のトランジスタのソース領域及びドレイン領域の他方に接続され、
前記配線はビットラインである、請求項1〜9の何れか1項に記載の半導体装置。 - 更に、前記層間絶縁膜内において、層間絶縁膜の厚み方向の互いに異なる高さに埋め込まれた複数の配線と、
前記複数の配線を構成する各配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
を有する、請求項1〜10の何れか1項に記載の半導体装置。 - 所定平面上に配線を形成する工程と、
前記配線上にキャップ絶縁膜を形成する工程と、
前記所定平面上に第2のサイドウォール膜を形成する工程と、
エッチバックにより、前記配線およびキャップ絶縁膜の側面上に第2のサイドウォール膜を残留させる工程と、
第2のサイドウォール膜の一部が露出するように、前記所定平面上に第1の絶縁膜を形成する工程と、
前記第2のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第2の絶縁膜で埋め込まれないように、前記第1の絶縁膜上に第2の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法。 - 所定平面上に配線を形成する工程と、
前記配線上にキャップ絶縁膜を形成する工程と、
前記所定平面上に第1のサイドウォール膜及び第2のサイドウォール膜をこの順に形成する工程と、
エッチバックにより、前記配線およびキャップ絶縁膜の側面上に第1及び第2のサイドウォール膜を残留させる工程と、
第2のサイドウォール膜の一部が露出するように、前記所定平面上に第1の絶縁膜を形成する工程と、
前記第2のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第2の絶縁膜で埋め込まれないように、前記第1の絶縁膜上に第2の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法。 - 前記第1のサイドウォール膜は窒化シリコン膜から構成される、請求項13に記載の半導体装置の製造方法。
- 前記第1の絶縁膜を形成する工程において、
配線、及び前記キャップ絶縁膜の一部が前記第1の絶縁膜内に埋め込まれるように前記第1の絶縁膜を形成し、
前記エアギャップ部を形成する工程において、
前記キャップ絶縁膜を覆うように前記第2の絶縁膜を形成する、請求項12〜14のいずれか1項に記載の半導体装置の製造方法。 - 前記第1の絶縁膜を形成する工程において、
前記配線の上面は前記第1の絶縁膜の上面よりも低くなるように前記第1の絶縁膜を形成し、
前記エアギャップ部を形成する工程において、
前記第2の絶縁膜の上面は前記キャップ絶縁膜の上面よりも高くなるように前記第2の絶縁膜を形成する、請求項12〜14のいずれか1項に記載の半導体装置の製造方法。 - 前記キャップ絶縁膜の厚みが第2のサイドウォール膜の厚みの2倍以上20倍以下となるように前記第2のサイドウォール膜を形成する、請求項12〜16の何れか1項に記載の半導体装置の製造方法。
- 前記第2のサイドウォール膜の厚みは2〜200nmである、請求項12〜17の何れか1項に記載の半導体装置の製造方法。
- 前記配線を形成する工程の前に更に、
第1のトランジスタ、及び第1のトランジスタのソース領域及びドレイン領域のそれぞれに接続されたコンタクトプラグを形成する工程を有し、
前記配線を形成する工程において、
前記コンタクトプラグに接続されるように、ビットラインである前記配線を形成する、請求項12〜18の何れか1項に記載の半導体装置の製造方法。 - 前記配線を形成する工程の前に更に、
第2のトランジスタを形成する工程を有し、
前記配線を形成する工程において、
第2のトランジスタのソース領域及びドレイン領域の一方に接続されるように、ビットラインである前記配線を形成し、
前記エアギャップ部を形成する工程の後に更に、
第2のトランジスタのソース領域及びドレイン領域の他方に接続されるようにキャパシタを形成する工程を有する、請求項12〜19の何れか1項に記載の半導体装置の製造方法。 - 前記第2のサイドウォール膜はカーボン膜である、請求項12〜20の何れか1項に記載の半導体装置の製造方法。
- LP−CVD法によって、前記第2のサイドウォール膜であるカーボン膜を形成する、請求項12〜21の何れか1項に記載の半導体装置の製造方法。
- 前記サイドスペースを形成する工程において、
酸素ガス又はオゾンガスを用いて、前記第2のサイドウォール膜を除去する、請求項12〜22の何れか1項に記載の半導体装置の製造方法。
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