KR100357189B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

고가의 메탈을 효율적으로 활용하고 산소확산에 의해 커패시턴스의 감소되는 것을 방지하기에 알맞은 반도체소자 및 그 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자는 셀영역과 주변영역이 정의되며 소오스/드레인을 포함한 트랜지스터가 구비된 반도체기판에 있어서, 상기 반도체기판의 일영역에 일정폭의 콘택홀을 갖도록 적층형성된 제 1 층간절연막과 식각스톱층, 상기 콘택홀보다 넓은 폭의 홀을 갖는 제 2 층간절연막, 상기 콘택홀과 홀의 표면에 형성된 베리어 메탈층, 상기 콘택홀 및 홀내에 상기 베리어 메탈층에 의해 둘러싸이도록 상기 셀영역에 형성된 커패시터의 하부전극과 상기 커패시터의 하부전극과 동일한 물질로 상기 주변영역에 형성된 메탈배선, 상기 하부전극상부를 따라 형성된 유전체막, 상기 유전체막상에 형성된 커패시터의 상부전극을 포함함을 특징으로 한다.

Description

반도체소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체소자에 대한 것으로, 특히 셀영역의 커패시터 및 주변회로(주변영역)의 메탈배선을 형성하기 위한 반도체소자 및 그 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 제 1 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이고, 도 2a 내지 도 2e는 종래 제 1 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이며, 도 3a 내지 도 3e는 종래 제 1 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.
먼저 종래 제 1 방법에 따른 반도체소자의 제조방법은 도 1a에 도시한 바와 같이 실리콘기판(11)상에 제 1 층간절연막(12)을 증착하고, 실리콘기판(11)의 일영역이 드러나도록 콘택홀을 형성하고, 콘택홀내에 폴리실리콘으로 스토리지콘택(13)을 형성한다.
이후에 도 1c에 도시한 바와 같이 스토리지콘택(13)을 포함한 전면에 TiN과 같은 물질로 베리어메탈층(14)을 형성하고, 베리어메탈층(14)상에 커패시터의 하부전극 형성용 메탈층(15)을 형성한다.
그리고 도 1c에 도시한 바와 같이 감광막을 도포한 후 포토/에치공정으로 스토리지콘택(13)상측의 메탈층(15)상에 감광막 패턴(16)을 형성한다.
그리고 도 1d에 도시한 바와 같이 감광막 패턴(16)을 마스크로 메탈층(15)과 베리어 메탈층(14)을 식각하여 하부전극(15a)을 형성한다.
그리고 도 1e에 도시한 바와 같이 하부전극(15a)을 감싸도록 유전체막(17)과 상부전극(18)을 형성한다.
다음에 종래 제 2 방법에 따른 반도체소자의 제조방법은 도 2a에 도시한 바와 같이 실리콘기판(21)상에 제 1 층간절연막(22)과 식각스톱층(23)을 증착하고, 제 1 층간절연막(22)과 식각스톱층(23)을 실리콘기판(21)의 일영역이 드러나도록 식각해서 콘택홀을 형성한다.
이후에 도 2b에 도시한 바와 같이 콘택홀내에 제 1 층간절연막(22)의 높이까지만 폴리실리콘으로 스토리지콘택(24)을 형성한다. 그리고 스토리지콘택(24)상에만 즉, 식각스톱층(23)의 사이를 메우도록 베리어메탈층(25)을 형성한다.
그리고 도 2c에 도시한 바와 같이 스토리지콘택(24) 및 이에 인접한 식각스톱층(23)상부를 제외한 영역에 감광막 패턴(26)을 형성하고, 전면에 커패시터의 하부전극으로 사용될 메탈층(27)을 증착한다.
그리고 고온 열처리로 메탈층(27)을 평탄화 시킨 후에 도 2d에 도시한 바와 같이 감광막 패턴(26)이 드러나도록 에치백이나 CMP공정을 진행하여 하부전극(27a)을 형성한다.
그리고 도 2e에 도시한 바와 같이 커패시터의 하부전극(27a)상에 유전체막(28)과 상부전극(29)을 형성한다.
다음에 종래 제 3 방법에 의한 반도체소자의 제조방법은 도 3a에 도시한 바와 같이 실리콘기판(31)상에 층간절연막(32)과 식각스톱층(33)을 증착하고, 층간절연막(32)과 식각스톱층(33)을 실리콘기판(31)의 일영역이 드러나도록 식각해서 콘택홀을 형성한다.
이후에 도 3b에 도시한 바와 같이 콘택홀내에 층간절연막(32)의 높이까지만 폴리실리콘으로 스토리지콘택(34)을 형성한다. 그리고 스토리지콘택(34)상에만 즉, 식각스톱층(33)의 사이를 메우도록 베리어메탈층(35)을 형성한다.
그리고 도 3c에 도시한 바와 같이 스토리지콘택(34) 및 이에 인접한 식각스톱층(33)상부를 제외한 영역에 감광막 패턴(36)을 형성하고, 전면에 커패시터의 하부전극으로 사용될 메탈층(도면에는 도시되지 않음)을 증착한다.
그리고 로(Furnace)에서 N2 분위기로 650~900℃의 온도에서 5분~60분의 시간동안 열처리하여 메탈층을 평탄화시킨다.
이후에 감광막 패턴(36)이 드러나도록 에치백이나 CMP공정을 진행하여 하부전극(37)을 형성한다.
그리고 도 3d에 도시한 바와 같이 버퍼 옥사이드 에천트(Buffer Oxide Etchant:BOE)로 감광막 패턴(36)을 제거한다. 이때 식각스톱층(3)은 습식식각에 대한 스톱퍼로 작용하며 나이트라이드로 형성한다.
도 3e에 도시한 바와 같이 커패시터의 하부전극(37)상에 유전체막(38)과 상부전극(39)을 형성한다.
상기 종래 제 1 내지 제 3 방법에서 유전체막(17,28,38)은 Ba(Sr,Ti)O3 즉, BST와 Pb(Zr,Ti)O3 즉, PZT로 형성한다.
그리고 종래 제 1 내지 제 3 방법에서 하부전극(15a,27a,37)과 상부전극(18,29,39)은 각각 Pt, Ru, Ir, Rh, Os와 같은 물질로 형성한다.
그리고 주변영역의 메탈배선은 종래 제 1 내지 제 3 방법에 의해서 셀영역에 커패시터를 형성한 후에 별도의 공정을 통하여 진행한다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
첫째, 주변영역의 메탈배선과 셀영역의 커패시터가 별도의 공정을 진행되므로 셀영역의 고가의 메탈층을 효율적으로 사용하지 못하고 있다.
둘째, BST와 PZT로 구성된 유전체막을 형성할 때 산소가 발생되고 하부전극에서 산소확산이 발생하여 베리어 메탈층과 하부전극 사이에 산화막이 형성되어 커패시턴스가 급격히 감소되는 현상이 발생한다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 고가의 메탈을 효율적으로 활용하고 산소확산에 의해 커패시턴스의 감소되는 것을 방지하기에 알맞은 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 제 1 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 종래 제 1 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도 3a 내지 도 3e는 종래 제 1 방법에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
41 : 실리콘기판 42 : 제 1 층간절연막
43 : 식각스톱층 44 : 제 2 층간절연막
45a : 1차 콘택홀 45b : 2차 콘택홀
46 : 베리어 메탈층 47 : 메탈층
47a : 하부전극 48 : 유전체막
49 : 상부전극
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자는 셀영역과 주변영역이 정의되며 소오스/드레인을 포함한 트랜지스터가 구비된 반도체기판에 있어서, 상기 반도체기판의 일영역에 일정폭의 콘택홀을 갖도록 적층형성된 제 1 층간절연막과 식각스톱층, 상기 콘택홀보다 넓은 폭의 홀을 갖는 제 2 층간절연막, 상기 콘택홀과 홀의 표면에 형성된 베리어 메탈층, 상기 콘택홀 및 홀내에 상기 베리어 메탈층에 의해 둘러싸이도록 상기 셀영역에 형성된 커패시터의 하부전극과 상기 커패시터의 하부전극과 동일한 물질로 상기 주변영역에 형성된 메탈배선, 상기 하부전극상부를 따라 형성된 유전체막, 상기 유전체막상에 형성된 커패시터의 상부전극을 포함함을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 제조방법은 셀영역과 주변영역이 정의되며 소오스/드레인을 포함한 트랜지스터가 구비된 반도체기판에 있어서, 상기 반도체기판상에 제 1 층간절연막과 식각스톱층과 제 2 층간절연막을 차례로 형성하는 공정, 상기 제 1 층간절연막에 일정폭의 콘택홀과 상기 제 2 층간절연막에 콘택홀보다 넓은폭을 갖도록 홀을 형성하는 공정, 상기 콘택홀과 상기 홀을 포함한 상기 제 2 층간절연막상에 베리어 메탈층을 형성하는 공정, 상기 콘택홀과 상기 홀을 포함한 상기 베리어 메탈층상에 메탈층을 형성한 후 열처리하는 공정, 상기 제 2 층간절연막이 드러나도록 상기 메탈층 및 상기 베리어 메탈층을 식각하여 상기 셀영역에는 커패시터 하부전극을 형성함과 동시에 상기 주변영역에 메탈배선을 형성하는 공정, 상기 하부전극상에 유전체막과 커패시터의 상부전극을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자 및 그 제조방법에 대하여 설명하면 다음과 같다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.
본 발명 반도체소자는 셀영역과 주변영역이 정의된 실리콘기판(41)내의 일영역에 소오스/드레인 불순물영역을 포함한 트랜지스터(도면에는 도시되지 않았음)가 형성되어 있다.
그리고 4f에 도시한 바와 같이 트랜지스터를 포함한 실리콘기판(41) 전면에 제 1 층간절연막(42)과 식각스톱층(43)과 제 2 층간절연막(44)이 적층 형성되어 있다.
이때 제 1 층간절연막(42)과 식각스톱층(43)에는 스토리지 콘택홀을 이룰 일정폭의 콘택홀이 있고, 제 2 층간절연막(44)에는 커패시터 하부전극을 이룰 홀이 상기 제 1 층간절연막(42)에 형성된 콘택홀보다 넓은 폭을 갖고 형성되어 있다.
그리고 콘택홀과 홀의 표면에 베리어 메탈층(46)이 형성되어 있고, 콘택홀과 홀내에 베리어 메탈층(46)에 의해서 둘러싸이도록 커패시터의 하부전극(47a)이 형성되어 있다. 이때 도면에는 도시되지 않았지만 주변회로에는 커패시터 하부전극(47a)과 동일한 물질로 구성된 메탈배선이 형성되어 있다. 그리고 소오스 상의 콘택홀의 하부에는 실리사이드가 형성되어 있다.
그리고 하부전극(47a)상부를 포함한 부분에 유전체막(48)과 커패시터의 상부전극(49)이 형성되어 있다.
이때 유전체막(48)은 Ba(Sr,Ti)O3 즉, BST와 Pb(Zr,Ti)O3 즉, PZT로 형성되고, 하부전극(47a)과 상부전극(49) 및 주변회로의 메탈배선은 Pt, Ru, Ir, Rh, Os와 같은 물질로 형성한다.
상기와 같은 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 제조방법은 셀영역과 주변영역(주변회로)가 정의된 도 4a에 도시된 실리콘기판(41)상에 제 1층간절연막(42)과 식각스톱층(43)과 제 2 층간절연막(44)을 차례로 증착한다.
이때 제 1, 제 2 층간절연막(44)은 화학기상 증착법으로 증착된 산화막이나 도핑않된 실리케이트 글레스(Undoped-Silicate Glass:USG)로 형성하고, 식각스톱층(43)은 질화막 계열의 물질을 사용한다.
그리고 제 1 층간절연막(42)의 두께는 차후에 스토리지 콘택홀의 깊이를 결정하게 되고, 제 2 층간절연막(44)의 두께는 커패시터 하부전극의 두께를 결정하게 된다.
다음에 도면에는 도시되지 않았지만 제 2 층간절연막(44)상에 감광막을 도포한 후에 노광 및 현상공정으로 스토리지 노드 콘택 형성부분의 감광막만 선택적으로 패터닝한다.
이후에 선택적으로 패터닝된 감광막을 마스크로 제 2 층간절연막(44)과 식각스톱층(43)을 차례로 식각하여 도 4b에 도시한 바와 같이 1차 콘택홀(45a)을 형성한다.
그리고 연이어서 즉, Insitu로 패터닝된 감광막을 마스크로 식각스톱층(43)을 식각한 후 감광막을 제거한다.
그리도 도면에는 도시되지 않았지만 제 2 층간절연막(44)상에 다시 감광막을 도포한 후에 노광 및 현상공정으로 1차 콘택홀 상부에 그보다 큰 폭을 갖도록 감광막을 선택적으로 패터닝한다.
이후에 선택적으로 패터닝된 감광막을 마스크로 도 4c에 도시한 바와 같이 제 2 층간절연막(44)과 제 1 층간절연막(42)을 식각하여 실리콘기판(41)이 드러나도록 2차 콘택홀(45b)을 형성한다.
이때 2차 콘택홀(45b)은 단차를 갖고 형성되어 있는데, 제 1 층간절연막(42)에서의 식각된 폭이 제 2 층간절연막(44)에서 식각된 폭보다 좁다. 이때 제 1 층간절연막(42)에서의 식각된 폭은 1차 콘택홀(45a)의 폭과 동일하다.
이때 제 1 층간절연막(42)에서는 스토리지 콘택홀이 형성되는 것이고, 제 2 층간절연막(44)에서는 커패시터 하부전극이 형성될 부위 만큼의 폭을 갖도록 식각되는 것이다.
그리고 2차 콘택홀(45b)를 식각할 때 식각스톱층(43)은 식각 베리어 역할을 한다. 메모리 셀영역은 이때 스토리지 콘택홀과 커패시터 하부전극이 형성될 부분이 디파인(define)되며 동시에 주변회로에서는 콘택홀과 메탈라인이 형성될 부위가 디파인(define)된다.
이와 같이 듀얼 다마센(Dual Damascene) 공정으로 디램 커패시터 하부전극과 주변회로의 배선영역이 디파인(define) 된다.
이후에 도 4d에 도시한 바와 같이 단차를 갖는 2차 콘택홀(45b)을 포함한 제 2 층간절연막(44)상에 베리어 메탈층(46)과 커패시터 하부전극으로 사용될 메탈층(47)을 증착한다.
이후 후속 열처리 공정에 의해서 스토리지 콘택홀을 완전히 메탈층(47)으로 채우고, 실리콘기판(41)과 베리어 메탈층(46)의 접한 부분에는 실리사이드층이 형성된다. 이것은 옥시젼의 디퓨전을 막아준다.
이때 베리어 메탈층(46)은 디퓨전 베리어(Diffusion barrier)로 사용되며TiN과 같은 리프렉토리(Refractory) 메탈을 사용한다.
그리고 커패시터 하부전극으로 사용되는 메탈층(47)은 Pt, Ru, Ir, Rh, Os와 같은 물질로 형성한다.
다음에 도 4e에 도시한 바와 같이 에치백이나 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)기술로 제 2 층간절연막(44)이 드러나도록 메탈층(47)과 베리어메탈층(46)을 식각해서 2차 콘택홀내에 하부전극(47a)을 형성하여 하부전극(47a)간 단락을 시킨다.
이때 메모리 셀영역에서 스토리지 콘택홀과 커패시터 하부전극의 형성이 완료됨과 동시에 주변회로에서는 콘택홀과 메탈배선 형성공정이 완료된다.
종래기술에서 주변회로에 형성되는 메탈배선은 커패시터 상부전극 형성한 후에 별도의 공정을 진행하여 형성된다.
그리고 도 4f에 도시한 바와 같이 하부전극(47a)을 포함한 베리어메탈층(46)상에 유전체막(48)을 증착한다.
이후에 유전체막(48)상에 커패시터의 상부전극(49)을 형성한다.
이때 유전체막(48)은 Ba(Sr,Ti)O3 즉, BST 또는 Pb(Zr,Ti)O3 즉, PZT로 형성하고, 상부전극(49)은 하부전극과 동일한 Pt, Ru, Ir, Rh, Os와 같은 물질로 형성한다.
상기와 같은 본 발명의 기술은 시스템 온 칩(System On Chip:SOC) 구조에 적합하며 특히, 메모리 머지드 로직 디바이스(Memory Merged Logic Device) 제작시 메모리 커패시터의 제조와 이를 이용하여 배선을 형성하는 공정에 적용할 수 있다.
또한 아날로그 커패시터를 사용하는 로직 제품에서 아날로그 커패시터를 제조함과 동시에 배선을 형성하는데도 적용할 수 있다.
상기와 같은 본 발명 반도체소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 메모리셀영역의 커패시터의 하부전극과 주변회로의 메탈배선을 고가의 메탈층(Pt, Ru, Ir, Rh, Os)을 이용하여 동시에 형성하므로 공정스텝을 줄이고 고가의 메탈층을 효율적으로 활용하여 제조단가를 낮출 수 있다.
둘째, 하부전극을 베리어 메탈층으로 감싸줌으로써 옥시젼 디퓨전에의한 산화막 형성을 보다 효율적으로 방지하여 커패시턴스가 감소되는 것을 막을 수 있다.

Claims (6)

  1. 셀영역과 주변영역이 정의되며 소오스/드레인을 포함한 트랜지스터가 구비된 반도체기판에 있어서,
    상기 반도체기판의 일영역에 일정폭의 콘택홀을 갖도록 적층형성된 제 1 층간절연막과 식각스톱층,
    상기 콘택홀보다 넓은 폭의 홀을 갖는 제 2 층간절연막,
    상기 콘택홀과 홀의 표면에 형성된 베리어 메탈층,
    상기 콘택홀 및 홀내에 상기 베리어 메탈층에 의해 둘러싸이도록 상기 셀영역에 형성된 커패시터의 하부전극과 상기 커패시터의 하부전극과 동일한 물질로 상기 주변영역에 형성된 메탈배선,
    상기 하부전극상부를 따라 형성된 유전체막,
    상기 유전체막상에 형성된 커패시터의 상부전극을 포함함을 특징으로 하는 반도체소자.
  2. 셀영역과 주변영역이 정의되며 소오스/드레인을 포함한 트랜지스터가 구비된 반도체기판에 있어서,
    상기 반도체기판상에 제 1 층간절연막과 식각스톱층과 제 2 층간절연막을 차례로 형성하는 공정,
    상기 제 1 층간절연막에 일정폭의 콘택홀과 상기 제 2 층간절연막에 콘택홀보다 넓은폭을 갖도록 홀을 형성하는 공정,
    상기 콘택홀과 상기 홀을 포함한 상기 제 2 층간절연막상에 베리어 메탈층을 형성하는 공정,
    상기 콘택홀과 상기 홀을 포함한 상기 베리어 메탈층상에 메탈층을 형성한 후 열처리하는 공정,
    상기 제 2 층간절연막이 드러나도록 상기 메탈층 및 상기 베리어 메탈층을 식각하여 상기 셀영역에는 커패시터 하부전극을 형성함과 동시에 상기 주변영역에 메탈배선을 형성하는 공정,
    상기 하부전극상에 유전체막과 커패시터의 상부전극을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서, 상기 콘택홀과 홀의 형성은
    상기 제 2 층간절연막과 상기 식각스톱층을 상기 제 1 층간절연막이 드러나도록 일정폭으로 1차 식각하는 공정,
    상기 1차 식각된 폭보다 넓은 폭으로 상기 제 2 층간절연막을 식각하여 홀을 형성함과 동시에 상기 제 1 층간절연막을 상기 1차 식각된 폭과 동일하게 2차 식각하여 콘택홀을 형성하는 공정을 통하여 진행됨을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서, 상기 열처리 공정에 의해서 상기 콘택홀 하부에 실리사이드가 형성됨을 특징으로 하는 반도체소자의 제조방법.
  5. 제 2 항에 있어서, 상기 유전체막은 Ba(Sr,Ti)O3 즉, BST와 Pb(Zr,Ti)O3 즉, PZT를 사용해서 형성함을 특징으로 하는 반도체소자의 제조방법.
  6. 제 2 항에 있어서, 상기 상부전극과 상기 하부전극은 Pt, Ru, Ir, Rh, Os와 같은 물질로 형성함을 특징으로 하는 반도체소자의 제조방법.
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