JP3204215B2

JP3204215B2 - 半導体装置およびその製造方法

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Publication number: JP3204215B2
Application number: JP17573098A
Authority: JP
Inventors: 貴之川添
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Priority date: 1998-06-23
Filing date: 1998-06-23
Publication date: 2001-09-04
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にメモリセルアレイのキャパシタ
電極の構造とその形成方法に関する。

【０００２】

【従来の技術】半導体装置の中で記憶情報の任意な入出
力が可能なものにＤＲＡＭがある。ここで、このＤＲＡ
Ｍのメモリセルは、１個のトランスファトランジスタ
と、１個のキャパシタとからなるものが構造的に簡単で
あり、半導体装置の高集積化に最も適するものとして広
く用いられている。

【０００３】このようなメモリセルのキャパシタでは、
半導体装置の高集積化に伴い、３次元構造のものが開発
され使用されてきている。このキャパシタの３次元化は
次のような理由による。半導体素子の微細化および高密
度化に伴いキャパシタの占有面積の縮小化が必須となっ
ている。しかし、ＤＲＡＭの安定動作及び信頼性確保の
ためには、一定以上の容量値は必要とされる。そこで、
キャパシタの電極を平面構造から３次元構造に変えて、
縮小した占有面積の中でキャパシタ電極の表面積を拡大
することが必要となる。

【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１３μｍ程度となる４ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられる。

【０００５】但し、このスタック構造のキャパシタ（以
下、スタック型キャパシタと呼称する）においても、キ
ャパシタの下部電極（蓄積電極という）の表面積を広げ
る工夫が必要である。そこで、蓄積電極をシリンダー構
造にしたり、表面凹凸を形成したりする検討が種々にな
されている。

【０００６】ここで、基本的なスタック型キャパシタを
有するメモリセルについて、図５に基づいて説明する。
図５は２つのメモリセルの断面図である。

【０００７】図５に示すように、シリコン基板１０１の
表面に素子分離絶縁膜であるフィールド酸化膜１０２が
形成され、このフィールド酸化膜１０２の形成されない
素子活性領域にメモリセルを構成するトランスファトラ
ンジスタとキャパシタとが形成される。以下、その要部
を説明する。

【０００８】メモリセルのトランスファトランジスタの
ゲート電極となるワード線１０３，１０３ａが所定の領
域のシリコン基板上にゲート酸化膜を介して形成されて
いる。また、ワード線１０３ｂ，１０３ｃはフィールド
酸化膜１０２上に形成されている。このワード線１０３
ｂ，１０３ｃは、隣接するメモリセルのトランスファト
ランジスタのゲート電極となるものである。

【０００９】そして、１のメモリセルのトランスファト
ランジスタのソース・ドレイン領域となる容量用拡散層
１０４とビット線用拡散層１０５が形成されている。ま
た、他のメモリセルのトランスファトランジスタのソー
ス・ドレイン領域となる容量用拡散層１０４ａとビット
線用拡散層１０５ａも形成されている。さらに、ワード
線１０３，１０３ａ，１０３ｂ，１０３ｃを被覆するよ
うに第１の層間絶縁膜１０６が形成されている。

【００１０】そして、第１の層間絶縁膜１０６に設けら
れた容量用コンタクト孔を通して容量用拡散層１０４に
電気接続する蓄積電極１０７、容量用拡散層１０４ａに
電気接続する蓄積電極１０７ａがそれぞれ形成されてい
る。この蓄積電極１０７，１０７ａ表面には容量絶縁膜
１０８が形成され、この容量絶縁膜１０８を被覆するよ
うにプレート電極１０９が形成されている。

【００１１】そして、全体を被覆するように第２の層間
絶縁膜１１０が形成され、この第２の層間絶縁膜１１０
の所定の領域にビット線用コンタクト孔が設けられ、ビ
ット線用コンタクト孔を通してビット線用拡散層１０
５、１０５ａに電気接続するビット線１１１が配設され
ている。このようにして、２つのメモリセルが形成され
ることになる。

【００１２】更には、メモリセルの面積を縮小するため
に、図５で説明したメモリセルにおいて、隣接するメモ
リセルのキャパシタの蓄積電極１０７および１０７ａを
縦積みに積み重ねる方法が提案されている。このような
従来の技術として、例えば、特開平６−１３５６９号公
報に記載されたものがある。

【００１３】

【発明が解決しようとする課題】しかし、図５に説明し
たような構造であるメモリセルにおいては、メモリセル
面積の縮小化に限界が生じ、その高密度化は難しく、１
ギガビットＤＲＡＭのような次世代の半導体装置に対応
することは困難となる。

【００１４】そこで、上述したキャパシタの蓄積電極を
積み重ねる技術が提案されているのであるが、上記の従
来の技術では、このようなキャパシタを形成するため
に、少なくとも６回のフォトリソグラフィ工程が必要と
なり工程数が増大するようになる。

【００１５】また、このような技術をキャパシタオーバ
ービットライン（ＣＯＢ）構造のメモリセルに適用しよ
うとすると、上層のパターンを形成するためには、ステ
ッパ等による露光工程において多数の下層のパターンに
対する目合わせが必須になってしまう。例えば、容量用
コンタクト孔を形成するために、下層のワード線、ビッ
ト線、下層のキャパシタのパターンに対する目合わせ露
光が必要になる。このために、目合わせ余裕度（マージ
ン）を大きくすることが必要になり、メモリセルの微細
化の阻害要因になってくる。

【００１６】本発明の目的は、スタック型キャパシタを
有するメモリセルの縮小化を容易にすると共に、その製
造方法を簡素化できる半導体装置およびその製造方法を
提供することにある。

【００１７】

【００１８】

【課題を解決するための手段】このために本発明の半導
体装置では、１個のトランスファトランジスタと１個の
キャパシタで形成されるメモリセルのアレイにおいて、
前記メモリセルアレイのうち所定のメモリセルのキャパ
シタの蓄積電極が第１層目に配列され、他のメモリセル
のキャパシタの蓄積電極が第２層目に配列されている。

【００１９】ここで、前記第１層目に配列されている蓄
積電極と前記第２層目に配列されている蓄積電極とが同
一のパターン形状に形成されている。また、前記第１層
目の蓄積電極が所定のピッチで配列され、前記第２層目
の蓄積電極が別の所定のピッチで配列されている。

【００２０】さらには、前記第１層目の蓄積電極上に容
量絶縁膜を介して第１のプレート電極が形成され、前記
第１のプレート電極の所定の領域に開口部が形成され、
前記開口部の側壁にサイドウォール絶縁膜が形成され、
前記第２層目の蓄積電極は、前記サイドウォール絶縁膜
の間隙とその下部の容量用コンタクト孔とを通して、前
記トランスファトランジスタのソース・ドレイン領域と
接続している。

【００２１】さらには、前記第２層目の蓄積電極上に容
量絶縁膜を介して第２のプレート電極が形成され、前記
第２層目の蓄積電極の間において前記第２のプレート電
極が前記第１のプレート電極と接続している。

【００２２】また、本発明の半導体装置の製造方法は、
メモリセルを構成するトランスファトランジスタを形成
する工程と、表面が平坦な第１の層間絶縁膜を形成する
工程と、前記第１の層間絶縁膜の所定の領域に第１の容
量用コンタクト孔を形成する工程と、前記第１の容量用
コンタクト孔を充填すると共に第１層目の蓄積電極を形
成する工程と、前記第１層目の蓄積電極上であって、所
定の領域に第１の開口部を有し上部に第２の層間絶縁膜
を有する第１のプレート電極を形成する工程と、前記第
１の開口部の側壁にサイドウォール絶縁膜を形成する工
程と、前記サイドウォール絶縁膜の間隙を充填して第２
層目の蓄積電極を形成する工程とを含む。

【００２３】そして、前記第２層目の蓄積電極をマスク
にして第２の層間絶縁膜を選択的にエッチングし第２の
開口部を形成すると共に、前記第２の開口部を通して前
記第１のプレート電極に接続するように第２のプレート
電極を形成する。

【００２４】本発明では、メモリセルアレイのキャパシ
タが２層に亘って形成される。このために、メモリセル
面積の縮小化が非常に簡単になる。

【００２５】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１は、本発明の
場合のメモリセルアレイ部の断面図である。また、図２
は、メモリセルのキャパシタ構造における本発明の特徴
を説明するための平面図である。さらに、図３は、図１
のメモリセル構造の製造工程順の断面図である。

【００２６】図１に示すように、シリコン基板１の表面
にフィールド酸化膜２が形成され、このフィールド酸化
膜２の形成されない素子活性領域にメモリセルを構成す
るトランスファトランジスタとキャパシタとが複数個形
成されてメモリセルアレイが形成される。

【００２７】従来の技術と同様にして、トランスファト
ランジスタのゲート電極となるワード線３，３ａ，３
ｂ，３ｃが所定の領域のシリコン基板上にゲート酸化膜
を介して形成されている。なお、ワード線３ｄ，３ｅ等
はフィールド酸化膜２上に形成されている。これらのワ
ード線３ｄ，３ｅ等は、隣接するメモリセルのトランス
ファトランジスタのゲート電極となるものである。

【００２８】そして、第１のメモリセルのトランスファ
トランジスタのソース・ドレイン領域となる容量用拡散
層４とビット線用拡散層５が形成されている。また、第
２のメモリセルのトランスファトランジスタのソース・
ドレイン領域となる容量用拡散層４ａとビット線用拡散
層５も形成されている。さらに、第３のメモリセルのト
ランスファトランジスタのソース・ドレイン領域となる
容量用拡散層４ｂとビット線用拡散層５ａが形成されて
いる。そして、第４のメモリセルのトランスファトラン
ジスタのソース・ドレイン領域となる容量用拡散層４ｃ
とビット線用拡散層５ａも形成されている。

【００２９】そして、ワード線３，３ａ，３ｂ，３ｃ，
３ｄ，３ｅ等の表面を被覆するように第１の保護絶縁膜
６が形成されている。さらに、全面を被覆するように第
１の層間絶縁膜７が形成されている。また、この第１の
層間絶縁膜７の表面に第２の保護絶縁膜８が形成されて
いる。ここで、第１の保護絶縁膜６および第２の保護絶
縁膜８のエッチング速度は、第１の層間絶縁膜７のエッ
チング速度より小さくなるように設定される。なお、図
示されていないが、ビット線用拡散層５，５ａに電気接
続してビット線が上記の第１の層間絶縁膜内に配設され
ている。

【００３０】そして、第２の保護絶縁膜８および第１の
層間絶縁膜７に設けられた容量用コンタクト孔９を通し
て容量用拡散層４あるいは４ｂにそれぞれ電気接続する
第１層の蓄積電極１０，１０ａが形成されている。ま
た、この第１層の蓄積電極１０，１０ａの表面に第１の
容量絶縁膜１１が形成されている。

【００３１】さらに、上記の第１の容量絶縁膜１１を被
覆するようにして、第１層のプレート電極１２が形成さ
れている。そして、この第１層のプレート電極１２の上
部に第２の層間絶縁膜１３が形成され、第１層のプレー
ト電極１２の側壁にサイドウォール絶縁膜１４が設けら
れている。

【００３２】このようにして、第２の保護絶縁膜８およ
び第１の層間絶縁膜７に設けられた容量用コンタクト孔
９ａとサイドウォール絶縁膜１４間に設けられた間隙と
で第２の容量用コンタクト孔１５が構成されるようにな
る。

【００３３】そして、上記の第２の容量コンタクト孔１
５を通して容量用拡散層４ａあるいは４ｃにそれぞれ電
気接続する第２層の蓄積電極１６，１６ａが形成されて
いる。また、この第２層の蓄積電極１６，１６ａの表面
に第２の容量絶縁膜１７が設けられている。さらに、上
記の第２の容量絶縁膜１７を被覆するようにして、第２
層のプレート電極１８が形成されている。

【００３４】このように、本発明のメモリセルの特徴
は、メモリセルのキャパシタを構成する蓄積電極がメモ
リセルによって２層に分けられて配置されている点にあ
る。そして、それに併せて、対向電極であるプレート電
極は２層に亘って形成されることになる。

【００３５】次に、メモリセルのキャパシタ構造におけ
る本発明の特徴を図２に基づいて説明する。図２は、２
例の場合について、上記蓄積電極の配列の様子を示した
平面図である。

【００３６】図２（ａ）に示すように、第１例では、同
一のパターン寸法を有する第１層の蓄積電極２１ａ，２
１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇが、最
稠密になるように配列されている。この場合は、第１層
の蓄積電極２１ｃ，２１ｄ，２１ｅは、第１層の蓄積電
極２１ａ，２１ｂ，２１ｆ，２１ｇの配列位置に対して
位相がズレるように配列されている。そして、これらの
第１層の蓄積電極は第１の容量用コンタクト孔２２を通
して先述した容量用拡散層に電気接続されることにな
る。

【００３７】さらに、先述したような第１のプレート電
極および第２の層間絶縁膜を介して上記の第１層の蓄積
電極上に第２層の蓄積電極２３ａ，２３ｂ，２３ｃ，２
３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈが形成されてい
る。ここで、この第２層の蓄積電極のパターンは、上記
第１層の蓄積電極のパターンと同一になるように、しか
も、最稠密になるように配列されている。また、これら
の第２層の蓄積電極も第２の容量用コンタクト孔２４を
通して先述した容量用拡散層に電気接続されることにな
る。なお、この第２の容量用コンタクト孔２４は、上記
の第１層の蓄積電極パターン間の間隙に設けられてい
る。

【００３８】図２（ｂ）に示すように、第２例でも、第
１層のおよび第２層の蓄積電極の配列の基本的な方法は
同じである。しかし、この場合では、第１層の蓄積電極
の配列配置に上記のような位相のズレは無い。また、第
２層の蓄積電極の配列配置も同様である。このようにし
て、第２例では、第１層の蓄積電極２５ａ，２５ｂ，２
５ｃ，２５ｄパターンの間に第２層の蓄積電極２６が配
列されるようになる。そして、上記の４つの第１層の蓄
積電極パターンのコーナー部に設けられた第２の容量用
コンタクト孔２７を通して、先述した容量用拡散層に電
気接続されることになる。

【００３９】次に、本発明のメモリセルアレイの製造方
法について、図３に基づいて以下に説明する。ここで、
図１で説明したものと同一のものは同一符号で示され
る。

【００４０】図３（ａ）に示すように、導電型がＰ型の
シリコン基板１の表面に公知の方法で選択的にフィール
ド酸化膜２が形成される。そして、フィールド酸化膜２
の形成されないていない素子活性領域に、メモリセルを
構成するトランスファトランジスタとキャパシタとが、
以下のようにして形成される。

【００４１】シリコン基板１表面が熱酸化されゲート酸
化膜が形成される。そして、トランスファトランジスタ
のゲート電極となるワード線３，３ａ，３ｂ，３ｃがタ
ングステンポリサイド膜等でもって形成される。また、
ワード線３ｄ，３ｅ等はフィールド酸化膜２上に形成さ
れる。

【００４２】そして、リン等の不純物イオン注入とその
後の熱処理とで、ワード線３，３ａ，３ｂ，３ｃに自己
整合的（セルフアライン）に容量用拡散層４，４ａ，４
ｂ，４ｃおよびビット線用拡散層５，５ａが形成され
る。

【００４３】次に、常圧ＣＶＤ（化学気相成長）法によ
るシリコン酸化膜の堆積とエッチバック等により、ワー
ド線３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ表面に第１の保
護絶縁膜６が形成される。そして、絶縁膜が形成され、
図示できないがビット線用拡散層５，５ａに接続するビ
ット線が形成される。

【００４４】そして、膜厚６００ｎｍ程度のＢＰＳＧ膜
（ボロンガラスとリンガラスとを含むシリコン酸化膜）
がＣＶＤ法で全面に堆積される。さらに、このＢＰＳＧ
膜の表面がＣＭＰ（化学機械研磨）法で平坦化される。
このようにして、第１の層間絶縁膜７が形成され、この
第１の層間絶縁膜７表面に膜厚１００ｎｍ程度のシリコ
ンオキシナイトライド膜がＣＶＤ法で堆積され、第２の
保護絶縁膜８が形成される。

【００４５】次に、フォトリソグラフィ技術とドライエ
ッチング技術とで、容量用拡散層４，４ｂに達する第１
の容量用コンタクト孔９、容量用拡散層４ａ，４ｃに達
する第１の容量用コンタクト孔９ａが同時に形成され
る。ここで、これらの第１の容量用コンタクト孔の寸法
は０．２μｍ程度である。

【００４６】次に、膜厚５００ｎｍ程度のポリシリコン
膜がＣＶＤ法で全面に堆積される。そして、リン等の不
純物がドープされてパターニングされる。ここで、保護
絶縁膜８は、上記パターニング時に第１の層間絶縁膜７
を保護するマスクになる。このようにして、所定のパタ
ーンを有する第１層の蓄積電極１０，１０ａが形成され
る。なお、この工程で同時に、第１の容量用コンタクト
孔９ａ内にはプラグ１９が形成されるようになる。

【００４７】次に、第１層の蓄積電極１０，１０ａ表面
に第１の容量絶縁膜１１がシリコン窒化膜等で形成され
る。

【００４８】次に、膜厚２００ｎｍ程度のタングステン
ポリサイド膜等が全面に堆積される。そして、パターニ
ングされた第２の層間絶縁膜１３が形成される。ここ
で、第２の層間絶縁膜１３の膜厚は２００ｎｍ程度に設
定されている。図３（ｂ）に示すように、この第２の層
間絶縁膜１３がエッチングマスクにされ上記のタングス
テンポリサイド膜等がドライエッチングされ、第１の開
口部２０が形成される。このようにして、第１のプレー
ト電極１２が形成される。

【００４９】次に、膜厚１００ｎｍ程度のシリコン酸化
膜がＣＶＤ法で全面に堆積される。そして、エッチバッ
クが施され、図３（ｃ）に示すように、上記第１の開口
部２０の側壁にサイドウォール絶縁膜１４が形成される
ようになる。このようにして、第２の容量用コンタクト
孔１５が形成される。

【００５０】次に、図１に示すように、膜厚５００ｎｍ
程度のポリシリコン膜がＣＶＤ法で全面に堆積される。
そして、リン等の不純物がドープされパターニングされ
る。このようにして、所定のパターンを有する第２層の
蓄積電極１６，１６ａが形成される。

【００５１】そして、第２層の蓄積電極１６，１６ａ表
面に第２の容量絶縁膜１７が形成される。この第２の容
量絶縁膜１７は第１の容量絶縁膜と同一の膜で構成され
る。次に、この第２の容量絶縁膜１７を被覆するように
して、第２層のプレート電極１８が形成される。ここ
で、第２のプレート電極１８は、膜厚２００ｎｍ程度の
タングステンポリサイド膜等で構成される。以上のよう
にして、図１に説明したメモリセル構造が出来上がる。

【００５２】以上に説明したように、本発明では、メモ
リセルのキャパシタが２層に亘って形成される。このた
めに、メモリセル面積の縮小化が非常に容易になる。あ
るいは、ここのキャパシタの蓄積電極面積が従来の２倍
にできるようになるために、それに合わせて容量値が２
倍になり、半導体装置の信頼性が大幅に向上する。

【００５３】また、本発明では、第２の容量用コンタク
ト孔が、第１のプレート電極の所定の領域に設けられた
第１の開口部２０にセルフアラインに形成されるため
に、目合わせマージンが不要になり、メモリセルの微細
化がさらに容易になる。

【００５４】次に、本発明の第２の実施の形態を図４に
基づいて簡単に説明する。図４は、本発明の場合の別の
メモリセルアレイ部の断面図である。この第２の実施の
形態では、第１のプレート電極と第２のプレート電極と
が、メモリセル内部で電気接続される。それ以外は、第
１の実施の形態と同一である。以下、同一のものは同一
符号で示される。そして、主に異なるところを説明す
る。

【００５５】図４に示すように、第１の実施の形態と同
様にして形成された第１のプレート電極１２上に第２の
層間絶縁膜１３が形成されている。そして、第２層の蓄
積電極１６，１６ａ間にある第２の層間絶縁膜１３が選
択的に除去され第２の開口部２８が形成されている。そ
して、この第２の開口部２８を通して第２のプレート電
極１８が、第１のプレート電極１２と電気接続してい
る。

【００５６】この第２の実施の形態では、第１のプレー
ト電極が比較的抵抗の高い導電体膜、例えばリン不純物
を含むポリシリコン膜でも形成できるようになる。この
ポリシリコン膜はシリコン窒化膜で形成される容量絶縁
膜との電気的安定性がよく、信頼性の高いキャパシタが
形成できるようになる。あるいは、第１のプレート電極
の膜厚を非常に薄くすることも可能になり、第２の容量
用コンタクト孔のアスペクト比が低減し、第２の容量用
コンタクト孔の形成が容易になる。なお、この場合、第
２のプレート電極１８は抵抗の低い導電体膜で構成され
る。

【００５７】以上の実施の形態では、キャパシタの蓄積
電極が２層に亘って形成される場合について説明してい
る。本発明は３層以上に亘って蓄積電極が形成される場
合も同様に適用できるものである。

【００５８】また、本発明のようなメモリセルは、ＤＲ
ＡＭ以外の半導体装置にも同様に適用できるものであ
る。

【００５９】

【発明の効果】本発明の半導体装置では、半導体装置の
メモリセルアレイにおいて、隣接するメモリセルのキャ
パシタの蓄積電極が同一形状で互いに積み重なるように
形成される。例えば、メモリセルアレイのうち所定のメ
モリセルのキャパシタの蓄積電極が第１層目に配列さ
れ、他のメモリセルのキャパシタの蓄積電極が第２層目
に配列されている。ここで、上記第１層目に配列されて
いる蓄積電極と第２層目に配列されている蓄積電極とが
同一のパターン形状に形成される。また、上記第１層目
の蓄積電極が所定のピッチで配列され、第２層目の蓄積
電極が別の所定のピッチで配列される。

【００６０】このために、メモリセル面積の縮小化が非
常に容易になる。あるいは、半導体装置の信頼性が大幅
に向上する。

【００６１】また、本発明では、第２層目の蓄積電極と
トランスファトランジスタのソース・ドレイン領域とを
接続するための容量用コンタクト孔が、第１のプレート
電極の所定の領域に設けられた開口部にセルフアライン
に形成されるために、目合わせマージンが不要になり、
メモリセルの微細化がさらに容易になる。

【００６２】このようにして、本発明はＤＲＡＭ等の半
導体装置の超高集積化および高密度化がさらに促進され
るようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するためのメ
モリセルアレイ部の断面図である。

【図２】本発明の特徴を説明するためのメモリセルアレ
イ部の平面図である。

【図３】上記実施の形態のメモリセルアレイ部の製造工
程順の断面図である。

【図４】本発明の第２の実施の形態を説明するためのメ
モリセルアレイ部の断面図である。

【図５】従来の技術を説明するためのメモリセルアレイ
部の断面図である。

【符号の説明】

１，１０１シリコン基板２，１０２フィールド酸化膜３，３ａ，３ｂ，３ｃ，３ｄ，３ｅワード線４，４ａ，４ｂ，４ｃ，１０４，１０４ａ容量用拡
散層５，５ａ，１０５，１０５ａビット線用拡散層６第１の保護絶縁膜７，１０６第１の層間絶縁膜８第２の保護絶縁膜９，９ａ，２２第１の容量用コンタクト孔１０，１０ａ，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１
ｅ，２１ｆ，２１ｇ，２５ａ，２５ｂ，２５ｃ，２５ｄ
第１層の蓄積電極１１，１７，１０８容量絶縁膜１２第１のプレート電極１３，１１０第２の層間絶縁膜１４サイドウォール絶縁膜１５，２４，２７第２の容量用コンタクト孔１６，１６ａ，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３
ｅ，２３ｆ，２３ｇ、２３ｈ第２層の蓄積電極１８第２のプレート電極１９プラグ２０第１の開口部２８第２の開口部１０７蓄積電極１０９プレート電極１１１ビット線

Claims

(57)【特許請求の範囲】

【請求項１】１個のトランスファトランジスタと１個
のキャパシタで形成されるメモリセルのアレイにおい
て、前記メモリセルアレイのうち所定のメモリセルのキ
ャパシタの蓄積電極が第１層目に配列され、他のメモリ
セルのキャパシタの蓄積電極が第２層目に配列され、前
記第１層目の蓄積電極上に容量絶縁膜を介して第１のプ
レート電極が形成され、前記第１のプレート電極の所定
の領域に開口部が形成され、前記開口部の側壁にサイド
ウォール絶縁膜が形成され、前記第２層目の蓄積電極
は、前記サイドウォール絶縁膜の間隙とその下部の容量
用コンタクト孔とを通して、前記トランスファトランジ
スタのソース・ドレイン領域と接続し、前記第２層目の
蓄積電極上に容量絶縁膜を介して第２のプレート電極が
形成され、前記第２層目の蓄積電極の間において前記第
２のプレート電極が前記第１のプレート電極と接続して
いることを特徴とする半導体装置。
【請求項２】前記第１層目に配列されている蓄積電極
と前記第２層目に配列されている蓄積電極とが同一のパ
ターン形状に形成されていることを特徴とする請求項１
記載の半導体装置。
【請求項３】前記第１層目の蓄積電極が所定のピッチ
で配列され、前記第２層目の蓄積電極が別の所定のピッ
チで配列されていることを特徴とする請求項２記載の半
導体装置。
【請求項４】メモリセルを構成するトランスファトラ
ンジスタを形成する工程と、表面が平坦な第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜の所定の
領域に第１の容量用コンタクト孔を形成する工程と、前
記第１の容量用コンタクト孔を充填すると共に第１層目
の蓄積電極を形成する工程と、前記第１層目の蓄積電極
上であって、所定の領域に第１の開口部を有し上部に第
２の層間絶縁膜を有する第１のプレート電極を形成する
工程と、前記第１の開口部の側壁にサイドウォール絶縁
膜を形成する工程と、前記サイドウォール絶縁膜の間隙
を充填して第２層目の蓄積電極を形成する工程と、前記
第２層目の蓄積電極をマスクにして前記第２の層間絶縁
膜を選択的にエッチングし第２の開口部を形成すると共
に、前記第２の開口部を通して前記第１のプレート電極
に接続するように第２のプレート電極を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。