JP4255564B2 - 増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、差動増幅回路、帰還型増幅回路、インピーダンス変換回路のような増幅回路に関するものである。
【0002】
【従来の技術】
従来、高利得の電圧増幅回路においては、その電圧利得の安定化のために、抵抗を用いて出力信号を入力側に負帰還することが一般に行われている。図6は、抵抗により負帰還を行う反転増幅器の回路例を示す。この回路では、電圧利得は抵抗の比R2/R1で決定される。
【0003】
【発明が解決しようとする課題】
ところで、増幅器にオフセットがあって出力が零点(入力電圧、基準電圧、出力電圧が等しい)にない場合には、その差分の電圧が帰還抵抗に印加されるため、帰還抵抗において電力消費が発生し、増幅器の低消費電力化を妨げる。
その消費電力は、帰還網の抵抗値を増加することにより抑制できるが、増幅器を集積回路化するような場合には占有面積が増大し、また抵抗熱雑音の発生などの点から種々の制約がある。また、差動増幅器や反転増幅器などの一般的な構成では入力抵抗が低くなる不都合もある。
【0004】
そこで、本発明の目的は、上記の点に鑑み、回路の安定化を損なうことなく消費電力の低減化、低雑音化が図れる上に、集積回路化の場合には小型化、低コスト化が図れるようにした増幅回路を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項1〜請求項3に係る発明は以下のように構成した。
【0007】
請求項1に記載の発明は、入力信号を差動増幅する第1差動増幅部と、入力信号を差動増幅する第2差動増幅部と、前記第1差動増幅部と前記第2差動増幅部とからそれぞれ流れ込む電流の総和の電流を流す負荷部と、この負荷部に流れる総和の負荷電流を電圧に変換する電流・電圧変換部とを備え、前記電流・電圧変換部の出力を前記第2差動増幅部の負の入力端子に帰還し、前記第1差動増幅部の正負の2つの入力端子に基準電圧を印加し、前記第2差動増幅部の正の入力端子に入力信号を入力し、この入力と前記電流・電圧変換部の出力との比が、前記第1差動増幅部の入力トランジスタと前記第2差動増幅部の入力トランジスタの電流駆動能力比により設定でき、前記電流駆動能力比は、前記第1差動増幅部の入力トランジスタと前記第2差動増幅部の入力トランジスタの寸法比であるインピーダンス変換回路とすることを特徴とする。
ここで、上記の第1差動増幅部は第1差動増幅器1や第1差動増幅回路11が対応し、第2差動増幅部は第2差動増幅器2や第2差動増幅回路13が対応し、負荷部はインピーダンス5やトランジスタM24、M25が対応し、電流・電圧変換部はバッファアンプ6などが対応する。
【0008】
請求項2に記載の発明は、請求項1に記載の増幅回路において、前記第1差動増幅部と前記第2差動増幅部とは、少なくともMOSトランジスタの差動対により構成したものである。
請求項3に記載の発明は、請求項1または請求項2に記載の増幅回路において、前記第2差動増幅部の負荷トランジスタ対とカレントミラーを構成するトランジスタ対を形成することで、前記第1差動増幅部に流れる電流と、前記第2差動増幅部に流れる電流を、共通の負荷回路で加算するようにしたものである。
【0012】
このように請求項1〜請求項3に係る各発明では、第1差動増幅部の動作を安定化する手段を第2差動増幅部などで構成し、これは抵抗を含まずにMOSトランジスタなどで実現できる。このため、回路の利得などの安定化を損なうことなく消費電力の低減化、低雑音化が図れる上に、集積回路化した場合には小型化、低コスト化できる増幅回路が実現できる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の実施形態の増幅回路の構成の概要について、図1のブロック図を参照して説明する。
この増幅回路は、図1に示すように、第1差動増幅器(トランスコンダクタンスアンプ)1および第2差動増幅器(トランスコンダクタンスアンプ)2からなる電圧・電流変換器3と、加算器4と、インピーダンス5およびバッファアンプ6からなる電流・電圧変換器7とから構成されている。
【0014】
第1差動増幅器1は、正負の入力端子を有し入力信号の差動増幅を行うものである。第2差動増幅器2は、正負の入力端子を有するとともに、加算器4に供給する正負の電流を生成し、第1差動増幅器1の動作を安定化させるものである。加算器4は、第1差動増幅器1からの電流と、第2差動増幅器2からの電流の加算を行うものである。電流・電圧変換器7は、加算器4からの出力電流をインピーダンス5とバッファアンプ6を用いて電流・電圧変換を行うものである。
【0015】
このような構成から図1の増幅回路において、第1差動増幅器1のトランスコンダクタンスをgm1とし、第2差動増幅器2のトランスコンダクタンスをgm2とし、第1差動増幅器1の正負の入力端子の入力電圧をVin+ とVin- とし、第2差動増幅器2の正負の入力端子の入力電圧をVf+ とVf- とし、バッファアンプ6の出力電圧をVoutとし、回路全体の電圧利得をAとすると、次の(1)式が成立する。
Vout=A〔gm1(Vin+ −Vin- )+gm2(Vf+ −Vf- )〕…(1)
次に、図1の増幅回路において、バッファアンプ6の出力側と第2差動増幅器2の負の入力端子とを電気的に接続すると、図2に示すような負帰還増幅回路を構成することになる。
【0016】
図2の負帰還増幅回路では、Vout=Vf- になるとともに、Vf+ =Vref(基準電圧)として使用する。また、回路全体の電圧利得Aが十分に大きいとすると、(1)式から次の(2)式が得られる。
Vout=gm1/gm2(Vin+ −Vin- )+Vref…(2)
従って、図2の負帰還増幅回路では、(2)式から第1差動増幅器の2つの入力に対して、その電圧利得が(gm1/gm2)となる。
【0017】
次に、図2の負帰還増幅回路においてVin- =Vrefとすると、入力Vin+ に対して、その電圧利得が(gm1/gm2)となる非反転増幅器を構成することになり、Vin+ =Vrefとすると入力Vin- に対して、その電圧利得が−(gm1/gm2)となる反転増幅器を構成することになる。
次に、図1の増幅回路において、バッファアンプ6の出力側と第2差動増幅器2の負の入力端子とを電気的に接続し、第1差動増幅器1の正負の入力端子に基準電圧Vrefをそれぞれ印加し、第2差動増幅器2の正の入力端子に入力信号を入力する場合には、図3に示すようなインピーダンス変換回路として機能することになる。
【0018】
ここで、図2の回路において、第2差動増幅器2の正の入力端子に上記の基準電圧に加えて、さらにオフセット補償電圧を加えると、オフセット補償が行える点で好ましい。
ところで、図2に示す増幅回路は、第1差動増幅器1が1つの場合であるが、図4に示すように、複数の第1差動増幅器1a、1b、1c…にすることができる。この増幅回路は、図4に示すように、複数の第1差動増幅器1a、1b、1c…を備えて複数の入力とし、その各出力を加算器4に供給するようにしたものであり、その他の部分の構成は図2と同様であるので、その説明は省略する。
【0019】
この図4の増幅回路の出力電圧Voutは、第1差動増幅器1a、1b、1c…の各トランスコンダクタンスをgm1a、gm1b、gm1c…とし、第2差動増幅器2のトランスコンダクタンスをgm2とし、第1差動増幅器1a、1b、1c…の正負の入力端子の入力電圧をVin1a+ 、Vin1b+ 、Vin1c+ …と、Vin1a- 、Vin1b- 、Vin1c- …とすると、次の(4)式が成立する。
【0020】
この(4)式からわかるように、この回路は複数の入力に重みを持たせることができ、その各入力を加算して出力できることがわかる。
【0021】
次に、本発明の実施形態の増幅回路を反転増幅回路に適用した場合の構成の詳細について、図5の回路図を参照して説明する。
この反転増幅回路は、図5に示すように、入力信号を差動増幅する第1差動増幅回路11と、加算回路12と、この加算回路12に供給する電流を生成し、第1差動増幅回路11の動作の安定化を図る電流帰還用の第2差動増幅回路13と、第1差動増幅回路11の出力電流に基づいてAB級の電圧増幅を行うAB級増幅回路14と、これら各回路を動作させるためのバイアス電流や電圧を供給するバイアス回路とを少なくとも備えている。
【0022】
まずバイアス回路について説明すると、バイアス回路は、図5に示すように、それぞれダイオード接続された4つのMOSトランジスタM1、M2、M3、M15が、電源の端子間に直列に接続されることにより構成されている。そして、MOSトランジスタM1のゲート電圧がMOSトランジスタM4、M7、M12の各ゲートに供給され、第2差動増幅回路13、第1差動増幅回路11、AB級増幅回路14に所定のバイアス電流を供給するようになっている。
【0023】
また、MOSトランジスタM2のゲート電圧が、第1差動増幅回路11のカスケードトランジスタM10、M11の各ゲートにバイアス電圧として供給されるようになっている。さらに、MOSトランジスタ15のゲート電圧が、第2差動増幅回路13のレベルシフタを構成するトランジスタM17、M23の各ゲートにバイアス電圧として供給されるようになっている。
【0024】
第1差動増幅回路11は、図5に示すように、差動対を構成する2つの入力信号用のPMOSトランジスタM8、M9と、このPMOSトランジスタM8、M9の差動対に定電流を供給する定電流源用のPMOSトランジスタM7と、PMOSトランジスタM8、M9の出力側に直列に接続され、所定の直流バイアス電圧がゲートに印加されているPMOSトランジスタM10、M11と、カレントミラー回路を構成するNMOSトランジスタM24、M25とを備えている。また、差動対を構成するPMOSトランジスタM8とM9の各ゲートは、負の入力端子21と正の入力端子22にそれぞれ接続されている。
【0025】
第2差動増幅回路13は、図5に示すように、差動対を構成する2つの帰還入力用のPMOSトランジスタM5、M6と、このPMOSトランジスタM5、M6の差動対に定電流を供給する定電流源用のPMOSトランジスタM4とを少なくとも備えている。
PMOSトランジスタM5のドレインには、その負荷になるとともに第1差動増幅回路11のPMOSトランジスタM8に流れる電流に対して負の加算を行う、NMOSトランジスタM18とM19とからなる第1カレントミラー回路が接続されている。また、同様に、PMOSトランジスタM6のドレインには、その負荷になるとともに第1差動増幅回路のPMOSトランジスタM9に流れる電流に対して負の加算を行う、NMOSトランジスタM20とM21とからなる第2カレントミラー回路が接続されている。このような第1カレントミラー回路と第2カレントミラー回路とにより、加算回路12が構成されている。
【0026】
差動対を構成する一方のPMOSトランジスタM5のゲートには、NMOSトランジスタM16、M17で構成されるレベルシフタを介して信号が入力されるようになっている。また、その他方のPMOSトランジスタM6のゲートには、NMOSトランジスタM22、M23で構成されるレベルシフタを介して信号が入力されるようになっている。そして、NMOSトランジスタ16のゲートが正の入力端子23に接続され、NMOSトランジスタM22のゲートが負の入力端子24に接続され、これら両入力端子23、24が第2差動増幅回路13の入力端子を構成している。
【0027】
正の入力端子23には、基準電圧Vrefが入力されるが、この基準電圧VrefはMOSトランジスタM16のしきい値分だけ負側にシフトされてMOSトランジスタM5のゲートに入力される。また、負の入力端子24には、AB級増幅回路14の出力端子25からの出力電圧Voutが入力されるが、この出力電圧Voutは、MOSトランジスタM22のしきい値分だけ負側にシフトされてMOSトランジスタM5のゲートに入力される。
【0028】
第2差動増幅回路13の入力用のMOSトランジスタM5、M6の相互コンダクタンスgmを相当に下げた場合には、電流源のMOSトランジスタM4のドレイン電圧が上がり、非飽和領域に入りやすくなり動作が不安定になる。そこで、レベルシフタであるMOSトランジスタM16、M22により、第2差動増幅回路13の入力電圧を下げ、電流源のMOSトランジスタM4のドレイン電圧が下げて、非飽和領域で動作することを抑制するようにしている。
【0029】
AB級増幅回路14は、図5に示すように、レベルシフタを構成する2つのNMOSトランジスタM12、M13と、第1差動増幅回路11の出力電圧をAB級増幅するPMOSトランジスタM14およびNMOSトランジスタM26とから構成されている。
次に、このような構成からなるこの実施形態にかかる反転増幅回路の動作について説明する。
【0030】
いま、第1差動増幅回路11の正の入力端子22に基準電圧を印加した状態で、その負の入力端子21に入力電圧が印加すると、その印加直後は入力用のMOSトランジスタM8、M9の出力電流は不平衡になる。その不平衡により出力電圧が変動し、それは第2差動増幅回路13へ入力される。その結果、加算回路12へ第2差動増幅回路13から流れ込む電流が変化し、不平衡が打ち消されたところで回路の動作が安定する。
【0031】
すなわち、例えば第1差動増幅回路11の入力トランジスタM8、M9の電流駆動能力を、第2差動増幅回路13の入力トランジスタM5、M6の電流駆動能力の50倍とすると、第1差動増幅回路11の入力電圧に対して第2差動増幅回路13に約50倍の入力電圧が加わったときに、回路の動作が安定し、回路全体の電圧利得は約50倍となる。
【0032】
第1差動増幅回路11のカスケードトランジスタM10、M11は、各ゲートがバイアス電源により固定されているため、ゲート接地回路として働き、MOSトランジスタM24、M25を負荷として電圧増幅する。すなわち、第1差動増幅回路11の入力トランジスタM8、M9の出力電流と、第2差動増幅回路13の入力トランジスタM5、M6の出力電流の差分の電流を電圧に変換する。
【0033】
ここで、加算回路12を構成するMOSトランジスタM17、M18と、MOSトランジスタM20、M21とはそれぞれカレントミラー回路を構成するので、第1差動増幅回路11のMOSトランジスタM8、M9の各出力電流は、第2差動増幅回路13のMOSトランジスタM5、M6の各出力電流から負の加算をしたものとなる。
【0034】
換言すれば、この図5の回路では、第1差動増幅回路11のMOSトランジスタM8、M9の各出力電流と、第2差動増幅回路13のMOSトランジスタM5、M6の各出力電流との総和の電流が、第1差動増幅回路11の負荷であるMOSトランジスタM24、M25に流れることになる。
図5の回路は、その外部接続の変更などにより上記のように反転増幅回路として機能するが、この反転増幅回路の他に、非反転増幅回路、差動増幅回路、およびインピーダンス変換回路として機能させることができるので、これについて以下に説明する。
【0035】
まず、非反転増幅回路の場合には、AB級増幅回路14の出力端子と第2差動増幅回路13の負の入力端子24を接続するとともにその正の入力端子23に基準電圧を印加し、さらに、第1差動増幅回路11の負の入力端子21に基準電圧を印加するとともにその正の入力端子22に入力電圧を印加する。
また、差動増幅回路の場合には、AB級増幅回路14の出力端子と第2差動増幅回路13の負の入力端子24を接続するとともにその正の入力端子23に基準電圧を印加し、第1差動増幅回路11の正負の入力端子21、22間に入力信号を加えることになる。
【0036】
さらに、インピーダンス変換回路の場合には、第1差動増幅回路11の正負の入力端子21、22にそれぞれに基準電圧を印加し、第2差動増幅回路13のAB級増幅回路14の出力端子と第2差動増幅回路13の負の入力端子24を接続するとともにその正の入力端子23に入力信号を供給することになる。
以上説明したように、この実施形態にかかる増幅回路では、利得の安定化のために、抵抗を使用することなくMOSトランジスタからなる第2差動増幅回路13などを使用するようにし、その利得の決定には第1差動増幅回路11のMOSトランジスタと第2差動増幅回路13のMOSトランジスタの性能比を用いるようにした。このため、増幅回路としての機能を損なうことなく消費電力の低減化、低雑音化、小型化などを実現できる。
【0037】
また、上記のMOSトランジスタの性能比は、抵抗素子と同様に相対的な寸法比で決定されるため、集積回路化する場合には、従来の集積回路技術を活用することができる。
さらに、この実施形態にかかる増幅回路では、第2差動増幅回路13の入力用のMOSトランジスタのゲートにAB級増幅回路14の出力電圧を帰還するようにしたので、帰還ループの入力インピーダンスがほぼ無限大になる。また、そのMOSトランジスタの差動対は小電流で動作可能であるので、帰還増幅回路全体として動作時の消費電力を極力減少できる。
【0038】
また、この実施形態では、回路構成を変更することなく、入力抵抗が無限大の反転増幅回路、非反転増幅回路、差動増幅回路、およびインピーダンス変換回路を形成できる。
さらに、この実施形態にかかる増幅回路では、雑音源となる抵抗を含まないため、回路全体の雑音レベルを低減してS/N比を向上できる。
【0039】
また、この実施形態にかかる増幅回路をモノリシック集積回路で実現する場合には、抵抗で帰還を実現する場合に比べ、帰還に係る部分の面積占有率を大幅に減少でき、もって小型化、低コスト化が図れる。
【0041】
以上述べたように、請求項1〜請求項3に係る各発明では、第1差動増幅部の動作を安定化する手段を第2差動増幅部などで構成し、これは抵抗を含まずにMOSトランジスタなどで実現できるので、回路の利得などの安定化を損なうことなく消費電力の低減化、低雑音化が図れる上に、集積回路化した場合には小型化、低コスト化できる増幅回路が実現できる。
【図面の簡単な説明】
【図1】本発明の実施形態の増幅回路の構成の概略を説明するブロック図である。
【図2】負帰還増幅回路とした場合の構成を示すブロック図である。
【図3】インピーダンス変換回路とした場合のブロック図である。
【図4】複数入力とした場合の負帰還増幅回路の構成を示すブロック図である。
【図5】本発明の実施形態の増幅回路の詳細な構成を示す回路図である。
【図6】従来回路の説明図である。
【符号の説明】
1 第1差動増幅器
2 第2差動増幅器
3 電圧・電流変換回路
4 加算器
5 インピーダンス
6 バッファアンプ
7 電流・電圧変換回路
11 第1差動増幅回路
12 加算回路
13 第2差動増幅回路
14 AB級増幅回路
Claims (3)
- 入力信号を差動増幅する第1差動増幅部と、
入力信号を差動増幅する第2差動増幅部と、
前記第1差動増幅部と前記第2差動増幅部とからそれぞれ流れ込む電流の総和の電流を流す負荷部と、
この負荷部に流れる総和の負荷電流を電圧に変換する電流・電圧変換部とを備え、
前記電流・電圧変換部の出力を前記第2差動増幅部の負の入力端子に帰還し、
前記第1差動増幅部の正負の2つの入力端子に基準電圧を印加し、
前記第2差動増幅部の正の入力端子に入力信号を入力し、
この入力と前記電流・電圧変換部の出力との比が、前記第1差動増幅部の入力トランジスタと前記第2差動増幅部の入力トランジスタの電流駆動能力比により設定でき、前記電流駆動能力比は、前記第1差動増幅部の入力トランジスタと前記第2差動増幅部の入力トランジスタの寸法比であるインピーダンス変換回路とすることを特徴とする増幅回路。 - 前記第1差動増幅部と前記第2差動増幅部とは、少なくともMOSトランジスタの差動対により構成されていることを特徴とする請求項1に記載の増幅回路。
- 前記第2差動増幅部の負荷トランジスタ対とカレントミラーを構成するトランジスタ対を形成することで、前記第1差動増幅部に流れる電流と、前記第2差動増幅部に流れる電流を、共通の負荷回路で加算するようにしたことを特徴とする請求項1または請求項2に記載の増幅回路。
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