JP3544950B2 - 可変利得増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、可変利得増幅回路に関し、さらに言えば、広い利得可変幅を有するとともに、低周波の入力信号に対して直流結合が可能な（つまり容量結合が不要な）可変利得増幅回路に関する。
【０００２】
【従来の技術】
Ｗ−ＣＤＭＡ（Code-Division Multiple Access）などの移動体通信方式では、移動局と基地局との間の距離に応じて電力制御を行なうため、当該方式で使用される携帯端末には８０ｄＢ以上にわたる高精度の送信電力制御特性が必要とされる。また、近年、この種の携帯端末には、長い通話可能時間や良好な通話品質だけでなく、小型で軽量であることも、商品価値を左右する重要な要素となっている。このため、この種の携帯端末では、従来、利得可変幅や消費電流、ノイズ、歪みを各々最適化した複数段の可変利得増幅回路を縦続接続することにより、これらの要求を満たしている。その例を図１４に示す。
【０００３】
図１４の例では、第１段の可変利得増幅回路（Valuable Gain Amplifier, ＶＧＡ）２０１の次に、レベルシフタ回路２０３と、容量素子からなる結合回路２０４とを介して、第２段の可変利得増幅回路２０２が接続されている。一対の入力端子ＩＮとＩＮＸの間に入力電圧ＶINが差動入力され、第１段の可変利得増幅回路２０１はそれを増幅して出力電圧ＶOUT’として出力する。レベルシフタ回路２０３は、こうして出力された出力電圧ＶOUT’の直流電位を調整する。結合回路２０４は、その出力電圧ＶOUT’の直流分をカットして電圧ＶIN’を生成する。こうして生成された電圧ＶIN’は、バイアス回路２０５によって生成された所定のバイアス電圧と共に、第２段の可変利得増幅回路２０２に入力される。第２段の可変利得増幅回路２０２は、電圧ＶIN’を増幅して出力電圧ＶOUTを一対の出力端子ＯＵＴとＯＵＴＸの間に生成する。
【０００４】
上述した要求を満たす従来の可変利得増幅回路の例としては、特開平１１−１３６０５１号公報、特開平１１−０５５０５４号公報、特開平１１−２３９０３４号公報に記載されているものが挙げられる。以下、これら従来の回路について説明する。
【０００５】
（従来例１）
図７は、特開平１１−１３６０５１号公報に記載された可変利得増幅回路を示す。
【０００６】
図７に示すように、この従来の可変利得増幅回路は、エミッタ結合された二個のｎｐｎ型バイポーラ・トランジスタ５１、５２と定電流源４９を含む入力差動回路Ａ１と、四個のｎｐｎ型バイポーラ・トランジスタ５３、５４、５５、５６を含む利得制御差動回路Ａ２と、六個の負荷抵抗器７１、７２、７３、７４、７５、７６とを備えている。この可変利得増幅回路は、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖdに従って、一対の入力端子４３、４４間に入力される入力電圧ＶINを差動増幅し、一対の出力端子４５、４６間に出力電圧ＶOUTを出力する。
【０００７】
入力差動回路Ａ１では、トランジスタ５１と５２の結合エミッタが定電流源４９の一端に接続されており、それらのベースが入力端子４３と４４にそれぞれ接続されている。定電流源４９の他端は接地端子４８に接続されている。
【０００８】
利得制御差動回路Ａ２では、トランジスタ５３と５５の結合エミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに接続され、トランジスタ５４と５６の結合エミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに接続されている。トランジスタ５３と５４のベースは、利得制御端子４１に共通接続され、トランジスタ５５と５６のベースは、利得制御端子４２に共通接続されている。トランジスタ５３と５５のコレクタは、負荷抵抗器７１と７３を介して電源端子４７にそれぞれ接続されている。トランジスタ５４と５６のコレクタは、負荷抵抗器７２と７４を介して電源端子４７にそれぞれ接続されている。換言すれば、負荷抵抗器７１と７３は、トランジスタ５３と５５のコレクタと電源端子４７との間に各々接続され、負荷抵抗器７２と７４は、トランジスタ５４と５６のコレクタと電源端子４７との間に各々接続されている。さらに、トランジスタ５３と５５のコレクタの間には、負荷抵抗器７５が接続され、トランジスタ５４と５６のコレクタの間には、負荷抵抗器７６が接続されている。
【０００９】
一方の出力端子４５は、トランジスタ５３のコレクタに接続され、他方の出力端子４６は、トランジスタ５４のコレクタに接続されている。
【００１０】
以上の構成を持つ図７の従来の可変利得増幅回路は、次のように動作する。
【００１１】
すなわち、一対の入力端子４３と４４の間に差動入力される入力電圧ＶINは、入力差動回路Ａ１においてトランジスタ５１と５２によって二個の差動電流に変換される。そして、一方の差動電流は、利得制御差動回路Ａ２のトランジスタ５３と５５の結合エミッタに入力される。他方の差動電流は、利得制御差動回路Ａ２のトランジスタ５４と５６の結合エミッタに入力される。こうして利得制御差動回路Ａ２に入力された二個の差動電流は、一対の利得制御端子４１と４２の間に入力される利得制御電圧Ｖdに従って、トランジスタ５３と５５のコレクタとトランジスタ５４と５６のコレクタにそれぞれ分配される。
【００１２】
ここで、利得制御差動回路Ａ２のトランジスタ５３、５４、５５、５６のコレクタ電流の交流成分を各々、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6とし、トランジスタ５１、５２のコレクタ電流の交流成分を各々ｉ0、−ｉ0とすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6は次の数式（１ａ）、（１ｂ）で表される。
【００１３】
【数１】
【００１４】
ここで、トランジスタ５３と５５のコレクタ電流の交流成分ｉCQ3とｉCQ5によって生成される二つの出力電圧における負荷抵抗器７１、７３、７５の抵抗値の寄与分ＲL3、ＲL5を求めるために、全交流成分ｉoに対するｉCQ3とｉCQ5の比を以下の数式（２ａ）と（２ｂ）のように設定する。
【００１５】
【数２】
【００１６】
負荷抵抗器７１、７３、７５の抵抗値を各々Ｒ1、Ｒ3、Ｒ2とすると、ｉCQ3によって生成される出力電圧に対する負荷抵抗器７１、７３、７５の寄与分ＲL3と、ｉCQ5によって生成される出力電圧に対する負荷抵抗器７１、７３、７５の寄与分ＲL5は、それぞれ次の数式（３ａ）、（３ｂ）のように表される。
【００１７】
【数３】
【００１８】
数式（３ａ）と（３ｂ）でそれぞれ表されるＲL3とＲL5の和が、入力差動回路Ａ１に対する等価的な負荷抵抗値と考えることができる。そこで、この等価的な負荷抵抗値をＲLeqとすれば、ＲLeqは数式（３ａ）、（３ｂ）より次の数式（４）のようになる。
【００１９】
【数４】
【００２０】
ここで、入力差動回路Ａ１の伝達コンダクタンスをＧmとすれば、入力差動回路Ａ１の利得Ｇは、次の数式（５）で表される。
【００２１】
【数５】
【００２２】
また、数式（５）より、図７の従来の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（６ａ）、（６ｂ）のように表される。
【００２３】
【数６】
【００２４】
したがって、図７の従来の可変利得増幅回路の利得可変幅ΔＧは、数式（６ａ）、（６ｂ）を用いて次の数式（７）で与えられる。
【００２５】
【数７】
【００２６】
数式（７）より、図７の従来の可変利得増幅回路の利得可変幅ΔＧは、負荷抵抗器７３、７４、７５、７６の抵抗値Ｒ2、Ｒ3の比のみで決定されることが分かる。
【００２７】
出力端子４６における出力直流電位ＶOUT(DC)は、上記数式（５）を用いて次の数式（８）で与えられる。
【００２８】
【数８】
【００２９】
よって、最大利得時および最小利得時の出力直流電位ＶOUT(DC)は、上記数式（８）を用いて、各々次の数式（９ａ）、（９ｂ）のように表される。
【００３０】
【数９】
【００３１】
上記数式（９ａ）、（９ｂ）より、図７の従来の可変利得増幅回路では、利得可変幅ΔＧを大きくすると、つまり数式（７）における抵抗値の比［１＋（Ｒ2／Ｒ3）］を大きくすると、出力端子４６の直流電位ＶOUT(DC)の変動が大きくなることが分かる。
【００３２】
図８に、図７に示した従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線で、出力直流電位ＶOUT(DC)の変化を破線で示してある。
【００３３】
図８の例では、負荷抵抗器７１と７２、７３と７４、７５と７６の抵抗値Ｒ1、Ｒ2、Ｒ3を各々２３０Ω、２３Ω、２３００Ωとし、トランジスタ５１、５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇmaxは約１２ｄＢである。また、出力端子４６の直流電位ＶOUT(DC)の変動は、約２０７ｍＶとかなり大きな値となっている。
【００３４】
（従来例２）
図９は、特開平１１−０５５０５４号公報に記載された従来の可変利得増幅回路を示す。
【００３５】
図９に示す可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同じ構成の入力差動回路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ６３、６４、６５、６６、６７、６８を含む利得制御差動回路Ａ２と、四個の負荷抵抗器８１、８２、８３、８４とを備えている。この可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同様に、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖdに従って、一対の入力端子４３、４４間に入力される入力電圧ＶINを差動増幅し、一対の出力端子４５、４６間に出力電圧ＶOUTを出力する。
【００３６】
図９の入力差動回路Ａ１の構成と動作は、図７のそれと同じであるから、それらに関する説明は省略する。
【００３７】
図９の利得制御差動回路Ａ２では、トランジスタ６３と６５と６７の結合エミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに接続され、トランジスタ６４と６６と６８の結合エミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに接続されている。トランジスタ６３と６４のベースは、利得制御端子４１に共通接続され、トランジスタ６５と６６と６７と６８のベースは、利得制御端子４２に共通接続されている。トランジスタ６３のコレクタは、直列接続された負荷抵抗器８１と８３を介して電源端子４７に接続され、トランジスタ６５のコレクタは、負荷抵抗器８３を介して電源端子４７に接続されている。トランジスタ６４のコレクタは、直列接続された負荷抵抗器８２と８４を介して電源端子４７に接続され、トランジスタ６６のコレクタは、負荷抵抗器８４を介して電源端子４７に接続されている。トランジスタ６７と６８のコレクタは、負荷抵抗器を介さずに直接、電源端子４７に接続されている。換言すれば、負荷抵抗器８１は、トランジスタ６３のコレクタとトランジスタ６５のコレクタの間に接続され、負荷抵抗器８３は、トランジスタ６５のコレクタと電源端子４７の間に接続されている。負荷抵抗器８２は、トランジスタ６４のコレクタとトランジスタ６６のコレクタの間に接続され、負荷抵抗器８４は、トランジスタ６６のコレクタと電源端子４７の間に接続されている。
【００３８】
一方の出力端子４５は、トランジスタ６３のコレクタに接続され、他方の出力端子４６は、トランジスタ６４のコレクタに接続されている。
【００３９】
トランジスタ６３と６４のエミッタ面積は互いに同一であり、トランジスタ６５と６６のエミッタ面積も互いに同一であり、トランジスタ６７と６８のエミッタ面積も互いに同一である。トランジスタ６３と６４のエミッタ面積とトランジスタ６５、６６のエミッタ面積とトランジスタ６７、６８のエミッタ面積との比は任意であり、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【００４０】
負荷抵抗器８１と８２の抵抗値は互いに同一（Ｒ1）であり、負荷抵抗器８３、８４の抵抗値も互いに同一（Ｒ2）である。Ｒ1とＲ2との比は任意である。
【００４１】
図９の従来の可変利得増幅回路は、次のように動作する。
【００４２】
利得制御差動回路Ａ２のトランジスタ６３、６４、６５、６６、６７、６８のコレクタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8とし、入力差動回路Ａ１のトランジスタ５１、５２のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式（１０ａ）、（１０ｂ）、（１０ｃ）で与えられる。
【００４３】
【数１０】
【００４４】
また、トランジスタ６３と６５のコレクタ電流の交流成分ｉCQ3とｉCQ5による出力電圧における負荷抵抗器８１と８３の抵抗値の寄与分ＲL3とＲL5は、次のようにして求められる。
【００４５】
すなわち、まず、全交流成分ｉoに対するｉCQ3とｉCQ5の比を、次の数式（１１ａ）、（１１ｂ）のように設定する。
【００４６】
【数１１】
【００４７】
すると、トランジスタ６７と６８のコレクタ電流の交流成分ｉCQ7とｉCQ8は出力に寄与しないため無視できるから、負荷抵抗器８１、８３の抵抗値の寄与分ＲL3、ＲL5は次の数式（１２ａ）、（１２ｂ）のように表される。
【００４８】
【数１２】
【００４９】
入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、負荷抵抗器８１、８３の抵抗値の寄与分ＲL3とＲL5の和で与えられるから、数式（１２ａ）、（１２ｂ）を用いると、次の数式（１３）のようになる。
【００５０】
【数１３】
【００５１】
入力差動回路Ａ１の伝達コンダクタンスをＧmとおくと、図９の従来の可変利得増幅回路の利得Ｇは、数式（１３）を用いて次の数式（１４）で与えられる。
【００５２】
【数１４】
【００５３】
また、図９の従来の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（１５ａ）、（１５ｂ）のようになる。
【００５４】
【数１５】
【００５５】
よって、数式（１５ａ）、（１５ｂ）を用いて、その利得可変幅ΔＧは次の数式（１６）で与えられる。
【００５６】
【数１６】
【００５７】
数式（１６）より、図９の従来の可変利得増幅回路では、利得可変幅ΔＧは、抵抗値の比［１＋（Ｒ2／Ｒ1）］と利得制御差動回路Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まることが分かる。
【００５８】
また、出力端子４５、４６の直流電位ＶOUT(DC)は、次の数式（１７）で与えられる。
【００５９】
【数１７】
【００６０】
よって、最大利得時および最小利得時の出力直流電位は、数式（１７）を用いて、次の数式（１８ａ）、（１８ｂ）のように表される。
【００６１】
【数１８】
【００６２】
数式（１８ａ）、（１８ｂ）より、数式（１６）で与えられる利得可変幅ΔＧを大きくすると、つまりエミッタ面積比［１＋（ｎ／ｍ）］を大きくすると、出力端子の直流電位ＶOUT(DC)の変動が大きくなることが分かる。
【００６３】
図１０に、図９に示した従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線、出力端子の直流電位ＶOUT(DC)の変化を破線で示している。
【００６４】
この例では、負荷抵抗器８１と８２、８３と８４の抵抗値Ｒ1、Ｒ2を各々２００Ω、２０Ωとし、トランジスタ６３、６５、６７のエミッタ面積比を１：１：８とし、トランジスタ６４、６６、６８のエミッタ面積比を同じく１：１：８とし、トランジスタ５１、５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約４０ｄＢであり、最大利得Ｇmaxは約１２．５ｄＢである。出力直流電位ＶOUT(DC)の変動は、約２１７ｍＶと大きな値になっている。
【００６５】
（従来例３）
図１１は、特開平１１−２３９０３４号公報に記載された従来の可変利得増幅回路を示す。
【００６６】
図１１に示す可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同じ構成の入力差動回路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ９３、９４、９５、９６、９７、９８を含む利得制御差動回路Ａ２と、二個の負荷抵抗器１０１、１０２とを備えている。この可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同様に、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖdに従って、一対の入力端子４３、４４間に入力される入力電圧ＶINを差動増幅し、一対の出力端子４５、４６間に出力電圧ＶOUTを出力する。
【００６７】
利得制御差動回路Ａ２では、トランジスタ９３と９５と９７のエミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに共通接続され、トランジスタ９４と９６と９８のエミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに共通接続されている。トランジスタ９３と９４のベースは、利得制御端子４１に共通接続され、トランジスタ９５と９６と９７と９８のベースは、利得制御端子４２に共通接続されている。トランジスタ９３のコレクタは、負荷抵抗器１０１を介して電源端子４７に接続され、トランジスタ９５のコレクタも、負荷抵抗器１０１を介して電源端子４７に接続されている。トランジスタ９７のコレクタは、負荷抵抗器１０２を介して電源端子４７に接続されている。トランジスタ９４のコレクタは、負荷抵抗器１０２を介して電源端子４７に接続され、トランジスタ９６のコレクタも、負荷抵抗器１０２を介して電源端子４７に接続されている。トランジスタ９８のコレクタは、負荷抵抗器１０１を介して電源端子４７に接続されている。換言すれば、負荷抵抗器１０１は、トランジスタ９３、９５、９８の結合コレクタと電源端子４７の間に接続され、負荷抵抗器１０２は、トランジスタ９４、９６、９７の結合コレクタと電源端子４７の間に接続されている。
【００６８】
一方の出力端子４５は、トランジスタ９３、９５、９８の結合コレクタに接続され、他方の出力端子４６は、トランジスタ９４、９６，９７の結合コレクタに接続されている。
【００６９】
トランジスタ９３と９４のエミッタ面積は同一であり、トランジスタ９５と９６のエミッタ面積も同一であり、トランジスタ９７と９８のエミッタ面積も同一である。トランジスタ９５と９６のエミッタ面積は、トランジスタ９７と９８のエミッタ面積よりも大きい。トランジスタ９３と９４のエミッタ面積とトランジスタ９５、９６のエミッタ面積とトランジスタ９７、９８のエミッタ面積との比は任意であり、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【００７０】
負荷抵抗器１０１と１０２の抵抗値は、互いに同一（Ｒ1）である。
【００７１】
図１１の従来の可変利得増幅回路は、次のように動作する。
【００７２】
利得制御差動回路Ａ２のトランジスタ９３、９４、９５、９６、９７、９８のコレクタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8とし、入力差動回路Ａ１のトランジスタ５１、５２のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式（１９ａ）、（１９ｂ）、（１９ｃ）で与えられる。
【００７３】
【数１９】
【００７４】
ここで、負荷抵抗器１０１に流れる電流の交流成分ｉCOは、数式（１９ａ）、（１９ｂ）、（１９ｃ）を用いて、次の数式（２０）で与えられる。
【００７５】
【数２０】
【００７６】
よって、数式（２０）より、入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、次の数式（２１）で与えられる。
【００７７】
【数２１】
【００７８】
入力差動回路Ａ１の伝達コンダクタンスをＧmとすると、図１１の可変利得増幅回路の利得Ｇは、数式（２１）を用いて次の数式（２２）で与えられる。
【００７９】
【数２２】
【００８０】
また、数式（２２）より、この可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（２３ａ）、（２３ｂ）で与えられる。
【００８１】
【数２３】
【００８２】
よって、利得可変幅ΔＧは、数式（２３ａ）、（２３ｂ）を用いて、次の数式（２４）で与えられる。
【００８３】
【数２４】
【００８４】
数式（２４）より、図１１の従来の可変利得増幅回路では、利得可変幅ΔＧは、利得制御差動回路Ａ２のトランジスタのエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］で決まることが分かる。
【００８５】
また、トランジスタ９３、９５、９８のコレクタ電流の直流成分ＩCQ3、ＩCQ5、ＩCQ8は、次の数式（２５ａ）、（２５ｂ）、（２５ｃ）で与えられる。
【００８６】
【数２５】
【００８７】
したがって、出力端子の直流電位ＶOUT(DC)は、数式（２５ａ）、（２５ｂ）、（２５ｃ）を用いて次の数式（２６）で与えられる。
【００８８】
【数２６】
【００８９】
数式（２６）より、図１１の従来の可変利得増幅回路では、出力端子の直流電位ＶOUT(DC)は、利得Ｇを変化させても変動しないことが分かる。
【００９０】
図１２に、図１１の従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線、出力直流電位ＶOUT(DC)の変化を破線で示している。
【００９１】
この例では、負荷抵抗器１０１、１０２の抵抗値Ｒ1を２２０Ωとし、トランジスタ９３、９５、９７のエミッタ面積比を４５：４５：４４、トランジスタ９４、９６、９８のエミッタ面積比を同じく４５：４５：４４とし、トランジスタ５１、５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約３９ｄＢ、最大利得Ｇmaxは約１２．５ｄＢである。出力直流電位ＶOUT(DC)の変動は見られない。
【００９２】
なお、本発明に関連する他の従来技術として、次のものがある。すなわち、特開平８−５１３２６号公報には、利得制御の際に出力直流電位の変動しない、バイポーラ・トランジスタを利用した利得制御回路が開示されている。また、特開平３−１５３１１３号公報には、利得を調整しても出力信号の直流変動がない、バイポーラ・トランジスタを利用した可変利得増幅器が開示されている。
【００９３】
【発明が解決しようとする課題】
しかしながら、上記従来の可変利得増幅回路にはそれぞれ、次のような問題がある。
【００９４】
すなわち、図７の可変利得増幅回路には、上記の数式（７）で与えられる利得可変幅ΔＧを大きな値に設定しようとすると、ペレットサイズ（半導体チップのサイズ）が大きくなってしまう、という問題がある。これは、利得可変幅ΔＧを大きくするには、数式（７）より明らかなように、抵抗値の比［１＋（Ｒ2／Ｒ3）］の値を大きくしなければならないからである。
【００９５】
例えば、１００：１という大きな負荷抵抗器を通常の集積回路（ＩＣ）プロセスで実現しようとすれば、負荷抵抗器の面積（チップエリア）が非常に大きくなる。その結果、負荷抵抗器の面積に応じてペレットサイズが大きくなる。
【００９６】
さらに、数式（９ａ）、（９ｂ）から分かるように、利得制御信号Ｖdによって利得Ｇを最大にした場合と最小にした場合とでは、出力直流電位ＶOUT(DC)が大きく異なる。このため、例えば、図１３に示すように、結合回路２０４を介さずに、レベルシフタ回路２０３のみを用いて縦続接続された２段の可変利得増幅回路２０１と２０２として、図７の可変利得増幅回路を使用すると、第２段の可変利得増幅回路２０２において入力差動回路Ａ１のトランジスタ５１、５２が飽和状態で動作する恐れが生じる。
【００９７】
そこで、この場合には、図１４に示したように、容量素子を含む結合回路２０４を介して段間を結合すると共に、第２段の入力差動回路Ａ１用に改めてバイアス回路２０５が必要となる。つまり、それらの結合回路２０４とバイアス回路２０５が占有する面積の分だけペレットサイズが大きくなるのである。
【００９８】
図９の従来の可変利得増幅回路についても、図７の従来の可変利得増幅回路と同様に、結合回路２０４とバイアス回路２０５の面積だけペレットサイズが大きくなる、という問題がある。
【００９９】
すなわち、図９の従来の可変利得増幅回路では、数式（１６）から分かるように、利得可変幅ΔＧが抵抗値の比［ｌ＋（Ｒ2／Ｒ3）］と利得制御差動回路Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まる。このため、大きな利得可変幅ΔＧは、抵抗値比［ｌ＋（Ｒ2／Ｒ3）］だけでなく、エミッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすることによっても実現できる。よって、図７の回路に比べて、ペレットサイズの増加は抑制できる。
【０１００】
しかし、数式（１８ａ）、（１８ｂ）より明らかなように、エミッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすると、それに応じて出力直流電位ＶOUT(DC)の変動が大きくなってしまう。このため、図９の回路においても、図７の可変利得増幅回路の持つ出力直流電位ＶOUT(DC)の変動に関する問題を解消することはできない。
【０１０１】
これに対し、図１１の従来の可変利得増幅回路では、図７と図９の従来の可変利得増幅回路とは異なり、出力直流電位ＶOUT(DC)の変動がないため、図１３のように段間を直流結合できる。よって、結合回路２０４とバイアス回路２０５は不要となる。その反面、大きな利得可変幅ΔＧを得るには、数式（２４）より明らかなように、トランジスタのエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］を大きくする必要がある。
【０１０２】
しかし、例えば４５：４４というような、エミッタ面積がわずかに異なる２つの小トランジスタで、所望のエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］を実現することは難しい。そこで、実際には、最小エミッタ面積のトランジスタを複数個並べるか、または、僅かにエミッタ面積の異なる二つの大きいトランジスタを用いて実現することになる。
【０１０３】
よって、図１１の従来の可変利得増幅回路においても、図７の可変利得増幅回路の持つペレットサイズに関する問題を解消することはできない。
【０１０４】
大きな利得可変幅ΔＧを有する可変利得増幅回路は、入力周波数の低い中間周波数（ＩＦ）増幅段において必要性が高いため、この場合には上記問題の解決はより重要なものになる。
【０１０５】
本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる可変利得増幅回路を提供することにある。
【０１０６】
本発明の他の目的は、利得可変幅が負荷抵抗器の抵抗値の比とトランジスタのエミッタ面積の比との積で決定され、しかも出力端子における直流電位の変動が少ない可変利得増幅回路を提供することにある。
【０１０７】
本発明のさらに他の目的は、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続できる可変利得増幅回路を提供することにある。
【０１０８】
本発明のさらに他の目的は、複数段に縦続接続する場合にペレットサイズの増加を抑制できる可変利得増幅回路を提供することにある。
【０１０９】
【課題を解決するための手段】
（１） 上記目的を達成するために、本発明の可変利得増幅回路は、
（ａ） 一対の入力端子と、
（ｂ） 一対の利得制御端子と、
（ｃ） エミッタ結合された第１トランジスタと第２トランジスタを有し、且つ、定電流により駆動されて、前記一対の入力端子間に印加される入力電圧に応じて、前記第１トランジスタのコレクタと前記第２トランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路と、
（ｄ） エミッタ結合された第３トランジスタ、第５トランジスタ、第７トランジスタおよび第９トランジスタを有すると共に、前記第１差動回路の前記第１出力電流で駆動される第２差動回路と、
（ｅ） エミッタ結合された第４トランジスタ、第６トランジスタ、第８トランジスタおよび第１０トランジスタを有すると共に、前記第１差動回路の前記第２出力電流で駆動される第３差動回路と、
（ｆ） 前記第２差動回路の前記第３トランジスタのコレクタに接続された、互いに直列接続された第１負荷抵抗器および第３負荷抵抗器と、
（ｇ） 前記第３差動回路の前記第４トランジスタのコレクタに接続された、互いに直列接続された第２負荷抵抗器および第４負荷抵抗器とを備えており、
前記第２差動回路の前記第５トランジスタのコレクタは、前記第１負荷抵抗器と前記第３負荷抵抗器の接続点に接続され、
前記第２差動回路の前記第７トランジスタのコレクタは、前記第３トランジスタのコレクタに接続され、
前記第２差動回路の前記第９トランジスタのコレクタは、前記第３差動回路の前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第６トランジスタのコレクタは、前記第２負荷抵抗器と前記第４負荷抵抗器の接続点に接続され、
前記第３差動回路の前記第８トランジスタのコレクタは、前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第１０トランジスタのコレクタは、前記第２差動回路の前記第３トランジスタのコレクタに接続され、
前記一対の利得制御端子間に印加される利得制御電圧は、前記第２差動回路の前記第３トランジスタおよび前記第３差動回路の前記第４トランジスタの結合されたベースと、前記第２差動回路の前記第５トランジスタ、前記第７トランジスタ、前記第９トランジスタおよび前記第３差動回路の前記第６トランジスタ、前記第８トランジスタおよび前記第１０トランジスタの結合されたベースとの間に印加され、
前記第２差動回路の前記第３トランジスタのコレクタと、前記第３差動回路の前記第４トランジスタのコレクタは、一対の出力端子を形成していて、出力電圧は前記一対の出力端子から取り出されるようにしている。
しかも、前記第２差動回路は第１１トランジスタをさらに含むと共に、前記第３差動回路は第１２トランジスタをさらに含んでおり、前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている。
【０１１０】
（２） 本発明の可変利得増幅回路では、エミッタ結合された第１および第２のトランジスタを有し、且つ、定電流により駆動されて、一対の入力端子間に印加される入力電圧に応じて、それら第１および第２のトランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路を有している。そして、それら第１および第２の出力電流により、エミッタ結合された第３、第５、第７および第９のトランジスタを有する第２差動回路と、エミッタ結合された第４、第６、第８および第１０のトランジスタを有する第３差動回路をそれぞれ駆動する。
【０１１１】
さらに、第２差動回路の第３、第５、第７および第９のトランジスタのベースと、第３差動回路の第４、第６、第８および第１０のトランジスタのベースは、上記のように接続されていて、一対の利得制御端子間に印加される利得制御電圧は、それらベースの間に印加される。第２差動回路と第３差動回路は、こうして印加された利得制御電圧に応じてそれぞれ出力電流を生成し、それら出力電流が上記のように接続された第１負荷抵抗器および第３負荷抵抗器と第２負荷抵抗器および第４負荷抵抗器によって電圧にそれぞれ変換されて、一対の出力端子から出力電圧として取り出される。
【０１１２】
その結果、当該可変利得増幅回路の利得（入力電圧に対する出力電圧の比）の利得可変幅（利得の最小値に対する最大値の比）は、第１〜第４の負荷抵抗器の抵抗値の比と、第２および第３の差動回路を構成する第３〜第１０のトランジスタのエミッタ面積の比との積で表される。しかも、利得可変幅を大きくしても、一対の出力端子における直流電位の変動は小さい、あるいはまったく生じない。
【０１１３】
よって、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる。また、このために、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続することが可能となる。よって、当該可変利得増幅回路を複数段に縦続接続した場合にも、ペレットサイズの増加を抑制できる。
【０１１４】
本発明の可変利得増幅回路は、さらに、前記第２差動回路が第１１トランジスタをさらに含むと共に、前記第３差動回路が第１２トランジスタをさらに含んでおり、前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている。このため、前記一対の出力端子における直流電位の変動をゼロに設定することができる。
【０１１５】
（３） 本発明の可変利得増幅回路の好ましい例では、前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する共通の定電流源に共通に接続される。この場合、前記第１トランジスタと前記第２トランジスタがそれぞれ第１エミッタ帰還抵抗器と第２エミッタ帰還抵抗器を有するのが好ましい。
【０１１６】
本発明の可変利得増幅回路の他の好ましい例では、前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する第１定電流源と第２定電流源にそれぞれ接続される。この場合、前記第１トランジスタのエミッタと前記第２トランジスタのエミッタの間に、共通のエミッタ帰還抵抗器が接続されるのが好ましい。
【０１１７】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされる。また、前記第３トランジスタのエミッタ面積と、前記第５トランジスタエミッタ面積と、前記第７トランジスタのエミッタ面積は、ｌ：ｍ：ｎに設定される（ｌ、ｍ、ｎはそれぞれ任意の正の定数）。
【０１１８】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされ、前記第１１トランジスタと前記第１２トランジスタのエミッタ面積は同一とされる。また、前記第３トランジスタのエミッタ面積と、前記第１１トランジスタのエミッタ面積と、前記第５トランジスタのエミッタ面積と、前記第７トランジスタのエミッタ面積と、前記第９トランジスタのエミッタ面積は、ｌ1：ｌ2：ｍ：ｎ：ｎに設定される（ｌ1、ｌ2、ｍ、ｎはそれぞれ任意の正の定数）。
【０１１９】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第１負荷抵抗器と前記第２負荷抵抗器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗器の抵抗値と前記第３負荷抵抗器の抵抗値とは、所定の比に設定される。
【０１２０】
【発明の実施の形態】
次に、本発明の実施の形態について添付図面を参照して詳細に説明する。
【０１２１】
（第１実施形態）
図１は、本発明の第１実施形態の可変利得増幅回路を示す回路図である。
【０１２２】
図１に示すように、本発明の第１実施形態の可変利得増幅回路は、入力差動回路Ａ１と、利得制御差動回路Ａ２と、四個の負荷抵抗器３１、３２、３３、３４とを備えている。負荷抵抗器３１と３２の抵抗値は共にＲ2であり、負荷抵抗器３３と３４の抵抗値は共にＲ1である。
【０１２３】
この可変利得増幅回路は、電源端子（電圧値：ＶCC）７と接地端子（電位：０）８との間に接続されており、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdによって設定される利得で、一対の入力端子３、４の間に入力される入力電圧ＶINを差動増幅し、一対の出力端子５、６間に出力電圧ＶOUTを生成する。
【０１２４】
入力差動回路Ａ１は、エミッタ結合された二つのｎｐｎ型バイポーラ・トランジスタ１１、１２からなる差動対と、この差動対を駆動する定電流源９（電流値：２Ｉ0）とを含んでいる。トランジスタ１１、１２のベースは、一対の入力端子３、４にそれぞれ接続されており、入力端子３、４の間に差動入力される入力電圧ＶINはトランジスタ１１、１２のベース間に印加される。トランジスタ１１、１２のエミッタ面積は同一である。トランジスタ１１と１２の結合エミッタは、定電流源９の一端に接続されている。定電流源９の他端は、接地端子８に接続されている。
【０１２５】
トランジスタ１１、１２からなる差動対と定電流源９は、「第１差動回路」を構成し、入力電圧ＶINに応じて第１および第２の差動出力電流をトランジスタ１１、１２のコレクタにそれぞれ生成する。
【０１２６】
利得制御差動回路Ａ２では、八個のｎｐｎ型バイポーラ・トランジスタ１３、１４、１５、１６、１７、１８、１９、２０を有している。
【０１２７】
四個のｎｐｎ型バイポーラ・トランジスタ１３、１５、１７、１９のエミッタは、互いに結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１１のコレクタに接続されている。これらトランジスタ１３、１５、１７、１９は、「第２差動回路」を構成しており、第１差動回路の第１差動出力電流で駆動される。
【０１２８】
同様に、四個のトランジスタ１４、１６、１８、２０のエミッタは、互いに結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１２のコレクタに接続されている。これらトランジスタ１４、１６、１８、２０は、「第３差動回路」を構成しており、第１差動回路の第２差動出力電流で駆動される。
【０１２９】
「第２差動回路」と「第３差動回路」は協動して利得制御差動回路Ａ２として機能するものであり、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。これらの差動出力電流は、負荷抵抗器３１、３２、３３、３４によって電圧に変換され、一対の出力端子５、６間に生成される出力電圧ＶOUTとなる。
【０１３０】
第２差動回路と第３差動回路において、トランジスタ１３、１４のベースは、利得制御端子１に共通接続され、トランジスタ１５、１６、１７、１８、１９、２０のベースは、利得制御端子２に共通接続されている。その結果、利得制御端子１、２の間に印加される利得制御電圧Ｖdは、トランジスタ１３、１４の結合ベースと、トランジスタ１５、１６、１７、１８、１９、２０の結合ベースの間に差動入力される。
【０１３１】
また、トランジスタ１３のコレクタは、直列接続された二つの負荷抵抗器３１と３３を介して電源端子７に接続され、トランジスタ１５のコレクタは、負荷抵抗器３３を介して電源端子７に接続されている。トランジスタ１７のコレクタは、トランジスタ１３のコレクタに接続されている。トランジスタ１９のコレクタは、トランジスタ１４のコレクタに接続されている。換言すれば、負荷抵抗器３１は、トランジスタ１３のコレクタとトランジスタ１５のコレクタの間に接続され、負荷抵抗器３３は、トランジスタ１５のコレクタと電源端子７の間に接続されている。
【０１３２】
同様に、トランジスタ１４のコレクタは、直列接続された二つの負荷抵抗器３２と３４を介して電源端子７に接続され、トランジスタ１６のコレクタは、負荷抵抗器３４を介して電源端子７に接続されている。トランジスタ１８のコレクタは、トランジスタ１４のコレクタに接続されている。トランジスタ２０のコレクタは、トランジスタ１３のコレクタに接続されている。換言すれば、負荷抵抗器３２は、トランジスタ１４のコレクタとトランジスタ１６のコレクタの間に接続され、負荷抵抗器３４は、トランジスタ１６のコレクタと電源端子７の間に接続されている。
【０１３３】
一方の出力端子５は、トランジスタ１３のコレクタに接続され、他方の出力端子６は、トランジスタ１４のコレクタに接続されている。
【０１３４】
トランジスタ１３と１４のエミッタ面積は同一であり、トランジスタ１５と１６のエミッタ面積も同一であり、トランジスタ１７と１８と１９と２０のエミッタ面積も同一である。トランジスタ１３のエミッタ面積とトランジスタ１５のエミッタ面積とトランジスタ１７のエミッタ面積との比は任意であるが、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【０１３５】
負荷抵抗器３１と３２の抵抗値は同一（Ｒ2）であり、負荷抵抗器３３、３４の抵抗値も同一（Ｒ1）である。Ｒ1とＲ2との比は任意である。
【０１３６】
次に、以上の構成を持つ第１実施形態の可変利得増幅回路の動作について説明する。
【０１３７】
一対の入力端子３、４の間に差動入力される入力電圧ＶINは、エミッタ結合されたトランジスタ１１、１２からなる差動対によって第１および第２の差動出力電流に変換される。これら第１および第２の差動出力電流は、トランジスタ１１、１２のコレクタにそれぞれ生成される。
【０１３８】
トランジスタ１１のコレクタに生成された第１差動出力電流は、エミッタ結合されたトランジスタ１３、１５、１７、１９からなる第２差動回路に入力される。また、トランジスタ１２のコレクタに生成された第２差動出力電流は、エミッタ結合されたトランジスタ１４、１６、１８、２０からなる第３差動回路に入力される。
【０１３９】
こうして、第２および第３の差動回路にそれぞれ入力された第１および第２の差動出力電流は、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdにしたがって、八つのトランジスタ１３、１４、１５、１６、１７、１８、１９、２０に分配される。こうして分配された電流のうち、トランジスタ１３のコレクタに流れる電流は、直列接続された負荷抵抗器３１と３３によって電圧に変換され、トランジスタ１４のコレクタに流れる電流は、直列接続された負荷抵抗器３２と３４によって電圧に変換される。また、トランジスタ１５のコレクタに流れる電流は、負荷抵抗器３３によって電圧に変換され、トランジスタ１６のコレクタに流れる電流は、負荷抵抗器３４によって電圧に変換される。
【０１４０】
第２差動回路において、トランジスタ１３のコレクタに流れる電流によって生成された電圧と、トランジスタ１５のコレクタに流れる電流によって生成された電圧は、負荷抵抗器３１で互いに合成される。また、第３差動回路において、トランジスタ１４のコレクタに流れる電流によって生成された電圧と、トランジスタ１６のコレクタに流れる電流によって生成された電圧は、負荷抵抗器３２で互いに合成される。そして、これら二つの合成電圧が出力電圧ＶOUTとなって、出力端子５、６間から差動出力される。
【０１４１】
以下において、上記第１実施形態の可変利得増幅回路の動作をさらに詳細に説明する。
【０１４２】
利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のコレクタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8、ｉCQ9、ｉCQ10とし、入力差動回路Ａ１のトランジスタ１１、１２のコレクタ電流の交流成分を各々ｉO、−ｉOとする。すると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8、ｉCQ9、ｉCQ10は次の数式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）で与えられる。
【０１４３】
【数２７】
【０１４４】
次に、第２および第３の差動回路の四つのトランジスタ１３、１７、２０、１５のコレクタ電流の交流成分ｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5による第２差動回路の出力電流に対して、負荷抵抗器３１、３３の抵抗値の寄与分ＲL3、ＲL5は、次のようにして求められる。
【０１４５】
すなわち、全交流成分ｉｏに対するｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5の比は、上記の数式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）より、次の数式（２８ａ）、（２８ｂ）、（２８ｃ）、（２８ｄ）で与えられる。
【０１４６】
【数２８】
【０１４７】
すると、第２差動回路における負荷抵抗器３１、３３の抵抗値の寄与分ＲL3、ＲL5は、それぞれ次の数式（２９ａ）、（２９ｂ）のようになる。
【０１４８】
【数２９】
【０１４９】
よって、入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、次の数式（３０）のようになる。
【０１５０】
【数３０】
【０１５１】
回路の対称性より、第３差動回路における負荷抵抗器３２、３４の抵抗値の寄与分は、第２差動回路におけるものと同じである。
【０１５２】
入力差動回路Ａ１の伝達コンダクタンスをＧmとおくと、第１実施形態の可変増幅回路の利得Ｇは、次の数式（３１）で与えられる。
【０１５３】
【数３１】
【０１５４】
数式（３１）より、第１実施形態の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（３２ａ）、（３２ｂ）のようになる。
【０１５５】
【数３２】
【０１５６】
よって、これら数式（３２ａ）、（３２ｂ）より、第１実施形態の可変利得増幅回路の利得可変幅ΔＧは、次の数式（３３）のようになる。
【０１５７】
【数３３】
【０１５８】
数式（３３）より明らかなように、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比（Ｒ2／Ｒ1）と、利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表される。
【０１５９】
次に、出力端子５、６の直流電位ＶOUT(DC)を以下のようにして求める。
【０１６０】
トランジスタ１３、１５、１７、２０のコレクタ電流の直流成分をＩCQ3、ＩCQ5、ＩCQ7、ＩCQ10とすれば、これらは次の数式（３４ａ）、（３４ｂ）、（３４ｃ）、（３４ｄ）のように表される。
【０１６１】
【数３４】
【０１６２】
よって、出力端子５の直流電位ＶOUT(DC)は、次の数式（３５）のようになる。
【０１６３】
【数３５】
【０１６４】
第３差動回路における出力端子６の直流電位ＶOUT(DC)も、上記数式（３５）で与えられる。
【０１６５】
上記数式（３５）より、最大利得時および最小利得時の出力端子５、６の直流電位ＶOUT(DCmax)、ＶOUT(DCmin)は、各々、次の数式（３６ａ）、（３６ｂ）のようになる。
【０１６６】
【数３６】
【０１６７】
数式（３６ａ）、（３６ｂ）より明らかなように、利得可変幅ΔＧを大きくするために、エミッタ面積比［１＋（２ｎ／ｍ）］を大きくすると、出力端子５、６の直流電位ＶOUT(DC)の変動は小さくなる。
【０１６８】
以上説明したところから明らかなように、本発明の第１実施形態の可変利得増幅回路では、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表される。しかも、利得可変幅ΔＧを大きくしても、一対の出力端子５、６における直流電位ＶOUT(DC)の変動は低く抑えられる。
【０１６９】
よって、ペレットサイズを増大することなく大きな利得可変幅ΔＧが得られ、しかも出力端子５、６における直流電位ＶOUT(DC)の変動も抑制できる。
【０１７０】
また、同じ理由により、大きな利得可変幅ΔＧに設定しながら、図１３に示したように、複数の当該可変利得増幅回路を直流結合して縦続接続することが可能となる。よって、段間の結合回路を省略でき且つバイアス回路を各段に設ける必要がないから、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【０１７１】
図２に、本発明の第１実施形態１の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇを実線、出力直流電位ＶOUT(DC)を点線で示してある。
【０１７２】
この例では、負荷抵抗器３１、３３の抵抗値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ１３、１５、１７、１９のエミッタ面積比を１：１：４：４、トランジスタ１４、１６、１８、２０のエミッタ面積比を同じく１：１：４：４とし、トランジスタ１１、１２のエミッタ電流Ｉ0を各々１ｍＡとしている。この例では、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇmaxは１２．５ｄＢであるが、その場合でも、出力端子の直流電位ＶOUT(DC)の変動は約２２ｍＶに抑えられていることが分かる。
【０１７３】
（第２実施形態）
図３は、本発明の第２実施形態の可変利得増幅回路を示す回路図である。
【０１７４】
図３に示すように、本発明の第２実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路の八個のｎｐｎ型バイポーラ・トランジスタ１３、１４、１５、１６、１７、１８、１９、２０に代えて、十個のｎｐｎ型バイポーラ・トランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０を用いて利得制御回路Ａ２を構成したものである。
【０１７５】
第２実施形態のトランジスタ２１と２２は、第１実施形態のトランジスタ１３と１４にそれぞれ対応する。第２実施形態のトランジスタ２５と２６は、第１実施形態のトランジスタ１５と１６それぞれ対応する。第２実施形態のトランジスタ２７と２８は、第１実施形態のトランジスタ１７と１８にそれぞれ対応する。第２実施形態のトランジスタ２９と３０は、第１実施形態のトランジスタ１９と２０にそれぞれ対応する。したがって、第２実施形態の可変利得増幅回路は、第１実施形態の可変利得増幅回路の構成に、トランジスタ２３と２４を追加したものに相当する。
【０１７６】
入力差動回路Ａ１の構成は、第１実施形態のそれと同じである。負荷抵抗器３１、３２、３３、３４も第１実施形態の場合と同じ接続である。
【０１７７】
この第２実施形態の可変利得増幅回路は、第１実施形態の場合と同様に、電源端子（電圧値：ＶCC）７と接地端子（電位：０）８との間に接続されており、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdに従って、一対の入力端子３、４の間に入力される入力電圧ＶINを差動増幅し、一対の出力端子５、６間に出力電圧ＶOUTを生成する。
【０１７８】
入力差動回路Ａ１の構成と動作は、第１実施形態の場合と同じであるから、それらについての説明は省略する。
【０１７９】
利得制御差動回路Ａ２では、トランジスタ２１、２３、２５、２７、２９のエミッタが結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１１のコレクタに接続されている。トランジスタ２１、２３、２５、２７、２９は、「第２差動回路」を構成しており、第１差動回路の第１差動出力電流で駆動される。
【０１８０】
同様に、トランジスタ２２、２４、２６、２８、３０のエミッタが結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１２のコレクタに接続されている。トランジスタ２２、２４、２６、２８、３０は、「第３差動回路」を構成しており、第１差動回路の第２差動出力電流で駆動される。
【０１８１】
「第２差動回路」と「第３差動回路」は協動して利得制御差動回路Ａ２として機能するものであり、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。これらの差動出力電流は、負荷抵抗器３１、３２、３３、３４によって電圧に変換されて、一対の出力端子５、６に生成される出力電圧ＶOUTとなる。
【０１８２】
第２差動回路と第３差動回路において、トランジスタ２１、２２、２３、２４のベースは、利得制御端子１に共通接続され、トランジスタ２５、２６、２７、２８、２９、３０のベースは、利得制御端子２に共通接続されている。その結果、利得制御端子１、２の間に印加される利得制御電圧Ｖdは、トランジスタ２１、２２、２３、２４の結合ベースと、トランジスタ２５、２６、２７、２８、２９、３０の結合ベースの間に差動入力される。
【０１８３】
また、トランジスタ２１のコレクタは、直列接続された負荷抵抗器３１と３３を介して電源端子７に接続され、トランジスタ２３、２５のコレクタは負荷抵抗器３３を介して電源端子７に共通接続されている。トランジスタ２７のコレクタは、トランジスタ２１のコレクタに接続されている。トランジスタ２９のコレクタは、トランジスタ２２のコレクタに接続されている。換言すれば、負荷抵抗器３１は、トランジスタ２１のコレクタと、トランジスタ２３、２５の結合コレクタの間に接続され、負荷抵抗器３３は、トランジスタ２３、２５の結合コレクタと電源端子７の間に接続されている。
【０１８４】
同様に、トランジスタ２２のコレクタは、直列接続された負荷抵抗器３２と３４を介して電源端子７に接続され、トランジスタ２４、２６のコレクタは、負荷抵抗器３４を介して電源端子７に共通接続されている。トランジスタ２８のコレクタは、トランジスタ２２のコレクタに接続されている。トランジスタ３０のコレクタは、トランジスタ２１のコレクタに接続されている。換言すれば、負荷抵抗器３２は、トランジスタ２２のコレクタとトランジスタ２４、２６の結合コレクタの間に接続され、負荷抵抗器３４は、トランジスタ２４、２６の結合コレクタと電源端子７の間に接続されている。
【０１８５】
一方の出力端子５は、トランジスタ２１のコレクタに接続され、他方の出力端子６は、トランジスタ２２のコレクタに接続されている。
【０１８６】
トランジスタ２１と２２のエミッタ面積は同一であり、トランジスタ２３と２４のエミッタ面積も同一であり、トランジスタ２５と２６のエミッタ面積も同一であり、トランジスタ２７と２８と２９と３０のエミッタ面積も同一である。また、トランジスタ２１のエミッタ面積とトランジスタ２３のエミッタ面積との比は、トランジスタ２７のエミッタ面積およびトランジスタ２９のエミッタ面積の和と、トランジスタ２５のエミッタ面積との比に等しい。
【０１８７】
ここでは、トランジスタ２１のエミッタ面積と、トランジスタ２３のエミッタ面積と、トランジスタ２５のエミッタ面積と、トランジスタ２７のエミッタ面積と、トランジスタ２９のエミッタ面積の比を、ｌ1：ｌ2：ｍ：ｎ：ｎに設定されているとする（ｌ1、ｌ2、ｍ、ｎは正の定数）。
【０１８８】
負荷抵抗器３１と３２の抵抗値は同一（Ｒ2）であり、負荷抵抗器３３、３４の抵抗値も同一（Ｒ1）である。Ｒ1とＲ2との比は任意である。
【０１８９】
次に、以上の構成を持つ第２実施形態の可変利得増幅回路の動作について説明する。
【０１９０】
一対の入力端子３、４の間に差動入力される入力電圧ＶINは、エミッタ結合されたトランジスタ１１、１２からなる差動対によって第１および第２の差動出力電流に変換される。これら第１および第２の差動出力電流は、トランジスタ１１、１２のコレクタにそれぞれ生成される。この点は、第１実施形態の場合と同じである。
【０１９１】
トランジスタ１１のコレクタに生成された第１差動出力電流は、五つのエミッタ結合されたトランジスタ２１、２３、２５、２７、２９からなる第２差動回路に入力される。また、トランジスタ１２のコレクタに生成された第２差動出力電流は、五つのエミッタ結合されたトランジスタ２２、２４、２６、２８、３０からなる第３差動回路に入力される。
【０１９２】
こうして、第２および第３の差動回路にそれぞれ入力された第１および第２の差動出力電流は、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdにしたがって、十個のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０に分配される。こうして分配された電流のうち、トランジスタ２１のコレクタに流れる電流は、直列接続された負荷抵抗器３１と３３によって電圧に変換され、トランジスタ２２のコレクタに流れる電流は、直列接続された負荷抵抗器３２と３４によって電圧に変換される。また、トランジスタ２３と２５のコレクタに流れる電流の和は、負荷抵抗器３３によって電圧に変換され、トランジスタ２４と２６のコレクタに流れる電流の和は、負荷抵抗器３４によって電圧に変換される。
【０１９３】
第２差動回路において、トランジスタ２１のコレクタに流れる電流によって生成された電圧と、トランジスタ２３と２５のコレクタに流れる電流の和によって生成された電圧は、負荷抵抗器３１で互いに合成される。また、第３差動回路において、トランジスタ２２のコレクタに流れる電流によって生成された電圧と、トランジスタ２４と２６のコレクタに流れる電流の和によって生成された電圧は、負荷抵抗器３２で互いに合成される。そして、これら二つの合成電圧が出力電圧ＶOUTとなって、出力端子５、６間から差動出力される。
【０１９４】
以下において、上記第２実施形態の可変利得増幅回路の動作をさらに詳細に説明する。
【０１９５】
利得制御差動回路Ａ２の各トランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のコレクタ電流の交流成分をｉCQ11、ｉCQ12、ｉCQ13、ｉCQ14、ｉCQ15、ｉCQ16、ｉCQ17、ｉCQ18、ｉCQ19、ｉCQ20は、入力差動回路Ａ１の第１及び第２のトランジスタ１１、１２のコレクタ電流の交流成分ｉO、−ｉOを用いて、次の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７ｄ）、（３７ｅ）のように表される。
【０１９６】
【数３７】
【０１９７】
次に、第２および第３の差動回路の五つのトランジスタ２１、２７、３０、２３、２５のコレクタ電流の交流成分ｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉCQ15による第２差動回路の出力電流において、負荷抵抗器３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次のようにして求められる。
【０１９８】
すなわち、全交流成分ｉｏに対するｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉCQ15の比は、上記の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７ｄ）、（３７ｅ）より、次の数式（３８ａ）、（３８ｂ）、（３８ｃ）、（３８ｄ）、（３８ｅ）で与えられる。
【０１９９】
【数３８】
【０２００】
すると、第２差動回路における負荷抵抗器３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次の数式（３９ａ）、（３９ｂ）で与えられる。
【０２０１】
【数３９】
【０２０２】
よって、数式（３９ａ）、（３９ｂ）、入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、次の数式（４０）のようになる。
【０２０３】
【数４０】
【０２０４】
入力差動回路Ａ１の伝達コンダクタンスをＧmとおくと、第２実施形態の可変利得増幅回路の利得Ｇは、次の数式（４１）で与えられる。
【０２０５】
【数４１】
【０２０６】
数式（４１）より、第２実施形態の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（４２ａ）、（４２ｂ）のようになる。
【０２０７】
【数４２】
【０２０８】
よって、これら数式（４２ａ）、（４２ｂ）より、第２実施形態の可変利得増幅回路の利得可変幅ΔＧは、次の数式（４３）のようになる。
【０２０９】
【数４３】
【０２１０】
この第２実施形態では、以下の数式（４４）が成立している。
【０２１１】
【数４４】
【０２１２】
よって、数式（４４）を用いて、上記の数式（４３）は次の数式（４５）のように書き換えられる。
【０２１３】
【数４５】
【０２１４】
数式（４５）より明らかなように、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のエミッタ面積の比（２ｎ／ｍ）との積で表される。
【０２１５】
次に、出力端子５、６の直流電位ＶOUT(DC)を求める。
【０２１６】
トランジスタ２１、２３、２５、２７、３０のコレクタ電流の直流成分をＩCQ11、ＩCQ13、ＩCQ15、ＩCQ17、ＩCQ20とすれば、これらは次の数式（４６ａ）、（４６ｂ）、（４６ｃ）、（４６ｄ）、（４６ｅ）のように表される。
【０２１７】
【数４６】
【０２１８】
よって、出力端子５の直流電位ＶOUT(DC)は、次の数式（４７）のようになる。
【０２１９】
【数４７】
【０２２０】
ここで、利得Ｇの場合と同様に、上記数式（４４）が成立するので、上記数式（４７）は次の数式（４８）のように書き換えられる。
【０２２１】
【数４８】
【０２２２】
第３差動回路は、第２差動回路と同じ構成であるから、出力端子６の直流電位ＶOUT(DC)も上記数式（４８）で与えられる。
【０２２３】
上記数式（４８）より明らかなように、出力端子５、６の直流電位ＶOUT(DC)は、利得Ｇを変化させても変動しない。
【０２２４】
以上説明したところから明らかなように、本発明の第２実施形態の可変利得増幅回路では、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のエミッタ面積の比（２ｎ／ｍ）との積で表される。しかも、利得可変幅ΔＧを大きくしても、一対の出力端子５、６における直流電位ＶOUT(DC)の変動はゼロである。
【０２２５】
よって、ペレットサイズを増大することなく大きな利得可変幅ΔＧが得られ、しかも出力端子５、６における直流電位ＶOUT(DC)の変動も生じない。
【０２２６】
また、同じ理由により、大きな利得可変幅ΔＧに設定しながら、図１３に示したように、複数の当該可変利得増幅回路を直流結合して縦続接続することが可能となる。よって、段間の結合回路を省略でき且つバイアス回路を各段に設ける必要がないから、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【０２２７】
図４に、本発明の第２実施形態の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇを実線、出力直流電位ＶOUT(DC)を点線で示してある。
【０２２８】
この例では、負荷抵抗器３１、３３の抵抗値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ２１、２３、２５、２７、３０のエミッタ面積比を８：１：１：４：４、トランジスタ２２、２４、２６、２８、２９のエミッタ面積比を同じく８：１：１：４：４とし、さらに、トランジスタ１１、１２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは３９ｄＢ、最大利得Ｇmaxは１１．６ｄＢであるが、出力直流電位ＶOUT(DC)の変動はゼロである。
【０２２９】
（第３実施形態）
図５は、本発明の第３実施形態の可変利得増幅回路を示す回路図である。
【０２３０】
図５に示すように、本発明の第３実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器３５、３６を接続したものである。エミッタ帰還抵抗器３５は、トランジスタ１１のエミッタと定電流源９の間に接続され、エミッタ帰還抵抗器３６は、トランジスタ１２のエミッタと定電流源９の間に接続されている。それ以外の構成は、第１実施形態の可変利得増幅回路と同じであり、その動作も同じである。
【０２３１】
しかし、第３実施形態の可変利得増幅回路では、エミッタ帰還抵抗器３５、３６が挿入されたことにより、トランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、エミッタ帰還抵抗器３５、３６の抵抗値を共にＲEとすれば、入力差動回路の線形動作範囲が（２ＩO×ＲE）だけ広がる。このため、第１実施形態における効果に加えて、入力端子３、４からの入力信号ＶINの振幅が大きい場合でも歪み特性が劣化しない、という効果がある。
【０２３２】
（第４実施形態）
図６は、本発明の第４実施形態の可変利得増幅回路を示す回路図である。
【０２３３】
図６に示すように、本発明の第４実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器３７を接続し、さらに、定電流源９に代えて、トランジスタ１１と１２のエミッタに定電流源９ａと９ｂ（いずれも電流値：Ｉ0）をそれぞれ接続したものである。定電流源９ａは、トランジスタ１１のエミッタと接地端子８の間に接続され、定電流源９ｂは、トランジスタ１２のエミッタと接地端子８の間に接続されている。それ以外の構成は、第１実施形態の可変利得増幅回路と同じであり、その動作も同じである。
【０２３４】
第４実施形態の可変利得増幅回路では、定電流源９に代えて、トランジスタ１１と１２をそれぞれ駆動する定電流源９ａと９ｂが設けられているため、トランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、エミッタ帰還抵抗器３７の抵抗値を２ＲEとすれば、入力差動回路の線形動作範囲が（２ＩO×ＲE）だけ広がる。このため、第１実施形態における効果に加えて、入力端子３、４からの入力信号ＶINの振幅が大きい場合でも歪み特性が劣化しない、という効果がある。
【０２３５】
さらに、エミッタ帰還抵抗器３７において直流電位降下が生じないため、第１および第３の実施形態の可変利得増幅回路よりも低い電源電圧ＶCCで動作が可能となる、という効果もある。
【０２３６】
（第５実施形態）
本発明の第３実施形態の可変利得増幅回路では、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器３５、３６を接続している。しかし、エミッタ帰還抵抗器３５、３６は、図３に示す第２実施形態の可変利得増幅回路にも適用できる。
【０２３７】
こうして得た第３実施形態の可変利得増幅回路（図示省略）においても、第２実施形態の可変利得増幅回路と同じ効果が得られる。
【０２３８】
（第６実施形態）
本発明の第４実施形態の可変利得増幅回路では、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器３７を接続し、さらに、定電流源９に代えて、トランジスタ１１と１２のエミッタに定電流源９ａと９ｂ（いずれも電流値：Ｉ0）をそれぞれ接続している。しかし、エミッタ帰還抵抗器３７と定電流源９ａと９ｂは、図３に示す第２実施形態の可変利得増幅回路にも適用できる。
【０２３９】
こうして得た第４実施形態の可変利得増幅回路（図示省略）においても、第２実施形態の可変利得増幅回路と同じ効果が得られる。
【０２４０】
（変形例）
以上、本発明の好適な実施形態について説明したが、本発明の可変利得増幅回路は上記第１〜第６の実施形態のみに限定されるものではなく、これら実施形態の構成に種々の修正や変更を施した可変利得増幅回路も本発明の範囲に含まれる。
【０２４１】
例えば、上記第１〜第６の実施形態ではｎｐｎ型バイポーラ・トランジスタを用いているが、ｐｎｐ型バイポーラ・トランジスタを用いてもよいことは言うまでもない。また、負荷抵抗器の抵抗値の比やエミッタ面積の比についても、上記第１〜第６の実施形態で述べたものに限定されるものではなく、本発明の作用効果が得られるものであれば、任意に変更できる。
【０２４２】
【発明の効果】
以上説明したように、本発明の可変利得増幅回路は、利得可変幅が負荷抵抗器の抵抗値の比とトランジスタのエミッタ面積の比との積で決定され、しかも出力端子における直流電位の変動が少ない。したがって、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる。この直流電位の変動は、ゼロに設定することも可能である。
【０２４３】
さらに、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続することができる。よって、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の可変利得増幅回路の構成を示す回路図である。
【図２】本発明の第１実施形態の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図３】本発明の第２実施形態の可変利得増幅回路の構成を示す回路図である。
【図４】本発明の第２実施形態において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図５】本発明の第３実施形態の可変利得増幅回路の構成を示す回路図である。
【図６】本発明の第４実施形態の可変利得増幅回路の構成を示す回路図である。
【図７】従来の可変利得増幅回路の第１例の構成を示す回路図である。
【図８】図７の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図９】従来の可変利得増幅回路の第２例の構成を示す回路図である。
【図１０】図９の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図１１】従来の可変利得増幅回路の第３例の構成を示す回路図である。
【図１２】図１１の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図１３】複数の利得可変増幅回路を直流結合で縦続接続する場合の構成を示す回路図である。
【図１４】複数の利得可変増幅回路を結合回路を介して縦続接続する場合の構成を示す回路図である。
【符号の説明】
１、２ 利得制御端子
３、４ 入力端子
５、６出力端子
７ 電源端子
８ 接地端子
９、９ａ、９ｂ 定電流源
１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０ バイポーラ・トランジスタ
３１、３２、３３、３４ 負荷抵抗器
３５、３６、３７、 エミッタ帰還抵抗器
【発明の属する技術分野】
本発明は、可変利得増幅回路に関し、さらに言えば、広い利得可変幅を有するとともに、低周波の入力信号に対して直流結合が可能な（つまり容量結合が不要な）可変利得増幅回路に関する。
【０００２】
【従来の技術】
Ｗ−ＣＤＭＡ（Code-Division Multiple Access）などの移動体通信方式では、移動局と基地局との間の距離に応じて電力制御を行なうため、当該方式で使用される携帯端末には８０ｄＢ以上にわたる高精度の送信電力制御特性が必要とされる。また、近年、この種の携帯端末には、長い通話可能時間や良好な通話品質だけでなく、小型で軽量であることも、商品価値を左右する重要な要素となっている。このため、この種の携帯端末では、従来、利得可変幅や消費電流、ノイズ、歪みを各々最適化した複数段の可変利得増幅回路を縦続接続することにより、これらの要求を満たしている。その例を図１４に示す。
【０００３】
図１４の例では、第１段の可変利得増幅回路（Valuable Gain Amplifier, ＶＧＡ）２０１の次に、レベルシフタ回路２０３と、容量素子からなる結合回路２０４とを介して、第２段の可変利得増幅回路２０２が接続されている。一対の入力端子ＩＮとＩＮＸの間に入力電圧ＶINが差動入力され、第１段の可変利得増幅回路２０１はそれを増幅して出力電圧ＶOUT’として出力する。レベルシフタ回路２０３は、こうして出力された出力電圧ＶOUT’の直流電位を調整する。結合回路２０４は、その出力電圧ＶOUT’の直流分をカットして電圧ＶIN’を生成する。こうして生成された電圧ＶIN’は、バイアス回路２０５によって生成された所定のバイアス電圧と共に、第２段の可変利得増幅回路２０２に入力される。第２段の可変利得増幅回路２０２は、電圧ＶIN’を増幅して出力電圧ＶOUTを一対の出力端子ＯＵＴとＯＵＴＸの間に生成する。
【０００４】
上述した要求を満たす従来の可変利得増幅回路の例としては、特開平１１−１３６０５１号公報、特開平１１−０５５０５４号公報、特開平１１−２３９０３４号公報に記載されているものが挙げられる。以下、これら従来の回路について説明する。
【０００５】
（従来例１）
図７は、特開平１１−１３６０５１号公報に記載された可変利得増幅回路を示す。
【０００６】
図７に示すように、この従来の可変利得増幅回路は、エミッタ結合された二個のｎｐｎ型バイポーラ・トランジスタ５１、５２と定電流源４９を含む入力差動回路Ａ１と、四個のｎｐｎ型バイポーラ・トランジスタ５３、５４、５５、５６を含む利得制御差動回路Ａ２と、六個の負荷抵抗器７１、７２、７３、７４、７５、７６とを備えている。この可変利得増幅回路は、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖdに従って、一対の入力端子４３、４４間に入力される入力電圧ＶINを差動増幅し、一対の出力端子４５、４６間に出力電圧ＶOUTを出力する。
【０００７】
入力差動回路Ａ１では、トランジスタ５１と５２の結合エミッタが定電流源４９の一端に接続されており、それらのベースが入力端子４３と４４にそれぞれ接続されている。定電流源４９の他端は接地端子４８に接続されている。
【０００８】
利得制御差動回路Ａ２では、トランジスタ５３と５５の結合エミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに接続され、トランジスタ５４と５６の結合エミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに接続されている。トランジスタ５３と５４のベースは、利得制御端子４１に共通接続され、トランジスタ５５と５６のベースは、利得制御端子４２に共通接続されている。トランジスタ５３と５５のコレクタは、負荷抵抗器７１と７３を介して電源端子４７にそれぞれ接続されている。トランジスタ５４と５６のコレクタは、負荷抵抗器７２と７４を介して電源端子４７にそれぞれ接続されている。換言すれば、負荷抵抗器７１と７３は、トランジスタ５３と５５のコレクタと電源端子４７との間に各々接続され、負荷抵抗器７２と７４は、トランジスタ５４と５６のコレクタと電源端子４７との間に各々接続されている。さらに、トランジスタ５３と５５のコレクタの間には、負荷抵抗器７５が接続され、トランジスタ５４と５６のコレクタの間には、負荷抵抗器７６が接続されている。
【０００９】
一方の出力端子４５は、トランジスタ５３のコレクタに接続され、他方の出力端子４６は、トランジスタ５４のコレクタに接続されている。
【００１０】
以上の構成を持つ図７の従来の可変利得増幅回路は、次のように動作する。
【００１１】
すなわち、一対の入力端子４３と４４の間に差動入力される入力電圧ＶINは、入力差動回路Ａ１においてトランジスタ５１と５２によって二個の差動電流に変換される。そして、一方の差動電流は、利得制御差動回路Ａ２のトランジスタ５３と５５の結合エミッタに入力される。他方の差動電流は、利得制御差動回路Ａ２のトランジスタ５４と５６の結合エミッタに入力される。こうして利得制御差動回路Ａ２に入力された二個の差動電流は、一対の利得制御端子４１と４２の間に入力される利得制御電圧Ｖdに従って、トランジスタ５３と５５のコレクタとトランジスタ５４と５６のコレクタにそれぞれ分配される。
【００１２】
ここで、利得制御差動回路Ａ２のトランジスタ５３、５４、５５、５６のコレクタ電流の交流成分を各々、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6とし、トランジスタ５１、５２のコレクタ電流の交流成分を各々ｉ0、−ｉ0とすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6は次の数式（１ａ）、（１ｂ）で表される。
【００１３】
【数１】
ここで、トランジスタ５３と５５のコレクタ電流の交流成分ｉCQ3とｉCQ5によって生成される二つの出力電圧における負荷抵抗器７１、７３、７５の抵抗値の寄与分ＲL3、ＲL5を求めるために、全交流成分ｉoに対するｉCQ3とｉCQ5の比を以下の数式（２ａ）と（２ｂ）のように設定する。
【００１５】
【数２】
負荷抵抗器７１、７３、７５の抵抗値を各々Ｒ1、Ｒ3、Ｒ2とすると、ｉCQ3によって生成される出力電圧に対する負荷抵抗器７１、７３、７５の寄与分ＲL3と、ｉCQ5によって生成される出力電圧に対する負荷抵抗器７１、７３、７５の寄与分ＲL5は、それぞれ次の数式（３ａ）、（３ｂ）のように表される。
【００１７】
【数３】
数式（３ａ）と（３ｂ）でそれぞれ表されるＲL3とＲL5の和が、入力差動回路Ａ１に対する等価的な負荷抵抗値と考えることができる。そこで、この等価的な負荷抵抗値をＲLeqとすれば、ＲLeqは数式（３ａ）、（３ｂ）より次の数式（４）のようになる。
【００１９】
【数４】
ここで、入力差動回路Ａ１の伝達コンダクタンスをＧmとすれば、入力差動回路Ａ１の利得Ｇは、次の数式（５）で表される。
【００２１】
【数５】
また、数式（５）より、図７の従来の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（６ａ）、（６ｂ）のように表される。
【００２３】
【数６】
したがって、図７の従来の可変利得増幅回路の利得可変幅ΔＧは、数式（６ａ）、（６ｂ）を用いて次の数式（７）で与えられる。
【００２５】
【数７】
数式（７）より、図７の従来の可変利得増幅回路の利得可変幅ΔＧは、負荷抵抗器７３、７４、７５、７６の抵抗値Ｒ2、Ｒ3の比のみで決定されることが分かる。
【００２７】
出力端子４６における出力直流電位ＶOUT(DC)は、上記数式（５）を用いて次の数式（８）で与えられる。
【００２８】
【数８】
よって、最大利得時および最小利得時の出力直流電位ＶOUT(DC)は、上記数式（８）を用いて、各々次の数式（９ａ）、（９ｂ）のように表される。
【００３０】
【数９】
上記数式（９ａ）、（９ｂ）より、図７の従来の可変利得増幅回路では、利得可変幅ΔＧを大きくすると、つまり数式（７）における抵抗値の比［１＋（Ｒ2／Ｒ3）］を大きくすると、出力端子４６の直流電位ＶOUT(DC)の変動が大きくなることが分かる。
【００３２】
図８に、図７に示した従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線で、出力直流電位ＶOUT(DC)の変化を破線で示してある。
【００３３】
図８の例では、負荷抵抗器７１と７２、７３と７４、７５と７６の抵抗値Ｒ1、Ｒ2、Ｒ3を各々２３０Ω、２３Ω、２３００Ωとし、トランジスタ５１、５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇmaxは約１２ｄＢである。また、出力端子４６の直流電位ＶOUT(DC)の変動は、約２０７ｍＶとかなり大きな値となっている。
【００３４】
（従来例２）
図９は、特開平１１−０５５０５４号公報に記載された従来の可変利得増幅回路を示す。
【００３５】
図９に示す可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同じ構成の入力差動回路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ６３、６４、６５、６６、６７、６８を含む利得制御差動回路Ａ２と、四個の負荷抵抗器８１、８２、８３、８４とを備えている。この可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同様に、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖdに従って、一対の入力端子４３、４４間に入力される入力電圧ＶINを差動増幅し、一対の出力端子４５、４６間に出力電圧ＶOUTを出力する。
【００３６】
図９の入力差動回路Ａ１の構成と動作は、図７のそれと同じであるから、それらに関する説明は省略する。
【００３７】
図９の利得制御差動回路Ａ２では、トランジスタ６３と６５と６７の結合エミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに接続され、トランジスタ６４と６６と６８の結合エミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに接続されている。トランジスタ６３と６４のベースは、利得制御端子４１に共通接続され、トランジスタ６５と６６と６７と６８のベースは、利得制御端子４２に共通接続されている。トランジスタ６３のコレクタは、直列接続された負荷抵抗器８１と８３を介して電源端子４７に接続され、トランジスタ６５のコレクタは、負荷抵抗器８３を介して電源端子４７に接続されている。トランジスタ６４のコレクタは、直列接続された負荷抵抗器８２と８４を介して電源端子４７に接続され、トランジスタ６６のコレクタは、負荷抵抗器８４を介して電源端子４７に接続されている。トランジスタ６７と６８のコレクタは、負荷抵抗器を介さずに直接、電源端子４７に接続されている。換言すれば、負荷抵抗器８１は、トランジスタ６３のコレクタとトランジスタ６５のコレクタの間に接続され、負荷抵抗器８３は、トランジスタ６５のコレクタと電源端子４７の間に接続されている。負荷抵抗器８２は、トランジスタ６４のコレクタとトランジスタ６６のコレクタの間に接続され、負荷抵抗器８４は、トランジスタ６６のコレクタと電源端子４７の間に接続されている。
【００３８】
一方の出力端子４５は、トランジスタ６３のコレクタに接続され、他方の出力端子４６は、トランジスタ６４のコレクタに接続されている。
【００３９】
トランジスタ６３と６４のエミッタ面積は互いに同一であり、トランジスタ６５と６６のエミッタ面積も互いに同一であり、トランジスタ６７と６８のエミッタ面積も互いに同一である。トランジスタ６３と６４のエミッタ面積とトランジスタ６５、６６のエミッタ面積とトランジスタ６７、６８のエミッタ面積との比は任意であり、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【００４０】
負荷抵抗器８１と８２の抵抗値は互いに同一（Ｒ1）であり、負荷抵抗器８３、８４の抵抗値も互いに同一（Ｒ2）である。Ｒ1とＲ2との比は任意である。
【００４１】
図９の従来の可変利得増幅回路は、次のように動作する。
【００４２】
利得制御差動回路Ａ２のトランジスタ６３、６４、６５、６６、６７、６８のコレクタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8とし、入力差動回路Ａ１のトランジスタ５１、５２のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式（１０ａ）、（１０ｂ）、（１０ｃ）で与えられる。
【００４３】
【数１０】
また、トランジスタ６３と６５のコレクタ電流の交流成分ｉCQ3とｉCQ5による出力電圧における負荷抵抗器８１と８３の抵抗値の寄与分ＲL3とＲL5は、次のようにして求められる。
【００４５】
すなわち、まず、全交流成分ｉoに対するｉCQ3とｉCQ5の比を、次の数式（１１ａ）、（１１ｂ）のように設定する。
【００４６】
【数１１】
すると、トランジスタ６７と６８のコレクタ電流の交流成分ｉCQ7とｉCQ8は出力に寄与しないため無視できるから、負荷抵抗器８１、８３の抵抗値の寄与分ＲL3、ＲL5は次の数式（１２ａ）、（１２ｂ）のように表される。
【００４８】
【数１２】
入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、負荷抵抗器８１、８３の抵抗値の寄与分ＲL3とＲL5の和で与えられるから、数式（１２ａ）、（１２ｂ）を用いると、次の数式（１３）のようになる。
【００５０】
【数１３】
入力差動回路Ａ１の伝達コンダクタンスをＧmとおくと、図９の従来の可変利得増幅回路の利得Ｇは、数式（１３）を用いて次の数式（１４）で与えられる。
【００５２】
【数１４】
また、図９の従来の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（１５ａ）、（１５ｂ）のようになる。
【００５４】
【数１５】
よって、数式（１５ａ）、（１５ｂ）を用いて、その利得可変幅ΔＧは次の数式（１６）で与えられる。
【００５６】
【数１６】
数式（１６）より、図９の従来の可変利得増幅回路では、利得可変幅ΔＧは、抵抗値の比［１＋（Ｒ2／Ｒ1）］と利得制御差動回路Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まることが分かる。
【００５８】
また、出力端子４５、４６の直流電位ＶOUT(DC)は、次の数式（１７）で与えられる。
【００５９】
【数１７】
よって、最大利得時および最小利得時の出力直流電位は、数式（１７）を用いて、次の数式（１８ａ）、（１８ｂ）のように表される。
【００６１】
【数１８】
数式（１８ａ）、（１８ｂ）より、数式（１６）で与えられる利得可変幅ΔＧを大きくすると、つまりエミッタ面積比［１＋（ｎ／ｍ）］を大きくすると、出力端子の直流電位ＶOUT(DC)の変動が大きくなることが分かる。
【００６３】
図１０に、図９に示した従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線、出力端子の直流電位ＶOUT(DC)の変化を破線で示している。
【００６４】
この例では、負荷抵抗器８１と８２、８３と８４の抵抗値Ｒ1、Ｒ2を各々２００Ω、２０Ωとし、トランジスタ６３、６５、６７のエミッタ面積比を１：１：８とし、トランジスタ６４、６６、６８のエミッタ面積比を同じく１：１：８とし、トランジスタ５１、５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約４０ｄＢであり、最大利得Ｇmaxは約１２．５ｄＢである。出力直流電位ＶOUT(DC)の変動は、約２１７ｍＶと大きな値になっている。
【００６５】
（従来例３）
図１１は、特開平１１−２３９０３４号公報に記載された従来の可変利得増幅回路を示す。
【００６６】
図１１に示す可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同じ構成の入力差動回路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ９３、９４、９５、９６、９７、９８を含む利得制御差動回路Ａ２と、二個の負荷抵抗器１０１、１０２とを備えている。この可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同様に、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖdに従って、一対の入力端子４３、４４間に入力される入力電圧ＶINを差動増幅し、一対の出力端子４５、４６間に出力電圧ＶOUTを出力する。
【００６７】
利得制御差動回路Ａ２では、トランジスタ９３と９５と９７のエミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに共通接続され、トランジスタ９４と９６と９８のエミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに共通接続されている。トランジスタ９３と９４のベースは、利得制御端子４１に共通接続され、トランジスタ９５と９６と９７と９８のベースは、利得制御端子４２に共通接続されている。トランジスタ９３のコレクタは、負荷抵抗器１０１を介して電源端子４７に接続され、トランジスタ９５のコレクタも、負荷抵抗器１０１を介して電源端子４７に接続されている。トランジスタ９７のコレクタは、負荷抵抗器１０２を介して電源端子４７に接続されている。トランジスタ９４のコレクタは、負荷抵抗器１０２を介して電源端子４７に接続され、トランジスタ９６のコレクタも、負荷抵抗器１０２を介して電源端子４７に接続されている。トランジスタ９８のコレクタは、負荷抵抗器１０１を介して電源端子４７に接続されている。換言すれば、負荷抵抗器１０１は、トランジスタ９３、９５、９８の結合コレクタと電源端子４７の間に接続され、負荷抵抗器１０２は、トランジスタ９４、９６、９７の結合コレクタと電源端子４７の間に接続されている。
【００６８】
一方の出力端子４５は、トランジスタ９３、９５、９８の結合コレクタに接続され、他方の出力端子４６は、トランジスタ９４、９６，９７の結合コレクタに接続されている。
【００６９】
トランジスタ９３と９４のエミッタ面積は同一であり、トランジスタ９５と９６のエミッタ面積も同一であり、トランジスタ９７と９８のエミッタ面積も同一である。トランジスタ９５と９６のエミッタ面積は、トランジスタ９７と９８のエミッタ面積よりも大きい。トランジスタ９３と９４のエミッタ面積とトランジスタ９５、９６のエミッタ面積とトランジスタ９７、９８のエミッタ面積との比は任意であり、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【００７０】
負荷抵抗器１０１と１０２の抵抗値は、互いに同一（Ｒ1）である。
【００７１】
図１１の従来の可変利得増幅回路は、次のように動作する。
【００７２】
利得制御差動回路Ａ２のトランジスタ９３、９４、９５、９６、９７、９８のコレクタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8とし、入力差動回路Ａ１のトランジスタ５１、５２のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式（１９ａ）、（１９ｂ）、（１９ｃ）で与えられる。
【００７３】
【数１９】
ここで、負荷抵抗器１０１に流れる電流の交流成分ｉCOは、数式（１９ａ）、（１９ｂ）、（１９ｃ）を用いて、次の数式（２０）で与えられる。
【００７５】
【数２０】
よって、数式（２０）より、入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、次の数式（２１）で与えられる。
【００７７】
【数２１】
入力差動回路Ａ１の伝達コンダクタンスをＧmとすると、図１１の可変利得増幅回路の利得Ｇは、数式（２１）を用いて次の数式（２２）で与えられる。
【００７９】
【数２２】
また、数式（２２）より、この可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（２３ａ）、（２３ｂ）で与えられる。
【００８１】
【数２３】
よって、利得可変幅ΔＧは、数式（２３ａ）、（２３ｂ）を用いて、次の数式（２４）で与えられる。
【００８３】
【数２４】
数式（２４）より、図１１の従来の可変利得増幅回路では、利得可変幅ΔＧは、利得制御差動回路Ａ２のトランジスタのエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］で決まることが分かる。
【００８５】
また、トランジスタ９３、９５、９８のコレクタ電流の直流成分ＩCQ3、ＩCQ5、ＩCQ8は、次の数式（２５ａ）、（２５ｂ）、（２５ｃ）で与えられる。
【００８６】
【数２５】
したがって、出力端子の直流電位ＶOUT(DC)は、数式（２５ａ）、（２５ｂ）、（２５ｃ）を用いて次の数式（２６）で与えられる。
【００８８】
【数２６】
数式（２６）より、図１１の従来の可変利得増幅回路では、出力端子の直流電位ＶOUT(DC)は、利得Ｇを変化させても変動しないことが分かる。
【００９０】
図１２に、図１１の従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線、出力直流電位ＶOUT(DC)の変化を破線で示している。
【００９１】
この例では、負荷抵抗器１０１、１０２の抵抗値Ｒ1を２２０Ωとし、トランジスタ９３、９５、９７のエミッタ面積比を４５：４５：４４、トランジスタ９４、９６、９８のエミッタ面積比を同じく４５：４５：４４とし、トランジスタ５１、５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約３９ｄＢ、最大利得Ｇmaxは約１２．５ｄＢである。出力直流電位ＶOUT(DC)の変動は見られない。
【００９２】
なお、本発明に関連する他の従来技術として、次のものがある。すなわち、特開平８−５１３２６号公報には、利得制御の際に出力直流電位の変動しない、バイポーラ・トランジスタを利用した利得制御回路が開示されている。また、特開平３−１５３１１３号公報には、利得を調整しても出力信号の直流変動がない、バイポーラ・トランジスタを利用した可変利得増幅器が開示されている。
【００９３】
【発明が解決しようとする課題】
しかしながら、上記従来の可変利得増幅回路にはそれぞれ、次のような問題がある。
【００９４】
すなわち、図７の可変利得増幅回路には、上記の数式（７）で与えられる利得可変幅ΔＧを大きな値に設定しようとすると、ペレットサイズ（半導体チップのサイズ）が大きくなってしまう、という問題がある。これは、利得可変幅ΔＧを大きくするには、数式（７）より明らかなように、抵抗値の比［１＋（Ｒ2／Ｒ3）］の値を大きくしなければならないからである。
【００９５】
例えば、１００：１という大きな負荷抵抗器を通常の集積回路（ＩＣ）プロセスで実現しようとすれば、負荷抵抗器の面積（チップエリア）が非常に大きくなる。その結果、負荷抵抗器の面積に応じてペレットサイズが大きくなる。
【００９６】
さらに、数式（９ａ）、（９ｂ）から分かるように、利得制御信号Ｖdによって利得Ｇを最大にした場合と最小にした場合とでは、出力直流電位ＶOUT(DC)が大きく異なる。このため、例えば、図１３に示すように、結合回路２０４を介さずに、レベルシフタ回路２０３のみを用いて縦続接続された２段の可変利得増幅回路２０１と２０２として、図７の可変利得増幅回路を使用すると、第２段の可変利得増幅回路２０２において入力差動回路Ａ１のトランジスタ５１、５２が飽和状態で動作する恐れが生じる。
【００９７】
そこで、この場合には、図１４に示したように、容量素子を含む結合回路２０４を介して段間を結合すると共に、第２段の入力差動回路Ａ１用に改めてバイアス回路２０５が必要となる。つまり、それらの結合回路２０４とバイアス回路２０５が占有する面積の分だけペレットサイズが大きくなるのである。
【００９８】
図９の従来の可変利得増幅回路についても、図７の従来の可変利得増幅回路と同様に、結合回路２０４とバイアス回路２０５の面積だけペレットサイズが大きくなる、という問題がある。
【００９９】
すなわち、図９の従来の可変利得増幅回路では、数式（１６）から分かるように、利得可変幅ΔＧが抵抗値の比［ｌ＋（Ｒ2／Ｒ3）］と利得制御差動回路Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まる。このため、大きな利得可変幅ΔＧは、抵抗値比［ｌ＋（Ｒ2／Ｒ3）］だけでなく、エミッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすることによっても実現できる。よって、図７の回路に比べて、ペレットサイズの増加は抑制できる。
【０１００】
しかし、数式（１８ａ）、（１８ｂ）より明らかなように、エミッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすると、それに応じて出力直流電位ＶOUT(DC)の変動が大きくなってしまう。このため、図９の回路においても、図７の可変利得増幅回路の持つ出力直流電位ＶOUT(DC)の変動に関する問題を解消することはできない。
【０１０１】
これに対し、図１１の従来の可変利得増幅回路では、図７と図９の従来の可変利得増幅回路とは異なり、出力直流電位ＶOUT(DC)の変動がないため、図１３のように段間を直流結合できる。よって、結合回路２０４とバイアス回路２０５は不要となる。その反面、大きな利得可変幅ΔＧを得るには、数式（２４）より明らかなように、トランジスタのエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］を大きくする必要がある。
【０１０２】
しかし、例えば４５：４４というような、エミッタ面積がわずかに異なる２つの小トランジスタで、所望のエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］を実現することは難しい。そこで、実際には、最小エミッタ面積のトランジスタを複数個並べるか、または、僅かにエミッタ面積の異なる二つの大きいトランジスタを用いて実現することになる。
【０１０３】
よって、図１１の従来の可変利得増幅回路においても、図７の可変利得増幅回路の持つペレットサイズに関する問題を解消することはできない。
【０１０４】
大きな利得可変幅ΔＧを有する可変利得増幅回路は、入力周波数の低い中間周波数（ＩＦ）増幅段において必要性が高いため、この場合には上記問題の解決はより重要なものになる。
【０１０５】
本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる可変利得増幅回路を提供することにある。
【０１０６】
本発明の他の目的は、利得可変幅が負荷抵抗器の抵抗値の比とトランジスタのエミッタ面積の比との積で決定され、しかも出力端子における直流電位の変動が少ない可変利得増幅回路を提供することにある。
【０１０７】
本発明のさらに他の目的は、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続できる可変利得増幅回路を提供することにある。
【０１０８】
本発明のさらに他の目的は、複数段に縦続接続する場合にペレットサイズの増加を抑制できる可変利得増幅回路を提供することにある。
【０１０９】
【課題を解決するための手段】
（１） 上記目的を達成するために、本発明の可変利得増幅回路は、
（ａ） 一対の入力端子と、
（ｂ） 一対の利得制御端子と、
（ｃ） エミッタ結合された第１トランジスタと第２トランジスタを有し、且つ、定電流により駆動されて、前記一対の入力端子間に印加される入力電圧に応じて、前記第１トランジスタのコレクタと前記第２トランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路と、
（ｄ） エミッタ結合された第３トランジスタ、第５トランジスタ、第７トランジスタおよび第９トランジスタを有すると共に、前記第１差動回路の前記第１出力電流で駆動される第２差動回路と、
（ｅ） エミッタ結合された第４トランジスタ、第６トランジスタ、第８トランジスタおよび第１０トランジスタを有すると共に、前記第１差動回路の前記第２出力電流で駆動される第３差動回路と、
（ｆ） 前記第２差動回路の前記第３トランジスタのコレクタに接続された、互いに直列接続された第１負荷抵抗器および第３負荷抵抗器と、
（ｇ） 前記第３差動回路の前記第４トランジスタのコレクタに接続された、互いに直列接続された第２負荷抵抗器および第４負荷抵抗器とを備えており、
前記第２差動回路の前記第５トランジスタのコレクタは、前記第１負荷抵抗器と前記第３負荷抵抗器の接続点に接続され、
前記第２差動回路の前記第７トランジスタのコレクタは、前記第３トランジスタのコレクタに接続され、
前記第２差動回路の前記第９トランジスタのコレクタは、前記第３差動回路の前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第６トランジスタのコレクタは、前記第２負荷抵抗器と前記第４負荷抵抗器の接続点に接続され、
前記第３差動回路の前記第８トランジスタのコレクタは、前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第１０トランジスタのコレクタは、前記第２差動回路の前記第３トランジスタのコレクタに接続され、
前記一対の利得制御端子間に印加される利得制御電圧は、前記第２差動回路の前記第３トランジスタおよび前記第３差動回路の前記第４トランジスタの結合されたベースと、前記第２差動回路の前記第５トランジスタ、前記第７トランジスタ、前記第９トランジスタおよび前記第３差動回路の前記第６トランジスタ、前記第８トランジスタおよび前記第１０トランジスタの結合されたベースとの間に印加され、
前記第２差動回路の前記第３トランジスタのコレクタと、前記第３差動回路の前記第４トランジスタのコレクタは、一対の出力端子を形成していて、出力電圧は前記一対の出力端子から取り出されるようにしている。
しかも、前記第２差動回路は第１１トランジスタをさらに含むと共に、前記第３差動回路は第１２トランジスタをさらに含んでおり、前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている。
【０１１０】
（２） 本発明の可変利得増幅回路では、エミッタ結合された第１および第２のトランジスタを有し、且つ、定電流により駆動されて、一対の入力端子間に印加される入力電圧に応じて、それら第１および第２のトランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路を有している。そして、それら第１および第２の出力電流により、エミッタ結合された第３、第５、第７および第９のトランジスタを有する第２差動回路と、エミッタ結合された第４、第６、第８および第１０のトランジスタを有する第３差動回路をそれぞれ駆動する。
【０１１１】
さらに、第２差動回路の第３、第５、第７および第９のトランジスタのベースと、第３差動回路の第４、第６、第８および第１０のトランジスタのベースは、上記のように接続されていて、一対の利得制御端子間に印加される利得制御電圧は、それらベースの間に印加される。第２差動回路と第３差動回路は、こうして印加された利得制御電圧に応じてそれぞれ出力電流を生成し、それら出力電流が上記のように接続された第１負荷抵抗器および第３負荷抵抗器と第２負荷抵抗器および第４負荷抵抗器によって電圧にそれぞれ変換されて、一対の出力端子から出力電圧として取り出される。
【０１１２】
その結果、当該可変利得増幅回路の利得（入力電圧に対する出力電圧の比）の利得可変幅（利得の最小値に対する最大値の比）は、第１〜第４の負荷抵抗器の抵抗値の比と、第２および第３の差動回路を構成する第３〜第１０のトランジスタのエミッタ面積の比との積で表される。しかも、利得可変幅を大きくしても、一対の出力端子における直流電位の変動は小さい、あるいはまったく生じない。
【０１１３】
よって、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる。また、このために、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続することが可能となる。よって、当該可変利得増幅回路を複数段に縦続接続した場合にも、ペレットサイズの増加を抑制できる。
【０１１４】
本発明の可変利得増幅回路は、さらに、前記第２差動回路が第１１トランジスタをさらに含むと共に、前記第３差動回路が第１２トランジスタをさらに含んでおり、前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている。このため、前記一対の出力端子における直流電位の変動をゼロに設定することができる。
【０１１５】
（３） 本発明の可変利得増幅回路の好ましい例では、前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する共通の定電流源に共通に接続される。この場合、前記第１トランジスタと前記第２トランジスタがそれぞれ第１エミッタ帰還抵抗器と第２エミッタ帰還抵抗器を有するのが好ましい。
【０１１６】
本発明の可変利得増幅回路の他の好ましい例では、前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する第１定電流源と第２定電流源にそれぞれ接続される。この場合、前記第１トランジスタのエミッタと前記第２トランジスタのエミッタの間に、共通のエミッタ帰還抵抗器が接続されるのが好ましい。
【０１１７】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされる。また、前記第３トランジスタのエミッタ面積と、前記第５トランジスタエミッタ面積と、前記第７トランジスタのエミッタ面積は、ｌ：ｍ：ｎに設定される（ｌ、ｍ、ｎはそれぞれ任意の正の定数）。
【０１１８】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされ、前記第１１トランジスタと前記第１２トランジスタのエミッタ面積は同一とされる。また、前記第３トランジスタのエミッタ面積と、前記第１１トランジスタのエミッタ面積と、前記第５トランジスタのエミッタ面積と、前記第７トランジスタのエミッタ面積と、前記第９トランジスタのエミッタ面積は、ｌ1：ｌ2：ｍ：ｎ：ｎに設定される（ｌ1、ｌ2、ｍ、ｎはそれぞれ任意の正の定数）。
【０１１９】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第１負荷抵抗器と前記第２負荷抵抗器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗器の抵抗値と前記第３負荷抵抗器の抵抗値とは、所定の比に設定される。
【０１２０】
【発明の実施の形態】
次に、本発明の実施の形態について添付図面を参照して詳細に説明する。
【０１２１】
（第１実施形態）
図１は、本発明の第１実施形態の可変利得増幅回路を示す回路図である。
【０１２２】
図１に示すように、本発明の第１実施形態の可変利得増幅回路は、入力差動回路Ａ１と、利得制御差動回路Ａ２と、四個の負荷抵抗器３１、３２、３３、３４とを備えている。負荷抵抗器３１と３２の抵抗値は共にＲ2であり、負荷抵抗器３３と３４の抵抗値は共にＲ1である。
【０１２３】
この可変利得増幅回路は、電源端子（電圧値：ＶCC）７と接地端子（電位：０）８との間に接続されており、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdによって設定される利得で、一対の入力端子３、４の間に入力される入力電圧ＶINを差動増幅し、一対の出力端子５、６間に出力電圧ＶOUTを生成する。
【０１２４】
入力差動回路Ａ１は、エミッタ結合された二つのｎｐｎ型バイポーラ・トランジスタ１１、１２からなる差動対と、この差動対を駆動する定電流源９（電流値：２Ｉ0）とを含んでいる。トランジスタ１１、１２のベースは、一対の入力端子３、４にそれぞれ接続されており、入力端子３、４の間に差動入力される入力電圧ＶINはトランジスタ１１、１２のベース間に印加される。トランジスタ１１、１２のエミッタ面積は同一である。トランジスタ１１と１２の結合エミッタは、定電流源９の一端に接続されている。定電流源９の他端は、接地端子８に接続されている。
【０１２５】
トランジスタ１１、１２からなる差動対と定電流源９は、「第１差動回路」を構成し、入力電圧ＶINに応じて第１および第２の差動出力電流をトランジスタ１１、１２のコレクタにそれぞれ生成する。
【０１２６】
利得制御差動回路Ａ２では、八個のｎｐｎ型バイポーラ・トランジスタ１３、１４、１５、１６、１７、１８、１９、２０を有している。
【０１２７】
四個のｎｐｎ型バイポーラ・トランジスタ１３、１５、１７、１９のエミッタは、互いに結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１１のコレクタに接続されている。これらトランジスタ１３、１５、１７、１９は、「第２差動回路」を構成しており、第１差動回路の第１差動出力電流で駆動される。
【０１２８】
同様に、四個のトランジスタ１４、１６、１８、２０のエミッタは、互いに結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１２のコレクタに接続されている。これらトランジスタ１４、１６、１８、２０は、「第３差動回路」を構成しており、第１差動回路の第２差動出力電流で駆動される。
【０１２９】
「第２差動回路」と「第３差動回路」は協動して利得制御差動回路Ａ２として機能するものであり、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。これらの差動出力電流は、負荷抵抗器３１、３２、３３、３４によって電圧に変換され、一対の出力端子５、６間に生成される出力電圧ＶOUTとなる。
【０１３０】
第２差動回路と第３差動回路において、トランジスタ１３、１４のベースは、利得制御端子１に共通接続され、トランジスタ１５、１６、１７、１８、１９、２０のベースは、利得制御端子２に共通接続されている。その結果、利得制御端子１、２の間に印加される利得制御電圧Ｖdは、トランジスタ１３、１４の結合ベースと、トランジスタ１５、１６、１７、１８、１９、２０の結合ベースの間に差動入力される。
【０１３１】
また、トランジスタ１３のコレクタは、直列接続された二つの負荷抵抗器３１と３３を介して電源端子７に接続され、トランジスタ１５のコレクタは、負荷抵抗器３３を介して電源端子７に接続されている。トランジスタ１７のコレクタは、トランジスタ１３のコレクタに接続されている。トランジスタ１９のコレクタは、トランジスタ１４のコレクタに接続されている。換言すれば、負荷抵抗器３１は、トランジスタ１３のコレクタとトランジスタ１５のコレクタの間に接続され、負荷抵抗器３３は、トランジスタ１５のコレクタと電源端子７の間に接続されている。
【０１３２】
同様に、トランジスタ１４のコレクタは、直列接続された二つの負荷抵抗器３２と３４を介して電源端子７に接続され、トランジスタ１６のコレクタは、負荷抵抗器３４を介して電源端子７に接続されている。トランジスタ１８のコレクタは、トランジスタ１４のコレクタに接続されている。トランジスタ２０のコレクタは、トランジスタ１３のコレクタに接続されている。換言すれば、負荷抵抗器３２は、トランジスタ１４のコレクタとトランジスタ１６のコレクタの間に接続され、負荷抵抗器３４は、トランジスタ１６のコレクタと電源端子７の間に接続されている。
【０１３３】
一方の出力端子５は、トランジスタ１３のコレクタに接続され、他方の出力端子６は、トランジスタ１４のコレクタに接続されている。
【０１３４】
トランジスタ１３と１４のエミッタ面積は同一であり、トランジスタ１５と１６のエミッタ面積も同一であり、トランジスタ１７と１８と１９と２０のエミッタ面積も同一である。トランジスタ１３のエミッタ面積とトランジスタ１５のエミッタ面積とトランジスタ１７のエミッタ面積との比は任意であるが、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【０１３５】
負荷抵抗器３１と３２の抵抗値は同一（Ｒ2）であり、負荷抵抗器３３、３４の抵抗値も同一（Ｒ1）である。Ｒ1とＲ2との比は任意である。
【０１３６】
次に、以上の構成を持つ第１実施形態の可変利得増幅回路の動作について説明する。
【０１３７】
一対の入力端子３、４の間に差動入力される入力電圧ＶINは、エミッタ結合されたトランジスタ１１、１２からなる差動対によって第１および第２の差動出力電流に変換される。これら第１および第２の差動出力電流は、トランジスタ１１、１２のコレクタにそれぞれ生成される。
【０１３８】
トランジスタ１１のコレクタに生成された第１差動出力電流は、エミッタ結合されたトランジスタ１３、１５、１７、１９からなる第２差動回路に入力される。また、トランジスタ１２のコレクタに生成された第２差動出力電流は、エミッタ結合されたトランジスタ１４、１６、１８、２０からなる第３差動回路に入力される。
【０１３９】
こうして、第２および第３の差動回路にそれぞれ入力された第１および第２の差動出力電流は、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdにしたがって、八つのトランジスタ１３、１４、１５、１６、１７、１８、１９、２０に分配される。こうして分配された電流のうち、トランジスタ１３のコレクタに流れる電流は、直列接続された負荷抵抗器３１と３３によって電圧に変換され、トランジスタ１４のコレクタに流れる電流は、直列接続された負荷抵抗器３２と３４によって電圧に変換される。また、トランジスタ１５のコレクタに流れる電流は、負荷抵抗器３３によって電圧に変換され、トランジスタ１６のコレクタに流れる電流は、負荷抵抗器３４によって電圧に変換される。
【０１４０】
第２差動回路において、トランジスタ１３のコレクタに流れる電流によって生成された電圧と、トランジスタ１５のコレクタに流れる電流によって生成された電圧は、負荷抵抗器３１で互いに合成される。また、第３差動回路において、トランジスタ１４のコレクタに流れる電流によって生成された電圧と、トランジスタ１６のコレクタに流れる電流によって生成された電圧は、負荷抵抗器３２で互いに合成される。そして、これら二つの合成電圧が出力電圧ＶOUTとなって、出力端子５、６間から差動出力される。
【０１４１】
以下において、上記第１実施形態の可変利得増幅回路の動作をさらに詳細に説明する。
【０１４２】
利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のコレクタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8、ｉCQ9、ｉCQ10とし、入力差動回路Ａ１のトランジスタ１１、１２のコレクタ電流の交流成分を各々ｉO、−ｉOとする。すると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8、ｉCQ9、ｉCQ10は次の数式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）で与えられる。
【０１４３】
【数２７】
次に、第２および第３の差動回路の四つのトランジスタ１３、１７、２０、１５のコレクタ電流の交流成分ｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5による第２差動回路の出力電流に対して、負荷抵抗器３１、３３の抵抗値の寄与分ＲL3、ＲL5は、次のようにして求められる。
【０１４５】
すなわち、全交流成分ｉｏに対するｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5の比は、上記の数式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）より、次の数式（２８ａ）、（２８ｂ）、（２８ｃ）、（２８ｄ）で与えられる。
【０１４６】
【数２８】
すると、第２差動回路における負荷抵抗器３１、３３の抵抗値の寄与分ＲL3、ＲL5は、それぞれ次の数式（２９ａ）、（２９ｂ）のようになる。
【０１４８】
【数２９】
よって、入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、次の数式（３０）のようになる。
【０１５０】
【数３０】
回路の対称性より、第３差動回路における負荷抵抗器３２、３４の抵抗値の寄与分は、第２差動回路におけるものと同じである。
【０１５２】
入力差動回路Ａ１の伝達コンダクタンスをＧmとおくと、第１実施形態の可変増幅回路の利得Ｇは、次の数式（３１）で与えられる。
【０１５３】
【数３１】
数式（３１）より、第１実施形態の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（３２ａ）、（３２ｂ）のようになる。
【０１５５】
【数３２】
よって、これら数式（３２ａ）、（３２ｂ）より、第１実施形態の可変利得増幅回路の利得可変幅ΔＧは、次の数式（３３）のようになる。
【０１５７】
【数３３】
数式（３３）より明らかなように、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比（Ｒ2／Ｒ1）と、利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表される。
【０１５９】
次に、出力端子５、６の直流電位ＶOUT(DC)を以下のようにして求める。
【０１６０】
トランジスタ１３、１５、１７、２０のコレクタ電流の直流成分をＩCQ3、ＩCQ5、ＩCQ7、ＩCQ10とすれば、これらは次の数式（３４ａ）、（３４ｂ）、（３４ｃ）、（３４ｄ）のように表される。
【０１６１】
【数３４】
よって、出力端子５の直流電位ＶOUT(DC)は、次の数式（３５）のようになる。
【０１６３】
【数３５】
第３差動回路における出力端子６の直流電位ＶOUT(DC)も、上記数式（３５）で与えられる。
【０１６５】
上記数式（３５）より、最大利得時および最小利得時の出力端子５、６の直流電位ＶOUT(DCmax)、ＶOUT(DCmin)は、各々、次の数式（３６ａ）、（３６ｂ）のようになる。
【０１６６】
【数３６】
数式（３６ａ）、（３６ｂ）より明らかなように、利得可変幅ΔＧを大きくするために、エミッタ面積比［１＋（２ｎ／ｍ）］を大きくすると、出力端子５、６の直流電位ＶOUT(DC)の変動は小さくなる。
【０１６８】
以上説明したところから明らかなように、本発明の第１実施形態の可変利得増幅回路では、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表される。しかも、利得可変幅ΔＧを大きくしても、一対の出力端子５、６における直流電位ＶOUT(DC)の変動は低く抑えられる。
【０１６９】
よって、ペレットサイズを増大することなく大きな利得可変幅ΔＧが得られ、しかも出力端子５、６における直流電位ＶOUT(DC)の変動も抑制できる。
【０１７０】
また、同じ理由により、大きな利得可変幅ΔＧに設定しながら、図１３に示したように、複数の当該可変利得増幅回路を直流結合して縦続接続することが可能となる。よって、段間の結合回路を省略でき且つバイアス回路を各段に設ける必要がないから、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【０１７１】
図２に、本発明の第１実施形態１の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇを実線、出力直流電位ＶOUT(DC)を点線で示してある。
【０１７２】
この例では、負荷抵抗器３１、３３の抵抗値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ１３、１５、１７、１９のエミッタ面積比を１：１：４：４、トランジスタ１４、１６、１８、２０のエミッタ面積比を同じく１：１：４：４とし、トランジスタ１１、１２のエミッタ電流Ｉ0を各々１ｍＡとしている。この例では、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇmaxは１２．５ｄＢであるが、その場合でも、出力端子の直流電位ＶOUT(DC)の変動は約２２ｍＶに抑えられていることが分かる。
【０１７３】
（第２実施形態）
図３は、本発明の第２実施形態の可変利得増幅回路を示す回路図である。
【０１７４】
図３に示すように、本発明の第２実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路の八個のｎｐｎ型バイポーラ・トランジスタ１３、１４、１５、１６、１７、１８、１９、２０に代えて、十個のｎｐｎ型バイポーラ・トランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０を用いて利得制御回路Ａ２を構成したものである。
【０１７５】
第２実施形態のトランジスタ２１と２２は、第１実施形態のトランジスタ１３と１４にそれぞれ対応する。第２実施形態のトランジスタ２５と２６は、第１実施形態のトランジスタ１５と１６それぞれ対応する。第２実施形態のトランジスタ２７と２８は、第１実施形態のトランジスタ１７と１８にそれぞれ対応する。第２実施形態のトランジスタ２９と３０は、第１実施形態のトランジスタ１９と２０にそれぞれ対応する。したがって、第２実施形態の可変利得増幅回路は、第１実施形態の可変利得増幅回路の構成に、トランジスタ２３と２４を追加したものに相当する。
【０１７６】
入力差動回路Ａ１の構成は、第１実施形態のそれと同じである。負荷抵抗器３１、３２、３３、３４も第１実施形態の場合と同じ接続である。
【０１７７】
この第２実施形態の可変利得増幅回路は、第１実施形態の場合と同様に、電源端子（電圧値：ＶCC）７と接地端子（電位：０）８との間に接続されており、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdに従って、一対の入力端子３、４の間に入力される入力電圧ＶINを差動増幅し、一対の出力端子５、６間に出力電圧ＶOUTを生成する。
【０１７８】
入力差動回路Ａ１の構成と動作は、第１実施形態の場合と同じであるから、それらについての説明は省略する。
【０１７９】
利得制御差動回路Ａ２では、トランジスタ２１、２３、２５、２７、２９のエミッタが結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１１のコレクタに接続されている。トランジスタ２１、２３、２５、２７、２９は、「第２差動回路」を構成しており、第１差動回路の第１差動出力電流で駆動される。
【０１８０】
同様に、トランジスタ２２、２４、２６、２８、３０のエミッタが結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１２のコレクタに接続されている。トランジスタ２２、２４、２６、２８、３０は、「第３差動回路」を構成しており、第１差動回路の第２差動出力電流で駆動される。
【０１８１】
「第２差動回路」と「第３差動回路」は協動して利得制御差動回路Ａ２として機能するものであり、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。これらの差動出力電流は、負荷抵抗器３１、３２、３３、３４によって電圧に変換されて、一対の出力端子５、６に生成される出力電圧ＶOUTとなる。
【０１８２】
第２差動回路と第３差動回路において、トランジスタ２１、２２、２３、２４のベースは、利得制御端子１に共通接続され、トランジスタ２５、２６、２７、２８、２９、３０のベースは、利得制御端子２に共通接続されている。その結果、利得制御端子１、２の間に印加される利得制御電圧Ｖdは、トランジスタ２１、２２、２３、２４の結合ベースと、トランジスタ２５、２６、２７、２８、２９、３０の結合ベースの間に差動入力される。
【０１８３】
また、トランジスタ２１のコレクタは、直列接続された負荷抵抗器３１と３３を介して電源端子７に接続され、トランジスタ２３、２５のコレクタは負荷抵抗器３３を介して電源端子７に共通接続されている。トランジスタ２７のコレクタは、トランジスタ２１のコレクタに接続されている。トランジスタ２９のコレクタは、トランジスタ２２のコレクタに接続されている。換言すれば、負荷抵抗器３１は、トランジスタ２１のコレクタと、トランジスタ２３、２５の結合コレクタの間に接続され、負荷抵抗器３３は、トランジスタ２３、２５の結合コレクタと電源端子７の間に接続されている。
【０１８４】
同様に、トランジスタ２２のコレクタは、直列接続された負荷抵抗器３２と３４を介して電源端子７に接続され、トランジスタ２４、２６のコレクタは、負荷抵抗器３４を介して電源端子７に共通接続されている。トランジスタ２８のコレクタは、トランジスタ２２のコレクタに接続されている。トランジスタ３０のコレクタは、トランジスタ２１のコレクタに接続されている。換言すれば、負荷抵抗器３２は、トランジスタ２２のコレクタとトランジスタ２４、２６の結合コレクタの間に接続され、負荷抵抗器３４は、トランジスタ２４、２６の結合コレクタと電源端子７の間に接続されている。
【０１８５】
一方の出力端子５は、トランジスタ２１のコレクタに接続され、他方の出力端子６は、トランジスタ２２のコレクタに接続されている。
【０１８６】
トランジスタ２１と２２のエミッタ面積は同一であり、トランジスタ２３と２４のエミッタ面積も同一であり、トランジスタ２５と２６のエミッタ面積も同一であり、トランジスタ２７と２８と２９と３０のエミッタ面積も同一である。また、トランジスタ２１のエミッタ面積とトランジスタ２３のエミッタ面積との比は、トランジスタ２７のエミッタ面積およびトランジスタ２９のエミッタ面積の和と、トランジスタ２５のエミッタ面積との比に等しい。
【０１８７】
ここでは、トランジスタ２１のエミッタ面積と、トランジスタ２３のエミッタ面積と、トランジスタ２５のエミッタ面積と、トランジスタ２７のエミッタ面積と、トランジスタ２９のエミッタ面積の比を、ｌ1：ｌ2：ｍ：ｎ：ｎに設定されているとする（ｌ1、ｌ2、ｍ、ｎは正の定数）。
【０１８８】
負荷抵抗器３１と３２の抵抗値は同一（Ｒ2）であり、負荷抵抗器３３、３４の抵抗値も同一（Ｒ1）である。Ｒ1とＲ2との比は任意である。
【０１８９】
次に、以上の構成を持つ第２実施形態の可変利得増幅回路の動作について説明する。
【０１９０】
一対の入力端子３、４の間に差動入力される入力電圧ＶINは、エミッタ結合されたトランジスタ１１、１２からなる差動対によって第１および第２の差動出力電流に変換される。これら第１および第２の差動出力電流は、トランジスタ１１、１２のコレクタにそれぞれ生成される。この点は、第１実施形態の場合と同じである。
【０１９１】
トランジスタ１１のコレクタに生成された第１差動出力電流は、五つのエミッタ結合されたトランジスタ２１、２３、２５、２７、２９からなる第２差動回路に入力される。また、トランジスタ１２のコレクタに生成された第２差動出力電流は、五つのエミッタ結合されたトランジスタ２２、２４、２６、２８、３０からなる第３差動回路に入力される。
【０１９２】
こうして、第２および第３の差動回路にそれぞれ入力された第１および第２の差動出力電流は、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖdにしたがって、十個のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０に分配される。こうして分配された電流のうち、トランジスタ２１のコレクタに流れる電流は、直列接続された負荷抵抗器３１と３３によって電圧に変換され、トランジスタ２２のコレクタに流れる電流は、直列接続された負荷抵抗器３２と３４によって電圧に変換される。また、トランジスタ２３と２５のコレクタに流れる電流の和は、負荷抵抗器３３によって電圧に変換され、トランジスタ２４と２６のコレクタに流れる電流の和は、負荷抵抗器３４によって電圧に変換される。
【０１９３】
第２差動回路において、トランジスタ２１のコレクタに流れる電流によって生成された電圧と、トランジスタ２３と２５のコレクタに流れる電流の和によって生成された電圧は、負荷抵抗器３１で互いに合成される。また、第３差動回路において、トランジスタ２２のコレクタに流れる電流によって生成された電圧と、トランジスタ２４と２６のコレクタに流れる電流の和によって生成された電圧は、負荷抵抗器３２で互いに合成される。そして、これら二つの合成電圧が出力電圧ＶOUTとなって、出力端子５、６間から差動出力される。
【０１９４】
以下において、上記第２実施形態の可変利得増幅回路の動作をさらに詳細に説明する。
【０１９５】
利得制御差動回路Ａ２の各トランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のコレクタ電流の交流成分をｉCQ11、ｉCQ12、ｉCQ13、ｉCQ14、ｉCQ15、ｉCQ16、ｉCQ17、ｉCQ18、ｉCQ19、ｉCQ20は、入力差動回路Ａ１の第１及び第２のトランジスタ１１、１２のコレクタ電流の交流成分ｉO、−ｉOを用いて、次の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７ｄ）、（３７ｅ）のように表される。
【０１９６】
【数３７】
次に、第２および第３の差動回路の五つのトランジスタ２１、２７、３０、２３、２５のコレクタ電流の交流成分ｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉCQ15による第２差動回路の出力電流において、負荷抵抗器３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次のようにして求められる。
【０１９８】
すなわち、全交流成分ｉｏに対するｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉCQ15の比は、上記の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７ｄ）、（３７ｅ）より、次の数式（３８ａ）、（３８ｂ）、（３８ｃ）、（３８ｄ）、（３８ｅ）で与えられる。
【０１９９】
【数３８】
すると、第２差動回路における負荷抵抗器３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次の数式（３９ａ）、（３９ｂ）で与えられる。
【０２０１】
【数３９】
よって、数式（３９ａ）、（３９ｂ）、入力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、次の数式（４０）のようになる。
【０２０３】
【数４０】
入力差動回路Ａ１の伝達コンダクタンスをＧmとおくと、第２実施形態の可変利得増幅回路の利得Ｇは、次の数式（４１）で与えられる。
【０２０５】
【数４１】
数式（４１）より、第２実施形態の可変利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（４２ａ）、（４２ｂ）のようになる。
【０２０７】
【数４２】
よって、これら数式（４２ａ）、（４２ｂ）より、第２実施形態の可変利得増幅回路の利得可変幅ΔＧは、次の数式（４３）のようになる。
【０２０９】
【数４３】
この第２実施形態では、以下の数式（４４）が成立している。
【０２１１】
【数４４】
よって、数式（４４）を用いて、上記の数式（４３）は次の数式（４５）のように書き換えられる。
【０２１３】
【数４５】
数式（４５）より明らかなように、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のエミッタ面積の比（２ｎ／ｍ）との積で表される。
【０２１５】
次に、出力端子５、６の直流電位ＶOUT(DC)を求める。
【０２１６】
トランジスタ２１、２３、２５、２７、３０のコレクタ電流の直流成分をＩCQ11、ＩCQ13、ＩCQ15、ＩCQ17、ＩCQ20とすれば、これらは次の数式（４６ａ）、（４６ｂ）、（４６ｃ）、（４６ｄ）、（４６ｅ）のように表される。
【０２１７】
【数４６】
よって、出力端子５の直流電位ＶOUT(DC)は、次の数式（４７）のようになる。
【０２１９】
【数４７】
ここで、利得Ｇの場合と同様に、上記数式（４４）が成立するので、上記数式（４７）は次の数式（４８）のように書き換えられる。
【０２２１】
【数４８】
第３差動回路は、第２差動回路と同じ構成であるから、出力端子６の直流電位ＶOUT(DC)も上記数式（４８）で与えられる。
【０２２３】
上記数式（４８）より明らかなように、出力端子５、６の直流電位ＶOUT(DC)は、利得Ｇを変化させても変動しない。
【０２２４】
以上説明したところから明らかなように、本発明の第２実施形態の可変利得増幅回路では、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のエミッタ面積の比（２ｎ／ｍ）との積で表される。しかも、利得可変幅ΔＧを大きくしても、一対の出力端子５、６における直流電位ＶOUT(DC)の変動はゼロである。
【０２２５】
よって、ペレットサイズを増大することなく大きな利得可変幅ΔＧが得られ、しかも出力端子５、６における直流電位ＶOUT(DC)の変動も生じない。
【０２２６】
また、同じ理由により、大きな利得可変幅ΔＧに設定しながら、図１３に示したように、複数の当該可変利得増幅回路を直流結合して縦続接続することが可能となる。よって、段間の結合回路を省略でき且つバイアス回路を各段に設ける必要がないから、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【０２２７】
図４に、本発明の第２実施形態の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇを実線、出力直流電位ＶOUT(DC)を点線で示してある。
【０２２８】
この例では、負荷抵抗器３１、３３の抵抗値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ２１、２３、２５、２７、３０のエミッタ面積比を８：１：１：４：４、トランジスタ２２、２４、２６、２８、２９のエミッタ面積比を同じく８：１：１：４：４とし、さらに、トランジスタ１１、１２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場合、利得可変幅ΔＧは３９ｄＢ、最大利得Ｇmaxは１１．６ｄＢであるが、出力直流電位ＶOUT(DC)の変動はゼロである。
【０２２９】
（第３実施形態）
図５は、本発明の第３実施形態の可変利得増幅回路を示す回路図である。
【０２３０】
図５に示すように、本発明の第３実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器３５、３６を接続したものである。エミッタ帰還抵抗器３５は、トランジスタ１１のエミッタと定電流源９の間に接続され、エミッタ帰還抵抗器３６は、トランジスタ１２のエミッタと定電流源９の間に接続されている。それ以外の構成は、第１実施形態の可変利得増幅回路と同じであり、その動作も同じである。
【０２３１】
しかし、第３実施形態の可変利得増幅回路では、エミッタ帰還抵抗器３５、３６が挿入されたことにより、トランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、エミッタ帰還抵抗器３５、３６の抵抗値を共にＲEとすれば、入力差動回路の線形動作範囲が（２ＩO×ＲE）だけ広がる。このため、第１実施形態における効果に加えて、入力端子３、４からの入力信号ＶINの振幅が大きい場合でも歪み特性が劣化しない、という効果がある。
【０２３２】
（第４実施形態）
図６は、本発明の第４実施形態の可変利得増幅回路を示す回路図である。
【０２３３】
図６に示すように、本発明の第４実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器３７を接続し、さらに、定電流源９に代えて、トランジスタ１１と１２のエミッタに定電流源９ａと９ｂ（いずれも電流値：Ｉ0）をそれぞれ接続したものである。定電流源９ａは、トランジスタ１１のエミッタと接地端子８の間に接続され、定電流源９ｂは、トランジスタ１２のエミッタと接地端子８の間に接続されている。それ以外の構成は、第１実施形態の可変利得増幅回路と同じであり、その動作も同じである。
【０２３４】
第４実施形態の可変利得増幅回路では、定電流源９に代えて、トランジスタ１１と１２をそれぞれ駆動する定電流源９ａと９ｂが設けられているため、トランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、エミッタ帰還抵抗器３７の抵抗値を２ＲEとすれば、入力差動回路の線形動作範囲が（２ＩO×ＲE）だけ広がる。このため、第１実施形態における効果に加えて、入力端子３、４からの入力信号ＶINの振幅が大きい場合でも歪み特性が劣化しない、という効果がある。
【０２３５】
さらに、エミッタ帰還抵抗器３７において直流電位降下が生じないため、第１および第３の実施形態の可変利得増幅回路よりも低い電源電圧ＶCCで動作が可能となる、という効果もある。
【０２３６】
（第５実施形態）
本発明の第３実施形態の可変利得増幅回路では、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器３５、３６を接続している。しかし、エミッタ帰還抵抗器３５、３６は、図３に示す第２実施形態の可変利得増幅回路にも適用できる。
【０２３７】
こうして得た第３実施形態の可変利得増幅回路（図示省略）においても、第２実施形態の可変利得増幅回路と同じ効果が得られる。
【０２３８】
（第６実施形態）
本発明の第４実施形態の可変利得増幅回路では、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器３７を接続し、さらに、定電流源９に代えて、トランジスタ１１と１２のエミッタに定電流源９ａと９ｂ（いずれも電流値：Ｉ0）をそれぞれ接続している。しかし、エミッタ帰還抵抗器３７と定電流源９ａと９ｂは、図３に示す第２実施形態の可変利得増幅回路にも適用できる。
【０２３９】
こうして得た第４実施形態の可変利得増幅回路（図示省略）においても、第２実施形態の可変利得増幅回路と同じ効果が得られる。
【０２４０】
（変形例）
以上、本発明の好適な実施形態について説明したが、本発明の可変利得増幅回路は上記第１〜第６の実施形態のみに限定されるものではなく、これら実施形態の構成に種々の修正や変更を施した可変利得増幅回路も本発明の範囲に含まれる。
【０２４１】
例えば、上記第１〜第６の実施形態ではｎｐｎ型バイポーラ・トランジスタを用いているが、ｐｎｐ型バイポーラ・トランジスタを用いてもよいことは言うまでもない。また、負荷抵抗器の抵抗値の比やエミッタ面積の比についても、上記第１〜第６の実施形態で述べたものに限定されるものではなく、本発明の作用効果が得られるものであれば、任意に変更できる。
【０２４２】
【発明の効果】
以上説明したように、本発明の可変利得増幅回路は、利得可変幅が負荷抵抗器の抵抗値の比とトランジスタのエミッタ面積の比との積で決定され、しかも出力端子における直流電位の変動が少ない。したがって、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる。この直流電位の変動は、ゼロに設定することも可能である。
【０２４３】
さらに、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続することができる。よって、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の可変利得増幅回路の構成を示す回路図である。
【図２】本発明の第１実施形態の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図３】本発明の第２実施形態の可変利得増幅回路の構成を示す回路図である。
【図４】本発明の第２実施形態において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図５】本発明の第３実施形態の可変利得増幅回路の構成を示す回路図である。
【図６】本発明の第４実施形態の可変利得増幅回路の構成を示す回路図である。
【図７】従来の可変利得増幅回路の第１例の構成を示す回路図である。
【図８】図７の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図９】従来の可変利得増幅回路の第２例の構成を示す回路図である。
【図１０】図９の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図１１】従来の可変利得増幅回路の第３例の構成を示す回路図である。
【図１２】図１１の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図１３】複数の利得可変増幅回路を直流結合で縦続接続する場合の構成を示す回路図である。
【図１４】複数の利得可変増幅回路を結合回路を介して縦続接続する場合の構成を示す回路図である。
【符号の説明】
１、２ 利得制御端子
３、４ 入力端子
５、６出力端子
７ 電源端子
８ 接地端子
９、９ａ、９ｂ 定電流源
１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０ バイポーラ・トランジスタ
３１、３２、３３、３４ 負荷抵抗器
３５、３６、３７、 エミッタ帰還抵抗器
Claims (7)
- （ａ） 一対の入力端子と、
（ｂ） 一対の利得制御端子と、
（ｃ） エミッタ結合された第１トランジスタと第２トランジスタを有し、且つ、定電流により駆動されて、前記一対の入力端子間に印加される入力電圧に応じて、前記第１トランジスタのコレクタと前記第２トランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路と、
（ｄ） エミッタ結合された第３トランジスタ、第５トランジスタ、第７トランジスタおよび第９トランジスタを有すると共に、前記第１差動回路の前記第１出力電流で駆動される第２差動回路と、
（ｅ） エミッタ結合された第４トランジスタ、第６トランジスタ、第８トランジスタおよび第１０トランジスタを有すると共に、前記第１差動回路の前記第２出力電流で駆動される第３差動回路と、
（ｆ） 前記第２差動回路の前記第３トランジスタのコレクタに接続された、互いに直列接続された第１負荷抵抗器および第３負荷抵抗器と、
（ｇ） 前記第３差動回路の前記第４トランジスタのコレクタに接続された、互いに直列接続された第２負荷抵抗器および第４負荷抵抗器とを備えており、
前記第２差動回路の前記第５トランジスタのコレクタは、前記第１負荷抵抗器と前記第３負荷抵抗器の接続点に接続され、
前記第２差動回路の前記第７トランジスタのコレクタは、前記第３トランジスタのコレクタに接続され、
前記第２差動回路の前記第９トランジスタのコレクタは、前記第３差動回路の前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第６トランジスタのコレクタは、前記第２負荷抵抗器と前記第４負荷抵抗器の接続点に接続され、
前記第３差動回路の前記第８トランジスタのコレクタは、前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第１０トランジスタのコレクタは、前記第２差動回路の前記第３トランジスタのコレクタに接続され、
前記一対の利得制御端子間に印加される利得制御電圧は、前記第２差動回路の前記第３トランジスタおよび前記第３差動回路の前記第４トランジスタの結合されたベースと、前記第２差動回路の前記第５トランジスタ、前記第７トランジスタ、前記第９トランジスタおよび前記第３差動回路の前記第６トランジスタ、前記第８トランジスタおよび前記第１０トランジスタの結合されたベースとの間に印加され、
前記第２差動回路の前記第３トランジスタのコレクタと、前記第３差動回路の前記第４トランジスタのコレクタは、一対の出力端子を形成していて、出力電圧は前記一対の出力端子から取り出され、
前記第２差動回路は第１１トランジスタをさらに含むと共に、前記第３差動回路は第１２トランジスタをさらに含んでおり、
前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、
前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている可変利得増幅回路。 - 前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する共通の定電流源に共通に接続されている請求項１に記載の可変利得増幅回路。
- 前記第１トランジスタと前記第２トランジスタがそれぞれ第１エミッタ帰還抵抗器と第２エミッタ帰還抵抗器を有している請求項１または２に記載の可変利得増幅回路。
- 前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する第１定電流源と第２定電流源にそれぞれ接続され、且つ前記第１トランジスタのエミッタと前記第２トランジスタのエミッタの間に、共通のエミッタ帰還抵抗器が接続されている請求項１に記載の可変利得増幅回路。
- 前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされ、
前記第３トランジスタのエミッタ面積と、前記第５トランジスタエミッタ面積と、前記第７トランジスタのエミッタ面積は、ｌ：ｍ：ｎに設定されている（ｌ、ｍ、ｎはそれぞれ任意の正の定数）請求項１〜４のいずれか１に記載の可変利得増幅回路。 - 前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされ、前記第１１トランジスタと前記第１２トランジスタのエミッタ面積は同一とされ、
前記第３トランジスタのエミッタ面積と、前記第１１トランジスタのエミッタ面積と、前記第５トランジスタのエミッタ面積と、前記第７トランジスタのエミッタ面積と、前記第９トランジスタのエミッタ面積は、ｌ 1 ：ｌ 2 ：ｍ：ｎ：ｎに設定されている（ｌ 1 、ｌ 2 、ｍ、ｎはそれぞれ任意の正の定数）請求項１〜４のいずれか１に記載の可変利得増幅回路。 - 前記第１負荷抵抗器と前記第２負荷抵抗器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗器の抵抗値と前記第３負荷抵抗器の抵抗値とは所定の比に設定されている請求項１〜６のいずれか１に記載の可変利得増幅回路。
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