JP2000295052A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路の安定化を損なうことなく消費電力の低
減化、低雑音化が図れる上に、集積回路化の場合には小
型化、低コスト化が図れるようにした増幅回路の提供 【解決手段】第１差動増幅器１は、入力信号の差動増幅
を行う。第２差動増幅器２は、加算器４に供給する正負
の電流を生成し、第１差動増幅器１の動作を安定化させ
る。加算器４は、第１差動増幅器１からの電流と、第２
差動増幅器２からの電流の加算を行うものである。電流
・電圧変換器７は、加算器４からの出力電流をインピー
ダンス５とバッファアンプ６を用いて電流・電圧変換を
行う。第２差動増幅器２と加算器４の各構成素子は、抵
抗以外のＭＯＳトランジスタで構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、差動増幅回路、帰
還型増幅回路、インピーダンス変換回路のような増幅回
路に関するものである。

【０００２】

【従来の技術】従来、高利得の電圧増幅回路において
は、その電圧利得の安定化のために、抵抗を用いて出力
信号を入力側に負帰還することが一般に行われている。
図６は、抵抗により負帰還を行う反転増幅器の回路例を
示す。この回路では、電圧利得は抵抗の比Ｒ２／Ｒ１で
決定される。

【０００３】

【発明が解決しようとする課題】ところで、増幅器にオ
フセットがあって出力が零点（入力電圧、基準電圧、出
力電圧が等しい）にない場合には、その差分の電圧が帰
還抵抗に印加されるため、帰還抵抗において電力消費が
発生し、増幅器の低消費電力化を妨げる。その消費電力
は、帰還網の抵抗値を増加することにより抑制できる
が、増幅器を集積回路化するような場合には占有面積が
増大し、また抵抗熱雑音の発生などの点から種々の制約
がある。また、差動増幅器や反転増幅器などの一般的な
構成では入力抵抗が低くなる不都合もある。

【０００４】そこで、本発明の目的は、上記の点に鑑
み、回路の安定化を損なうことなく消費電力の低減化、
低雑音化が図れる上に、集積回路化の場合には小型化、
低コスト化が図れるようにした増幅回路を提供すること
にある。

【０００５】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１に記載の発明は、
入力信号を差動増幅する第１差動増幅手段と、この第１
差動増幅手段の出力電流のうちの一部を分岐させ、この
分岐電流に基づいて前記第１差動増幅手段の動作を安定
化させる第２差動増幅手段とを備えたものである。

【０００６】このように請求項１に係る発明では、第１
差動増幅手段の出力電流のうちの一部を分岐させ、この
分岐電流に基づいて第１差動増幅手段の動作を安定化さ
せる第２差動増幅手段を備え、これは差動増幅手段のた
めに抵抗を使用せずに実現できる。このため、回路の安
定化を損なうことなく消費電力の低減化、低雑音化が図
れる上に、集積回路化した場合には小型化、低コスト化
できる各種の増幅回路が実現可能となる。

【０００７】請求項２に記載の発明は、入力信号を差動
増幅する第１差動増幅部と、入力信号を差動増幅する第
２差動増幅部と、前記第１差動増幅部と前記第２差動増
幅部とからそれぞれ流れ込む電流の総和の電流を流す負
荷部と、この負荷部に流れる総和の負荷電流を電圧に変
換する電流・電圧変換部とを備えたものである。ここ
で、上記の第１差動増幅部は第１差動増幅器１や第１差
動増幅回路１１が対応し、第２差動増幅部は第２差動増
幅器２や第２差動増幅回路１３が対応し、負荷部はイン
ピーダンス５やトランジスタＭ２４、Ｍ２５が対応し、
電流・電圧変換部はバッファアンプ６などが対応する。

【０００８】請求項３に記載の発明は、請求項２に記載
の増幅回路において、前記第１差動増幅部と前記第２差
動増幅部とは、少なくともＭＯＳトランジスタの差動対
により構成したものである。請求項４に記載の発明は、
請求項２または請求項３に記載の増幅回路において、前
記第２差動増幅部の負荷トランジスタ対とカレントミラ
ーを構成するトランジスタ対を形成することで、前記第
１差動増幅部に流れる電流と、前記第２差動増幅部に流
れる電流を、共通の負荷回路で加算するようにしたもの
である。

【０００９】請求項５に記載の発明は、請求項２、請求
項３、または請求項４に記載の増幅回路において、前記
電流・電圧変換部の出力を前記第２差動増幅部の負の入
力端子に帰還するとともにその正の入力端子に基準電圧
を印加し、前記第１差動増幅部の入力端子を差動入力と
し、この差動入力と前記電流・電圧変換部の出力との比
が、前記第１差動増幅部の入力トランジスタと前記第２
差動増幅部の入力トランジスタの電流駆動能力比により
設定できる帰還型増幅回路とするものである。

【００１０】請求項６に記載の発明は、請求項５に記載
の増幅回路において、前記第１差動増幅部に対して、さ
らに任意の電流駆動能力を有する入力トランジスタを備
えた複数の入力差動増幅部を並列に有し、前記第１差動
増幅部および前記複数の入力差動増幅部のそれぞれの入
力トランジスタと前記第２差動増幅部の入力トランジス
タとの電流駆動能力比に応じて、複数の入力を加算して
増幅するようにしたものである。

【００１１】請求項７に記載の発明は、請求項５または
請求項６に記載の増幅回路において、前記第２差動増幅
部の正の入力端子に前記基準電圧に加え、さらにオフセ
ット補償電圧を加えるようにしたものである。請求項８
に記載の発明は、請求項２、請求項３、または請求項４
に記載の増幅回路において、前記電流・電圧変換部の出
力を前記第２差動増幅部の負の入力端子に帰還し、前記
第１差動増幅部の正負の２つの入力端子に基準電圧を印
加し、前記第２差動増幅部の正の入力端子に入力信号を
入力することによりインピーダンス変換回路とするもの
である。

【００１２】このように請求項２〜請求項８に係る各発
明では、第１差動増幅部の動作を安定化する手段を第２
差動増幅部などで構成し、これは抵抗を含まずにＭＯＳ
トランジスタなどで実現できる。このため、回路の利得
などの安定化を損なうことなく消費電力の低減化、低雑
音化が図れる上に、集積回路化した場合には小型化、低
コスト化できる増幅回路が実現できる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。本発明の実施形態の増幅回
路の構成の概要について、図１のブロック図を参照して
説明する。この増幅回路は、図１に示すように、第１差
動増幅器（トランスコンダクタンスアンプ）１および第
２差動増幅器（トランスコンダクタンスアンプ）２から
なる電圧・電流変換器３と、加算器４と、インピーダン
ス５およびバッファアンプ６からなる電流・電圧変換器
７とから構成されている。

【００１４】第１差動増幅器１は、正負の入力端子を有
し入力信号の差動増幅を行うものである。第２差動増幅
器２は、正負の入力端子を有するとともに、加算器４に
供給する正負の電流を生成し、第１差動増幅器１の動作
を安定化させるものである。加算器４は、第１差動増幅
器１からの電流と、第２差動増幅器２からの電流の加算
を行うものである。電流・電圧変換器７は、加算器４か
らの出力電流をインピーダンス５とバッファアンプ６を
用いて電流・電圧変換を行うものである。

【００１５】このような構成から図１の増幅回路におい
て、第１差動増幅器１のトランスコンダクタンスをｇｍ
１とし、第２差動増幅器２のトランスコンダクタンスを
ｇｍ２とし、第１差動増幅器１の正負の入力端子の入力
電圧をＶｉｎ⁺ とＶｉｎ^- とし、第２差動増幅器２の正
負の入力端子の入力電圧をＶｆ⁺ とＶｆ^- とし、バッフ
ァアンプ６の出力電圧をＶｏｕｔとし、回路全体の電圧
利得をＡとすると、次の（１）式が成立する。 Ｖｏｕｔ＝Ａ〔ｇｍ１（Ｖｉｎ⁺ −Ｖｉｎ^- ）＋ｇｍ２（Ｖｆ⁺ −Ｖｆ^- ）〕 …（１） 次に、図１の増幅回路において、バッファアンプ６の出
力側と第２差動増幅器２の負の入力端子とを電気的に接
続すると、図２に示すような負帰還増幅回路を構成する
ことになる。

【００１６】図２の負帰還増幅回路では、Ｖｏｕｔ＝Ｖ
ｆ^- になるとともに、Ｖｆ⁺ ＝Ｖｒｅｆ（基準電圧）と
して使用する。また、回路全体の電圧利得Ａが十分に大
きいとすると、（１）式から次の（２）式が得られる。 Ｖｏｕｔ＝ｇｍ１／ｇｍ２（Ｖｉｎ⁺ −Ｖｉｎ^- ）＋Ｖｒｅｆ…（２） 従って、図２の負帰還増幅回路では、（２）式から第１
差動増幅器の２つの入力に対して、その電圧利得が（ｇ
ｍ１／ｇｍ２）となる。

【００１７】次に、図２の負帰還増幅回路においてＶｉ
ｎ^- ＝Ｖｒｅｆとすると、入力Ｖｉｎ⁺ に対して、その
電圧利得が（ｇｍ１／ｇｍ２）となる非反転増幅器を構
成することになり、Ｖｉｎ⁺ ＝Ｖｒｅｆとすると入力Ｖ
ｉｎ^- に対して、その電圧利得が−（ｇｍ１／ｇｍ２）
となる反転増幅器を構成することになる。次に、図１の
増幅回路において、バッファアンプ６の出力側と第２差
動増幅器２の負の入力端子とを電気的に接続し、第１差
動増幅器１の正負の入力端子に基準電圧Ｖｒｅｆをそれ
ぞれ印加し、第２差動増幅器２の正の入力端子に入力信
号を入力する場合には、図３に示すようなインピーダン
ス変換回路として機能することになる。

【００１８】ここで、図２の回路において、第２差動増
幅器２の正の入力端子に上記の基準電圧に加えて、さら
にオフセット補償電圧を加えると、オフセット補償が行
える点で好ましい。ところで、図２に示す増幅回路は、
第１差動増幅器１が１つの場合であるが、図４に示すよ
うに、複数の第１差動増幅器１ａ、１ｂ、１ｃ…にする
ことができる。この増幅回路は、図４に示すように、複
数の第１差動増幅器１ａ、１ｂ、１ｃ…を備えて複数の
入力とし、その各出力を加算器４に供給するようにした
ものであり、その他の部分の構成は図２と同様であるの
で、その説明は省略する。

【００１９】この図４の増幅回路の出力電圧Ｖｏｕｔ
は、第１差動増幅器１ａ、１ｂ、１ｃ…の各トランスコ
ンダクタンスをｇｍ１ａ、ｇｍ１ｂ、ｇｍ１ｃ…とし、
第２差動増幅器２のトランスコンダクタンスをｇｍ２と
し、第１差動増幅器１ａ、１ｂ、１ｃ…の正負の入力端
子の入力電圧をＶｉｎ１ａ⁺ 、Ｖｉｎ１ｂ⁺ 、Ｖｉｎ１
ｃ⁺ …と、Ｖｉｎ１ａ^- 、Ｖｉｎ１ｂ^- 、Ｖｉｎ１ｃ^-
…とすると、次の（４）式が成立する。

【００２０】 Ｖｏｕｔ＝ｇｍ１ａ／ｇｍ２（Ｖｉｎ１ａ⁺ −Ｖｉｎ１ａ^- ） ＋ｇｍ１ｂ／ｇｍ２（Ｖｉｎ１ｂ⁺ −Ｖｉｎ１ｂ^- ） ＋ｇｍ１ｃ／ｇｍ２（Ｖｉｎ１ｃ⁺ −Ｖｉｎ１ｃ^- ） ＋… …（４） この（４）式からわかるように、この回路は複数の入力
に重みを持たせることができ、その各入力を加算して出
力できることがわかる。

【００２１】次に、本発明の実施形態の増幅回路を反転
増幅回路に適用した場合の構成の詳細について、図５の
回路図を参照して説明する。この反転増幅回路は、図５
に示すように、入力信号を差動増幅する第１差動増幅回
路１１と、加算回路１２と、この加算回路１２に供給す
る電流を生成し、第１差動増幅回路１１の動作の安定化
を図る電流帰還用の第２差動増幅回路１３と、第１差動
増幅回路１１の出力電流に基づいてＡＢ級の電圧増幅を
行うＡＢ級増幅回路１４と、これら各回路を動作させる
ためのバイアス電流や電圧を供給するバイアス回路とを
少なくとも備えている。

【００２２】まずバイアス回路について説明すると、バ
イアス回路は、図５に示すように、それぞれダイオード
接続された４つのＭＯＳトランジスタＭ１、Ｍ２、Ｍ
３、Ｍ１５が、電源の端子間に直列に接続されることに
より構成されている。そして、ＭＯＳトランジスタＭ１
のゲート電圧がＭＯＳトランジスタＭ４、Ｍ７、Ｍ１２
の各ゲートに供給され、第２差動増幅回路１３、第１差
動増幅回路１１、ＡＢ級増幅回路１４に所定のバイアス
電流を供給するようになっている。

【００２３】また、ＭＯＳトランジスタＭ２のゲート電
圧が、第１差動増幅回路１１のカスケードトランジスタ
Ｍ１０、Ｍ１１の各ゲートにバイアス電圧として供給さ
れるようになっている。さらに、ＭＯＳトランジスタ１
５のゲート電圧が、第２差動増幅回路１３のレベルシフ
タを構成するトランジスタＭ１７、Ｍ２３の各ゲートに
バイアス電圧として供給されるようになっている。

【００２４】第１差動増幅回路１１は、図５に示すよう
に、差動対を構成する２つの入力信号用のＰＭＯＳトラ
ンジスタＭ８、Ｍ９と、このＰＭＯＳトランジスタＭ
８、Ｍ９の差動対に定電流を供給する定電流源用のＰＭ
ＯＳトランジスタＭ７と、ＰＭＯＳトランジスタＭ８、
Ｍ９の出力側に直列に接続され、所定の直流バイアス電
圧がゲートに印加されているＰＭＯＳトランジスタＭ１
０、Ｍ１１と、カレントミラー回路を構成するＮＭＯＳ
トランジスタＭ２４、Ｍ２５とを備えている。また、差
動対を構成するＰＭＯＳトランジスタＭ８とＭ９の各ゲ
ートは、負の入力端子２１と正の入力端子２２にそれぞ
れ接続されている。

【００２５】第２差動増幅回路１３は、図５に示すよう
に、差動対を構成する２つの帰還入力用のＰＭＯＳトラ
ンジスタＭ５、Ｍ６と、このＰＭＯＳトランジスタＭ
５、Ｍ６の差動対に定電流を供給する定電流源用のＰＭ
ＯＳトランジスタＭ４とを少なくとも備えている。ＰＭ
ＯＳトランジスタＭ５のドレインには、その負荷になる
とともに第１差動増幅回路１１のＰＭＯＳトランジスタ
Ｍ８に流れる電流に対して負の加算を行う、ＮＭＯＳト
ランジスタＭ１８とＭ１９とからなる第１カレントミラ
ー回路が接続されている。また、同様に、ＰＭＯＳトラ
ンジスタＭ６のドレインには、その負荷になるとともに
第１差動増幅回路のＰＭＯＳトランジスタＭ９に流れる
電流に対して負の加算を行う、ＮＭＯＳトランジスタＭ
２０とＭ２１とからなる第２カレントミラー回路が接続
されている。このような第１カレントミラー回路と第２
カレントミラー回路とにより、加算回路１２が構成され
ている。

【００２６】差動対を構成する一方のＰＭＯＳトランジ
スタＭ５のゲートには、ＮＭＯＳトランジスタＭ１６、
Ｍ１７で構成されるレベルシフタを介して信号が入力さ
れるようになっている。また、その他方のＰＭＯＳトラ
ンジスタＭ６のゲートには、ＮＭＯＳトランジスタＭ２
２、Ｍ２３で構成されるレベルシフタを介して信号が入
力されるようになっている。そして、ＮＭＯＳトランジ
スタ１６のゲートが正の入力端子２３に接続され、ＮＭ
ＯＳトランジスタＭ２２のゲートが負の入力端子２４に
接続され、これら両入力端子２３、２４が第２差動増幅
回路１３の入力端子を構成している。

【００２７】正の入力端子２３には、基準電圧Ｖｒｅｆ
が入力されるが、この基準電圧ＶｒｅｆはＭＯＳトラン
ジスタＭ１６のしきい値分だけ負側にシフトされてＭＯ
ＳトランジスタＭ５のゲートに入力される。また、負の
入力端子２４には、ＡＢ級増幅回路１４の出力端子２５
からの出力電圧Ｖｏｕｔが入力されるが、この出力電圧
Ｖｏｕｔは、ＭＯＳトランジスタＭ２２のしきい値分だ
け負側にシフトされてＭＯＳトランジスタＭ５のゲート
に入力される。

【００２８】第２差動増幅回路１３の入力用のＭＯＳト
ランジスタＭ５、Ｍ６の相互コンダクタンスｇｍを相当
に下げた場合には、電流源のＭＯＳトランジスタＭ４の
ドレイン電圧が上がり、非飽和領域に入りやすくなり動
作が不安定になる。そこで、レベルシフタであるＭＯＳ
トランジスタＭ１６、Ｍ２２により、第２差動増幅回路
１３の入力電圧を下げ、電流源のＭＯＳトランジスタＭ
４のドレイン電圧が下げて、非飽和領域で動作すること
を抑制するようにしている。

【００２９】ＡＢ級増幅回路１４は、図５に示すよう
に、レベルシフタを構成する２つのＮＭＯＳトランジス
タＭ１２、Ｍ１３と、第１差動増幅回路１１の出力電圧
をＡＢ級増幅するＰＭＯＳトランジスタＭ１４およびＮ
ＭＯＳトランジスタＭ２６とから構成されている。次
に、このような構成からなるこの実施形態にかかる反転
増幅回路の動作について説明する。

【００３０】いま、第１差動増幅回路１１の正の入力端
子２２に基準電圧を印加した状態で、その負の入力端子
２１に入力電圧が印加すると、その印加直後は入力用の
ＭＯＳトランジスタＭ８、Ｍ９の出力電流は不平衡にな
る。その不平衡により出力電圧が変動し、それは第２差
動増幅回路１３へ入力される。その結果、加算回路１２
へ第２差動増幅回路１３から流れ込む電流が変化し、不
平衡が打ち消されたところで回路の動作が安定する。

【００３１】すなわち、例えば第１差動増幅回路１１の
入力トランジスタＭ８、Ｍ９の電流駆動能力を、第２差
動増幅回路１３の入力トランジスタＭ５、Ｍ６の電流駆
動能力の５０倍とすると、第１差動増幅回路１１の入力
電圧に対して第２差動増幅回路１３に約５０倍の入力電
圧が加わったときに、回路の動作が安定し、回路全体の
電圧利得は約５０倍となる。

【００３２】第１差動増幅回路１１のカスケードトラン
ジスタＭ１０、Ｍ１１は、各ゲートがバイアス電源によ
り固定されているため、ゲート接地回路として働き、Ｍ
ＯＳトランジスタＭ２４、Ｍ２５を負荷として電圧増幅
する。すなわち、第１差動増幅回路１１の入力トランジ
スタＭ８、Ｍ９の出力電流と、第２差動増幅回路１３の
入力トランジスタＭ５、Ｍ６の出力電流の差分の電流を
電圧に変換する。

【００３３】ここで、加算回路１２を構成するＭＯＳト
ランジスタＭ１７、Ｍ１８と、ＭＯＳトランジスタＭ２
０、Ｍ２１とはそれぞれカレントミラー回路を構成する
ので、第１差動増幅回路１１のＭＯＳトランジスタＭ
８、Ｍ９の各出力電流は、第２差動増幅回路１３のＭＯ
ＳトランジスタＭ５、Ｍ６の各出力電流から負の加算を
したものとなる。

【００３４】換言すれば、この図５の回路では、第１差
動増幅回路１１のＭＯＳトランジスタＭ８、Ｍ９の各出
力電流と、第２差動増幅回路１３のＭＯＳトランジスタ
Ｍ５、Ｍ６の各出力電流との総和の電流が、第１差動増
幅回路１１の負荷であるＭＯＳトランジスタＭ２４、Ｍ
２５に流れることになる。図５の回路は、その外部接続
の変更などにより上記のように反転増幅回路として機能
するが、この反転増幅回路の他に、非反転増幅回路、差
動増幅回路、およびインピーダンス変換回路として機能
させることができるので、これについて以下に説明す
る。

【００３５】まず、非反転増幅回路の場合には、ＡＢ級
増幅回路１４の出力端子と第２差動増幅回路１３の負の
入力端子２４を接続するとともにその正の入力端子２３
に基準電圧を印加し、さらに、第１差動増幅回路１１の
負の入力端子２１に基準電圧を印加するとともにその正
の入力端子２２に入力電圧を印加する。また、差動増幅
回路の場合には、ＡＢ級増幅回路１４の出力端子と第２
差動増幅回路１３の負の入力端子２４を接続するととも
にその正の入力端子２３に基準電圧を印加し、第１差動
増幅回路１１の正負の入力端子２１、２２間に入力信号
を加えることになる。

【００３６】さらに、インピーダンス変換回路の場合に
は、第１差動増幅回路１１の正負の入力端子２１、２２
にそれぞれに基準電圧を印加し、第２差動増幅回路１３
のＡＢ級増幅回路１４の出力端子と第２差動増幅回路１
３の負の入力端子２４を接続するとともにその正の入力
端子２３に入力信号を供給することになる。以上説明し
たように、この実施形態にかかる増幅回路では、利得の
安定化のために、抵抗を使用することなくＭＯＳトラン
ジスタからなる第２差動増幅回路１３などを使用するよ
うにし、その利得の決定には第１差動増幅回路１１のＭ
ＯＳトランジスタと第２差動増幅回路１３のＭＯＳトラ
ンジスタの性能比を用いるようにした。このため、増幅
回路としての機能を損なうことなく消費電力の低減化、
低雑音化、小型化などを実現できる。

【００３７】また、上記のＭＯＳトランジスタの性能比
は、抵抗素子と同様に相対的な寸法比で決定されるた
め、集積回路化する場合には、従来の集積回路技術を活
用することができる。さらに、この実施形態にかかる増
幅回路では、第２差動増幅回路１３の入力用のＭＯＳト
ランジスタのゲートにＡＢ級増幅回路１４の出力電圧を
帰還するようにしたので、帰還ループの入力インピーダ
ンスがほぼ無限大になる。また、そのＭＯＳトランジス
タの差動対は小電流で動作可能であるので、帰還増幅回
路全体として動作時の消費電力を極力減少できる。

【００３８】また、この実施形態では、回路構成を変更
することなく、入力抵抗が無限大の反転増幅回路、非反
転増幅回路、差動増幅回路、およびインピーダンス変換
回路を形成できる。さらに、この実施形態にかかる増幅
回路では、雑音源となる抵抗を含まないため、回路全体
の雑音レベルを低減してＳ／Ｎ比を向上できる。

【００３９】また、この実施形態にかかる増幅回路をモ
ノリシック集積回路で実現する場合には、抵抗で帰還を
実現する場合に比べ、帰還に係る部分の面積占有率を大
幅に減少でき、もって小型化、低コスト化が図れる。

【００４０】

【発明の効果】以上述べたように、請求項１に係る発明
では、第１差動増幅手段の出力電流のうちの一部を分岐
させ、この分岐電流に基づいて第１差動増幅手段の動作
を安定化させる第２差動増幅手段を備え、これは差動増
幅手段のために抵抗を使用せずに実現できるので、回路
の安定化を損なうことなく消費電力の低減化、低雑音化
が図れる上に、集積回路化した場合には小型化、低コス
ト化できる増幅回路が実現可能となる。

【００４１】また、請求項２〜請求項８に係る各発明で
は、第１差動増幅部の動作を安定化する手段を第２差動
増幅部などで構成し、これは抵抗を含まずにＭＯＳトラ
ンジスタなどで実現できるので、回路の利得などの安定
化を損なうことなく消費電力の低減化、低雑音化が図れ
る上に、集積回路化した場合には小型化、低コスト化で
きる増幅回路が実現できる。

【図面の簡単な説明】

【図１】本発明の実施形態の増幅回路の構成の概略を説
明するブロック図である。

【図２】負帰還増幅回路とした場合の構成を示すブロッ
ク図である。

【図３】インピーダンス変換回路とした場合のブロック
図である。

【図４】複数入力とした場合の負帰還増幅回路の構成を
示すブロック図である。

【図５】本発明の実施形態の増幅回路の詳細な構成を示
す回路図である。

【図６】従来回路の説明図である。

【符号の説明】

１ 第１差動増幅器 ２ 第２差動増幅器 ３ 電圧・電流変換回路 ４ 加算器 ５ インピーダンス ６ バッファアンプ ７ 電流・電圧変換回路 １１ 第１差動増幅回路 １２ 加算回路 １３ 第２差動増幅回路 １４ ＡＢ級増幅回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福本 博文 静岡県富士市鮫島２番地の１ 旭化成工業 株式会社内 Ｆターム(参考） 5J066 AA01 AA12 CA36 CA41 CA92 FA15 HA10 HA17 HA25 HA29 KA00 KA02 KA03 KA09 KA26 KA27 MA11 ND01 ND14 ND22 ND23 PD02 TA01 5J092 AA01 AA12 CA36 CA41 CA92 FA15 HA10 HA17 HA25 HA29 KA00 KA02 KA03 KA09 KA26 KA27 MA11 TA01

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力信号を差動増幅する第１差動増幅手
   段と、 この第１差動増幅手段の出力電流のうちの一部を分岐さ
   せ、この分岐電流に基づいて前記第１差動増幅手段の動
   作を安定化させる第２差動増幅手段と、 を備えたことを特徴とする増幅回路。
2. 【請求項２】 入力信号を差動増幅する第１差動増幅部
   と、 入力信号を差動増幅する第２差動増幅部と、 前記第１差動増幅部と前記第２差動増幅部とからそれぞ
   れ流れ込む電流の総和の電流を流す負荷部と、 この負荷部に流れる総和の負荷電流を電圧に変換する電
   流・電圧変換部と、 を備えたことを特徴とする増幅回路。
3. 【請求項３】 前記第１差動増幅部と前記第２差動増幅
   部とは、少なくともＭＯＳトランジスタの差動対により
   構成されていることを特徴とする請求項２に記載の増幅
   回路。
4. 【請求項４】 前記第２差動増幅部の負荷トランジスタ
   対とカレントミラーを構成するトランジスタ対を形成す
   ることで、前記第１差動増幅部に流れる電流と、前記第
   ２差動増幅部に流れる電流を、共通の負荷回路で加算す
   るようにしたことを特徴とする請求項２または請求項３
   に記載の増幅回路。
5. 【請求項５】 前記電流・電圧変換部の出力を前記第２
   差動増幅部の負の入力端子に帰還するとともにその正の
   入力端子に基準電圧を印加し、 前記第１差動増幅部の入力端子を差動入力とし、 この差動入力と前記電流・電圧変換部の出力との比が、
   前記第１差動増幅部の入力トランジスタと前記第２差動
   増幅部の入力トランジスタの電流駆動能力比により設定
   できる帰還型増幅回路とすること特徴とする請求項２、
   請求項３、または請求項４に記載の増幅回路。
6. 【請求項６】 前記第１差動増幅部に対して、さらに任
   意の電流駆動能力を有する入力トランジスタを備えた複
   数の入力差動増幅部を並列に有し、前記第１差動増幅部
   および前記複数の入力差動増幅部のそれぞれの入力トラ
   ンジスタと前記第２差動増幅部の入力トランジスタとの
   電流駆動能力比に応じて、複数の入力を加算して増幅す
   ることを特徴とする請求項５に記載の増幅回路。
7. 【請求項７】 前記第２差動増幅部の正の入力端子に前
   記基準電圧に加え、さらにオフセット補償電圧を加える
   ようにしたことを特徴とする請求項５または請求項６に
   記載の増幅回路。
8. 【請求項８】 前記電流・電圧変換部の出力を前記第２
   差動増幅部の負の入力端子に帰還し、前記第１差動増幅
   部の正負の２つの入力端子に基準電圧を印加し、前記第
   ２差動増幅部の正の入力端子に入力信号を入力すること
   によりインピーダンス変換回路とすることを特徴とする
   請求項２、請求項３、または請求項４に記載の増幅回
   路。