JP4864344B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4864344B2
JP4864344B2 JP2005142232A JP2005142232A JP4864344B2 JP 4864344 B2 JP4864344 B2 JP 4864344B2 JP 2005142232 A JP2005142232 A JP 2005142232A JP 2005142232 A JP2005142232 A JP 2005142232A JP 4864344 B2 JP4864344 B2 JP 4864344B2
Authority
JP
Japan
Prior art keywords
region
mos transistor
drain
semiconductor layer
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005142232A
Other languages
English (en)
Other versions
JP2006319231A (ja
Inventor
尚生 一條
弘義 小倉
嘉展 佐藤
晃久 生田
徹 寺下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005142232A priority Critical patent/JP4864344B2/ja
Priority to US11/370,038 priority patent/US7342283B2/en
Publication of JP2006319231A publication Critical patent/JP2006319231A/ja
Application granted granted Critical
Publication of JP4864344B2 publication Critical patent/JP4864344B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Description

本発明は、半導体装置に係り、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されたＭＯＳトランジスタに関する。
近年、ＭＯＳ構造のＮチャネルトランジスタやＰチャネルトランジスタをＳＯＩ基板に形成してなる半導体装置が各種の用途に利用されている。特に高耐圧の駆動回路に利用される半導体装置として、オフセット構造のＭＯＳトランジスタを採用した半導体装置が使用されている。
このようなＭＯＳトランジスタを半導体基板上に複数個形成してなる半導体装置において、隣接するトランジスタの電気的な干渉を防止するために、トランジスタ間にバッファ領域を設けることが行われている。また、このバッファ領域に印加する電圧を、隣接するＭＯＳトランジスタのソースの電位と同電位に設定することで、ＭＯＳトランジスタのドレイン・ソース間耐圧を向上させることが行われている。このような方法を用いたＭＯＳトランジスタは、例えば特許文献１に開示されている。
以下、図５を参照しながら、特許文献１に記載の従来のＭＯＳトランジスタについて説明する。図５は、ＳＯＩ基板に形成されたＰチャネルＭＯＳトランジスタを示す断面図である。
図５に示すように、上記従来のＰチャネルＭＯＳトランジスタは、半導体基板１０１と、半導体基板１０１上に設けられた埋込酸化膜１０２と、埋込酸化膜１０２上に設けられた半導体層１０３とから構成されるＳＯＩ基板を備える。半導体層１０３には、絶縁分離用トレンチ１０４によって他の素子形成領域から分離され、ＰチャネルＭＯＳトランジスタ構造が形成された島状半導体層１０３ａが形成されている。また、上記半導体層１０３の内部の埋込酸化膜１０２に接する領域には、実質的に真性半導体層として機能する不純物濃度が極めて低い状態のＩ層が形成されており、このＩ層は電界緩和層としての役割を果たす。
前記島状半導体層１０３ａには、低不純物濃度のＰ型不純物層であるドレイン領域１０５が形成されている。ドレイン領域１０５の表面には、高不純物濃度のＰ型不純物層であるドレインコンタクト領域１０６が形成されており、このドレインコンタクト領域１０６上にはドレイン電極１０６ａが設けられている。また、ドレイン領域１０５の周囲には、ドレイン領域１０５を中心とした同心状に、多結晶シリコンからなるリング形状のゲート電極１０７と、低不純物濃度のＮ型不純物層であるリング形状のボディー領域１０８とが形成されている。ボディー領域１０８内には、高不純物濃度のＰ型不純物層であるリング形状のソース領域１０９と、高不純物濃度のＮ型不純物層であるリング形状のボディーコンタクト領域１１０とが形成されている。
ソース領域１０９及びボディーコンタクト領域１１０上には、ソース電極１０９ａが設けられ、ソース電極１０９ａによってソース領域１０９とボディー領域１０８とは電気的に接続されている。また、島状半導体層１０３ａの所定部位には、電界緩和のためのＬＯＣＯＳ酸化膜１１１が形成されている。
島状半導体層１０３ａの外周囲部分、つまり絶縁分離用トレンチ１０４を挟んで島状半導体層１０３ａと隣接する外周囲部分には、他の素子との間での電気的な干渉を防止するための、低不純物濃度のＮ型不純物層であるバッファ領域１１２が形成されている。バッファ領域１１２の表面には、高不純物濃度のＮ型不純物層であるバッファコンタクト層１１３が形成され、バッファコンタクト層１１３上には、バッファ電極１１３ａが設けられている。
このように、上記構造を有する従来のＰチャネルＭＯＳトランジスタは、ドレイン領域１０５が島状半導体層１０３ａの中央部に配置され、ソース領域１０９及びボディー領域１０８がドレイン領域１０５の外周部に配置されており、バッファ電極１１３ａとソース電極１０９ａとを同電位にするための接続手段１１４が設けられていることを特徴とする。
図６に、上記構造のＰチャネルＭＯＳトランジスタにおいて、ドレイン電極１０６ａをグランド電位とした状態で、ソース電極１０９ａにプラス極性の高電圧を印加した場合のポテンシャル分布の一部（一点鎖線）を示す。図６に示すように、接続手段１１４により、バッファ電極１１３ａにも、ソース電極１０９ａと同電位のプラス極性の高電圧が印加されるため、バッファ領域１１２とソース領域１０９との間に電位差が発生しない。従って、絶縁分離用トレンチ１０４とソース領域１０９との間でのアバランシェ降伏の発生を防止することできる。その結果、従来のＭＯＳトランジスタにおいては、ドレイン領域１０５でのポテンシャル分布により、耐圧が規定される。
一方、接続手段１１４がなく、バッファ電極１１３ａ及びドレイン電極１０６ａをグランド電位に設定した状態で、ソース電極１０９ａにプラス極性の高電圧を印加した場合のポテンシャル分布の一部（一点鎖線）を図７に示す。これは、特許文献１において一般的に使用されていると開示されている技術であるが、Ｎ型不純物層であるボディー領域１０８には、バッファ領域１１２に対してプラス極性の高電圧が印加されるため、空乏層がボディー領域１０８側に広がる。これにより、本来、ドレイン領域１０５におけるポテンシャル分布により規定されるべき耐圧が、上記ソース領域１０９と絶縁分離用トレンチ１０４との間の表面領域（図７における領域Ａ）においてもドレイン・ソース間電圧によって生じるポテンシャルが集中する。このときのポテンシャルはドレイン・ソース間に印加された電圧が全て集中することから、電界は非常に大きくなるため、結果的にＭＯＳトランジスタにおけるドレイン・ソース間の耐圧低下をもたらすこと可能性がある。
このような場合、ソース領域１０９と絶縁分離用トレンチ１０４との間の表面領域（図７における領域Ａ）におけるポテンシャルの集中によるアバランシェ降伏を防止するために、絶縁分離用トレンチ１０４とソース領域１０９との間の距離を大きくする方法が考えられる。しかし、この方法では、素子面積の増大という問題が生じる。よって、図５に示す従来のＭＯＳトランジスタは、バッファ領域１１２とソース領域１０９とを同電位にするための接続手段１１４を設けることにより、絶縁分離用トレンチ１０４とソース領域１０９との間の距離を大きくすることなく、絶縁分離用トレンチ１０４とソース領域１０９との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧を向上できるという利点がある。
特開平１１−３３０３８３号公報
しかしながら、上記従来技術のＰチャネルＭＯＳトランジスタに隣接してＮチャネルＭＯＳトランジスタが配置された場合、素子面積が増大するという問題が生じる。以下、その理由について詳細に説明する。
図８は、図５に示す構造のＰチャネルＭＯＳトランジスタと、そのＰチャネルＭＯＳトランジスタに隣接して配置されたＮチャネルＭＯＳトランジスタとを備える半導体装置の断面図である。
ＰチャネルＭＯＳトランジスタ構造は、半導体層１０３内の島状半導体層１０３ａに形成され、ＮチャネルＭＯＳトランジスタ構造は、島状半導体層１０３ａと分離された半導体層１０３内の島状半導体層１０３ｂに形成されている。
島状半導体層１０３ｂの中央部にはドレイン領域１２５が形成され、そのドレイン領域１２５の外周部には、ソース領域１２９及びボディーコンタクト領域１３０が形成されたボディー領域１２８が形成されている。
ドレイン領域１２５の表面にはドレインコンタクト領域１２６が形成されており、このドレインコンタクト領域１２６上にはドレイン電極１０６ｂが設けられている。ソース領域１２９及びボディーコンタクト領域１３０の上には、ソース電極１０９ｂが設けられている。島状半導体層１０３ｂの所定部位には、電界緩和のためのＬＯＣＯＳ酸化膜１３１が形成されており、島状半導体層１０３ｂ上にはゲート電極１２７が設けられている。
島状半導体層１０３ｂの外周囲部分、つまり絶縁分離用トレンチ１２４を挟んで島状半導体層１０３ｂと隣接する外周囲部分には、例えば隣接するＰチャネルＭＯＳトランジスタ等の他の素子との間での電気的な干渉を防止するためのバッファ領域１３２が形成されている。バッファ領域１３２の表面にはバッファコンタクト層１３３が形成され、バッファコンタクト層１３３上にはバッファ電極１１３ｂが設けられている。ここで、バッファ電極１１３ｂとソース電極１０９ｂとは接続手段１３４により接続されている。
上記構造を有する半導体装置において、ＰチャネルＭＯＳトランジスタに隣接するバッファ領域１１２には、ＰチャネルＭＯＳトランジスタのソース領域１０９と同電位の電圧が印加される一方、ＮチャネルＭＯＳトランジスタに隣接するバッファ領域１３２には、ＮチャネルＭＯＳトランジスタのソース領域１２９と同電位の電圧が印加される。ＣＭＯＳ回路等の一般的によく使用される回路構成では、ＰチャネルＭＯＳトランジスタのソース領域には、電源電圧等、プラス極性の電圧が印加される一方、ＮチャネルＭＯＳトランジスタのソース領域には、グランド電位等の電圧が印加される。従って、ＰチャネルＭＯＳトランジスタに隣接するバッファ領域１１２の電位とＮチャネルＭＯＳトランジスタに隣接するバッファ領域１３２の電位とが異なることになり、両者のバッファ領域を共用することができない。その結果、両者のバッファ領域の間に新たな絶縁分離用トレンチ１１５を設ける必要が生じ、素子面積が増大する。
上記問題を回避するためには、接続手段１１４、１３４を取り除き、ＰチャネルＭＯＳトランジスタのバッファ領域１１２の電位と、ＮチャネルＭＯＳトランジスタのバッファ領域１３２の電位とを同電位に固定する必要があるが、例えば、両者のバッファ領域の電位をグランド電位に固定した場合、前述の図７に示すように、ＰチャネルＭＯＳトランジスタのソース領域１０９にプラス極性の高電圧が印加された時に、ソース領域と絶縁分離用トレンチとの表面領域（図７における領域Ａ）におけるポテンシャルの集中で耐圧が規定されるため、結果的にＰチャネルＭＯＳトランジスタの耐圧低下をもたらすことになる。逆に両者のバッファ領域をプラス極性の高電圧に固定した場合、上記同様の理由で、ＮチャネルＭＯＳトランジスタの耐圧低下をもたらすことになる。
本発明は、上記課題を解決するもので、チャネル導電型の異なる複数のＭＯＳトランジスタを隣接して配置してなる半導体装置において、各々のＭＯＳトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減することが可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された埋込酸化膜と、前記埋込酸化膜上に形成された半導体層とを備え、前記半導体層は、第１ボディー領域と、前記第1ボディー領域内に位置する第１ソース領域と、前記第１ボディー領域の周囲に位置する第１ドレイン領域とを持つ第１導電型の第１ＭＯＳトランジスタが形成された第１島状半導体層と、第２ドレイン領域と、前記第２ドレイン領域の周囲に位置する第２ボディー領域と、前記第２ボディー領域内に位置する第２ソース領域とを持つ第２導電型の第２ＭＯＳトランジスタが形成された第２島状半導体層と、前記第１島状半導体層の周囲に位置し、前記第１島状半導体層を前記半導体層の他の部分から絶縁分離する第１絶縁分離用トレンチと、前記第２島状半導体層の周囲に位置し、前記第２島状半導体層を前記半導体層の他の部分から絶縁分離する第２絶縁分離用トレンチと、前記第１絶縁分離用トレンチと前記第２絶縁分離用トレンチとの間に位置し、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間の電気的干渉を防止するバッファ領域とを有し、前記バッファ領域の電位は、回路上の最低電位あるいは最高電位の何れか一方に固定されることを特徴とする。
上記の構成において、前記第１ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記バッファ領域の電位は、回路上の最低電位に固定されることが好ましい。
上記の構成において、前記第１ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記バッファ領域の電位は、回路上の最高電位に固定されることが好ましい。
上記の構成において、前記半導体層は、前記第１ドレイン領域と前記第１絶縁分離用トレンチとの間に該第１ドレイン領域よりも低不純物濃度であるドレインバッファ領域をさらに有していることが好ましい。
上記の構成において、前記半導体層において、前記第１ドレイン領域は前記第１絶縁分離用トレンチに接していることが好ましい。
これによって、ＰチャネルＭＯＳトランジスタを他の素子から分離するバッファ領域と、ＮチャネルＭＯＳトランジスタを他の素子から分離するバッファ領域とを共用することができるので、素子面積を低減できる。さらにバッファ領域とドレインに掛かる電圧を低減することができるため絶縁分離用トレンチとソース領域との間の距離を小さくできる。また、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタにおいて、絶縁分離用トレンチと接する領域の導電型が同じになり、共用されるバッファ領域には回路上の最低電圧あるいは最高電圧のいずれかが印加されるので、ＭＯＳトランジスタのドレイン・ソース間耐圧低下を防止することができる。
本発明によれば、ＰチャネルＭＯＳトランジスタを他の素子から分離するバッファ領域と、ＮチャネルＭＯＳトランジスタを他の素子から分離するバッファ領域とを共用することができるので、両者のバッファ領域の間に新たな絶縁分離用トレンチを設ける必要がことなくなり、素子面積を低減できる。さらにバッファ領域とドレインに掛かる電圧を低減することができるため絶縁分離用トレンチとソース領域との間の距離を小さくできる。また、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタにおいて、絶縁分離用トレンチと接する領域の導電型が同じであり、共用されるバッファ領域に印加される電圧が回路上の最低電位に固定されているため、ＭＯＳトランジスタのドレイン・ソース間耐圧低下を防止することができる。すなわち、ＭＯＳトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減できるという効果がある。
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。ただし、本発明は以下の実施形態に限定されるものではない。
本実施の形態の半導体装置は、ＰチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタに隣接して配置されたＮチャネルＭＯＳトランジスタとを備える。
図１は、本発明の実施形態に係る半導体装置を構成するＰチャネルＭＯＳトランジスタの断面図を示すものである。
図１に示すように、ＰチャネルＭＯＳトランジスタは、半導体基板１と、半導体基板１上に設けられた厚さ約１〜３ｕｍの埋込酸化膜２と、埋込酸化膜２上に設けられた厚さ３〜５ｕｍのＰ型の半導体層３とから構成されるＳＯＩ基板を備える。半導体層３には、島状半導体層３ａ周囲の絶縁分離用トレンチ４によって半導体層３の他の部分から絶縁分離され、ＰチャネルＭＯＳトランジスタ構造が形成された島状半導体層３ａが形成されている。
この島状半導体層３ａの中央部には、低不純物濃度のＮ型不純物層であるボディー領域８が形成されている。ボディー領域８内には、高不純物濃度のＰ型不純物層であるソース領域９、及びボディー領域８より高不純物濃度のＮ型不純物層であるボディーコンタクト領域１０が形成され、ソース領域９及びボディーコンタクト領域１０上には、ソース電極９ａが設けられている。ソース電極９ａによってソース領域９とボディー領域８とは電気的に接続されている。また、ボディー領域８の周囲には、ボディー領域８を中心とした同心状に、多結晶シリコンからなるゲート電極７と、低不純物濃度のＰ型不純物層であるドレイン領域５と、ドレイン領域５よりも低不純物濃度のＰ型不純物層であるドレインバッファ領域５ａとが形成されている。すなわち、ボディー領域８の周囲には、ボディー領域８を間に挟んでソース領域９と対向して位置するようにドレイン領域５及びドレインバッファ領域５ａが形成されている。ドレイン領域５の表面には、ドレイン領域５よりも高不純物濃度のＰ型不純物層であるドレインコンタクト領域６が形成されており、このドレインコンタクト領域６上にはドレイン電極６ａが設けられている。また、島状半導体層３ａの所定部位には、電界緩和のための厚さ３００〜５００ｎｍのＬＯＣＯＳ酸化膜１１が形成されており、本実施形態ではこのＬＯＣＯＳ酸化膜１１がゲート酸化膜としての役割を果たす。
島状半導体層３ａの外周囲部分、つまり絶縁分離用トレンチ４を挟んで島状半導体層３ａと隣接する外周囲部分には、他の素子との間での電気的な干渉を防止するための、低不純物濃度のＰ型不純物層であるバッファ領域１２が形成される。バッファ領域１２の表面には、バッファ領域１２よりも高不純物濃度のＰ型不純物層であるバッファコンタクト層１３が形成され、バッファコンタクト層１３上には、バッファ電極１３ａが設けられている。
このように、本実施形態に係る半導体装置は、ＰチャネルＭＯＳトランジスタにおいて、島状半導体層３ａの中央部にソース領域９を配置し、ソース領域９の外周部にソース領域９と同心状にドレイン領域５及びドレインバッファ領域５ａを配置し、絶縁分離用トレンチ４を挟んでドレイン領域５及びドレインバッファ領域５ａと隣接するバッファ電極１３ａを回路上の最低電位に固定することを特徴とする。
この構成によれば、絶縁分離用トレンチ４とドレインコンタクト領域６との間の距離を大きくすることなく、絶縁分離用トレンチ４とドレインコンタクト領域６との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧低下を防止できる。以下、その理由について詳細に説明する。
ＣＭＯＳ回路等の一般的によく使用される回路構成では、ＰチャネルＭＯＳトランジスタのソース電極９ａにはプラス極性の高電圧が印加され、ドレイン電極６ａは、プラス極性の高電圧が印加された状態と回路上の最低電圧が印加された状態との間で変動する状態をとる。バッファ電極１３ａが回路上の最低電位に固定されることを考慮すると、ドレイン電極６ａにプラス極性の高電圧が印加された場合に、バッファ領域１２とドレイン領域５及びドレインバッファ領域５ａとの間の電位差が最大となり、絶縁分離用トレンチ４とドレイン領域５及びドレインバッファ領域５ａとの間で発生するアバランシェ降伏を懸念する必要がある。
図２にバッファ領域１２とドレイン領域５との電位差が増加する場合、例えば、ＰチャネルＭＯＳトランジスタがゲートオン状態で、ソース電極９ａにプラス極性の高電圧が印加され、ドレイン電極６ａにバッファ電極１３ａより高い電圧で、ソース電極９ａより低い電圧に設定された場合のポテンシャル分布の一部（一点鎖線）を示す。図２に示すように、ポテンシャルはドレイン領域５からバッファ領域１２の間（図２における領域Ｂ）に分布する。バッファ領域１２とドレイン領域５との間に掛かる電圧は、ドレイン領域５とボディー領域１２との間に掛かる電圧の一部が分担されるため、ドレイン電極６ａに印加される電圧は全て掛からない。そのため、ソース電極９ａとバッファ電極１３ａの中間電位の場合に最も高くなる。これは、ドレイン電極６ａとソース電極９ａの電圧がほぼ等しいと、ドレイン領域５とボディー領域８の間に掛かる電圧はなくなり、また、ドレイン電極６ａとバッファ電極１３ａの電圧がほぼ等しいと、ドレイン領域５とバッファ領域１２の間に掛かる電圧はなくなるからである。よって、ドレイン領域５と絶縁分離用トレンチ４の間の距離は上記中間電位においてアバランシェ降伏しないような値に設定すればよく、上記距離を短縮でき、さらにドレイン電極６ａと同電位に接続されたバッファ領域を新たに形成する必要がないため、チップサイズの増加を抑制することができる。
なお、図２において、ドレイン領域５はドレインバッファ領域５ａ内に形成され、ドレイン領域５と絶縁分離用トレンチ４との間にドレインバッファ領域５ａを設けているが、これに代えて、ドレイン領域５を絶縁分離用トレンチ４に接するように設けても良い。この場合、上記距離はさらに短くなり、より一層チップサイズの増加を抑制することができる。
一方、ドレイン電極６ａに回路上の最低電圧が印加された場合には、ドレイン領域５及びドレインバッファ領域５ａとバッファ領域１２との間には電位差が発生しないので問題ない。
従って、上記構造を有するＰチャネルＭＯＳトランジスタにおいては、ドレイン電極６ａに、プラス極性の高電圧及び回路上の最低電圧の何れの電圧が印加された場合でも、ＰチャネルＭＯＳトランジスタのポテンシャル分布に影響が与えられない。よって、絶縁分離用トレンチ４とドレインコンタクト領域６との間の距離を大きくすることなく、絶縁分離用トレンチ４とドレインコンタクト領域６との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧低下を防止できる。
次に、上記ＰチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタに隣接して配置されたＮチャネルＭＯＳトランジスタとを備える半導体装置の構成を説明する。図３は半導体装置の断面図であり、図４は半導体装置の平面レイアウトを説明するための半導体装置の概略上面図である。なお、図４中の斜線領域は絶縁分離用トレンチ４を示す。
ＰチャネルＭＯＳトランジスタ構造は、半導体層３内の島状半導体層３ａに形成され、ＮチャネルＭＯＳトランジスタ構造は、絶縁分離用トレンチ２４により半導体層３の他の部分と絶縁分離された島状半導体層３ｂ内に形成されている。
島状半導体層３ｂの中央部には、低不純物濃度のＮ型不純物層であるドレイン領域２５、及びドレイン領域２５より高不純物濃度のＮ型不純物層であるドレインコンタクト領域２６が形成され、ドレインコンタクト領域２６上にはドレイン電極６ｂが設けられている。また、ドレイン領域２５の周囲には、ドレイン領域２５を中心とした同心状に、低不純物濃度のＰ型不純物層であるボディー領域２８が形成され、ボディー領域２８内には、高不純物濃度のＮ型不純物層であるソース領域２９、及びボディー領域２８より高不純物濃度のＰ型不純物層であるボディーコンタクト領域３０が形成されている。すなわち、ドレイン領域２５の周囲には、ボディー領域２８を間に挟んでドレイン領域２５と対向して位置するようにソース領域２９が形成されている。ソース領域２９及びボディーコンタクト領域３０の上には、ソース電極９ｂが設けられ、ソース電極９ｂにより、ソース領域２９とボディー領域２８とは電気的に接続されている。島状半導体層３ｂの所定部位には、電界緩和のためのＬＯＣＯＳ酸化膜３１が形成されており、島状半導体層３ｂ上にはゲート電極２７が設けられている。
島状半導体層３ｂの外周囲部分、つまり島状半導体層３ｂ周囲の絶縁分離用トレンチ２４を挟んで島状半導体層３ｂに隣接する外周囲部分には、例えば隣接するＰチャネルＭＯＳトランジスタ等の他の素子との間での電気的な干渉を防止するための、低不純物濃度のＰ型不純物層であるバッファ領域１２が形成されている。すなわち、ＰチャネルＭＯＳトランジスタの絶縁分離用トレンチ４とＮチャネルＭＯＳトランジスタの絶縁分離用トレンチ２４との間にはバッファ領域１２が形成されている。バッファ領域１２の表面には、バッファ領域１２よりも高不純物濃度のＰ型不純物層であるバッファコンタクト層１３が形成され、バッファコンタクト層１３上には、バッファ電極１３ａが形成されている。
このＮチャネルＭＯＳトランジスタのバッファ電極１３ａは、ＰチャネルＭＯＳトランジスタのバッファ電極１３ａと同様、回路上の最低電位に固定される。
ＣＭＯＳ回路等の一般的によく使用される回路構成では、ＮチャネルＭＯＳトランジスタのドレイン電極６ｂにプラス極性の高電圧が印加され、ソース電極９ｂは、回路上のプラス極性の中間電位、もしくは回路上の最低電位に固定される。トレンチ分離２４を挟んで島状半導体層３ｂと隣接するバッファ電極１３ａが回路上の最低電位に固定されることを考慮すると、ソース電極９ｂにプラス極性の中間電位が印加された場合、バッファ領域１２とソース領域２９との間の電位差が最大となり、絶縁分離用トレンチ２４とソース領域２９との間の間で発生するアバランシェ降伏を懸念する必要がある。
しかしながら、上記構造を有する半導体装置においては、Ｐ型不純物層であるボディー領域２８には、バッファ領域１２に対して、プラスの高電圧が印加されるため、絶縁分離用トレンチ２４表面の空乏層は、ボディー領域２８側ではなく、バッファ領域１２側に広がることになる。従って、ソース領域２９とバッファ領域１２との間の電圧は、バッファ領域１２側に伸びる空乏層と絶縁分離用トレンチ２４に係ることになるため、ポテンシャルの集中はバッファ領域１２の表面領域に生じ、ＮチャネルＭＯＳトランジスタのボディー領域２８側のポテンシャル分布に影響を与えない。
一方、ソース電極９ｂに回路上の最低電圧が印加された場合には、ドレイン領域２５とバッファ領域１２との間には電位差が発生しないので問題ない。
従って、上記構造を有するＮチャネルＭＯＳトランジスタにおいては、ソース電極９ｂに、プラス極性の中間電圧及び回路上の最低電圧の何れの電圧が印加された場合でも、ＮチャネルＭＯＳトランジスタのポテンシャル分布に影響を与えない。よって、絶縁分離用トレンチ２４とソース領域２９との間の距離を大きくすることなく、絶縁分離用トレンチ２４とソース領域２９との間の表面領域でのアバランシェ降伏の発生を防止でき、ドレイン・ソース間耐圧低下を防止できる。
なお、本実施形態では、半導体基板１の電位は、回路上の最低電位に固定されることを想定しているが、必ずしも回路上の最低電位に固定される必要はなく、ドレイン・ソース間耐圧を低下させない電位に設定されればこれに限られない。
以上のように、本実施形態の半導体装置によれば、ＰチャネルＭＯＳトランジスタに隣接して、ＮチャネルＭＯＳトランジスタを配置した半導体装置において、ＰチャネルＭＯＳトランジスタの絶縁分離用トレンチと接する領域の導電型とＮチャネルＭＯＳトランジスタの絶縁分離用トレンチと接する領域の導電型とを同じＰ型にし、ＮチャネルＭＯＳトランジスタのバッファ電極とＰチャネルＭＯＳトランジスタのバッファ電極とを共に回路上の最低電位に固定するので、両者のドレイン・ソース間耐圧低下を防止することができる。また、両者のバッファ領域を共用することができ、両者のバッファ領域の間に新たな絶縁分離用トレンチを設ける必要がなくなるので、素子面積を低減できる。よって、ＭＯＳトランジスタのドレイン・ソース間耐圧を確保しつつ、素子面積を低減することが可能な半導体装置を実現することができる。
なお、本実施形態のＰチャネルＭＯＳトランジスタでは、ソース領域の外周にドレイン領域を配置し、またＮチャネルＭＯＳトランジスタでは、ドレイン領域の外周にソース領域を配置し、かつソース領域と絶縁分離用トレンチとの間にボディー領域を配置し、両者のＭＯＳトランジスタのバッファ領域の電位を回路上の最低電位に固定することを特徴としているが、逆に、ＰチャネルＭＯＳトランジスタのドレイン領域の外周にソース領域を配置し、ＮチャネルＭＯＳトランジスタのソース領域の外周にドレイン領域を配置し、かつドレイン領域と絶縁分離用トレンチとの間にボディー領域を配置し、両者のＭＯＳトランジスタのバッファ領域の電位を回路上の最高電位に固定しても、同様の効果が得られることは言うまでもない。
本発明は、半導体装置に利用でき、特に高耐圧の駆動回路などに利用される半導体装置等に利用することができる。
本発明の実施形態に係る半導体装置を構成するＰチャネルＭＯＳトランジスタの断面図である。 同実施形態に係るＰチャネルＭＯＳトランジスタにおいて、バッファ電極に回路上の最低電位、ドレイン電極にプラス極性の高電圧が印加された状態でのポテンシャル分布を示すＭＯＳトランジスタの断面図である。 同実施形態に係る半導体装置の断面図である。 同実施形態に係る半導体装置の概略上面図である。 特許文献１に開示されている従来のＰチャネルＭＯＳトランジスタの断面図である。 図５に示すＭＯＳトランジスタにおいて、ドレイン電極にグランド電位、ソース電極にプラス極性の高電圧が印加された状態でのポテンシャル分布を示すＭＯＳトランジスタの断面図である。 図５に示すＭＯＳトランジスタにおいて、接続手段が設けられていない場合、バッファ電極とドレイン電極にグランド電位、ソース電極にプラス極性の高電圧が印加された状態でのポテンシャル分布を示すＭＯＳトランジスタの断面図である。 図６に示す構造のＰチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタに隣接して配置されたＮチャネルＭＯＳトランジスタとを備える半導体装置の断面図である。
符号の説明
１、１０１ 半導体基板
２、１０２ 埋込酸化膜
３、１０３ 半導体層
３ａ、３ｂ、１０３ａ、１０３ｂ 島状半導体層
４、２４、１０４、１１５、１２４ 絶縁分離用トレンチ
５、２５、１０５、１２５ ドレイン領域
６、２６、１０６、１２６ ドレインコンタクト領域
６ａ、６ｂ、１０６ａ、１０６ｂ ドレイン電極
７、２７、１０７、１２７ ゲート電極
８、２８、１０８、１２８ ボディー領域
９、２９、１０９、１２９ ソース領域
９ａ、９ｂ、１０９ａ、１０９ｂ ソース電極
１０、３０、１１０、１３０ ボディーコンタクト領域
１１、３１、１１１、１３１ ＬＯＣＯＳ酸化膜
１２、１１２、１３２ バッファ領域
１３、１１３、１３３ バッファコンタクト領域
１３ａ、１１３ａ、１１３ｂ バッファ電極
１１４、１３４ 接続手段

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された埋込酸化膜と、
    前記埋込酸化膜上に形成された半導体層とを備え、
    前記半導体層は、第１ボディー領域と、前記第１ボディー領域内に位置する第１ソース領域と、前記第１ボディー領域の周囲に位置する第１ドレイン領域とを持つ第１導電型の第１ＭＯＳトランジスタが形成された第１島状半導体層と、
    第２ドレイン領域と、前記第２ドレイン領域の周囲に位置する第２ボディー領域と、前記第２ボディー領域内に位置する第２ソース領域とを持つ第２導電型の第２ＭＯＳトランジスタが形成された第２島状半導体層と、
    前記第１島状半導体層の周囲に位置し、前記第１島状半導体層を前記半導体層の他の部分から絶縁分離する第１絶縁分離用トレンチと、
    前記第２島状半導体層の周囲に位置し、前記第２島状半導体層を前記半導体層の他の部分から絶縁分離する第２絶縁分離用トレンチと、
    前記第１絶縁分離用トレンチと前記第２絶縁分離用トレンチとの間に位置し、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間の電気的干渉を防止するために共用された１つのバッファ領域とを有し、
    前記バッファ領域の電位は、回路上の最低電位あるいは最高電位の何れか一方に固定されることを特徴とする半導体装置。
  2. 前記第１ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
    前記バッファ領域の電位は、回路上の最低電位に固定される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
    前記バッファ領域の電位は、回路上の最高電位に固定される
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体層は、前記第１ドレイン領域と前記第１絶縁分離用トレンチとの間に該第１ドレイン領域よりも低不純物濃度であるドレインバッファ領域をさらに有している
    ことを特徴する請求項１に記載の半導体装置。
  5. 前記半導体層において、前記第１ドレイン領域は前記第１絶縁分離用トレンチに接している
    ことを特徴する請求項１に記載の半導体装置。
JP2005142232A 2005-05-16 2005-05-16 半導体装置 Active JP4864344B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005142232A JP4864344B2 (ja) 2005-05-16 2005-05-16 半導体装置
US11/370,038 US7342283B2 (en) 2005-05-16 2006-03-08 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005142232A JP4864344B2 (ja) 2005-05-16 2005-05-16 半導体装置

Publications (2)

Publication Number Publication Date
JP2006319231A JP2006319231A (ja) 2006-11-24
JP4864344B2 true JP4864344B2 (ja) 2012-02-01

Family

ID=37418328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005142232A Active JP4864344B2 (ja) 2005-05-16 2005-05-16 半導体装置

Country Status (2)

Country Link
US (1) US7342283B2 (ja)
JP (1) JP4864344B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008131730A (ja) * 2006-11-20 2008-06-05 Matsushita Electric Ind Co Ltd 半導体装置、モータ駆動装置、及び空調機
DE102007029756A1 (de) * 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben
JP5410012B2 (ja) * 2007-09-28 2014-02-05 ローム株式会社 半導体装置
US20090218627A1 (en) * 2008-02-28 2009-09-03 International Business Machines Corporation Field effect device structure including self-aligned spacer shaped contact
JP5515248B2 (ja) 2008-03-26 2014-06-11 富士電機株式会社 半導体装置
EP2951865B1 (en) * 2013-01-30 2020-03-25 Microchip Technology Incorporated Semiconductor device with esd self-protection and lin bus driver comprising the same
JP6740831B2 (ja) * 2016-09-14 2020-08-19 富士電機株式会社 半導体装置
KR102514904B1 (ko) * 2019-02-28 2023-03-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 증가된 항복 전압을 갖는 고전압 반도체 장치 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3293871B2 (ja) * 1991-01-31 2002-06-17 株式会社東芝 高耐圧半導体素子
JPH11274501A (ja) * 1998-03-20 1999-10-08 Denso Corp 半導体装置
JP3509552B2 (ja) * 1998-04-30 2004-03-22 株式会社デンソー 半導体装置
JPH11330383A (ja) * 1998-05-20 1999-11-30 Denso Corp 半導体装置
JP4231612B2 (ja) * 2000-04-26 2009-03-04 株式会社ルネサステクノロジ 半導体集積回路
JP2001345376A (ja) * 2000-06-01 2001-12-14 Unisia Jecs Corp 半導体装置
JP4471480B2 (ja) * 2000-10-18 2010-06-02 三菱電機株式会社 半導体装置
US7224025B2 (en) * 2004-08-03 2007-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Isolated LDMOS IC technology

Also Published As

Publication number Publication date
US20060255406A1 (en) 2006-11-16
US7342283B2 (en) 2008-03-11
JP2006319231A (ja) 2006-11-24

Similar Documents

Publication Publication Date Title
JP4864344B2 (ja) 半導体装置
KR101128716B1 (ko) 반도체 장치
US7514754B2 (en) Complementary metal-oxide-semiconductor transistor for avoiding a latch-up problem
US8390032B2 (en) Depletion mode field effect transistor for ESD protection
JP5968548B2 (ja) 半導体装置
US9412738B2 (en) Semiconductor device
US10262997B2 (en) High-voltage LDMOSFET devices having polysilicon trench-type guard rings
US10256340B2 (en) High-voltage semiconductor device and method for manufacturing the same
JP2005072566A (ja) 半導体装置
JP2000332247A (ja) 半導体装置
JP5270877B2 (ja) 半導体装置
JP4166010B2 (ja) 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置
JP2006140496A (ja) 多種動作電圧を有する集積回路絶縁用半導体構造
US10128331B1 (en) High-voltage semiconductor device and method for manufacturing the same
US7473974B2 (en) Semiconductor circuit device including a protection circuit
JP2007019413A (ja) 保護回路用半導体装置
US7880240B2 (en) Semiconductor device
JP5092202B2 (ja) 半導体装置
JP2825038B2 (ja) 半導体装置
KR20120004954A (ko) 반도체 장치
JP4787554B2 (ja) 入出力回路装置
WO2021085437A1 (ja) 半導体集積回路
JP3352828B2 (ja) 半導体装置
JP2005045080A (ja) 半導体装置
JPH09191054A (ja) Ｃｍｏｓトランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111101

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111109

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141118

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4864344

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250