JPH06342041A - 論理回路テスト容易化回路 - Google Patents

Abstract

(57)【要約】 【目的】 単一縮退故障の有無の判定を行う。 【構成】 複数のテスト用回路１２は、チェック入力Ｃ
ＨＩとチェック出力ＣＨＯとに関してカスケード接続さ
れている。それぞれの該テスト用回路１２は、前記モニ
タ入力ＴＤからＨ状態が入力されると、前記チェック入
力ＣＨＩからの論理状態に応じて異なる論理状態を前記
チェック出力ＣＨＯへと出力する。又、前記モニタ入力
ＴＤからＬ状態が入力されると、Ｈ状態の場合とは異な
る対応にて、前記モニタ入力ＴＤからの論理状態に応じ
て前記チェック出力ＣＨＯへと所定の論理状態を出力す
る。従って、最終段の信号ＣＨ（n ＋１）によって、モ
ニタ入力ＴＤ１〜ＴＤn のいずれか１つの状態変化を判
定することができ、単一縮退故障を判定することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば半導体集積回路
等に組み込むテスト対象論理回路のテストに用いる論理
回路テスト容易化回路に係り、特に、単一縮退故障の有
無の判定を比較的少ない論理ゲートの論理回路にて実現
し、テスト対象論理回路と共に例えば半導体集積回路に
も組み込むことができるようにした論理回路テスト容易
化回路に係り、あるいは、テスト対象論理回路へ入力す
るテストパターンを自動生成を比較的少ない論理ゲート
の論理回路にて実現し、テスト対象論理回路と共に例え
ば半導体集積回路にも組み込むことができるようにした
論理回路テスト容易化回路に関する。

【０００２】

【従来の技術】一般に、論理回路は、フリップフロップ
等の記憶素子（又は記憶回路）と、ＮＡＮＤ論理ゲート
やＮＯＲ論理ゲート等を用いた組合せ回路とに分けるこ
とができる。例えば、図１１に示される論理回路は、合
計４個のフリップフロップ７２による記憶素子と、組合
せ回路部６６a 及び６６b とにて構成されている。

【０００３】前記組合せ回路は、入力が決まれば出力が
直ちに決まるというものである。このときの出力は、用
いられている論理ゲートの組合せによって決まるもので
あり、所定の論理式で表わすことができる。従って、該
組合せ回路は、その論理式を用いて比較的簡単にテスト
することができる。一方、前記順序回路は、フリップフ
ロップ同士、あるいはフリップフロップと前記組合せ回
路が複雑につながっているため、出力の状態を単純な論
理式で表わすことができない。従って、このような順序
回路のテストは非常に困難なものとなっている。

【０００４】又、このように記憶素子と組合せ回路とで
構成された順序回路のテストを容易化するために、スキ
ャンパス方式と呼ばれるテスト方式がよく用いられてい
る。これは、順序回路中の記憶素子部分であるフリップ
フロップを、該論理回路のテスト時に、その組合せ回路
部分から切り離して１つの長大なシフトレジスタに切り
換えるというものである。該スキャンパス方式のテスト
方法によれば、例えば集積回路内のテスト対象となる論
理回路の全てのフリップフロップを１つのシフトレジス
タとし、該シフトレジスタにシリアルなテストパターン
を入力しながら、記憶素子をも備えた論理回路であって
も比較的簡単に能率良くテストすることができる。

【０００５】このようなスキャンパステスト方式等、論
理回路のテストに用いられるテストパターンは、例えば
機能テストによる検出によって生成する。例えば、テス
ト対象となる論理回路（以降、単にテスト対象論理回路
と称する）のその内部の論理ゲートやノードの故障が、
該テスト対象論理回路の出力バッファの出力に表われる
ような（観測できるような）テストパターンを人手にて
作成するというものである。

【０００６】一方、例えばこのようなスキャンパス方式
のテスト方法等に用いられるテストパターンの生成方法
として、内部スキャン法と呼ばれるものがある。これ
は、コンピュータのシミュレーション等を行いながら、
必要とされるテストパターンを自動的あるいは半自動的
に生成するというものである。

【０００７】

【発明が達成しようとする課題】しかしながら、前述の
ようなスキャンパス方式のテスト方法では、単一縮退故
障の有無の判定が時間を要するものとなってしまってい
た。例えば、テスト対象論理回路中のn 個のフリップフ
ロップへと、単一縮退故障の有無の判定に用いる論理状
態が記憶されている場合、該スキャンパス方式では、n
サイクルの読出サイクルにて、このようなn 個のフリッ
プフロップの論理状態を順次読み出さなければならず、
非常に時間のかかるものである。又、このようにして読
み出した各フリップフロップの論理状態は、それぞれの
期待される論理状態と順次比較しなければならず、この
ような判定も時間を要するものとなっていた。

【０００８】更に、このようなスキャンパス方式等に用
いられるテストパターンの生成についても、前述の機能
テストによる生成方法や前述の内部スキャン法のいずれ
においても、それぞれ問題があった。

【０００９】例えば、前述の機能テストによるテストパ
ターン生成方法において、テスト対象論理回路の内部の
全ての論理ゲートの故障や内部ノードの故障を検出する
ためには、テストパターン作成者の熟練を要するという
問題がある。又、このようなテストパターン作成は非常
に時間のかかるものとなっている。

【００１０】一方、前述の内部スキャン法についても、
コンピュータのシミュレーションや多くの人手による作
業が必要であり、時間のかかるものなっている。又、生
成されるテストパターンは一般的に多くなってしまう。
従って、このような内部スキャン法にて生成されたテス
トパターンを用いたテストでは、多くのテストパターン
を順次実行しなければならず、テスト時間が長くなって
しまうという問題がある。

【００１１】本願の第１発明は、前記従来の問題点を解
決するべくなされたもので、単一縮退故障の有無の判定
を比較的少ない論理ゲートの論理回路にて実現し、テス
ト対象論理回路と共に、例えば半導体集積回路にも組み
込むことができるようにした論理回路テスト容易化回路
を提供することを第１目的とする。

【００１２】更に、本願の第２発明は、テスト対象論理
回路へ入力するテストパターンを自動生成を比較的少な
い論理ゲートの論理回路にて実現し、テスト対象論理回
路と共に例えば半導体集積回路にも組み込むことができ
るようにした論理回路テスト容易化回路を提供すること
を第２目的とする。

【００１３】

【課題を達成するための手段】本願の第１発明は、テス
ト対象論理回路のモニタしようとするテストモニタ箇所
の論理状態を入力するモニタ入力ＴＤと、チェック入力
ＣＨＩと、チェック出力ＣＨＯとを有したテスト用回路
を複数備え、又、それぞれの該テスト用回路が、前記モ
ニタ入力ＴＤから入力される論理状態がＨ状態の場合に
は、前記チェック入力ＣＨＩから入力される論理状態に
応じて異なる論理状態を前記チェック出力ＣＨＯへと出
力すると共に、前記モニタ入力ＴＤから入力される論理
状態がＬ状態の場合には、該モニタ入力ＴＤから入力さ
れる論理状態がＨ状態の場合の前述の前記チェック入力
ＣＨＩと前記チェック出力ＣＨＯとの対応とは異なる対
応にて、前記チェック入力ＣＨＩから入力される論理状
態に応じて異なる論理状態を前記チェック出力ＣＨＯへ
と出力するモニタ論理演算回路を備え、更に、複数の前
記テスト用回路が、前記チェック入力ＣＨＩと前記チェ
ック出力ＣＨＯとに関してカスケード接続されており、
カスケード接続されたものの第１段の前記チェック入力
ＣＨＩに入力される所定の論理状態に対応して、カスケ
ード接続されたものの最終段の前記チェック出力ＣＨＯ
から出力される論理状態の判定によって、前記モニタ論
理演算回路それぞれの前記モニタ入力ＴＤに入力されて
いる論理状態が、それぞれの期待論理状態と全て同一で
あるか否か判定することができることにより、前記第１
目的を達成したものである。

【００１４】又、本願の第２発明は、テスト対象論理回
路中の論理状態を設定しようとする所望のテスト設定箇
所に対して接続されるテスト出力ＴＱと、設定入力ＣＩ
及び設定出力ＣＯと、初期設定入力ＣＬ及びクロック入
力ＣＫとを有する複数のテスト設定回路を備え、又、そ
れぞれの該テスト設定回路が、保持された論理状態を出
力するその出力Ｑが前記テスト出力ＴＱに接続され、又
前記初期設定入力ＣＬの入力に従ってその保持する論理
状態が初期設定されるフリップフロップと、前記設定入
力ＣＩ及び前記フリップフロップの前記出力Ｑを入力
し、これら設定入力ＣＩと出力Ｑとの加算結果Ｓを前記
フリップフロップの入力Ｄへ出力し、その加算の桁上げ
Ｃを前記設定出力ＣＯへ出力する半加算器とを備えたも
のであって、更に、複数の前記テスト設定回路が、前記
設定入力ＣＩと前記設定出力ＣＯとに関してカスケード
接続され、又、カスケード接続されたものの第１段の前
記設定入力ＣＩには、前記半加算器の前記桁上げＣでの
桁上げ有りに対応する論理状態が入力され、複数の前記
テスト設定回路それぞれの前記初期設定入力ＣＬが互い
に並列接続され、又、複数の前記テスト設定回路それぞ
れの前記クロック入力ＣＫが互いに並列接続されている
ことにより、前記第２目的を達成したものである。

【００１５】更に、前記第１発明の論理回路テスト容易
化回路において、前記テスト用回路それぞれが、テスト
対象論理回路中の論理状態を設定しようとする所望のテ
スト設定箇所に対して接続されるテスト出力ＴＱと、設
定入力ＣＩ及び設定出力ＣＯと、初期設定入力ＣＬ及び
クロック入力ＣＫとを有し、又、それぞれの前記テスト
用回路それぞれが、保持された論理状態を出力するその
出力Ｑが前記テスト出力ＴＱに接続され、又前記初期設
定入力ＣＬの入力に従ってその保持する論理状態が初期
設定されるフリップフロップと、前記設定入力ＣＩ及び
前記フリップフロップの前記出力Ｑを入力し、これら設
定入力ＣＩと出力Ｑとの加算結果Ｓを前記フリップフロ
ップの入力Ｄへ出力し、その加算の桁上げＣを前記設定
出力ＣＯへ出力する半加算器とを備えたものであって、
更に、複数の前記テスト用回路が、前記設定入力ＣＩと
前記設定出力ＣＯとに関してカスケード接続され、又、
カスケード接続されたものの第１段の前記設定入力ＣＩ
には、前記半加算器の前記桁上げＣでの桁上げ有りに対
応する論理状態が入力され、複数の前記テスト設定回路
それぞれの前記初期設定入力ＣＬが互いに並列接続さ
れ、又、複数の前記テスト設定回路それぞれの前記クロ
ック入力ＣＫが互いに並列接続されていることにより、
前記第１目的を達成すると共に、前記第２目的をも達成
したものである。

【００１６】

【作用】まず、本願の前記第１発明の作用を説明する。

【００１７】前述の単一縮退故障は、例えば半導体集積
回路に組み込まれるテスト対象論理回路の１つの不良モ
デルである。この単一縮退故障は、テスト対象論理回路
中の１箇所がＨ状態又はＬ状態の論理状態に固定されて
しまうという故障モデルである。本第１発明は、このよ
うな単一縮退故障に着目し、より少ない論理ゲートを用
いた論理回路にてこれを検出できるようにしたものであ
る。

【００１８】図１は、前記第１発明の要旨を示すブロッ
ク図である。

【００１９】この図１において、本発明の論理回路テス
ト容易化回路は、複数のテスト用回路１２を備える。そ
れぞれの前記テスト用回路１２は、それぞれ、テスト対
象論理回路のモニタしようとするテストモニタ箇所の論
理状態を入力するモニタ入力ＴＤと、チェック入力ＣＨ
Ｉと、チェック出力ＣＨＯとを有する。

【００２０】更に、このような複数のテスト用回路１２
は、この図１に示される如く、前記チェック入力ＣＨＩ
と前記チェック出力ＣＨＯとに関してカスケード接続さ
れている。例えばこの図１においては、合計n 個の前記
テスト用回路１２がカスケード接続されている。

【００２１】例えば、この図１においては、このように
カスケード接続されたものの第１段の前記チェック入力
ＣＨＩには、外部から所定の論理状態が入力される。
又、該第１段の前記テスト用回路１２の前記チェック出
力ＣＨＯは、第２段の前記テスト用回路１２のチェック
入力ＣＨＩに接続され、ＣＨ２となっている。このよう
に、これ以降についても、順次カスケード接続されてい
る。又、最終段、即ち第n 段の前記テスト用回路１２に
ついては、そのチェック入力ＣＨＩには第（n −１）段
の前記テスト用回路１２のチェック出力ＣＨＯが接続さ
れ、ＣＨn となっている。又、該第n 段のそのチェック
出力ＣＨＯからは、ＣＨ（n ＋１）として、単一縮退故
障の有無の判定に用いられる論理状態が出力される。

【００２２】このように、複数カスケード接続される前
記テスト用回路１２のそれぞれの前記モニタ入力ＴＤ
は、それぞれ前記テスト対象回路のモニタしようとする
テストモニタ箇所へと接続されている。例えば、この図
１においては、それぞれのテスト用回路１２の前記モニ
タ入力ＴＤは、第１段から順にＴＤ１、ＴＤ２・・・Ｔ
Ｄn となっている。

【００２３】図２は、前記第１発明が用いる前記テスト
用回路の構成を示すブロック図である。

【００２４】この図２に示す如く、前記図１に示した前
記テスト用回路１２は、モニタ論理演算回路１４を備え
る。該モニタ論理演算回路１４は、まず、前記モニタ入
力ＴＤから入力される論理状態がＨ状態の場合には、前
記チェック入力ＣＨＩから入力される論理状態に応じて
異なる論理状態を前記チェック出力ＣＨＯへと出力す
る。

【００２５】即ち、前記モニタ入力ＴＤから入力される
論理状態がＨ状態の場合、この図２においてパターンＡ
に示されるような対応にて、前記チェック入力ＣＨＩか
ら入力される論理状態に応じて、前記チェック出力ＣＨ
Ｏと対応する論理状態が出力される。あるいは、このよ
うに前記モニタ入力ＴＤからＨ状態が入力される場合、
この図２のパターンＢに示される如く、前記チェック入
力ＣＨＩから入力される論理状態に応じて、前記チェッ
ク出力ＣＨＯへと所定の論理状態が出力される。

【００２６】一方、前記モニタ入力ＴＤから入力される
論理状態がＬ状態となった場合には、該モニタ入力ＴＤ
から入力される論理状態がＨ状態の場合の、前述のチェ
ック入力ＣＨＩと前記チェック出力ＣＨＯとの対応とは
異なる対応にて、前記チェック入力ＣＨＩから入力され
る論理状態に応じて異なる論理状態を前記チェック出力
ＣＨＯへと出力する。

【００２７】即ち、前記モニタ入力ＴＤから入力される
論理状態がＨ状態の場合に、前記パターンＡに従って前
記チェック入力ＣＨＩに応じて前記チェック出力ＣＨＯ
が出力されるようになっていれば、前記モニタ入力ＴＤ
から入力される論理状態がＬ状態の場合には、前記パタ
ーンＢに対応して前記チェック入力ＣＨＩから入力され
る論理状態に応じて前記チェック出力ＣＨＯへと所定の
論理状態が出力される。一方、前記モニタ入力ＴＤから
入力される論理状態がＨ状態の場合に、前記パターンＢ
に従って前記チェック入力ＣＨＩに応じた前記チェック
出力ＣＨＯの論理状態が出力されるようになっている場
合には、前記モニタ入力ＴＤからＬ状態の論理状態が入
力された場合には、前記パターンＡに従って、前記チェ
ック入力ＣＨＩに応じた前記チェック出力ＣＨＯの論理
状態が出力される。

【００２８】このように、前記第１発明に用いられる前
記テスト用回路１２においては、前記パターンＡや前記
パターンＢの如く、前記チェック入力ＣＨＩに入力され
る論理状態が変化すれば、必ず前記チェック出力ＣＨＯ
から出力される論理状態も変化することとなる。

【００２９】更に、前記モニタ入力ＴＤから入力される
論理状態が変化した場合には、該変化の前に前記パター
ンＡが用いられていた場合には該変化後には前記パター
ンＢが用いられることになり、該変化の前に前記パター
ンＢが用いられていれば該変化後には前記パターンＡが
用いられることになる。従って、このように前記モニタ
入力ＴＤへと入力される論理状態が変化すれば、必ずそ
のテスト用回路１２の前記チェック出力ＣＨＯから出力
される論理状態も変化することとなる。

【００３０】従って、本第１発明においては、カスケー
ド接続される前段の前記テスト用回路１２からの前記チ
ェック入力ＣＨＩの論理状態が変化した場合や、その前
記テスト用回路１２が入力する前記テスト対象論理回路
からの前記モニタ入力ＴＤから入力される論理状態が変
化した場合には、いずれの場合にも、前記チェック出力
ＣＨＯから出力される論理状態が必ず変化する。従っ
て、このようにカスケード接続されたものの最終段の前
記チェック出力ＣＨＯから出力される論理状態の判定に
よって、カスケード接続された全ての前記テスト用回路
１２に入力されるモニタ入力ＴＤに関して、単一縮退故
障があったか否かが判定できる。これは、カスケード接
続されたものの第１段の前記チェック入力ＣＨＩに所定
の論理状態を入力しておけば、カスケード接続されたも
ののいずれかの前記モニタ入力ＴＤの１つの論理状態が
故障によって反転していた場合には、最終段の前記チェ
ック出力ＣＨＯから出力される論理状態は、その期待さ
れる論理状態とは異なるものとなるためである。

【００３１】なお、図３は、前記第１発明に用いられる
前記モニタ論理演算回路の具体例を示すものである。

【００３２】この図３に示されるモニタ論理演算回路１
４a 〜１４f は、いずれも、前記図２を用いて説明した
ような、前記チェック入力ＣＨＩ及び前記モニタ入力Ｔ
Ｄから入力される論理状態に従って、前記チェック出力
ＣＨＯから所定の論理状態を出力する。前記モニタ論理
演算回路１４a はＥＯＲ（exclusive ＯＲ）論理ゲー
トである。又、他の前記モニタ論理演算回路１４b 〜１
４f は、ＥＯＲ論理ゲートの入力や出力が反転入力ある
いは反転出力となったものである。

【００３３】以下、本願の前記第２発明の作用を説明す
る。

【００３４】前述の従来のスキャンパス方式でのテスト
パターンの設定では、複数のフリップフロップをシフト
レジスタとして動作させながらテストパターンを設定し
ている。本願の前記第２発明は、このような設定方法と
全く異なる方法にてテストパターンを設定するものであ
る。

【００３５】即ち、前記第２発明は、テストパターンの
設定に用いられる複数のフリップフロップを、そのテス
トパターンの設定の際にはバイナリカウンタとして動作
させるというものである。

【００３６】これは、テストパターン設定時にバイナリ
カウンタを構成し、そのカウンタ値を順次インクリメン
ト（その値を“１”だけ増加）することで、そのカウン
タ値を、設定しようとするテストパターンに対応した所
定値にすると共に、これに対応する各フリップフロップ
（バイナリカウンタを構成するもの）それぞれから出力
される論理状態を、テスト対象論理回路中の論理状態を
設定しようとする所望の設定箇所にテストパターンとし
て出力するというものである。

【００３７】図４は、前記第２発明の要旨を示すブロッ
ク図である。

【００３８】この図４に示される如く、前記第２発明の
設定回路テスト容易化回路は、複数のテスト設定回路４
２を備える。これらテスト設定回路４２は、それぞれ、
テスト対象論理回路中の論理状態を設定しようとする所
望のテスト設定箇所に対して接続されるテスト出力ＴＱ
と、設定入力ＣＩ及び設定出力ＣＯと、初期設定入力Ｃ
Ｌ及びクロック入力ＣＫとを有する。

【００３９】更に、このような複数の前記テスト設定回
路４２は、前記設定入力ＣＩと前記設定出力ＣＯとに関
してカスケード接続される。又、このようにカスケード
接続されたものの第１段の前記テスト設定回路４２の前
記設定入力ＣＩには、該テスト設定回路４２が備える半
加算器のその加算の桁上げ有りに対応する論理状態が入
力される。

【００４０】又、このような複数の前記テスト設定回路
４２のそれぞれの前記初期設定入力ＣＬは互いに並列接
続される。又、複数の前記テスト設定回路４２それぞれ
の前記クロック入力ＣＫについても、互いに並列接続さ
れる。又、このように互いに並列接続されたものは、そ
れぞれ、全体の初期設定入力ＣＬとなり、全体のクロッ
ク入力ＣＫとなる。

【００４１】図５は、前記第２発明の論理回路テスト容
易化回路に用いられる前記テスト設定回路の構成を示す
ブロック図である。

【００４２】この図５に示される如く、前記図４にも示
した前記テスト設定回路４２は、主として、フリップフ
ロップ４６と、半加算器４４とにより構成されている。

【００４３】前記フリップフロップ４６は、保持された
論理状態を出力するその出力Ｑが前記テスト出力ＴＱに
接続されている。又、該フリップフロップ４６は、その
初期設定入力ＣＬの入力に従って、その保持する論理状
態が初期設定される。例えば、該フリップフロップ４６
が備えるこのような初期設定入力ＣＬは、例えばクリア
入力やあるいはプリセット入力等である。このクリア入
力は、そのフリップフロップに保持される論理状態をク
リアするためのものである。又、このプリセット入力
は、そのフリップフロップに保持される論理状態をセッ
トするためのものである。

【００４４】前記半加算器４４は、前記設定入力ＣＩ及
び前記フリップフロップ４６の前記出力Ｑを入力する。
又、該半加算器４４は、これら設定入力ＣＩと出力Ｑと
の加算結果Ｓを前記フリップフロップの入力Ｄへと出力
する。更に、該半加算器４４は、その加算の桁上げＣを
前記設定出力ＣＯへと出力する。

【００４５】このような本第２発明の論理回路テスト容
易化回路において、それぞれの前記テスト設定回路４２
が備える前記フリップフロップ４６及び前記半加算器４
４は、該テスト設定回路４２を複数前述のようにカスケ
ード接続することにより、バイナリカウンタとして動作
させることができる。このようなバイナリカウンタは、
全体の前記初期設定入力ＣＬに接続される前記テスト設
定回路４２のそれぞれの前記初期設定入力ＣＬ（前記フ
リップフロップ４６の初期設定入力ＣＬにも接続され
る）によって、それぞれの前記テスト設定回路４２に保
持される論理状態を一括設定することができる。

【００４６】例えば、このような初期設定入力ＣＬが前
述のようなクリア入力の場合、このような初期設定入力
ＣＬによって、全てのフリップフロップ４６に“０”に
相当する論理状態を一括設定することができる。この
後、全体の前記クロック入力ＣＫに接続される前記テス
ト設定回路４２のそれぞれの前記フリップフロップ４６
のクロック入力ＣＫから、順次クロックパルスを入力す
ることにより、カスケード接続されバイナリカウンタと
して動作する複数の前記フリップフロップ４６に記憶さ
れるカウンタ値を、順次インクリメントすることができ
る。これによって、設定したいテストパターンに対応す
るカウンタ値を得ることができる。

【００４７】又、例えば、前述のような初期設定入力Ｃ
Ｌが前述のようなプリセット入力の場合であっても、設
定したいテストパターンに対応するカウンタ値を得るこ
とができる。即ち、プリセット入力であるこのような初
期設定入力ＣＬによって、バイナリカウンタとされたも
ののカウンタ値を最大値（全てのビットが“１”）とし
た後、前記クロック入力ＣＫから順次クロックパルスを
入力し、前記カウンタ値を順次インクリメントする。

【００４８】従って、本発明では前述の如く、前記初期
設定入力ＣＬにてそのカウンタ値を初期設定（例えばカ
ウンタ値“０”を設定）した後、必要とされる数のクロ
ックパルスを前記クロック入力ＣＫへと入力すること
で、所望のテストパターンに対応するカウンタ値を得る
ことができる。又、このようなカウンタ値に対応して、
前記図４に示されるテスト出力ＴＱ１〜ＴＱn から、テ
スト対象論理回路中の所望のテスト設定箇所へと、所望
のテストパターンの論理状態を設定することができる。
従って、本第２発明によれば、テスト対象論理回路に入
力するテストパターンの自動生成を、比較的少ない論理
ゲートを用いた論理回路にて実現することができる。

【００４９】なお、ここで合計４箇所のテスト対象論理
回路中の所望のテスト設定箇所へのテストパターンの設
定を考える。従来技術として前述したスキャンパス方式
においては、合計４箇所のテスト設定箇所に対応して備
えられる合計４個のフリップフロップによるシフトレジ
スタの値を設定するために、合計４回のシフト動作を行
わなければならない。例えば、合計４箇所の前記テスト
設定箇所に対して考えられる全ての論理状態の組合せに
対応した考えられる全てのテストパターンを入力する場
合には、２⁴ ＝１６回だけ、前述のような４回のシフト
を行わなければならない。即ち、考えられる全てのテス
トパターンを用いたテストを完了するまでには、（４×
２⁴ ＝６４）回のシフト動作を行わなければならない。

【００５０】これと比較して、前記第２発明を適用した
場合、このような合計４個の所望のテスト設定箇所に対
するテストパターンを、考えられる全ての組合せについ
て行う場合には、合計４個の前記テスト設定回路４２の
前記クロック入力ＣＫへと、合計１６個のクロックパル
スを入力するだけでよい。即ち、前述のスキャンパス方
式の１／４のクロックパルス数でよい。これは、合計４
個のテスト設定箇所での合計（２⁴ ＝１６）の組合せの
各テストパターンは、前記クロック入力ＣＫへとクロッ
クパルスを入力する毎に、順次設定されるためである。
即ち、あるテストパターンに対応するあるカウンタ値
で、１つのクロックパルスを入力すれば、次のテストパ
ターンに対応するカウンタ値となる。

【００５１】このように、前述した従来のスキャンパス
方式のテスト方法に比べても、前記第２発明によれば、
生成されたテストパターンによるテスト時間を短縮する
ことができるという効果をも得ることができる。

【００５２】なお、前記第１発明及び前記第２発明はこ
れに限定されるものではないが、これら第１発明及び第
２発明を組合せて適用することも可能である。例えば、
図６に示されるテスト用回路１２a の如く、前記第１発
明が適用されたモニタ論理演算回路１４と共に、前記第
２発明が適用された前記フリップフロップ４６及び前記
半加算器４４をも備えるようにしてもよい。このよう
に、前記第１発明を適用すると共に、前記第２発明をも
適用した場合には、前記第１目的が達成できると共に、
前記第２目的をも達成することもできる。更に、このよ
うに前記第１発明と前記第２発明とを適用した場合に
は、その作業性向上の相乗効果によって能率良くテスト
パターンを設定でき、又前述のような単一縮退故障を効
果的に判定することができ、例えば半導体集積回路に組
み込まれるテスト対象論理回路を効果的にテストするこ
とが可能となる。

【００５３】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００５４】図７は、前記第１発明及び前記第２発明が
適用された第１実施例及び第２実施例に用いられるテス
ト用回路の論理回路図である。

【００５５】この図７に示されるテスト用回路は、前記
図６のものと同様に、前記第１発明と前記第２発明とが
適用されている。又、この図７に示される如く、前記第
１実施例及び前記第２実施例に用いられる前記テスト設
定回路は、主として、ＥＯＲ論理ゲート１４a 及び４４
b と、ＡＮＤ論理ゲート４４c と、セレクタ６２と、Ｄ
型フリップフロップ４６とにより構成されている。特
に、前記ＥＯＲ論理ゲート４４b と、前記ＡＮＤ論理ゲ
ート４４c とによって、半加算器４４a が構成されてい
る。

【００５６】まず、前記ＥＯＲ論理ゲート１４a は、前
記図２に示された前述のモニタ論理演算回路１４に相当
するものである。該ＥＯＲ論理ゲート１４a は、前記モ
ニタ入力ＴＤがＨ状態の場合、前記図２に示される前記
パターンＢに示す如く、前記チェック入力ＣＨＩに従っ
て、前記チェック出力ＣＨＯから所定の論理状態を出力
する。一方、該ＥＯＲ論理ゲート１４a は、前記モニタ
入力ＴＤがＬ状態の場合には、前記図２の前記パターン
Ａに示す如く、前記チェック入力ＣＨＩに従って前記チ
ェック出力ＣＨＯへと所定の論理状態を出力する。

【００５７】次に、前記半加算器４４a において、その
前記ＥＯＲ論理ゲート４４b は、前記設定入力ＣＩと前
記Ｄ型フリップフロップ４６の出力Ｑとの、１ビットの
２進加算を行い、その加算結果Ｓを前記セレクタ６２の
入力１へと出力する。又、該半加算器４４a において、
前記ＡＮＤ論理ゲート４４c は、前記設定入力ＣＩと前
記Ｄ型フリップフロップ４６の前記出力Ｑとの加算時の
桁上げＣを求めるものである。又、この桁上げＣは、当
該テスト用回路の設定出力ＣＯとして、次段のテスト用
回路へと出力される。

【００５８】前記セレクタ６２は、入力０及び入力１
と、入力Ｘと、出力Ｕとを有する。該セレクタ６２は、
前記入力Ｘに従って、前記入力０あるいは前記入力１の
いずれか一方を選択し、選択されたものの論理状態を前
記出力Ｕへと出力するというものである。即ち、前記入
力ＸからＨ状態（“１”）が入力された場合、前記ＥＯ
Ｒ論理ゲート４４b の出力を選択し、その論理状態を前
記出力Ｕへと出力する。一方、該セレクタ６２は、前記
入力ＸがＬ状態（“０”）の場合には、前記モニタ入力
ＴＤを選択し、その論理状態を前記出力Ｕへと出力す
る。なお、該セレクタ６２の前記入力Ｘにはモード信号
ＭＤが入力されている。該モード信号ＭＤは、Ｌ状態
（“０”）が通常モードであり、Ｈ状態（“１”）がテ
ストモードとなっている。

【００５９】前記フリップフロップ４６は、入力Ｄと、
クリア入力ＣＬ及びクロック入力ＣＫと、出力Ｑとを有
する。該Ｄ型フリップフロップ４６は、前記クロック入
力ＣＫの立ち上り時に、前記入力Ｄに入力される論理状
態を保持し、この保持された論理状態を前記出力Ｑへと
出力する。又、該Ｄ型フリップフロップ４６は、前記ク
リア入力ＣＬがＬ状態となると、保持されている論理状
態をＬ状態（“０”）とする。又、該Ｄ型フリップフロ
ップ４６の前記出力Ｑは、当該テスト設定回路の前記テ
スト出力ＴＱに接続されていると共に、前記ＥＯＲ論理
ゲート４４b 及び前記ＡＮＤ論理ゲート４４c のそれぞ
れの一方の入力へも接続されている。

【００６０】図８は、前記第１実施例の論理回路図であ
る。

【００６１】この図８に示される論理回路は、記憶素子
と組合せ回路とに分けられる。即ち、組合せ回路は、組
合せ回路部６６a 及び６６b となっている。一方、記憶
素子部分は、合計６個の前記テスト用回路１２b となっ
ている。これらテスト用回路１２b は、前記図７を用い
て前述したものである。特に、該テスト用回路１２bに
おいて、前記モード信号ＭＤがＬ状態となったときに、
前記テスト用回路１２b はＤ型フリップフロップとして
構成される。即ち、該モード信号ＭＤがＬ状態となる
と、それぞれの前記テスト用回路１２b が備える前記Ｄ
型フリップフロップ４６は、前記組合せ回路部６６a や
６６b へと、その入力Ｄやその出力Ｑが接続される。従
って、このように該モード信号ＭＤがＬ状態となると、
この図８全体に示される回路は、前記図１１全体に示さ
れる回路と、同一の動作を行う。

【００６２】一方、これら合計６個の前記テスト用回路
１２b は、前記チェック入力ＣＨＩ及び前記チェック出
力ＣＨＯとに関してカスケード接続されていると共に、
前記設定入力ＣＩと前記設定出力ＣＯとにも関してカス
ケード接続されている。

【００６３】従って、本実施例においては、前記第１発
明を適用し、第１段の前記テスト用回路１２b の前記チ
ェック入力ＣＨＩ、即ち信号ＣＨ１へと所定の論理状態
を入力すると、このときの最終段の前記テスト設定回路
の前記チェック出力ＣＨＯから出力される論理状態、即
ち信号ＣＨ７の論理状態をモニタすることで、前記組合
せ回路部６６a 及び６６b 等の単一縮退故障を診断する
ことができる。即ち、前記信号ＣＨ１の論理状態に対応
して出力される前記信号ＣＨ７の論理状態が、期待され
る論理状態と同一であれば故障無しであり、期待される
論理状態とは異なるものであれば単一縮退故障有りとさ
れる。

【００６４】又、本実施例においては、前記第２発明を
適用し、前記組合せ回路部４２b 等でのテストパターン
の設定を容易に行うことが可能である。これは、まず、
前記クリア入力ＣＬをＬ状態とすることで、合計６個の
前記テスト用回路１２b が備える、全ての前記Ｄ型フリ
ップフロップ４６へと保持される論理状態をＬ状態とす
る。この後、前記クリア入力ＣＬを再びＨ状態とした
後、前記クロック入力ＣＫからクロックパルスを順次入
力することで、合計６個の前記テスト用回路１２b が備
える前記Ｄ型フリップフロップ４６は、６桁の２進数の
バイナリカウンタとして、そのカウンタ値を順次インク
リメントする。このようにインクリメントされたカウン
タ値に従って、前記テスト用回路１２b それぞれの出力
Ｑから、対応する論理状態が出力される。従って、この
ような出力Ｑによって、前記組合せ回路部６６b 等のテ
ストパターンの設定を行うことが可能である。

【００６５】図９は、前記第２実施例の論理回路図であ
る。

【００６６】該第２実施例においても、前記第１発明及
び前記第２発明が適用された、前記図７に示した前記テ
スト用回路１２b が用いられている。特に、本第２実施
例においては、該テスト用回路１２b が、合計４個用い
られている。又、本第２実施例の動作は、前記第１実施
例の動作とほぼ同一であり、用いられている前記テスト
用回路１２b の個数が異なるものとなっている。

【００６７】図１０は、前記第２実施例の動作を示すタ
イムチャートである。

【００６８】このタイムチャートに示される如く、本第
２実施例においては、まず前記モード信号ＭＤをＨ状態
とすると共に、前記信号Ｃ１もＨ状態とする。この後、
前記クリア入力信号ＣＬを所定時間Ｌ状態とすること
で、合計４個の前記テスト用回路１２b それぞれから出
力される前記出力Ｑが全て“０”となる。

【００６９】この後、第１回目の前記クロック入力ＣＫ
の立ち上り時に、前記出力Ｑ０が“１”となり、他の出
力Ｑ１〜Ｑ３は“０”のままとなる。この後、次の前記
クロック入力ＣＫの立ち上り時には、前記出力Ｑ０が再
び“０”となり、前記出力Ｑ１が“１”となり、他の出
力Ｑ２及びＱ３は“０”のままとなる。このように、前
記クロック入力ＣＫの立ち上り毎に、以降、前記出力Ｑ
０〜Ｑ３から出力されるカウンタ値に従った論理状態
は、“０”から順次“１５”までインクリメントされて
いく。

【００７０】以上説明した通り、前記第１実施例及び第
２実施例によれば、前記第１発明を適用して、単一縮退
故障の有無の判定を比較的少ない論理ゲートの論理回路
にて行うことができる。又、前記第２発明を適用して、
テスト対象論理回路、即ち前記組合せ回路部６６b 等に
入力するテストパターンを自動的に生成することが可能
である。

【００７１】又、これら第１実施例及び第２実施例は、
前記図１１に示された従来の論理回路等、既にある論理
回路にも容易に適用することが可能である。即ち、例え
ば、前記図１１に示された前記Ｄ型フリップフロップ７
２を、前記図７等に示される前記テスト用回路１２b へ
と置き換えることで、容易に前記第１発明及び前記第２
発明を適用することが可能である。即ち、単一縮退故障
の判定やテストパターンの設定等について特に考えられ
ていない従来の論理回路に対しても、前記テスト用回路
１２b を用いて、前記第１発明及び前記第２発明を容易
に適用することが可能である。

【００７２】

【発明の効果】以上説明した通り、前記第１発明によれ
ば、単一縮退故障の有無の判定を比較的少ない論理ゲー
トの論理回路にて行うことができ、テスト対象論理回路
と共に例えば半導体集積回路にも組み込むことができる
論理回路テスト容易化回路を提供することができるとい
う優れた効果を得ることができる。又、前記第２発明に
よれば、テスト対象論理回路へ入力するテストパターン
の自動生成を比較的少ない論理ゲートの論理回路にて実
現することができる論理回路テスト容易化回路を提供す
ることができるという優れた効果も得ることができる。

【図面の簡単な説明】

【図１】本願の第１発明の要旨を示すブロック図

【図２】前記第１発明に用いられるテスト用回路のブロ
ック図

【図３】前記第１発明の前記テスト用回路中のモニタ論
理演算回路の具体例を示す論理回路図

【図４】本願の第２発明の要旨を示すブロック図

【図５】前記第２発明に用いられるテスト設定回路の論
理回路図

【図６】前記第１発明及び前記第２発明が複合的に実施
されたテスト用回路の回路図

【図７】前記第１発明及び前記第２発明が適用された第
１実施例及び第２実施例に用いられるテスト用回路の論
理回路図

【図８】前記第１実施例の論理回路図

【図９】前記第２実施例の論理回路図

【図１０】前記第２実施例の動作を示すタイムチャート

【図１１】従来の順序回路と組合せ回路とを備える論理
回路の一例の論理回路図

【符号の説明】

１２、１２a 、１２b …テスト用回路 １４、１４a 〜１４f …モニタ論理演算回路 ４２…テスト設定回路 ４４、４４a …半加算器 ４６、７２…Ｄ型フリップフロップ ６２…マルチプレクサ ６６a 〜６６d …組合せ回路部

Claims (3)

【特許請求の範囲】
1. 【請求項１】テスト対象論理回路のモニタしようとする
   テストモニタ箇所の論理状態を入力するモニタ入力ＴＤ
   と、チェック入力ＣＨＩと、チェック出力ＣＨＯとを有
   したテスト用回路を複数備え、 又、それぞれの該テスト用回路が、前記モニタ入力ＴＤ
   から入力される論理状態がＨ状態の場合には、前記チェ
   ック入力ＣＨＩから入力される論理状態に応じて異なる
   論理状態を前記チェック出力ＣＨＯへと出力すると共
   に、前記モニタ入力ＴＤから入力される論理状態がＬ状
   態の場合には、該モニタ入力ＴＤから入力される論理状
   態がＨ状態の場合の前述の前記チェック入力ＣＨＩと前
   記チェック出力ＣＨＯとの対応とは異なる対応にて、前
   記チェック入力ＣＨＩから入力される論理状態に応じて
   異なる論理状態を前記チェック出力ＣＨＯへと出力する
   モニタ論理演算回路を備え、 更に、複数の前記テスト用回路が、前記チェック入力Ｃ
   ＨＩと前記チェック出力ＣＨＯとに関してカスケード接
   続されており、 カスケード接続されたものの第１段の前記チェック入力
   ＣＨＩに入力される所定の論理状態に対応して、カスケ
   ード接続されたものの最終段の前記チェック出力ＣＨＯ
   から出力される論理状態の判定によって、前記モニタ論
   理演算回路それぞれの前記モニタ入力ＴＤに入力されて
   いる論理状態が、それぞれの期待論理状態と全て同一で
   あるか否か判定することができることを特徴とする論理
   回路テスト容易化回路。
2. 【請求項２】テスト対象論理回路中の論理状態を設定し
   ようとする所望のテスト設定箇所に対して接続されるテ
   スト出力ＴＱと、設定入力ＣＩ及び設定出力ＣＯと、初
   期設定入力ＣＬ及びクロック入力ＣＫとを有する複数の
   テスト設定回路を備え、 又、それぞれの該テスト設定回路が、保持された論理状
   態を出力するその出力Ｑが前記テスト出力ＴＱに接続さ
   れ、又前記初期設定入力ＣＬの入力に従ってその保持す
   る論理状態が初期設定されるフリップフロップと、前記
   設定入力ＣＩ及び前記フリップフロップの前記出力Ｑを
   入力し、これら設定入力ＣＩと出力Ｑとの加算結果Ｓを
   前記フリップフロップの入力Ｄへ出力し、その加算の桁
   上げＣを前記設定出力ＣＯへ出力する半加算器とを備え
   たものであって、 更に、複数の前記テスト設定回路が、前記設定入力ＣＩ
   と前記設定出力ＣＯとに関してカスケード接続され、
   又、カスケード接続されたものの第１段の前記設定入力
   ＣＩには、前記半加算器の前記桁上げＣでの桁上げ有り
   に対応する論理状態が入力され、 複数の前記テスト設定回路それぞれの前記初期設定入力
   ＣＬが互いに並列接続され、又、複数の前記テスト設定
   回路それぞれの前記クロック入力ＣＫが互いに並列接続
   されていることを特徴とする論理回路テスト容易化回
   路。
3. 【請求項３】請求項１において、 前記テスト用回路それぞれが、テスト対象論理回路中の
   論理状態を設定しようとする所望のテスト設定箇所に対
   して接続されるテスト出力ＴＱと、設定入力ＣＩ及び設
   定出力ＣＯと、初期設定入力ＣＬ及びクロック入力ＣＫ
   とを有し、 又、それぞれの前記テスト用回路それぞれが、保持され
   た論理状態を出力するその出力Ｑが前記テスト出力ＴＱ
   に接続され、又前記初期設定入力ＣＬの入力に従ってそ
   の保持する論理状態が初期設定されるフリップフロップ
   と、前記設定入力ＣＩ及び前記フリップフロップの前記
   出力Ｑを入力し、これら設定入力ＣＩと出力Ｑとの加算
   結果Ｓを前記フリップフロップの入力Ｄへ出力し、その
   加算の桁上げＣを前記設定出力ＣＯへ出力する半加算器
   とを備えたものであって、 更に、複数の前記テスト用回路が、前記設定入力ＣＩと
   前記設定出力ＣＯとに関してカスケード接続され、又、
   カスケード接続されたものの第１段の前記設定入力ＣＩ
   には、前記半加算器の前記桁上げＣでの桁上げ有りに対
   応する論理状態が入力され、 複数の前記テスト設定回路それぞれの前記初期設定入力
   ＣＬが互いに並列接続され、又、複数の前記テスト設定
   回路それぞれの前記クロック入力ＣＫが互いに並列接続
   されていることを特徴とする論理回路テスト容易化回
   路。