JP3403814B2

JP3403814B2 - 自己試験機能組込み型回路

Info

Publication number: JP3403814B2
Application number: JP15197694A
Authority: JP
Inventors: 貴久平出; 敏彦多田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-07-04
Filing date: 1994-07-04
Publication date: 2003-05-06
Anticipated expiration: 2018-05-06
Also published as: JPH0815382A

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図１７，図１８）発明が解決しようとする課題課題を解決するための手段（図１〜図３）作用（図１〜図３）実施例（図４〜図１６）発明の効果

【０００２】

【産業上の利用分野】本発明は、自己試験機能を予め組
み込まれたＬＳＩ，プリント回路基板等の自己試験機能
組込み型回路に関する。

【０００３】

【従来の技術】一般に、ＬＳＩ等の回路の製造不良を検
出するためには、被テスト回路にテスト・パターンを印
加し、その出力を期待値（正常動作の出力：論理／故障
シミュレーションの結果）と比較するのが一般的である
が、ＬＳＩについては、近年、その大規模化に伴いテス
ト・パターンの作成が困難となり、テスト・パターンの
作成時間がＬＳＩ設計時間の大きな割合を占めるように
なっている。

【０００４】例えば、図１７は、複数（図中３本）のス
キャンパスを有する一般的なスキャン回路（ＬＳＩ）を
示すもので、この図１７において、１００はスキャン回
路、１０１は所定機能を果たす内部回路を構成すべくス
キャン回路１００上に配置される回路構成要素で例えば
フリップ・フロップ（ＦＦ）である。また、１０２Ａ〜
１０２Ｃはスキャン・パスで、各スキャン・パス１０２
Ａ〜１０２Ｃは、スキャン回路１００上に予め複数（図
中３本）形成され、複数のフリップ・フロップ１０１を
チェーン状に接続するものである。

【０００５】そして、スキャン回路１００には、各スキ
ャン・パス１０２Ａ〜１０２Ｃへテスト用のデータ（テ
スト・パターン）を与えるためのスキャン・イン・ピン
（ＳＩピン）１０３Ａ〜１０３Ｃと、各スキャン・パス
１０２Ａ〜１０２Ｃからの出力データを取り出すための
スキャン・アウト・ピン（ＳＯピン）１０４Ａ〜１０４
Ｃと、スキャン回路１００を動作させるためのクロック
信号を入力するスキャン・クロック・ピン（ＳＣＫピ
ン）１０５とが外部入力ピンとして設けられている。

【０００６】各スキャン・パス１０２Ａ〜１０２Ｃの両
端は、それぞれ、ＳＩピン１０３Ａ〜１０３Ｃ、およ
び、ＳＯピン１０４Ａ〜１０４Ｃに接続されている。ま
た、ＳＣＫピン１０５から入力されるクロック信号は、
スキャン回路１００上の全てのフリップ・フロップ１０
１のクロック端子に入力されるようになっている。スキ
ャン動作時には、各スキャン・パス１０２Ａ〜１０２Ｃ
上のフリップ・フロップ１０１はシフトレジスタとして
動作し、ＳＣＫピン１０５からクロック信号を与えるこ
とにより、各ＳＩピン１０３Ａ〜１０３Ｃに与えられた
値が、順次、各スキャン・パス１０２Ａ〜１０２Ｃ上の
次のフリップ・フロップ１０１へシフト・インされてい
く。また同時に、各ＳＯピン１０４Ａ〜１０４Ｃには、
各スキャン・パス１０２Ａ〜１０２Ｃ上のフリップ・フ
ロップ１０１の値が、順次、スキャン・アウトされてい
く。

【０００７】このようにして被テスト回路（ＬＳＩ）の
外部からテスト・パターンを印加する試験手段に加え、
近年、ＢＩＳＴ(Built In Self Test)と呼ばれる組込み
自己試験が各回路で行なわれるようになっている。この
ＢＩＳＴタイプの回路では、例えばＬＳＩの内部にパタ
ーン発生器〔ＬＦＳＲ(Linear Feedback Shift Registe
r)やカウンタ，ＲＯＭ格納パターン等〕，データ分析器
〔ＭＩＳＲ(Multiple-Input Signature Register) やコ
ンパレータ，ＲＯＭ格納データ等〕およびこれらを制御
するための制御回路を組み込む必要がある。

【０００８】ＢＩＳＴを用いた試験では、パターン発生
器で発生されるテスト・パターンが被テスト回路（ＬＳ
Ｉ）の内部回路に印加され、その出力結果がデータ分析
器で検証される。データ分析器としては、ＭＩＳＲが使
用される場合が多く、出力結果をシグネチャ（Signatur
e)としてＭＩＳＲに圧縮して格納するので、データ分析
器をデータ圧縮器と呼んでいる。本発明においても、デ
ータ分析器としてＭＩＳＲが使用されることを前提とし
ているので、以後、データ分析器の代わりにデータ圧縮
器を用いる。

【０００９】図１８は、複数（図中３本）のスキャンパ
スを有する一般的なＢＩＳＴタイプの回路（ＬＳＩ）を
示すもので、この図１８において、１１０はＢＩＳＴタ
イプの回路で、図１７に示したものと同様に、その回路
１１０上には、所定機能を果たす内部回路を構成する回
路構成要素としてのフリップ・フロップ（ＦＦ）１０１
や、複数のフリップ・フロップ１０１をチェーン状に接
続するように予め形成された複数（３本）のスキャン・
パス１０２Ａ〜１０２Ｃが配置されている。

【００１０】また、１１１は各スキャン・パス１０２Ａ
〜１０２Ｃに入力するテスト・パターンを発生するＬＦ
ＳＲ（パターン発生器）、１１２は各スキャン・パス１
０２Ａ〜１０２Ｃからの出力データを圧縮して格納する
ＭＩＳＲ（データ圧縮器）である。ここで、ＬＦＳＲ１
１１およびＭＩＳＲ１１２は、いずれも排他的論理和ゲ
ートを介したフィードバック付きのシフトレジスタで構
成されている（後述の図５〜図７参照）。

【００１１】なお、各シフトレジスタはＳＣＫピン１０
５からのクロック信号によりシフト動作するようになっ
ている。また、図１８中、１０３はＬＦＳＲ１１１に接
続されるスキャン・イン・ピン（ＳＩピン）、１０４は
ＭＩＳＲ１１２に接続されるスキャン・アウト・ピン
（ＳＯピン）である。さらに、図１７に示したスキャン
回路１００と同様に、各フリップ・フロップ１０１のク
ロック端子には、ＳＣＫピン１０５からのクロック信号
が入力されるようになっている。

【００１２】そして、自己試験動作時には、ＬＦＳＲ１
１１が疑似乱数を発生し、各スキャン・パス１０２Ａ〜
１０２Ｃ上のフリップ・フロップ１０１に与えられ、各
スキャン・パス１０２Ａ〜１０２Ｃ上のフリップ・フロ
ップ１０１はシフトレジスタとして動作し、ＳＣＫピン
１０５からクロック信号を与えることにより、各スキャ
ン・パス１０２Ａ〜１０２Ｃに与えられた値が、順次、
次のフリップ・フロップ１０１へシフト・インされてい
く。

【００１３】また同時に、各スキャン・パス１０２Ａ〜
１０２Ｃ上のフリップ・フロップ１０１の値が、順次、
シフト・アウトされて、ＭＩＳＲ１１２に圧縮されて格
納されていく。最後に、ＭＩＳＲ１１２に圧縮・格納さ
れたデータをスキャン・アウト・ピンＳＯから読み出す
ことにより、回路（ＬＳＩ）１１０の不良判定を行なっ
ている。

【００１４】以上のようなＢＩＳＴタイプの回路１１０
における自己試験動作は、回路１１０にクロック信号を
与えることにより、内部に組み込まれた自己試験回路
（ＬＦＳＲ１１１，ＭＩＳＲ１１２等）で行なわれ、最
小限の情報（ＭＩＳＲ１１２に蓄積されたデータ）のみ
を外部に読み出せばよい。このＢＩＳＴタイプの回路で
は、以下のような利点がある。

【００１５】パターン発生器としてＬＦＳＲやカウン
タを用いた場合、外部から与えるテスト・パターンを作
成する必要がないため、ＬＳＩの設計工数を削減するこ
とができる。テスト・パターンは組み込まれたパターン発生器から
印加され、データ圧縮器に取り込んだ結果を読み出すこ
とができればよいので、高価なテスト装置を必要としな
い。

【００１６】大規模ＬＳＩには、図１７に示すようなス
キャン設計が常識であるが、近年、上述のような利点が
得られることから、図１８に示すようなＢＩＳＴ回路を
使用するＬＳＩが増えている。

【００１７】

【発明が解決しようとする課題】しかしながら、ＢＩＳ
Ｔでは、その試験の信頼性を簡単には算定できないとい
う欠点がある。通常、ＬＳＩの試験の信頼性は、診断率
（％）として〔検出故障数〕／〔総故障数〕×１００で
算定される。故障検出の判定には被テストＬＳＩのモデ
ルとテスト・パターンとを用いて故障シミュレーション
を行なう必要がある。一方、ＢＩＳＴのパターン発生器
にはＬＦＳＲなどの疑似乱数発生器が使用され、充分な
診断率を得るためにはかなりの長大なパターンが必要と
なる。一般的に故障シミュレーションには非常に時間が
かかり、ＢＩＳＴで印加するような長大パターンを評価
するには大変な工数が必要となる。

【００１８】また、ＢＩＳＴのデータ圧縮器には一般的
にＭＩＳＲが用いられるが、ＭＩＳＲは排他的論理和ゲ
ートを介したフィードバック付きのシフトレジスタで構
成されるため（後述の図５参照）、一度でも不定状態の
データが、このようなＭＩＳＲ等のデータ圧縮器に取り
込まれると、このＭＩＳＲ内の圧縮された全てのデータ
（シフトレジスタ）が不定状態になってしまい、ＭＩＳ
Ｒに圧縮されたデータを読み出すことは意味のないこと
になってしまう。

【００１９】一般に、ＬＳＩの内部記憶素子は電源投入
時には不定状態であるので、ＢＩＳＴを行なう前に必ず
内部記憶素子の状態をリセットしたりスキャンすること
により、不定状態ではない明確な値に設定しなければな
らない。しかし、内部記憶素子の中には単純な手順では
初期化できないものもあり、このようなＬＳＩに対して
ＢＩＳＴを適用するには特別な注意が必要となる。

【００２０】また、データ圧縮器、特にＭＩＳＲなどの
データ圧縮器では、クロック信号を１回印加する毎にそ
の内容を更新しており、内部記憶素子の初期化パターン
印加中であってもこの更新は行なわれるため、ＭＩＳＲ
の内容が破壊され、テスト・パターン発生プログラムは
ＭＩＳＲの内容をモニタする必要があり、処理が煩雑に
なる。

【００２１】さらに、一般的なテスト・データは、複数
の外部入力ピンに印加する値のリストがパターン数分記
述される。従って、大規模なＬＳＩに対するテスト・デ
ータは非常に膨大なものになる（例えば後述の図９，図
１３参照）。これに対して、ＢＩＳＴを用いたテスト・
データはＢＩＳＴを動作させるためのクロック信号の印
加回数のみが記述されるだけなので（例えば後述の図１
０，図１４参照）、計算機資源の面やテスタ装置へのテ
スト・データのロード時間の面でも非常に有利である。
しかし、前述した通り、ＢＩＳＴのみを用いたテスト・
データは汎用性に欠け、満足な診断率を得るためには長
大なパターンを必要としたり、さらに内部記憶素子を初
期化するための付加回路やテスト・パターンが必要にな
る。

【００２２】また、ＬＳＩ等の被テスト回路上の特定の
回路によっては、印加・設定する値を固定したい場合が
あるが、現状のＢＩＳＴでは、パターン発生器で発生さ
れた疑似乱数が印加されるだけであるので、特定の回路
における値を任意に印加・設定することはできず、上述
のような値の固定を行なうことは不可能であるなどの課
題もある。

【００２３】本発明は、このような課題に鑑み創案され
たもので、データ圧縮器に不定状態のデータが取り込ま
れたり初期化中にデータ圧縮器の内容が破壊されたりす
るのを防止して確実かつ容易に自己試験を行なえるよう
にするほか、スキャン動作とＢＩＳＴ動作とを組み合わ
せることにより、コンパクトで効率的なテスト・データ
の作成を可能にして、自己試験の効率化や、ＬＳＩ等の
回路設計時の計算機資源および設計工数の削減をはかっ
た自己試験機能組込み型回路を提供することを目的とす
る。

【００２４】

【課題を解決するための手段】図１は第１の発明の原理
ブロック図で、この図１において、１は所定機能を果た
す内部回路で、この内部回路１を自己試験すべく、内部
回路１上には、複数のスキャン・パス２が予め形成され
るとともに、各スキャン・パス２からの出力データを圧
縮して格納するデータ圧縮器４が組み込まれている。

【００２５】また、５は各スキャン・パス２へデータを
与えうるスキャン・イン・ピン、６はスキャン・パス２
毎にそなえられた論理ゲート６で、各論理ゲート６は、
各スキャン・パス２からの出力データと、各スキャン・
パス２に対応するスキャン・イン・ピン５からの入力デ
ータとの論理演算を行なうものである。そして、第１の
発明では、スキャン・パス２上の不定状態のデータが論
理ゲート６を介してデータ圧縮器４へ読み出される際に
は、そのスキャン・パス２に対応するスキャン・イン・
ピン５から論理ゲート６への入力データが、その不定状
態のデータを論理ゲート６においてマスクする値に設定
される（請求項１）。

【００２６】なお、各スキャン・パス２からのデータ読
出に際して、各スキャン・イン・ピン５からの入力デー
タを含むデータ読出パターンを、同形のパターンで連続
する場合には、そのパターンと連続数とを用いて記述し
てもよい（請求項２）。また、スキャン・パス２に対す
るスキャン動作とデータ圧縮器４を用いた自己試験動作
との切換を行なうべく切換信号を入力する外部入力ピン
７をそなえ、この外部入力ピン７からの切換信号を論理
ゲート６に与え、内部回路１の初期化中、外部入力ピン
７からの切換信号をスキャン動作側に切り換えることに
より、各スキャン・パス２からデータ圧縮器４への出力
データを論理ゲート６においてマスクしてもよいし（請
求項３）、内部回路１の初期化中にデータ圧縮器４への
クロック信号の入力を禁止する禁止手段をそなえてもよ
い（請求項４）。

【００２７】図２は第２の発明の原理ブロック図で、こ
の図２において、前述と同様、１は内部回路、２はスキ
ャン・パスであり、３は内部回路１上に組み込まれたパ
ターン発生器で、このパターン発生器３は、各スキャン
・パス２に与えるテスト・パターンを発生するものであ
る。また、各スキャン・パス２に対するスキャン動作と
パターン発生器３を用いた自己試験動作との切換を行な
うべく切換信号を入力する外部入力ピン７がそなえられ
るほか、各スキャン・パス２毎に、スキャン・イン・ピ
ン５およびセレクタ８がそなえられている。

【００２８】ここで、スキャン・イン・ピン５は、各ス
キャン・パス２へデータを与えうるものであり、セレク
タ８は、外部入力ピン７からの切換信号に応じて、各ス
キャン・イン・ピン５からの入力データと、パターン発
生器３からのテスト・パターンとのいずれか一方を切り
換えて各スキャン・パス２へ出力するものである。そし
て、第２の発明では、通常の自己試験動作時には、外部
入力ピン７からの切換信号によりセレクタ８をパターン
発生器３側に切り換え、パターン発生器３から各スキャ
ン・パス２へ与えられるテスト・パターンの一部を任意
の値に修正する際には、外部入力ピン７からの切換信号
によりセレクタ８をスキャン・イン・ピン５側に切り換
え、スキャン・イン・ピン５から任意の値に設定したデ
ータを各スキャン・パス２へ与えて書き込む（請求項
５）。

【００２９】なお、各スキャン・パス２へのデータ書込
に際して、各スキャン・イン・ピン５からの入力データ
および外部入力ピン７への切換信号を含むデータ書込パ
ターンを、同形のパターンで連続する場合には、そのパ
ターンと連続数とを用いて記述してもよい（請求項
６）。図３は第３の発明の原理ブロック図で、この図３
に示すように、この第３の発明は前述した第１の発明と
第２の発明とを組み合わせたものになっている。つま
り、前述と同様、１は内部回路、２はスキャン・パス、
３はパターン発生器、４はデータ圧縮器、５はスキャン
・イン・ピン、６は論理ゲート、７は外部入力ピン、８
はセレクタである。

【００３０】そして、通常の自己試験動作時には、外部
入力ピン７からの切換信号によりセレクタ８をパターン
発生器３側に切り換える。また、パターン発生器３から
各スキャン・パス２へ与えられるテスト・パターンの一
部を任意の値に修正する際には、外部入力ピン７からの
切換信号によりセレクタ８をスキャン・イン・ピン５側
に切り換え、スキャン・イン・ピン５から任意の値に設
定したデータを各スキャン・パス２へ与えて書き込む。

【００３１】一方、スキャン・パス２上の不定状態のデ
ータが論理ゲート６を介してデータ圧縮器４へ読み出さ
れる際には、そのスキャン・パス２に対応するスキャン
・イン・ピン５から論理ゲート６への入力データが、そ
の不定状態のデータを論理ゲート６においてマスクする
値に設定される。さらに、内部回路１の初期化中、外部
入力ピン７からの切換信号をスキャン動作側に切り換え
ることにより、各スキャン・パス２からデータ圧縮器４
への出力データを論理ゲート６においてマスクする（請
求項７）。

【００３２】なお、各スキャン・パス２からのデータ読
出に際して、各スキャン・イン・ピン５からの入力デー
タを含むデータ読出パターンを、同形のパターンで連続
する場合には、そのパターンと連続数とを用いて記述し
てもよいし（請求項８）、各スキャン・パス２へのデー
タ書込に際して、各スキャン・イン・ピン５からの入力
データおよび外部入力ピン７への切換信号を含むデータ
書込パターンが、同形のパターンで連続する場合には、
そのパターンと連続数とを用いて記述してもよい（請求
項９）。

【００３３】また、内部回路１の初期化中にデータ圧縮
器４へのクロック信号の入力を禁止する禁止手段をそな
えてもよい（請求項１０）。さらに、パターン発生器３
およびデータ圧縮器４からなるスキャン・チェーンをバ
ウンダリ・スキャン内の１チェーンとして構成し、その
スキャン・チェーンのシフト・イン／シフト・アウト動
作および自己試験動作をそれぞれ指示するための命令コ
ードを、命令レジスタの動作コードとして予め割り当て
るように構成することもできる（請求項１１）。

【００３４】

【作用】上述した第１の発明の自己試験機能組込み型回
路では、外部入力ピン７の状態値を適宜設定することに
より、スキャン・パス２から不定状態のデータが読み出
される場合に、その不定状態のデータを論理ゲート６で
マスクすることができ、データ圧縮器４における圧縮デ
ータが不定値になるのを防止できる（請求項１）。

【００３５】なお、各スキャン・パス２からのデータ読
出のためのパターンを、同形のパターンで連続する場合
に、そのパターンと連続数とを用いることにより、コン
パクトに記述できる（請求項２）。また、外部入力ピン
７からの切換信号を論理ゲート６に与え、内部回路１に
おける内部記憶素子等の初期化中、外部入力ピン７から
の切換信号をスキャン動作側に切り換えることにより、
各スキャン・パス２からデータ圧縮器４への出力データ
が論理ゲート６においてマスクされ、データ圧縮器４の
初期値を保持することが可能になり、内部回路１の初期
化中にデータ圧縮器４の内容が破壊されるのを防止でき
る（請求項３）。

【００３６】さらに、内部回路１の初期化中に、禁止手
段によりデータ圧縮器４へのクロック信号の入力を禁止
してデータ圧縮器４へのクロック信号の印加を停止する
ことによっても、データ圧縮器４の内容を保持でき、内
部回路１の初期化中にデータ圧縮器４の内容が破壊され
るのを防止できる（請求項４）。上述した第２の発明の
自己試験機能組込み型回路では、外部入力ピン７からの
切換信号によりセレクタ８をパターン発生器３側に切り
換えておくことにより、自己試験動作が実行されるが、
この自己試験動作中に、外部入力ピン７からの切換信号
によりセレクタ８をスキャン・イン・ピン５側に切り換
え、スキャン・イン・ピン５から任意の値に設定したデ
ータを各スキャン・パス２へ与えて書き込むことによっ
て、パターン発生器３から各スキャン・パス２へ与えら
れるテスト・パターンの一部を任意の値に修正すること
ができる（請求項５）。

【００３７】なお、各スキャン・パス２へのデータ書込
のためのパターンを、同形のパターンで連続する場合
に、そのパターンと連続数とを用いることにより、コン
パクトに記述できる（請求項６）。上述した第３の発明
の自己試験機能組込み型回路では、外部入力ピン７から
の切換信号によりセレクタ８をパターン発生器３側に切
り換えておくことにより、自己試験動作が実行される
が、この自己試験動作中に、外部入力ピン７からの切換
信号によりセレクタ８をスキャン・イン・ピン５側に切
り換え、スキャン・イン・ピン５から任意の値に設定し
たデータを各スキャン・パス２へ与えて書き込むことに
よって、パターン発生器３から各スキャン・パス２へ与
えられるテスト・パターンの一部を任意の値に修正する
ことができる。

【００３８】一方、自己試験動作中、スキャン・イン・
ピン５の状態値を適宜設定することにより、スキャン・
パス２から不定状態のデータが読み出される場合に、そ
の不定状態のデータを論理ゲート６でマスクすることが
でき、データ圧縮器４における圧縮データが不定値にな
るのを防止できる。さらに、内部回路１における内部記
憶素子等の初期化中、外部入力ピン７からの切換信号を
スキャン動作側に切り換えることにより、各スキャン・
パス２からデータ圧縮器４への出力データが論理ゲート
６においてマスクされ、データ圧縮器４の初期値を保持
することが可能になり、内部回路１の初期化中にデータ
圧縮器４の内容が破壊されるのを防止できる（請求項
７）。

【００３９】なお、各スキャン・パス２からのデータ読
出のためのパターンや各スキャン・パス２へのデータ書
込のためのパターンを、同形のパターンで連続する場合
に、そのパターンと連続数とを用いることにより、コン
パクトに記述できる（請求項８，９）。また、内部回路
１の初期化中に、禁止手段によりデータ圧縮器４へのク
ロック信号の入力を禁止してデータ圧縮器４へのクロッ
ク信号の印加を停止することによっても、データ圧縮器
４の内容を保持でき、内部回路１の初期化中にデータ圧
縮器４の内容が破壊されるのを防止できる（請求項１
０）。

【００４０】さらに、パターン発生器３およびデータ圧
縮器４からなるスキャン・チェーンをバウンダリ・スキ
ャン内の１チェーンとし、そのスキャン・チェーンのシ
フト・イン／シフト・アウト動作および自己試験動作を
それぞれ指示するための命令コードを、命令レジスタの
動作コードとして予め割り当てるように構成することに
より、本発明を、バウンダリ・スキャン方式を採用する
回路にも適用することができる（請求項１１）。

【００４１】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図４は本発明の一実施例としての自己試験機能組
込み型回路の構成を示すブロック図であり、この図４に
おいて、１０は本実施例の回路（例えばＬＳＩ）、１１
はこの回路１０上において所定機能を果たす内部回路で
あり、この内部回路１１は、多数の回路構成要素、例え
ばフリップ・フロップ（ＦＦ）により構成されている。

【００４２】そして、この内部回路１１を自己試験すべ
く、回路１０上には、複数（図中では３本）のスキャン
・パス１２Ａ〜１２Ｃが予め形成され、各スキャン・パ
ス１２Ａ〜１２Ｃは、複数（図中では５個）のフリップ
・フロップ１０１をチェーン状に接続するものである。
また、回路１０には、各スキャン・パス１２Ａ〜１２Ｃ
へテスト用のデータ（テスト・パターン）を与えるため
のスキャン・イン・ピン（ＳＩピン）１５Ａ〜１５Ｂ
と、各スキャン・パス１２Ａ〜１２Ｃからの出力データ
を取り出すためのスキャン・アウト・ピン（ＳＯピン）
１９Ａ〜１９Ｃと、回路１０を動作させるためのクロッ
ク信号を入力するスキャン・クロック・ピン（ＳＣＫピ
ン）２０とが外部入力ピンとして設けられるほか、各ス
キャン・パス１２Ａ〜１２Ｃに対するスキャン動作と自
己試験（ＢＩＳＴ）動作との切換を行なうべく切換信号
を入力するＢＥ（BIST Enable)ピン１７が外部入力ピン
として設けられている。なお、ＳＣＫピン２０から入力
されるクロック信号は、回路１０上の全てのフリップ・
フロップ１０１のクロック端子に入力されるようになっ
ている。

【００４３】さらに、１３は回路１０上に組み込まれ各
スキャン・パス１２Ａ〜１２Ｃに入力するテスト・パタ
ーンを発生するＬＦＳＲ（パターン発生器）、１４は回
路１０上に組み込まれ各スキャン・パス１２Ａ〜１２Ｃ
からの出力データを圧縮して格納するＭＩＳＲ（データ
圧縮器）である。ここで、ＬＦＳＲ１３およびＭＩＳＲ
１４は、それぞれ図６，図５に示すように、複数の排他
的論理和（ＸＯＲ）ゲート２１を介したフィードバック
付きの複数のシフトレジスタ２２で構成されている。そ
して、各シフトレジスタ２２はＳＣＫピン２０からのク
ロック信号によりシフト動作するようになっている。ま
た、図４に示すように、ＬＦＳＲ１３にはスキャン・イ
ン・ピン（ＳＩピン）１５が接続されるとともに、ＭＩ
ＳＲ１４にはスキャン・アウト・ピン（ＳＯピン）１９
が接続されている。

【００４４】ところで、図４，図５に示すように、各ス
キャン・パス１２Ａ〜１２Ｃの出力側のラインは、ＳＯ
ピン１９Ａ〜１９Ｃに接続されるとともに、それぞれＡ
ＮＤゲート（論理ゲート）１６Ａ〜１６Ｃを介してＭＩ
ＳＲ１４における各ＸＯＲゲート２１に接続されてい
る。各ＡＮＤゲート１６Ａ〜１６Ｃは、各スキャン・パ
ス１２Ａ〜１２Ｃからの出力データと、各スキャン・パ
ス１２Ａ〜１２Ｃに対応するＳＩピン１５Ａ〜１５Ｃか
らの入力データと、ＢＥピン１７からの切換信号〔スキ
ャン動作時にオフ“０”となりＢＩＳＴ動作時にオン
“１”となる信号〕とを入力され、これらの論理積を算
出してＭＩＳＲ１４における各ＸＯＲゲート２１へ出力
するものである。

【００４５】また、図４，図６に示すように、各スキャ
ン・パス１２Ａ〜１２Ｃの入力側のラインは、それぞれ
セレクタ１８Ａ〜１８Ｃを介してＳＩピン１５Ａ〜１５
ＣとＬＦＳＲ１３とに接続されている。各セレクタ１８
Ａ〜１８Ｃは、ＢＥピン１７からの切換信号に応じて、
各ＳＩピン１５Ａ〜１５Ｃからの入力データと、ＬＦＳ
Ｒ１３からのテスト・パターンとのいずれか一方を切り
換えて各スキャン・パス１２Ａ〜１２Ｃへ出力するもの
である。つまり、各セレクタ１８Ａ〜１８Ｃは、ＢＥピ
ン１７からの切換信号によりスキャン動作が選択されて
いる場合には各ＳＩピン１５Ａ〜１５Ｃからの入力デー
タを各スキャン・パス１２Ａ〜１２Ｃへ出力する一方、
ＢＥピン１７からの切換信号によりＢＩＳＴ動作が選択
されている場合にはＬＦＳＲ１３からのテスト・パター
ンを各スキャン・パス１２Ａ〜１２Ｃへ出力するもので
ある。

【００４６】上述の構成により、本実施例の自己試験機
能組込み型回路では、ＢＥピン１７への切換信号をオフ
“０”とすることにより、各セレクタ１８Ａ〜１８Ｃは
各ＳＩピン１５Ａ〜１５Ｃ側に切り換えられるととも
に、各ＡＮＤゲート１６Ａ〜１６ＣからＭＩＳＲ１４へ
の出力は“０”に固定され、回路１０の各スキャン・パ
ス１２Ａ〜１２Ｃではスキャン動作が行なわれることに
なる。

【００４７】つまり、スキャン動作時には、各スキャン
・パス１２Ａ〜１２Ｃ上のフリップ・フロップ１０１は
シフトレジスタとして動作し、ＳＣＫピン２０からクロ
ック信号を与えることにより、各ＳＩピン１５Ａ〜１５
Ｃに与えられた値が、各セレクタ１８Ａ〜１８Ｃを介し
て、順次、各スキャン・パス１２Ａ〜１２Ｃ上の次のフ
リップ・フロップ１０１へシフト・インされていく。ま
た同時に、各ＳＯピン１９Ａ〜１９Ｃには、各スキャン
・パス１２Ａ〜１２Ｃ上のフリップ・フロップ１０１の
値が、順次、スキャン・アウトされていく。

【００４８】一方、ＢＥピン１７への切換信号をオン
“１”とすることにより、各セレクタ１８Ａ〜１８Ｃは
ＬＦＳＲ１３側に切り換えられるとともに、各ＡＮＤゲ
ート１６Ａ〜１６ＣからＭＩＳＲ１４への出力は、各ス
キャン・パス１２Ａ〜１２Ｃからの出力データと、各ス
キャン・パス１２Ａ〜１２Ｃに対応するＳＩピン１５Ａ
〜１５Ｃからの入力データとの論理積となり、回路１０
の各スキャン・パス１２Ａ〜１２ＣではＢＩＳＴ動作が
行なわれることになる。

【００４９】つまり、ＢＩＳＴ動作時には、ＬＦＳＲ１
３が疑似乱数を発生し、各スキャン・パス１２Ａ〜１２
Ｃ上のフリップ・フロップ１０１に与えられ、各スキャ
ン・パス１２Ａ〜１２Ｃ上のフリップ・フロップ１０１
はシフトレジスタとして動作し、ＳＣＫピン２０からク
ロック信号を与えることにより、各スキャン・パス１２
Ａ〜１２Ｃに与えられた値が、各セレクタ１８Ａ〜１８
Ｃを介して順次、次のフリップ・フロップ１０１へシフ
ト・インされていく。

【００５０】また同時に、各スキャン・パス１２Ａ〜１
２Ｃ上のフリップ・フロップ１０１の値（出力データ）
が、順次、シフト・アウトされて、各ＡＮＤゲート１６
Ａ〜１６Ｃにより各スキャン・パス１２Ａ〜１２Ｃに対
応するＳＩピン１５Ａ〜１５Ｃからの入力データとの論
理積を算出された後、その論理関が、ＭＩＳＲ１４に圧
縮されて格納されていく。最後に、ＭＩＳＲ１４に圧縮
・格納されたデータをＳＯピン１９から読み出すことに
より、回路（ＬＳＩ）１０の不良判定が行なわれるよう
になっている。

【００５１】このとき、通常のＡＴＰＧ（Automatic Te
st Pattern Generation:自動テストパターン生成）で
は、全ての内部記憶を初期化する必要はないため、各ス
キャン・パス１２Ａ〜１２Ｃからの出力データに不定状
態が現れる場合がある。ＭＩＳＲ１４は、図５に示すよ
うに、フィードバック付きのシフトレジスタ２２で構成
され、各スキャン・パス１２Ａ〜１２Ｃからの出力デー
タをＸＯＲゲート２１を通してＭＩＳＲ１４内のシフト
レジスタ２２に圧縮してゆくが、上述のように各スキャ
ン・パス１２Ａ〜１２Ｃからの出力データに不定状態が
現れた場合、ＸＯゲート２１が使用されるため、不定状
態はそのままシフトレジスタ２２に取り込まれ、さら
に、フィードバック・ループがあるため、一つのシフト
レジスタ２２が不定状態になると、全てのシフトレジス
タ２２が不定状態になってしまう。

【００５２】そこで、本実施例では、ＢＩＳＴ動作時
に、図４，図５に示すように、各スキャン・パス１２Ａ
〜１２Ｃからの出力データをそのままＭＩＳＲ１４に入
力せずに、各ＡＮＤゲート１６Ａ〜１６Ｃにより、各ス
キャン・パス１２Ａ〜１２Ｃからの出力データと、各ス
キャン・パス１２Ａ〜１２Ｃに対応するＳＩピン１５Ａ
〜１５Ｃからの入力データとの論理積を算出して、ＭＩ
ＳＲ１４に対して出力している。

【００５３】即ち、本実施例では、スキャン・パス１２
Ａ〜１２Ｃからの出力データが不定状態になる場合に
は、対応するスキャン・パス１２Ａ〜１２ＣのＳＩピン
１５Ａ〜１５Ｃからの値（入力データ）を“０”に設定
することにより、対応するＡＮＤゲート１６Ａ〜１６Ｃ
からＭＩＳＲ１４への出力値を“０”にして、スキャン
・パス１２Ａ〜１２ＣからＭＩＳＲ１４への不定状態の
データがＡＮＤゲート１６Ａ〜１６Ｃでマスクされる。

【００５４】このように、ＳＩピン１５Ａ〜１５Ｃの状
態値を適宜設定することにより、スキャン・パス１２Ａ
〜１２Ｃから不定状態のデータが読み出される場合に、
その不定状態のデータをＡＮＤゲート１６Ａ〜１６Ｃで
マスクすることができ、ＭＩＳＲ１４における圧縮デー
タが不定値になるのを確実に防止できる。ここで、具体
的な例として、図８に示すようなスキャン・アウト・デ
ータが得られる場合、本実施例による、不定状態のデー
タ（図８中の“Ｕ（Unknown)”）がＭＩＳＲ１４に取り
込まれることのないテスト・パターンの作成例について
説明する。

【００５５】なお、図９〜図１１は、それぞれ、図８に
示すスキャン・アウト・データに対する、図１７に示す
スキャン回路，図１８に示すＢＩＳＴ回路，図４（図
５）に示す本実施例の回路によるデータ読出パターン
（テスト・データ）の記述例を示している。図９〜図１
１において、“Ｎ”はＳＣＫピンから入力されネガティ
ブ・パルスのクロック信号を示し、ＳＯピンから出力さ
れる出力データの“Ｘ”は、“０”または“１”の不定
状態でない値が出力されることを示している。

【００５６】図９に示すように、スキャン回路では、ス
キャンすべきフリップ・フロップ数分のパターン記述が
必要となるので、図８に示すスキャン・アウト・データ
に対しては１２行でテスト・データが記述される。大規
模なＬＳＩでは、一つのスキャン・パス上のフリップ・
フロップ数は極めて多くなるので、そのテスト・データ
は非常に膨大なものになる。

【００５７】図１０に示すように、ＢＩＳＴ回路では、
繰り返し記述子〔REPEAT（繰り返し開始）／REPEND（繰
り返し終了）〕を用いることにより、図８に示すスキャ
ン・アウト・データに対しては３行でテスト・データを
記述することができる。なお、繰り返し記述子“REPEA
T”と“REPEND”とで囲まれたパターンは、繰り返し記
述子“REPEAT”の後に指定された回数だけ繰り返され
る。ただし、前述したように、このようなデータ記述に
より、図８に示すスキャン・アウト・データを処理した
場合、ＭＩＳＲ１４には不定値“Ｕ”が取り込まれるこ
とになるので、テスト・データとして使用することはで
きない。

【００５８】これに対し、本実施例の回路では、図１１
に示すように、前記繰り返し記述子を使用することによ
り、図８に示すスキャン・アウト・データに対して、図
９に示したスキャン回路の場合よりも少ない７行でテス
ト・データの記述が可能になる。実際には、ＭＩＳＲ１
４から圧縮されたデータを外部に読み出すためのパター
ンも必要であるが、スキャン・アウト・パターン（フリ
ップ・フロップ数〜数千）に比べれば無視することがで
きる。

【００５９】図８に示すスキャン・アウト・データで
は、５番目に不定値“Ｕ”がスキャン・パス１２Ａ〜１
２Ｃから出力されるので、５番目のパターンで対応する
ＳＩピン１５Ａ〜１５Ｃの状態値を“０”に設定し、Ａ
ＮＤゲート１６Ａ〜１６ＣからＭＩＳＲ１４への値を
“０”にして、スキャン・パス１２Ａ〜１２Ｃからの不
定値“Ｕ”が対応するＡＮＤゲート１６Ａ〜１６Ｃでマ
スクされる。５番目以外は不定値ではないので、各ＳＩ
ピン１５Ａ〜１５Ｃの状態値を“１”に設定し、スキャ
ン・パス１２Ａ〜１２Ｃからの出力データをＭＩＳＲ１
４に入力する。このとき、図１１に示すように、同じパ
ターン（１〜４番目と６〜１２番目）は繰り返し記述子
を用いてまとめることができる。

【００６０】さて、図６により前述した通り、ＬＦＳＲ
１３もフィードバック付きのシフトレジスタ２２で構成
され、その出力（テスト・パターン）と、外部の各ＳＩ
ピン１５Ａ〜１５Ｃからの入力データとが各セレクタ１
８Ａ〜１８Ｃを通して各スキャン・パス１２Ａ〜１２Ｃ
に入力される。ＢＥピン１７がオフ“０”の時、各ＳＩ
ピン１５Ａ〜１５Ｃの値が各セレクタ１８Ａ〜１８Ｃに
より選択されて各スキャン・パス１２Ａ〜１２Ｃにシフ
ト・インされ、ＢＥピン１７がオン“１”の時、ＬＦＳ
Ｒ１３の出力が各セレクタ１８Ａ〜１８Ｃにより選択さ
れて各スキャン・パス１２Ａ〜１２Ｃにシフト・インさ
れる。

【００６１】通常はＢＥピン１７をオン“１”として、
ＬＦＳＲ１３からの出力をシフト・インしていくが、各
スキャン・パス１２Ａ〜１２Ｃ上の特定のフリップ・フ
ロップ１０１をクリップしたり、そのフリップ・フロッ
プ１０１に特別な値を設定したい場合、ＢＥピン１７を
オフ“０”にして、各ＳＩピン１５Ａ〜１５Ｃから所望
のデータをシフト・インすることができる。

【００６２】ＡＴＰＧでは、ＬＳＩ内部回路のある一つ
の故障を対象として、それを検出するためのテスト・パ
ターンを作成する。実際に故障を検出するために設定し
なければならない外部入力やスキャン対象のフリップ・
フロップの数は少なく、その他にはＢＩＳＴ回路から発
生される疑似乱数を設定しても問題ない。図４，図６に
示す回路を用いて、スキャン動作とＢＩＳＴ動作とを適
宜に切り換えることにより、そのようなテスト・パター
ンを作成することができる。また、前述した繰り返し記
述子を用いることにで、ＢＩＳＴ動作時のテスト・デー
タ記述は少なくて済むので、全体のテスト・データ量も
大幅に削減することができる。

【００６３】ここで、具体的な例として、図１２に示す
ようなスキャン・イン・データをスキャン・パス上の各
フリップ・フロップに設定する場合についてのテスト・
パターンの作成例について説明する。なお、図１２中、
“Ｄ０”，“Ｄ１”はＡＴＰＧにより決定された値で
“０”または“１”のいずれか一方に特定されるもので
あるが、その他の“０”や“１”で示す部分は乱数で置
き換えても問題ない。

【００６４】また、図１３〜図１５は、それぞれ、図１
２に示すスキャン・イン・データに対する、図１７に示
すスキャン回路，図１８に示すＢＩＳＴ回路，図４（図
６）に示す本実施例の回路によるデータ書込パターン
（テスト・データ）の記述例を示している。図１３に示
すように、スキャン回路では、スキャンすべきフリップ
・フロップ数分のパターン記述が必要となるので、図１
２に示すスキャン・イン・データに対しては１２行でテ
スト・データが記述される。この場合、順次、データを
書き込むことにより、特定のフリップ・フロップに対し
て特定の値“Ｄ０（０）”，“Ｄ１（１）”を設定する
ことはできるが、大規模なＬＳＩでは、一つのスキャン
・パス上のフリップ・フロップ数は極めて多くなるの
で、そのテスト・データは非常に膨大なものになる。

【００６５】図１４に示すように、ＢＩＳＴ回路では、
繰り返し記述子〔REPEAT／REPEND〕を用いることによ
り、図１２に示すスキャン・イン・データに対しては３
行でテスト・データを記述することができる。なお、繰
り返し記述子“REPEAT”，“REPEND”の機能は図１０に
より前述した通りである。ただし、このようなデータ記
述では、図１２に示すように、特定のフリップ・フロッ
プに対して特定の値“Ｄ０（０）”，“Ｄ１（１）”を
設定することができず、ＬＦＳＲ１３により発生された
疑似乱数が設定されるため、対象とした故障を検出でき
るとは限らない。

【００６６】これに対し、本実施例の回路では、図１５
に示すように、前記繰り返し記述子を使用することによ
り、図１２に示すスキャン・イン・データに対して、図
１３に示したスキャン回路の場合よりも少ない８行でテ
スト・データの記述が可能になる。図１２に示すスキャ
ン・イン・データでは、強制的に４番目に“０”，５番
目に“１”を設定しなければならないので、４番目およ
び５番目のデータをシフト・インする際には、ＢＥピン
１７をオフ“０”に設定し、セレクタ１８Ａ〜１８Ｃを
ＳＩピン１５Ａ〜１５Ｃ側に切り換え、このＳＩピン１
５Ａ〜１５Ｃから設定された値“０”もしくは“１”を
各スキャン・パス１２Ａ〜１２Ｃへ順次シフト・インす
る。

【００６７】その他の部分では、乱数値がシフト・イン
されれば良いので、ＢＥピン１７を常時オン“１”に設
定し、セレクタ１８Ａ〜１８ＣをＬＦＳＲ１３側に切り
換え、このＬＦＳＲ１３からの出力値（疑似乱数）を各
スキャン・パス１２Ａ〜１２Ｃへシフト・インしてい
る。このとき、図１５に示すように、同じパターン（１
〜３番目と６〜１２番目）は繰り返し記述子を用いてま
とめることができる。

【００６８】このようにして、ＢＩＳＴ動作中に、ＢＥ
ピン１７からの切換信号により各セレクタ１８Ａ〜１８
Ｃを各ＳＩピン１５Ａ〜１５Ｃ側に切り換え、各ＳＩピ
ン１５Ａ〜１５Ｃから任意の値に設定したデータを各ス
キャン・パス１２Ａ〜１２Ｃへ与えて書き込むことによ
って、ＬＦＳＲ１３から各スキャン・パス１２Ａ〜１２
Ｃへ与えられるテスト・パターンの一部を任意の値に修
正することができる。

【００６９】一方、回路（ＬＳＩ）１０の内部回路１１
中における内部記憶素子ＬＳＩの内部記憶素子は電源投
入時には不定状態であるので、ＢＩＳＴを行なう前に内
部記憶素子の状態の初期化を行なうが、このとき、ＭＩ
ＳＲ１４では、クロック信号を１回印加する毎にシフト
レジスタ２２がシフト動作してその内容が更新され、内
部記憶素子の初期化パターン印加中であっても更新が行
なわれる。これに対処すべく、前述したように、ＡＴＰ
ＧプログラムはＭＩＳＲ１４の内容をモニタする必要が
あり、処理が煩雑になる。

【００７０】そこで、本実施例では、図４，図５に示す
ように、ＢＥピン１７を各ＳＩピン１５Ａ〜１５Ｃと各
スキャン・パス１２Ａ〜１２Ｃからの出力データととも
に各ＡＮＤゲート１６Ａ〜１６Ｃに入力し、これらの論
理積をＭＩＳＲ１４の各シフトレジスタ２２へ出力して
いる。これにより、ＭＩＳＲ１４のシフトレジスタ２２
を全て“０”に初期化しておけば、ＢＥピン１７への切
換信号をオフ“０”にするか、ＳＩピン１５Ａ〜１５Ｃ
への入力データを全て“０”するかで、ＭＩＳＲ１４内
の全てのシフトレジスタ２２の内容を“０”に保持する
ことができる。

【００７１】通常の回路１０としてのシステム動作、も
しくは、スキャン動作の場合には、ＢＥピン１７に入力
される切換信号はオフ“０”になっているので、ＭＩＳ
Ｒ１４内の各シフトレジスタ２２の内容は“０”に保持
される。また、ＢＩＳＴ動作時にも、ＢＩＳＴ動作には
関係ない各ＳＩピン１５Ａ〜１５Ｃへの入力データを全
て“０”にすることで、ＭＩＳＲ１４内の各シフトレジ
スタ２２の内容を“０”に保持できる。

【００７２】さらに、ＢＩＳＴ動作に先立つ初期化中に
は、ＢＥピン１７への切換信号をオフ“０”に保持する
ことで、ＭＩＳＲ１４内の各シフトレジスタ２２の内容
を“０”に保持する。従って、特に、ＢＩＳＴ動作前の
初期化中において、各スキャン・パス１２Ａ〜１２Ｃか
らＭＩＳＲ１４への出力データが各ＡＮＤゲート１６Ａ
〜１６Ｃにおいてマスクされ、ＭＩＳＲ１４の初期値を
保持することが可能になり、ＭＩＳＲ１４の内容が破壊
されるのを確実に防止できる。

【００７３】なお、内部回路１１（内部記憶素子）の初
期化中にＭＩＳＲ１４内の各シフトレジスタ２２の内容
を保持するための他の手段としては、例えば、図７に示
すものもある。図４，図５では、各ＡＮＤゲート１６Ａ
〜１６ＣにＢＥピン１７からの切換信号を入力していた
が、図７においては、クロック信号停止部（禁止手段）
２５をそなえることにより、初期化中におけるＭＩＳＲ
１４内の各シフトレジスタ２２の内容保持を実現してい
る。

【００７４】つまり、図７に示すクロック信号停止部２
５は、インヒビット・ピン（ＩＨピン）２３およびＯＲ
ゲート２４から構成されている。ＩＨピン２３は、回路
１０に外部入力ピンとして設けられるもので、ＳＣＫピ
ン２０からのクロック信号がＭＩＳＲ１４内の各シフト
レジスタ２２に印加されるのを停止する際に、このＩＨ
ピン２３に入力されるクロック停止信号がオフ“０”か
らオン“１”に設定されるようになっている。

【００７５】また、ＯＲゲート２４は、ＳＣＫピン２０
からのクロック信号（ネガティブ・パルスで与えられる
もの）とＩＨピン２３からのクロック停止信号との論理
和を算出してＭＩＳＲ１４内の各シフトレジスタ２２に
印加するものである。これにより、ＭＩＳＲ１４内の各
シフトレジスタ２２の内容にかかわらず、ＩＨピン２３
へのクロック停止信号をオン“１”に設定することで、
ＭＩＳＲ１４内の各シフトレジスタ２２にはＳＣＫピン
２０からのクロック信号が印加されなくなる。

【００７６】従って、各シフトレジスタ２２における更
新（シフト動作）も行なわれず、全てのシフトレジスタ
２２の値をそのまま保持でき、この図７に示すような構
成によっても、ＢＩＳＴ動作前の初期化中、ＭＩＳＲ１
４の内容が破壊されるのを確実に防止できる。ただし、
図７に示す回路構成では、図４，図５に示すようにＢＥ
ピン１７からの切換信号を各ＡＮＤゲート１６Ａ〜１６
Ｃに入力する場合に比べて、外部入力ピン（ＩＨピン２
３）が１本多く必要となるが、任意のＭＩＳＲ１４の値
を指定して保持できる利点がある。

【００７７】ところで、図４〜図１５により上述した例
では、本発明を一般スキャン方式に適用した場合につい
て説明したが、本発明は、図１６に示すように、バウン
ダリ・スキャン方式にも適用される。バウンダリ・スキ
ャン方式では、回路上の外部入力ピンと内部回路との間
にバウンダリ・スキャン・セルが配置されており、それ
らの全てを連結してテスト・データ・イン・ピン（ＴＤ
Ｉピン）からテスト・データ・アウト・ピン（ＴＤＯピ
ン）に到るバウンダリ・スキャン・チェーンを構成し、
このバウンダリ・スキャン・チェーンにおける各バウン
ダリ・スキャン・セルを可制御かつ可観測にしている。

【００７８】図１６において、３０はバウンダリ・スキ
ャンＬＳＩであり、このバウンダリ・スキャンＬＳＩ３
０上に、前述のバウンダリ・スキャン・チェーン３１Ａ
と２つの内部スキャン・チェーン３１Ｂ，３１Ｃとが形
成されている。そして、図１６に示すように、バウンダ
リ・スキャンＬＳＩ３０で、これらのスキャン・チェー
ン（スキャン・パス）３１Ａ〜３１Ｃが、図４〜図７に
示したスキャン・パス１２Ａ〜１２Ｃに代えて配置され
ている。ただし、図１６に示すバウンダリ・スキャンＬ
ＳＩ３０では、ＳＩピン１５Ａに代えてＴＤＩピン３２
が設けられるとともに、ＳＯピン１９Ａに代えてＴＤＯ
ピン３３が設けられている。なお、図１６中、ＬＦＳＲ
１３，ＭＩＳＲ１４，ＡＮＤゲート１６Ａ〜１６Ｃ，Ｂ
Ｅピン１７，セレクタ１８Ａ〜１８Ｃは図４〜図７によ
り前述したものと全く同様に機能するものである。

【００７９】また、図１６において、３４はバウンダリ
・スキャンのためのテスト・クロック信号を入力するテ
スト・クロック・ピン（ＴＣＫピン）、３５はバウンダ
リ・スキャンによるテスト・モードを選択するための選
択信号を入力するテスト・モード・セレクト・ピン（Ｔ
ＭＳピン）、３６はＴＭＳピン３５からの選択信号に応
じてＴＣＫピン３４からのテスト・クロック信号に同期
して動作するテスト・アクセス・ポート（ＴＡＰ）回路
で、このＴＡＰ回路３６は、バウンダリ・スキャンＬＳ
Ｉ３０上の各テスト機構に対してアクセスし、バウンダ
リ・スキャン動作の制御を行なうためのものである。

【００８０】さらに、３７はＴＤＩピン３２からＴＤＯ
ピン３３までの間のバウンダリ・スキャン・チェーン３
１Ａをバイパスするためのバイパス・レジスタ、３８は
ＴＡＰ回路からの各種制御信号に応じた命令コードを保
持する命令レジスタ、３９はマルチプレクサで、このマ
ルチプレクサ３９は、命令レジスタ３８からの命令コー
ドに応じて動作し、バウンダリ・スキャン・チェーン３
１Ａ，ＭＩＳＲ１４からのスキャン・アウト・データお
よびバイパス・レジスタ３７からのデータを多重化して
ＴＤＯピン３３へ出力するものである。

【００８１】なお、上述したバウンダリ・スキャン・チ
ェーン３１Ａ，ＴＤＩピン３２，ＴＤＯピン３３，ＴＣ
Ｋピン３４，ＴＭＳピン３５，ＴＡＰ回路３６，バイパ
ス・レジスタ３７，命令レジスタ３８，マルチプレクサ
３９といった構成部分は、バウンダリ・スキャン方式と
して一般的なものである。バウンダリ・スキャン方式で
は、各種の試験モードを命令レジスタ３８の動作コード
に割り当てる必要があり、ＢＩＳＴ動作を指示するため
の命令コードが、命令レジスタ３８の唯一の動作コード
として予め割り当てられ、その動作コードの際に、ＴＣ
Ｋピン３４からのテスト・クロック信号を印加すること
で、ＢＩＳＴ回路（ＬＦＳＲ１３，ＭＩＳＲ１４等）が
動作するように構成されている。

【００８２】また、ＬＦＳＲ１３およびＭＩＳＲ１４か
らなるスキャン・チェーンをバウンダリ・スキャン内の
１チェーンとして扱い、そのスキャン・チェーンのシフ
ト・イン／シフト・アウト動作を指示するための命令コ
ードが、命令レジスタ３８の唯一の動作コードとして予
め割り当てられている。上述のような構成のバウンダリ
・スキャンＬＳＩ３０におけるテスト・データの構成を
以下に示す。

【００８３】ＴＡＰ回路３６の初期化。ＬＦＳＲ１３／ＭＩＳＲ１４の選択（命令コードの設
定）。ＬＦＳＲ１３／ＭＩＳＲ１４の初期化。ＢＩＳＴ回路の選択（命令コードの設定）。ＢＩＳＴ回路の動作（ＬＦＳＲ１３からのバウンダリ
・スキャン・チェーン３１Ａ／内部スキャン・チェーン
３１Ｂ，３１Ｃへのシフト・イン）。

【００８４】システム・クロック（テスト・クロッ
ク）信号の印加。ＢＩＳＴ回路の動作（バウンダリ・スキャン・チェー
ン３１Ａ／内部スキャン・チェーン３１Ｂ，３１Ｃから
ＭＩＳＲ１４へのデータ圧縮）。ＬＦＳＲ１３／ＭＩＳＲ１４の選択（命令コードの設
定）。ＭＩＳＲ１４からのデータ読出。

【００８５】なお、上述のＢＩＳＴ回路の動作を行なう
項目およびにおけるテスト・データは、図１１，図
１５に示したものと同様の記述となる。上述のようにし
て、本発明をバウンダリ・スキャン方式を採用する回路
（ＬＳＩ３０）に対しても、一般スキャンを用いたＬＳ
Ｉと同様に、少ないテスト・データ記述で効率の良いテ
スト・パターンを作成することができる。

【００８６】このように、本発明の一実施例によれば、
ＭＩＳＲ１４に不定状態のデータが取り込まれたり初期
化中にＭＩＳＲ１４の内容が破壊されたりするのを防止
して確実かつ容易にＢＩＳＴを行なうことができる。ま
た、スキャン動作とＢＩＳＴ動作とを組み合わせること
により、わずかなゲート（ＡＮＤゲート１６Ａ〜１６Ｃ
等）の追加で、非常にコンパクトで効率的かつ汎用的な
テスト・データの作成が可能で、ＢＩＳＴの効率化や、
ＬＳＩ等の回路設計時の計算機資源および設計工数を大
幅に削減できる利点がある。

【００８７】従来、ＬＦＳＲ１３の出力するパターンは
無加工で内部回路に印加されていたが、本実施例では、
上述のようにスキャン動作とＢＩＳＴ動作とを組み合わ
せ、ＬＦＳＲ１３の出力とＳＩピン１５Ａ〜１５Ｃ等か
らの入力データとをセレクタ１８Ａ〜１８Ｃで切り換え
ることで、内部回路１１内の特定の回路に印加される値
を任意に変更することが可能になるのである。

【００８８】なお、上述した実施例では、ＢＩＳＴ（組
込み自己試験）でのＬＳＩ（回路１０，３０）の出力期
待値の解析に際し、データ圧縮器としてのＭＩＳＲ１４
を用いた場合について説明したが、本発明はこれに限定
されるものでなく、ＭＩＳＲを用いた解析法以外にも、
例えば、遷移カウント法（Transition Count：出力が
“０”から“１”へ遷移した回数と“１”から“０”へ
遷移した回数とを解析する方法) ，シンドローム法
（１'s counting:出力に現れた“１”の回数を解析する
方法）などにも適用することができる。

【００８９】

【発明の効果】以上詳述したように、本発明の自己試験
機能組込み型回路によれば、データ圧縮器に不定状態の
データが取り込まれ、データ圧縮器における圧縮データ
が不定値になるのを確実に防止でき、確実に自己試験を
行なうことができる（請求項１，７）。

【００９０】また、内部回路の初期化中、データ圧縮器
内のデータを保持することが可能になり、データ圧縮器
の内容が破壊されるのを確実に防止でき、データ圧縮器
の内容をモニタするなどの煩雑な処理が不要になり、容
易に自己試験を行なうことができる（請求項３，４，
７，１０）。さらに、スキャン動作と自己試験動作とを
組み合わせることにより、パターン発生器から各スキャ
ン・パスへ与えられるテスト・パターンの一部を任意の
値に修正することができるほか（請求項５，７）、コン
パクトで効率的かつ汎用的なテスト・データの作成が可
能になり（請求項２，６，８，９）、自己試験の効率化
や、ＬＳＩ等の回路設計時の計算機資源および設計工数
を大幅に削減することができる。

【００９１】またさらに、バウンダリ・スキャン方式を
採用する回路にも適用することが可能で、この場合にも
上述したものと同様の効果を得ることができる（請求項
１１）。

【図面の簡単な説明】

【図１】第１の発明の原理ブロック図である。

【図２】第２の発明の原理ブロック図である。

【図３】第３の発明の原理ブロック図である。

【図４】本発明の一実施例としての自己試験機能組込み
型回路の構成を示すブロック図である。

【図５】本実施例のデータ圧縮器にかかる部分を抽出し
て示すブロック図である。

【図６】本実施例のパターン発生器にかかる部分を抽出
して示すブロック図である。

【図７】本実施例のデータ圧縮器のクロック停止回路
（禁止手段）の一例とそのクロック停止回路にかかる部
分を抽出して示すブロック図である。

【図８】スキャン・アウト・データの一例を示す図であ
る。

【図９】従来のスキャン回路によるデータ読出パターン
の一例を示す図である。

【図１０】従来のＢＩＳＴタイプの回路によるデータ読
出パターンの一例を示す図である。

【図１１】本実施例のデータ読出パターンの一例を示す
図である。

【図１２】スキャン・イン・データの一例を示す図であ
る。

【図１３】従来のスキャン回路によるデータ書込パター
ンの一例を示す図である。

【図１４】従来のＢＩＳＴタイプの回路によるデータ書
込パターンの一例を示す図である。

【図１５】本実施例のデータ書込パターンの一例を示す
図である。

【図１６】本発明をバウンダリ・スキャン方式のＬＳＩ
に適用した場合の構成例を示すブロック図である。

【図１７】従来のスキャン回路の構成例を示すブロック
図である。

【図１８】従来のＢＩＳＴタイプの回路の構成例を示す
ブロック図である。

【符号の説明】

１内部回路２スキャン・パス３パターン発生器４データ圧縮器５スキャン・イン・ピン６論理ゲート７外部入力ピン８セレクタ１０回路１１内部回路１２Ａ〜１２Ｃスキャン・パス１３ＬＦＳＲ（パターン発生器）１４ＭＩＳＲ（データ圧縮器）１５，１５Ａ〜１５Ｃスキャン・イン・ピン（ＳＩピ
ン）１６Ａ〜１６ＣＡＮＤゲート（論理ゲート）１７ＢＥピン（外部入力ピン）１８Ａ〜１８Ｃセレクタ１９，１９Ａ〜１９Ｃスキャン・アウト・ピン（ＳＯ
ピン）２０スキャン・クロック・ピン（ＳＣＫピン）２１排他的論理和（ＸＯＲ）ゲート２２シフトレジスタ２３インヒビット・ピン（ＩＨピン）２４ＯＲゲート２５クロック信号停止部（禁止手段）３０バウンダリ・スキャンＬＳＩ３１Ａバウンダリ・スキャン・チェーン（スキャン・
パス）３１Ｂ，３１Ｃ内部スキャン・チェーン（スキャンパ
ス）３２テスト・データ・イン・ピン（ＴＤＩピン）３３テスト・データ・アウト・ピン（ＴＤＯピン）３４テスト・クロック・ピン（ＴＣＫピン）３５テスト・モード・セレクト・ピン（ＴＭＳピン）３６テスト・アクセス・ポート（ＴＡＰ）回路３７バイパス・レジスタ３８命令レジスタ３９マルチプレクサ１０１フリップ・フロップ（回路構成要素）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22,11/360

Claims

(57)【特許請求の範囲】

【請求項１】所定機能を果たす内部回路をそなえると
ともに、該内部回路を自己試験すべく、該内部回路上に予め形成
されている複数のスキャン・パスそれぞれからの出力デ
ータを圧縮して格納するデータ圧縮器を組み込んだ自己
試験機能組込み型回路であって、各スキャン・パスへデータを与えうるスキャン・イン・
ピンをスキャン・パス毎にそなえるとともに、各スキャン・パスからの出力データと、各スキャン・パ
スに対応する該スキャン・イン・ピンからの入力データ
との論理演算を行なう論理ゲートをスキャン・パス毎に
そなえ、スキャン・パス上の不定状態のデータが該論理ゲートを
介して該データ圧縮器へ読み出される際には、当該スキ
ャン・パスに対応するスキャン・イン・ピンから該論理
ゲートへの入力データが、当該不定状態のデータを該論
理ゲートにおいてマスクする値に設定されることを特徴
とする、自己試験機能組込み型回路。
【請求項２】各スキャン・パスからのデータ読出に際
して、各スキャン・イン・ピンからの入力データを含む
データ読出パターンが、同形のパターンで連続する場合
には、そのパターンと連続数とを用いて記述されること
を特徴とする、請求項１記載の自己試験機能組込み型回
路。
【請求項３】該スキャン・パスに対するスキャン動作
と該データ圧縮器を用いた自己試験動作との切換を行な
うべく切換信号を入力する外部入力ピンをそなえるとと
もに、該外部入力ピンからの切換信号を該論理ゲートに
与え、該内部回路の初期化中、該外部入力ピンからの切換信号
をスキャン動作側に切り換えることにより、各スキャン
・パスから該データ圧縮器への出力データを該論理ゲー
トにおいてマスクすることを特徴とする、請求項１また
は請求項２に記載の自己試験機能組込み型回路。
【請求項４】該内部回路の初期化中に該データ圧縮器
へのクロック信号の入力を禁止する禁止手段をそなえた
ことを特徴とする、請求項１または請求項２に記載の自
己試験機能組込み型回路。
【請求項５】所定機能を果たす内部回路をそなえると
ともに、該内部回路を自己試験すべく、該内部回路上に予め形成
されている複数のスキャン・パスのそれぞれに与えるテ
スト・パターンを発生するパターン発生器を組み込んだ
自己試験機能組込み型回路であって、各スキャン・パスに対するスキャン動作と該パターン発
生器を用いた自己試験動作との切換を行なうべく切換信
号を入力する外部入力ピンをそなえるとともに、各スキャン・パスへデータを与えうるスキャン・イン・
ピンと、該外部入力ピンからの切換信号に応じて、各スキャン・
イン・ピンからの入力データと、該パターン発生器から
のテスト・パターンとのいずれか一方を切り換えて各ス
キャン・パスへ出力するセレクタとをスキャン・パス毎
にそなえ、通常の自己試験動作時には、該外部入力ピンからの切換
信号により該セレクタを該パターン発生器側に切り換
え、該パターン発生器から各スキャン・パスへ与えられるテ
スト・パターンの一部を任意の値に修正する際には、該
外部入力ピンからの切換信号により該セレクタを該スキ
ャン・イン・ピン側に切り換え、該スキャン・イン・ピ
ンから任意の値に設定したデータを各スキャン・パスへ
与えて書き込むことを特徴とする、自己試験機能組込み
型回路。
【請求項６】各スキャン・パスへのデータ書込に際し
て、各スキャン・イン・ピンからの入力データおよび該
外部入力ピンへの切換信号を含むデータ書込パターン
が、同形のパターンで連続する場合には、そのパターン
と連続数とを用いて記述されることを特徴とする、請求
項５記載の自己試験機能組込み型回路。
【請求項７】所定機能を果たす内部回路をそなえると
ともに、該内部回路を自己試験すべく、該内部回路上に予め形成
されている複数のスキャン・パスのそれぞれに与えるテ
スト・パターンを発生するパターン発生器と、該内部回
路上に予め形成されている複数のスキャン・パスそれぞ
れからの出力データを圧縮して格納するデータ圧縮器と
を組み込んだ自己試験機能組込み型回路であって、各スキャン・パスに対するスキャン動作と該パターン発
生器および該データ圧縮器を用いた自己試験動作との切
換を行なうべく切換信号を入力する外部入力ピンをそな
えるとともに、各スキャン・パスへデータを与えうるスキャン・イン・
ピンと、各スキャン・パスからの出力データと、各スキャン・パ
スに対応する該スキャン・イン・ピンからの入力データ
と、該外部入力ピンからの切換信号との論理演算を行な
う論理ゲートと、該外部入力ピンからの切換信号に応じて、各スキャン・
イン・ピンからの入力データと、該パターン発生器から
のテスト・パターンとのいずれか一方を切り換えて各ス
キャン・パスへ出力するセレクタとをスキャン・パス毎
にそなえ、通常の自己試験動作時には、該外部入力ピンからの切換
信号により該セレクタを該パターン発生器側に切り換
え、該パターン発生器から各スキャン・パスへ与えられるテ
スト・パターンの一部を任意の値に修正する際には、該
外部入力ピンからの切換信号により該セレクタを該スキ
ャン・イン・ピン側に切り換え、該スキャン・イン・ピ
ンから任意の値に設定したデータを各スキャン・パスへ
与えて書き込む一方、スキャン・パス上の不定状態のデータが該論理ゲートを
介して該データ圧縮器へ読み出される際には、当該スキ
ャン・パスに対応するスキャン・イン・ピンから該論理
ゲートへの入力データが、当該不定状態のデータを該論
理ゲートにおいてマスクする値に設定され、該内部回路の初期化中、該外部入力ピンからの切換信号
をスキャン動作側に切り換えることにより、各スキャン
・パスから該データ圧縮器への出力データを該論理ゲー
トにおいてマスクすることを特徴とする、自己試験機能
組込み型回路。
【請求項８】各スキャン・パスからのデータ読出に際
して、各スキャン・イン・ピンからの入力データを含む
データ読出パターンが、同形のパターンで連続する場合
には、そのパターンと連続数とを用いて記述されること
を特徴とする、請求項７記載の自己試験機能組込み型回
路。
【請求項９】各スキャン・パスへのデータ書込に際し
て、各スキャン・イン・ピンからの入力データおよび該
外部入力ピンへの切換信号を含むデータ書込パターン
が、同形のパターンで連続する場合には、そのパターン
と連続数とを用いて記述されることを特徴とする、請求
項７または請求項８に記載の自己試験機能組込み型回
路。
【請求項１０】該内部回路の初期化中に該データ圧縮
器へのクロック信号の入力を禁止する禁止手段をそなえ
たことを特徴とする、請求項７〜９のいずれかに記載の
自己試験機能組込み型回路。
【請求項１１】該パターン発生器および該データ圧縮
器からなるスキャン・チェーンをバウンダリ・スキャン
内の１チェーンとして構成し、当該スキャン・チェーン
のシフト・イン／シフト・アウト動作および自己試験動
作をそれぞれ指示するための命令コードが、命令レジス
タの動作コードとして予め割り当てられていることを特
徴とする、請求項７〜１０のいずれかに記載の自己試験
機能組込み型回路。