JP4031954B2 - 集積回路の診断装置および診断方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSI(Large Scale Integration)等の集積回路の製造不良(故障)を検出するとともにその発生位置を特定しうる故障診断を行なうための装置および診断方法に関する。
【0002】
【従来の技術】
集積回路、例えばLSIの製造不良の検出は、テスタ(ATE;Automatic Test Equipment)を用いてLSIの入力ピンに適当な信号値を印加し、その出力ピンに現れる信号値を期待される結果と比較することで行なわれる。入力ピンに印加される信号値と出力ピンに現れるべき期待値とを合わせてテストパターン(試験パターン)と呼ぶ。
【0003】
LSIの製造不良によりLSIの内部に生じる欠陥は故障と呼ばれ、LSI内部で起こりうる全ての故障について検証を行なうためには、多くのテストパターンが必要となる。また、LSI内部に仮定される全故障数に対する、あるテストパターンによって検証できる故障の数の割合は、診断率(または検出率)と呼ばれ、テストパターンの品質を計るときの尺度として使われている。LSIが順序回路素子〔フリップフロップ(F/F),ラッチおよびRAM(Random Access Memory)〕を含む場合、テストパターン作成の複雑さは飛躍的に増大する。
【0004】
そこで、LSIでは、スキャン設計が一般的に行なわれている。スキャン設計を施されたLSIでは、LSI内部の順序回路素子(主にF/F)を用いてシフトレジスタ〔スキャンパス(Scan Path)と呼ばれる〕が形成され、試験時にそのシフトレジスタに所望の値がシフトインされ、クロック印加後にシフトレジスタの値が外部に読み出される。
【0005】
このような回路において、ディターミニスティックストアードパターンテスト〔以下、DSPT(Deterministic Stored Pattern Test)という〕が広く採用されている。このDSPTは、自動テストパターン発生器〔以下、ATPG(Automatic Test Pattern Generator)という〕で作成したテストパターンをテスタ(ATE)に格納して行なわれる。
【0006】
図6は従来のスキャン設計を説明するための図で、この図6では、スキャン設計の概念がブロック図として示されている。この図6に示すように、スキャン設計を施されたLSIでは、このLSIをテストするための道筋である複数本のスキャンパス(シフトレジスタ)が形成されている。各スキャンパスは、それぞれ記憶素子である複数個のF/Fを用いて形成されている。そして、各スキャンパスの一端側(図6の左側)からテストパターンがシフトインされ、他端側(図6の右側)からテスト結果が出力される。なお、図6では、4本のスキャンパスが図示され、各スキャンパスは、8個のF/Fを直列接続して形成されている。
【0007】
しかし、近年、LSIの集積度の増大に伴い、内部に含まれる順序回路素子の数が非常に多くなってきているため、上述のようなDSPTにより、スキャンパスを構成する全ての順序回路素子において、テストパターン毎に設定と読出とを繰り返し実行すると、試験時間が増大するだけでなく、テストデータ量の増大によるテスタのメモリ容量が逼迫するなどの問題が生じている。従って、DSPTによる試験の実行は困難なものとなってきている。特に、テストデータ量の増大によるテスタのメモリ容量の逼迫は、メモリの増強やテスタのアップグレードなどテストコストを大幅に引き上げることになる。
【0008】
このような問題を解決するために、組込み自己試験〔以下、BIST(Built-In Self Test)という〕が行なわれるようになってきている。BISTでは、図7に示すように、擬似乱数パターン発生器2で発生されたパターンがLSIの内部回路(スキャンパス)に印加され、その内部回路からの出力結果が出力検証器7で検証・格納される。擬似乱数パターン発生器2および出力検証器7としては、リニアフィードバックシフトレジスタ(以下、LFSRという)が使用されることが多く、特に、出力検証器7は、出力結果をシグネチャとして圧縮格納するため、マルチインプットシグネチャレジスタ(以下、MISRという)と呼ばれる。なお、図7は、従来のBIST回路を説明するための図である。また、図7では、擬似乱数パターン発生器2と出力検証器7との間に8本のスキャンパスが図示され、各スキャンパスは、4個のF/Fを直列接続して形成されている。
【0009】
BIST回路では、擬似乱数パターン発生器がLSI内部に搭載されているため、極めて多数のテストパターンを短時間で発生することができ、外部のテスタに入力テストパターンを格納しておく必要はない。また、MISRにより試験結果を圧縮して格納するため、テスタにロードするデータ量を圧倒的に削減することができる。さらに、BIST回路では、スキャンパスの数を多くしてスキャンパスへのシフトイン/シフトアウト動作を高速化して、試験時間を短縮することもできる。
【0010】
【発明が解決しようとする課題】
上述のようにBISTを採用することにより、上記DSPTの問題点を改善することはできるが、いくつかの課題も有している。
つまり、BISTでは、擬似乱数パターンが用いられるため、試験の品質(診断率,故障の検出率)に問題がある。診断率を高めるためには、追加テストとしてDSPTを適用するか、LSI内部の回路に制御性と観測性とを増すようなテストポイントを挿入する必要がある。
【0011】
また、BISTでは、出力データをMISRに圧縮して格納しているので、その構成上、一度でも不定値(X値)を取り込むとMISR内の全てのレジスタが不定状態となって、レジスタに保持されていた値が破壊されてしまい、試験不能になってしまう。
【0012】
一般に、LSI内部の、RAMを含む順序回路素子は、電源投入時には不定状態であるため、これらの順序回路素子を初期化するパターンを予め印加するか、不定状態がMISRに伝播しないように回路を工夫する必要があった。この他にも、バス設計時に乱数パターンによりバスのコンフリクトやフロート状態が起きないようにするなど、BISTを実回路に適用するには厳しい設計制約を設計者に強いることになる。これに加え、BIST用の付加回路とテストポイントとの挿入により回路のエリアオーバーヘッドや性能低下も問題となっていた。
【0013】
そこで、本願の発明者等は、特願2000−372231において、上述したDSPTおよびBISTの問題を解決し、試験時間の短縮とテストデータ量の削減とを実現するとともに、高品質な試験(診断率の高い試験)を可能にした技術を提案している。その技術を適用された試験回路の構成を図8(ブロック図)に示す。
【0014】
この図8に示す試験回路は、LSI上において図7と同様のBIST回路をベースとし、そのBIST回路にさらにパターン修正器4および不定マスク器5を追加して構成されている。そして、擬似乱数パターン発生器(LFSR)2により生成されたパターンは、パターン修正器4によりATPGと同等のパターンに修正された上で、スキャンパスにシフトインされる。試験クロック印加後、スキャンパスからの出力は、不定マスク器5を介して出力検証器7内のMISRに圧縮されて格納されるが、その際、出力中の不定値(X値)は、不定マスク器5によりマスク処理される。なお、図8では、パターン修正器4と不定マスク器5との間に8本のスキャンパスが図示され、各スキャンパスは、4個のF/Fを直列接続して形成されている。
【0015】
ATPGによって作り出されたパターンをスキャンパスにシフトインして試験を行なう際、そのパターンに基づいて値(1もしくは0)を明示的に設定されるF/Fの数は、全F/Fのうちの極僅か(数%)である。そこで、図8に示す試験回路では、上述のようにF/Fに明示的に設定されるべき値のみを、外部のテスタから制御信号を用いてパターン修正器4に与え、このパターン修正器4により、擬似乱数パターン発生器2からの擬似乱数パターンを、ATPGと同等の高品質なパターンに変更することを可能にしている。また、不定値のMISRへの取り込みを不定マスク器5でブロックすることにより、BISTの設計制約の一つを容易かつ確実に満たすように設計を行なえるので、設計者への負担が大幅に軽減される。
【0016】
ところで、図7に示すBIST回路や図8に示す試験回路のごとく、出力結果をMISRに圧縮して格納するLSI試験手法では、試験対象のLSIの良否判定が主たる目的である。しかし、実際のLSIの製造現場では、LSIの製造プロセスの問題を解消したり歩留まりを向上させたりするため、不良と判定されたLSIが不良となった原因の調査が必要となる場合がある。その場合、欠陥がLSI内部のどこに存在するかを特定する必要がある。
【0017】
一般に、テスタから与えられたテストパターンと、テスタによる観測値と期待値とが不一致となった部分の情報とに基づいて故障箇所を特定することを故障診断という。DSPTでは、テストパターン毎に出力を観測することができるため、故障診断を比較的容易に行なえる。DSPTの各テストパターンにより検出することの可能な故障と検出場所(F/F)とが、故障シミュレーションを行なうことによって分かるため、テスタの不一致情報に基づいて候補の故障を絞り込むことが可能になる。
【0018】
これに対して、図7に示すBIST回路や図8に示す試験回路では、出力結果を出力検証器7のMISRに圧縮して格納し試験終了後にMISRの値を読み出すため、故障診断は困難になる。つまり、出力結果が圧縮されているため、故障の有無を判断することができても故障箇所を特定することができない。さらに、BIST等の試験では、スキャンパスの数を多くすることにより試験の高速化をはかっており、全てのスキャンパスの出力を外部ピンにて観測することは、LSIのピン数制限のため不可能であり、つまりは故障診断も不可能である。
【0019】
本発明は、このような課題に鑑み創案されたもので、スキャンパスからの出力が圧縮格納される場合や、スキャンパス数が多い場合であっても、集積回路の製造不良(故障)を検出するだけでなく、その発生位置の特定を可能にした、集積回路の診断装置および診断方法を提供することを目的とする。
【0020】
【課題を解決するための手段】
上記目的を達成するために、本発明の集積回路の診断装置(請求項1)は、集積回路中に組み込まれて試験パターンを発生するパターン発生器と、該集積回路内部の順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、シグネチャとして圧縮して該集積回路の外部へ出力する出力検証器と、該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットに圧縮して該集積回路の外部へ出力する出力圧縮器と、予め得られた出力期待値と該出力圧縮器からの出力とを比較して故障診断を行なう診断手段とをそなえ、該診断手段が、該出力期待値と該検査ビットとの排他的論理和を算出してシンドロームを取得し、故障箇所が1箇所の場合には、該シンドロームと予め得られた当該シンドロームに対応するエラーベクトルとに基づいて、当該故障の存在するシフトレジスタを特定することを特徴としている。
【0022】
また、本発明の集積回路の診断方法(請求項3)は、集積回路中に組み込まれたパターン発生器で試験パターンを発生し、該パターン発生器により発生された試験パターンを、該集積回路内部の順序回路素子により並列的に形成された複数のシフトレジスタに、それぞれシフトインし、該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、シグネチャとして圧縮して該集積回路の外部へ出力するとともに、該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットに圧縮して該集積回路の外部へ出力し、予め得られた出力期待値と該集積回路から出力された該検査ビットとの排他的論理和を算出してシンドロームを取得し、該シンドロームに基づいて故障診断を行なうとともに、該故障診断の結果、故障箇所が1箇所の場合には、該シンドロームと予め得られた当該シンドロームに対応するエラーベクトルとに基づいて、当該故障の存在するシフトレジスタを特定することを特徴としている。
【0023】
一方、本発明の集積回路の診断装置(請求項2)は、上述と同様のパターン発生器および複数のシフトレジスタをそなえるとともに、該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を圧縮して該集積回路の外部へ出力する、少なくとも一つのEOR(排他的論理和)木回路と、該EOR木回路に入力される該複数の出力のうちの一つを有効にしうる制御回路と、予め得られた出力期待値と該EOR木回路からの出力とを比較して故障診断を行なう診断手段とをそなえ、該制御回路が、該複数の出力を一つずつ有効化し、該EOR木回路が、該制御回路によって有効化された出力を圧縮して該集積回路の外部へ順次出力し、該診断手段が、該EOR木回路からの出力に基づいて、該複数のシフトレジスタにおける前記故障診断を一つずつ行ない、故障の存在するシフトレジスタを特定することを特徴としている。
【0025】
また、本発明の集積回路の診断方法(請求項4)は、集積回路中に組み込まれたパターン発生器で試験パターンを発生し、該パターン発生器により発生された試験パターンを、該集積回路内部の順序回路素子により並列的に形成された複数のシフトレジスタに、それぞれシフトインし、該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、一つずつ有効化し、有効化された出力を、EOR(排他的論理和)木回路により圧縮して該集積回路の外部へ順次出力し、予め得られた出力期待値と該EOR木回路からの出力とを比較して故障診断を一つずつ行ない、故障の存在するシフトレジスタを特定する行なうことを特徴としている。
【0026】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
〔1〕第1実施形態の説明
故障診断を行なうためには、DSPTと同様、テストパターン毎の一致/不一致情報(各テストパターンに応じたスキャンパス出力と期待値とが一致するか否かの情報)が必要となる。BISTでは、テストパターン毎にテスタでスキャンパス出力と期待値との比較を行なっていないので、テストパターン毎にF/Fの値を外部に読み出す必要がある。しかし、BISTでは、前述したように、高速な試験を行なうために内部のスキャンパスの並列度を上げており、LSIの入出力ピン数の制限により全てのスキャンパス分の外部出力ピンを用意することは不可能である。従って、多数のスキャンパスの情報を圧縮し少ない外部出力ピンで観測するしくみが必要となっている。本発明の第1実施形態は、このようなしくみを提供するものである。
【0027】
図1は本発明の第1実施形態としての集積回路の診断装置の構成を示すブロック図であり、この図1に示すように、第1実施形態の診断装置には、擬似乱数パターン発生器(パターン発生器,LFSR)2,複数のスキャンパス,出力検証器(MISR)7および出力圧縮器10がそなえられている。この診断装置は、試験対象の集積回路であるLSI1Aに組み込まれている。
【0028】
LSI1Aは、複数のF/F(順序回路素子)を含んで構成されるもので、このLSI1Aにおいては、これらのF/Fにより、複数のスキャンパス(シフトレジスタ)が並列的に形成されている。図1に示す例では、8本のスキャンパスが並列的に形成されており、各スキャンパスは、4個のF/Fを直列接続して形成されている。
【0029】
また、第1実施形態の診断装置においても、擬似乱数パターン発生器2で発生されたパターンがスキャンパスにそれぞれシフトインされ、各スキャンパスからの出力結果は、出力検証器7で圧縮格納されるようになっている。この出力検証器7は、複数の排他的論理和(EOR)回路および複数のレジスタから構成され、各スキャンパスからの出力結果を、シグネチャとして圧縮(符号化)して格納し、所定の試験パターンに対する出力結果を、最終的に8ビットの符号化された値として出力するものである。
【0030】
そして、出力圧縮器10は、図1に示すごとく、排他的論理和回路(EOR回路)11〜21から構成され、複数のスキャンパスからそれぞれシフトアウトされた複数の出力(図1では8ビットデータ)を、ハミング符号の検査ビット(図1では4ビット)を用いて圧縮してLSI1Aの外部へ出力するものである。つまり、出力圧縮器10は、ハミング符号の検査ビットに相当するもので、ハミング符号の検査ビットを実現するEOR回路11〜21によって構成されている。
【0031】
ハミング符号は、誤り訂正符号の一種であり、1ビットの誤りを訂正することが可能である。ハミング符号では、実際の情報ビットに検査ビットを付加することで誤り訂正を行なう。情報ビットが4ビット(x1,x2,x3,x4)である場合、検査ビットは3ビット(y1,y2,y3)必要で、この場合の誤り訂正例を図2に示す。この図2は、第1実施形態における、ハミング符号の検査ビットを用いた圧縮手法(ハミング符号による誤り訂正例)を説明するための図である。
【0032】
図2に示す例では、上述した通り、情報ビットが4ビット(x1,x2,x3,x4)で検査ビットが3ビット(y1,y2,y3)であり、検査ビット(y1,y2,y3)は、図2中に示す式に基づいて情報ビット(x1,x2,x3,x4)から算出される。この場合、図2に示すように、シンドロームは3ビット(z1,z2,z3)で、シンドロームに対応するエラーベクトルが予め与えられている。
【0033】
このとき、元データが(0,1,0,0)であれば、検査ビットとしては(1,0,1)が得られるはずである。つまり、ある試験パターンによりスキャンパス出力として(0,1,0,0)が期待される場合には、出力圧縮器10からの検査ビット出力として(1,0,1)が出力されるはずであるので、出力期待値として(1,0,1)が予め得られることになる。
【0034】
このようにスキャンパス出力として(0,1,0,0)が期待されている時に、故障により誤りが混入し、例えばx3が“1”となり、スキャンパス出力として(0,1,1,0)が得られたとする。この場合、検査ビット(出力圧縮器10の出力)としては(0,1,1)が得られ、この検査ビット(0,1,1)と出力期待値(1,0,1)との排他的論理和(EOR)を算出することによりシンドローム(1,1,0)が得られる。
【0035】
得られたシンドローム(1,1,0)に対応するエラーベクトル(x1,x2,x3,x4,y1,y2,y3)は、図2に示すように、(0,0,1,0,0,0,0)であり、ハミング符号では、このエラーベクトルにおける(x1,x2,x3,x4)と、スキャンパス出力(0,1,1,0)との排他的論理を算出することにより、元データを復元することができる。
ただし、第1実施形態では、元データを復元する必要はなく、シンドロームを算出した時点で、誤りの混入したビット、即ち、故障箇所の存在するスキャンパスが特定されることになる。
【0036】
図1に示す例では、情報ビットが8ビット(x1,x2,…,x8)で、この場合、検査ビットは4ビット(y1,y2,y3,y4)となるので、図2を参照しながら上述した手法が拡張されて適用される。つまり、8ビット分のスキャンパス出力(x1,x2,…,x8)が、出力圧縮器10(EOR回路11〜21)により、4ビット分のハミング符号の検査ビットデータ(y1,y2,y3,y4)に圧縮されてLSI1Aの外部へ出力されることになる。
【0037】
そして、第1実施形態では、図示省略のテスタ(診断手段)がそなえられ、このテスタに、出力圧縮器10からの出力(検査ビットデータ(y1,y2,y3,y4))が入力されるようになっている。テスタには、故障(誤り)の無い場合に得られるべき検査ビットデータが出力期待値として予め格納されており、テスタが、出力期待値と出力圧縮器10からの出力(検査ビットデータ)とを比較して故障診断を行なう。
【0038】
具体的には、上述した通り、出力期待値と出力圧縮器10からの検査ビットデータとの排他的論理和を算出してシンドロームを得て、そのシンドロームに基づいて故障箇所を判断する。故障が存在しなければ、出力期待値と出力圧縮器10からの検査ビットデータとは一致し、シンドロームの各ビットは“0”になる。複数のスキャンパスのうちの1つに故障が存在する場合には、出力期待値と出力圧縮器10からの検査ビットデータとが不一致となり、得られたシンドロームに対応するエラーベクトルに基づいて、8ビット分のスキャンパス出力(x1,x2,…,x8)のうちの1ビットの誤りを特定することが可能である。つまり、故障が存在する1つのスキャンパス(故障箇所)を特定することができる。
【0039】
なお、故障が2または3のスキャンパスで同時に起きた場合には、1つのスキャンパスで故障が生じた場合と同様、出力圧縮器10の出力結果がテスタの期待値と不一致を起こすが、シンドロームにより求められるスキャンパスに故障が存在するとは限らず、その故障箇所(故障の存在するスキャンパス)を特定することができない。この場合は、故障の存在を指摘することだけが可能となる。さらに、故障が4箇所以上で同時に起きた場合には、故障が存在するにもかかわらず出力圧縮器10の出力結果がテスタの期待値と一致を起こす場合があり、正しく故障の有無を指摘できないことがある。
【0040】
このように、本発明の第1実施形態によれば、出力圧縮器10により複数のスキャンパスからそれぞれシフトアウトされた複数の出力が、ハミング符号の検査ビットに圧縮・符号化されてからLSI1Aの外部へ出力されるので、多数のスキャンパスの情報を少ない外部出力ピン(図1の例では4個)で観測することが可能になる。従って、BIST等の試験を適用したLSI1Aの診断を少ない回路オーバーヘッドで実現できる。
【0041】
また、故障診断に際しては、テストパターン毎にテスタで期待値比較を行なう必要があるが、多数のスキャンパスの情報を圧縮して符号化しているので、DSPTよりも高速な診断が可能になる。そして、スキャンパスからの出力が圧縮格納される場合や、スキャンパス数が多い場合であっても、LSI1Aの製造不良(故障)を検出するだけでなく、故障箇所が1箇所であれば、その発生位置(スキャンパス)を特定することができる。さらに、第1実施形態では、2または3のスキャンパスで故障が発生している場合、その故障の存在が指摘されるだけであるが、量産段階にあるLSI1Aに対しては、故障の存在を指摘できるだけでも極めて有効な効果が得られるものと考えられる。
【0042】
なお、図1において二点鎖線で示すごとく、図8を参照しながら前述した試験装置と同様、LSI1A内に、擬似乱数パターン発生器2によって発生された試験パターンを外部入力により修正してから複数のスキャンパス(シフトレジスタ)に入力するパターン修正器4と、複数のスキャンパスからの出力中の不定値(X値)をマスクしてから出力検証器7および出力圧縮器10へ出力する不定マスク器5とをさらに組み込んでもよい。
【0043】
このとき、擬似乱数パターン発生器2で発生された試験パターンがパターン修正器4に入力される。パターン修正器4には、テスタ(図示省略)からの制御信号が制御入力ピン等を通じて入力され、このパターン修正器4が、上記制御信号に従って、値を設定する必要のあるF/Fのための値のみを修正し、その値を各スキャンパスの先頭F/Fに入力・設定する。
【0044】
不定マスク器5は、制御入力ピン等から入力される制御信号に従って、各スキャンパスの最終F/Fの値のうち不定値(X値)のものをマスクすることにより不定状態を規定の状態に変換してから、各スキャンパスの最終F/Fの値を出力検証器7および出力圧縮器10に入力する。
このように、擬似乱数パターン発生器2で発生した試験パターンをパターン修正器4で修正して複数のスキャンパスに入力することにより、スキャンパス数を増やしスキャンパス段数(各スキャンパスにおけるF/Fの数)を少なくして、LSI1Aの試験時間を大幅に短縮することができる。
【0045】
また、DSPTおよびBISTの問題点が解決され、両者の利点を生かした高品質なテストを短時間で可能とするテストパターンを生成することができる。その際、意味あるデータ部分(値を設定する必要のあるF/Fの情報)のみをテスタ(外部入力)から供給して修正するので、テスタに格納されるデータの量を大幅に削減することもできる。従って、設計者に厳しい設計規約を課すことなく、且つ、高価なテスタを必要とすることなく、高品質なテストを行なえる。
【0046】
さらに、LSI1A内部のF/Fで形成した複数のスキャンパスからの出力中の不定値(X値)を不定マスク器5でマスクし、マスクされた出力結果を出力検証器7で検証することにより、F/Fからの出力結果を圧縮して外部に読み出しても、不定値が圧縮結果を台無しにしてしまうことがなくなる。
【0047】
〔2〕第2実施形態の説明
上述した第1実施形態では、同時に複数の故障が発生した場合、故障箇所を特定することができない。新しい製造プロセスの立ち上げ時にはこのようなことは起こりやすく、故障診断の必要性も高い。そこで、第2実施形態および第3実施形態では、上記必要性に応じて、故障が存在する全てのスキャンパスを正しく特定できるようにしている。
【0048】
図3は本発明の第2実施形態としての集積回路の診断装置の構成を示すブロック図であり、この図3に示すように、第2実施形態の診断装置には、第1実施形態と同様の擬似乱数パターン発生器2,複数のスキャンパスおよび出力検証器7がそなえられるとともに、出力圧縮器10に代えて出力選択器30がそなえられている。この診断装置は、試験対象の集積回路であるLSI1Bに組み込まれている。
【0049】
LSI1Bは、第1実施形態のLSI1Aと同様、複数のF/F(順序回路素子)を含んで構成されるもので、このLSI1Bにおいては、これらのF/Fにより、複数のスキャンパス(シフトレジスタ)が並列的に形成されている。図3に示す例でも、8本のスキャンパスが並列的に形成されており、各スキャンパスは、4個のF/Fを直列接続して形成されている。
【0050】
また、第2実施形態の診断装置においても、擬似乱数パターン発生器2で発生されたパターンがスキャンパスにそれぞれシフトインされ、各スキャンパスからの出力結果は、出力検証器7で圧縮格納されるようになっている。この出力検証器7は、複数のEOR回路および複数のレジスタから構成され、各スキャンパスからの出力結果を、シグネチャとして圧縮(符号化)して格納し、所定の試験パターンに対する出力結果を、最終的に8ビットの符号化された値として出力するものである。
【0051】
そして、出力選択器30は、図3に示すごとく、2組のEOR(排他的論理和)木回路31,32と、制御回路40とから構成されている。
ここで、EOR木回路31は、3つの排他的論理和回路(EOR回路)33,34,35から構成され、図3に示す上側4本のスキャンパスからそれぞれシフトアウトされた出力を圧縮してLSI1Bの外部へ出力するものであり、同様に、EOR木回路32は、3つの排他的論理和回路(EOR回路)36,37,38から構成され、図3に示す下側4本のスキャンパスからそれぞれシフトアウトされた出力を圧縮してLSI1Bの外部へ出力するものである。
【0052】
また、制御回路40は、デコーダ41と、8個のOR回路(論理和回路)42〜49とから構成され、各EOR木回路31,32に入力される複数(ここでは4つ)の出力のうちの一つを有効化するためのものである。
【0053】
OR回路42,43は、それぞれ、図3に示す上から1本目および2本目のスキャンパスの出力とデコーダ41からの選択信号との論理和をEOR回路33の2つの入力端子に入力するものである。同様に、OR回路44,45は、それぞれ、図3に示す上から3本目および4本目のスキャンパスの出力とデコーダ41からの選択信号との論理和をEOR回路34の2つの入力端子に入力するものであり、OR回路46,47は、それぞれ、図3に示す上から5本目および6本目のスキャンパスの出力とデコーダ41からの選択信号との論理和をEOR回路36の2つの入力端子に入力するものであり、OR回路48,49は、それぞれ、図3に示す上から7本目および8本目のスキャンパスの出力とデコーダ41からの選択信号との論理和をEOR回路37の2つの入力端子に入力するものである。
【0054】
デコーダ41は、有効化すべきスキャンパスの出力のみをEOR木回路31,32に入力させるべく、LSI1Bの外部から制御信号に応じた選択信号をOR回路42〜49に与えるものである。
【0055】
第2実施形態では、EOR木回路31に入力される上側4本のスキャンパスの出力の一つのみを有効化すると同時に、EOR木回路32に入力される下側4本のスキャンパスの出力の一つのみを有効化すべく、デコーダ41は、LSI1Bの外部から制御信号に応じて、上側4つのOR回路42〜45に入力される選択信号のうちの一つのみを“1”から“0”にするとともに下側4つのOR回路46〜49に入力される選択信号のうちの一つのみを“1”から“0”にする。デコーダ41から選択信号“0”を入力されたOR回路42〜49は、そのOR回路42〜49に入力されるスキャンパス出力の通過を許容し、そのスキャンパス出力をEOR木回路31または32に入力することになる。選択信号“1”を入力されたOR回路42〜49の出力は常に“1”となり、スキャンパス出力はOR回路42〜49を通過することができない。
【0056】
従って、第2実施形態では、1回の試験に際し、8本のスキャンパスの出力の中から2つの出力が選択・有効化されそれぞれEOR木回路31,32を通じて2つの外部出力ピンからLSI1Bの外部へ出力されることになる。つまり、試験を4回繰り返せば、8本のスキャンパス全ての試験を完了することができるようになっている。
【0057】
そして、第2実施形態でも、図示省略のテスタ(診断手段)がそなえられ、このテスタに、出力選択器30からの出力が入力されるようになっている。テスタには、故障(誤り)の無い場合に得られるべき出力期待値が予め格納されており、テスタが、出力期待値と出力選択器30からの出力とを比較して故障診断を行なう。
【0058】
上述の構成により、第2実施形態では、BIST等の試験を適用したLSI1Bの診断を行なう際には、同時故障の有無にかかわらず、制御回路40が、各EOR木回路31,32に入力されるべきスキャンパスの出力を一つずつ有効化し、各EOR木回路31,32が、制御回路40によって有効化された出力を圧縮してLSI1Bの外部へ順次出力し、上記テスタが、出力期待値と各EOR木回路31,32からの出力とを比較して故障診断を行ない、出力期待値と一致しない出力のスキャンパスを、故障の存在するスキャンパスとして特定する。
【0059】
このような処理を、複数回(図3に示す第2実施形態のLSI1Bでは4回)繰り返すことにより、全てのスキャンパスに対する診断を行ない、全ての故障位置(故障の発生したスキャンパス)を特定することが可能になる。つまり、1回目の試験では、各EOR木回路31,32に接続される1番目のスキャンパスのみを有効にするようにデコーダ41の選択信号が設定され、その1番目のスキャンパスについての試験が行なわれる。そして、各テストパターンのテスタでの不一致情報に基づいて故障の存在するスキャンパスを特定する。
【0060】
このとき、EOR木回路31,32に対応して設けられる2つの外部出力ピンからの不一致情報に基づいて、スキャンパスの属するグループ(EOR木回路31のグループかEOR木回路32のグループ)が特定され、さらに、デコーダ41からの選択信号により各グループの1番目のスキャンパスが有効にされていることを認識できるので、故障の存在するスキャンパスを特定することができる。
【0061】
同様の試験をn回(第2実施形態ではn=4)繰り返し各EOR木回路31,32に接続されるn番目のスキャンパスまで試験を行なうことにより、故障の存在する全てのスキャンパスを特定することが可能になる。
なお、ここで注意しなければいけないのは、n回分の試験の出力期待値は、診断用マスク器の設定に従って計算しなおしておく必要があることである。
【0062】
このように、本発明の第2実施形態によれば、制御回路40により、複数のスキャンパスから各EOR木回路31,32に入力される出力が一つずつ有効化され、有効化された出力が、各EOR木回路31,32により圧縮されてLSI1Bの外部へ順次出力されるので、BIST等の試験を適用したLSIの故障診断に際して、故障が存在する全てのスキャンパスを正しく特定することができる。従って、新しい製造プロセスの立ち上げ時で同時に多数の故障が存在する場合であっても正しく確実な故障診断を行なうことが可能である。
【0063】
〔3〕第3実施形態の説明
図4は本発明の第3実施形態としての集積回路の診断装置の構成を示すブロック図であり、この図4に示すように、第3実施形態の診断装置には、第1実施形態や第2実施形態と同様の擬似乱数パターン発生器(LFSR)2,複数のスキャンパス(シフトレジスタ)および出力検証器(MISR)7がそなえられるとともに、擬似乱数パターン発生器2と複数のスキャンパスとの間に第1実施形態と同様のパターン修正器4がそなえられ、さらに、複数のスキャンパスと出力検証器7との間に第1実施形態と同様の不定マスク器5がそなえられている。この診断装置は、試験対象の集積回路であるLSI1Cに組み込まれている。
【0064】
LSI1Cは、第1実施形態のLSI1Aと同様、複数のF/F(順序回路素子)を含んで構成されるもので、このLSI1Cにおいては、これらのF/Fにより、複数のスキャンパス(シフトレジスタ)が並列的に形成されている。図4に示す例でも、8本のスキャンパスが並列的に形成されており、各スキャンパスは、4個のF/Fを直列接続して形成されている。
【0065】
また、第3実施形態の診断装置においては、擬似乱数パターン発生器2で発生された試験パターンがパターン修正器4に入力される。パターン修正器4には、テスタ(図示省略)からの制御信号が制御入力ピン等を通じて入力され、このパターン修正器4が、上記制御信号に従って、値を設定する必要のあるF/Fのための値のみを修正し、その値を各スキャンパスの先頭F/Fに入力・設定する。
【0066】
このようにして修正された試験パターンが、スキャンパスにそれぞれシフトインされ、各スキャンパスからの出力結果は不定マスク器5に入力され、この不定マスク器5において、制御入力ピン等から入力される制御信号に従って、各スキャンパスの最終F/Fの値のうち不定値(X値)のものをマスクすることにより不定状態を規定の状態に変換してから、各スキャンパスの最終F/Fの値が、出力検証器7に入力されこの出力検証器7で圧縮格納されるようになっている。そして、出力検証器7は、前述した通り、複数のEOR回路および複数のレジスタから構成され、各スキャンパスからの出力結果を、シグネチャとして圧縮(符号化)して格納し、所定の試験パターンに対する出力結果を、最終的に8ビットの符号化された値として出力する。
【0067】
不定マスク器5には、複数のスキャンパスからの出力中の不定値(X値)をマスクすべく、デコーダ51,論理和回路(OR回路)52,53,54,論理積回路(AND回路)55およびフリップフロップ(F/F)62がそなえられている。この不定マスク器5には、制御入力ピン8本(b1〜b8)を通じて制御信号(Control Signals)が入力されるほか、8本のスキャンパス#0,#1,…,#7の最終F/Fからの出力が入力される。
【0068】
また、不定マスク器5は、出力検証器7(および擬似乱数パターン発生器2)へのシフトクロックや、スキャンパス上のF/Fへのシフトクロックも制御するものである。不定状態をマスクする時には、スキャンパス上のF/Fおよび出力検証器7(および擬似乱数パターン発生器2)に対するシフトクロックは抑止され、スキャンパス上の最終F/Fの後段にそなえられたF/F62に対するシフトクロックのみが印加される。
【0069】
このF/F62は、スキャンパス上の最終F/Fとは独立して反転状態を保持するものである。このような構成を採用することにより、若干、回路のオーバヘッドが増加することになるが、出力検証器7とスキャンパス#0〜#7とを完全に分離してモジュール化することが容易になり、配置・配線(physical placement and routing)を行なうレイアウトに際してスキャンF/Fの順番を最適に変更するリオーダリング処理が可能になる。
【0070】
さらに、不定マスク器5は、制御入力の最上位ビット(b1)でマスク動作を有効にし、制御入力の下位7ビット(b2〜b8)を入力されるデコーダ(Decoder)51を有しており、このデコーダ回路51によるデコード結果に応じて、8本のスキャンパスのうちの特定の1本から入力された不定値(X値)が、OR回路52によって「1」状態値(または「0」状態値)に変換され、その不定値がマスクされるようになっている。
【0071】
即ち、制御入力ピンb1に「1」が入力されるとOR回路53の出力は「1」となるため、スキャンパス上のF/Fおよび出力検証器7(および擬似乱数パターン発生器2)へのシフトクロック(ネガティブクロック;Scan Clock)は抑止されるとともに、制御入力ピンb1の「1」によりAND回路55がスルー状態となる。これにより、F/F62の出力とデコーダ51からの選択信号との論理和結果(OR回路54の出力)が、OR回路52に入力されると同時に、AND回路55を通過しF/F62に入力される。
【0072】
このため、デコーダ51から「1」を出力し、8本のスキャンパスのうちの特定の1本に入力された不定値(X値)をOR回路52で「1」状態値に変換し、その不定値をマスクすることができる。なお、同時に他のスキャンパスのF/Fにも不定値があれば次のシフトクロックでそのF/Fからの出力(不定値)をマスクする。パターン発生部分と出力検証部分とは基本的に独立のものであるが、両回路を共に適用する場合には、制御入力の下位7ビット部分を共用することも可能である。
【0073】
そして、第3実施形態においては、出力検証器7が、第2実施形態で説明したEOR木回路31,32と同様の機能を果たすもので、スキャンパス#0〜#7(OR回路52)からそれぞれシフトアウトされた複数の出力を圧縮してLSI1Cの外部へ出力している。
【0074】
また、出力検証器7に入力されるスキャンパス#0〜#7からの出力のうちの一つを有効にしうる制御回路としての機能と、故障の発生したパターン番号を絞り込むべく、擬似乱数パターン発生器2によって発生された所定範囲のパターン番号のパターンに対応する、スキャンパス#0〜#7からの出力を有効化する制御回路としての機能とを実現させるために、不定マスク器5には、フリップフロップ(初期化設定F/F)57,論理和回路(OR回路)61およびマルチプレクサ56がスキャンパス毎にそなえられるとともに、スタートカウンタ58,エンドカウンタ59およびNAND回路60がそなえられている。第3実施形態では、これらの要素57〜61によって構成される制御回路と、EOR木回路として機能する出力検証器7とから、第2実施形態で説明した出力選択器30と同様の機能が実現されている。
【0075】
初期化設定F/F57は、他のスキャンパス用のF/F57とともにスキャンパスを形成されており、試験開始時にスキャンインにより「0」もしくは「1」を設定されるようになっている。その際、有効化されるべきスキャンパス用のF/F57には「0」が設定され、その他のスキャンパス用のF/F57には「1」が設定される。
【0076】
スタートカウンタ58は、エンドカウンタ59およびNAND回路60とともに所定範囲のパターン番号に対応する出力を有効化する場合に用いられるもので、その所定範囲における最初のパターン番号を設定され、試験開始とともにスキャンクロックを計数し、図5に示すように、その計数値が最初のパターン番号になった時点で、出力信号を「0」から「1」に切り替えるものである。
【0077】
エンドカウンタ59は、スタートカウンタ58およびNAND回路60とともに所定範囲のパターン番号に対応する出力を有効化する場合に用いられるもので、その所定範囲における「最後のパターン番号+1」を設定され、試験開始とともにスキャンクロックを計数し、図5に示すように、その計数値が「最終のパターン番号+1」になった時点で、出力信号を「1」から「0」に切り替えるものである。
【0078】
NAND回路60は、スタートカウンタ58からの出力信号とエンドカウンタ59からの出力信号との否定論理積を出力するもので、図5に示すように、所定範囲のパターン番号に対応する出力がスキャンパスから出力されている時には、「0」を出力し、そのスキャンパスからの出力を有効化するようになっている。
【0079】
従って、例えば全ての試験パターンに対応する出力を有効化する場合には、スタートカウンタ58にゼロを設定するとともに、エンドカウンタ59に「パターン番号の最大値+1」を設定する。また、例えば一つの試験パターンに対応する出力のみを有効化する場合には、スタートカウンタ58にその試験パターンの番号を設定するとともに、エンドカウンタ59に「その試験パターンの番号+1」を設定する。
【0080】
OR回路61は、初期化設定F/F57からの出力信号とNAND回路60からの出力信号との論理和を出力するもので、初期化設定F/F57に「0」が設定され、且つ、NAND回路60からの出力信号が「0」である時(つまり所定範囲のパターン番号の時)のみ、マルチプレクサ56を通じてF/F62に論理和結果「0」を出力して、スキャンパスを有効化するものである。なお、マルチプレクサ56は、初期化信号Initによって、AND回路55からの出力信号とOR回路61からの出力信号とのいずれか一方を選択的に切り替えてF/F62へ出力するものである。
【0081】
そして、第3実施形態でも、図示省略のテスタ(診断手段)がそなえられ、このテスタに、出力検証器7からの出力が入力されるようになっている。テスタには、故障(誤り)の無い場合に得られるべき出力期待値が予め格納されており、テスタが、出力期待値と出力検証器7からの出力とを比較して故障診断を行なう。
【0082】
上述の構成により、第3実施形態では、BIST等の試験を適用したLSI1Cの診断を行なう際には、同時故障の有無にかかわらず、初期化設定F/F57に対するスキャンイン走査を行なって有効化すべきスキャンパスに対応する初期化設定F/F57に「0」を設定することにより、スキャンパスの出力を一つずつ有効化し、出力検証器7が、有効化された出力を圧縮してLSI1Cの外部へ順次出力し、上記テスタが、出力期待値と出力検証器7からの出力とを比較して故障診断を行ない、出力期待値と一致しない出力のスキャンパスを、故障の存在するスキャンパスとして特定する。
【0083】
このような処理を、複数回(図4に示す第3実施形態のLSI1Cでは8回)繰り返すことにより、全てのスキャンパスに対する診断を行ない、全ての故障位置(故障の発生したスキャンパス)を特定することが可能になる。
つまり、1回目の試験では、出力検証器7に接続される1番目のスキャンパスのみを有効にすべくそのスキャンパスに対応する初期値設定F/F57に「0」が設定され、その1番目のスキャンパスについての試験が行なわれる。
【0084】
このとき、最初は、全ての試験パターンに対応する出力を有効化するようにスタートカウンタ58およびエンドカウンタ59の値を設定しておく。そして、全ての試験パターンによる試験の結果、テスタにより、スキャンパスに故障が存在することが判明した場合には、スタートカウンタ58およびエンドカウンタ59の値を適宜変更し、出力を有効にすべきパターン番号の範囲を選択して試験を行なう。このような処理を繰り返すことにより、故障の発生に係る試験パターンのパターン番号(故障の発生したパターン番号)が絞り込まれ、スキャンパス上の故障箇所を特定することができる。
【0085】
同様の試験をn回(第3実施形態ではn=8)繰り返し出力検証器7に接続されるn番目のスキャンパスまで試験を行なうことにより、故障の存在する全てのスキャンパスを特定することができるとともに、スキャンパス上の故障箇所を特定することも可能になる。
【0086】
このように、本発明の第3実施形態によれば、第2実施形態と同様、複数のスキャンパスから出力検証器7に入力される出力が一つずつ有効化され、有効化された出力が、出力検証器7により圧縮されてLSI1Cの外部へ順次出力されるので、BIST等の試験を適用したLSIの故障診断に際して、故障が存在する全てのスキャンパスを正しく特定することができる。従って、新しい製造プロセスの立ち上げ時で同時に多数の故障が存在する場合であっても正しく確実な故障診断を行なうことが可能である。
【0087】
また、第3実施形態では、スタートカウンタ58,エンドカウンタ59,NAND回路60およびOR回路61を用いて、擬似乱数パターン発生器2によって発生された所定範囲のパターン番号のパターンに対応する、スキャンパスからの出力を有効化して、故障診断を行なうことができる。これにより、故障の発生したパターン番号を絞り込み、スキャンパス上の故障箇所を特定することも可能になる。
【0088】
一方、第3実施形態では、擬似乱数パターン発生器2で発生した試験パターンをパターン修正器4で修正して複数のスキャンパスに入力することにより、ATPGが発生するディターミニスティックなテストパターンを、LSI1Cに短時間で適用することが可能となる。具体的には、内部のスキャンパスの数をk倍にすれば、ほぼ試験時間を1/kに短縮することが可能となる。それと同時に、テスタに格納するパターンのデータ量を削減できる。具体的には、内部のスキャンパスの数をk倍にすればほぼメモリ量を1/kに削減することが可能となる。
【0089】
また、第3実施形態では、BISTで用いられる擬似乱数パターン発生器(LFSR等)2を利用しているが、ディターミニスティックなパターンが内部に適用されるので、バス回路の特別な制御回路や診断率向上のためのテストポイントの回路挿入などの、厳しい設計制約を設計者に課すことはない。また、BISTで用いられるパターン圧縮器(MISR等)が利用可能であり、不定マスク器5を用いることで、回路内部の不定状態が出力検証器(MISR)7に伝播し検証不能になることを防ぐこともできる。
【0090】
従って、第3実施形態においても、擬似乱数パターン発生器2で発生した試験パターンをパターン修正器4で修正して複数のスキャンパスに入力することにより、スキャンパス数を増やしスキャンパス段数(各スキャンパスにおけるF/Fの数)を少なくして、LSI1Cの試験時間を大幅に短縮することができる。また、設計者に厳しい設計規約を課すことなく、且つ、高価なテスタを必要とすることなく、高品質なテストを行なえる。さらに、LSI1C内部のF/Fで形成した複数のスキャンパスからの出力中の不定値(X値)を不定マスク器5でマスクし、マスクされた出力結果を出力検証器7で検証することにより、F/Fからの出力結果を圧縮して外部に読み出しても、不定値が圧縮結果を台無しにしてしまうことがなくなる。
【0091】
〔4〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、各LSI1A,1B,1Cにおいて、8本のスキャンパスが並列的に形成され、各スキャンパスが、4個のF/Fを直列接続して形成された場合について説明したが、本発明は、これに限定されるものではない。
【0092】
〔5〕付記
(付記1) 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットを用いて圧縮して該集積回路の外部へ出力する出力圧縮器とをそなえて構成されたことを特徴とする、集積回路の診断装置。
【0093】
(付記2) 予め得られた出力期待値と該出力圧縮器からの出力とを比較して故障診断を行なう診断手段をさらにそなえて構成されたことを特徴とする、付記1記載の集積回路の診断装置。
(付記3) 該診断手段が、前記比較の結果、故障箇所が1箇所だけであると診断した場合、当該故障の存在するシフトレジスタを特定することを特徴とする、付記2記載の集積回路の診断装置。
【0094】
(付記4) 該診断手段が、前記比較の結果、故障箇所が2または3箇所であると診断した場合、当該故障の存在を指摘することを特徴とする、付記2または付記3に記載の集積回路の診断装置。
(付記5) 該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器をさらにそなえて構成されたことを特徴とする、付記1〜付記4のいずれか一つに記載の集積回路の診断装置。
【0095】
(付記6) 該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とをさらにそなえて構成され、
該不定マスク器の出力が、該出力圧縮器に入力されることを特徴とする、付記1〜付記5のいずれか一つに記載の集積回路の診断装置。
【0096】
(付記7) 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を圧縮して該集積回路の外部へ出力する、少なくとも一つのEOR(排他的論理和)木回路と、
該EOR木回路に入力される該複数の出力のうちの一つを有効にしうる制御回路とをそなえて構成されたことを特徴とする、集積回路の診断装置。
【0097】
(付記8) 予め得られた出力期待値と該EOR木回路からの出力とを比較して故障診断を行なう診断手段をさらにそなえて構成されたことを特徴とする、付記7記載の集積回路の診断装置。
(付記9) 該制御回路が、該複数の出力を一つずつ有効化し、
該EOR木回路が、該制御回路によって有効化された出力を圧縮して該集積回路の外部へ順次出力し、
該診断手段が、該EOR木回路からの出力に基づいて、該複数のシフトレジスタにおける前記故障診断を一つずつ行ない、故障の存在するシフトレジスタを特定することを特徴とする、付記8記載の集積回路の診断装置。
【0098】
(付記10) 該制御回路が、故障の発生したパターン番号を絞り込むべく、該パターン発生器によって発生された所定範囲のパターン番号のパターンに対応する、該シフトレジスタからの出力を有効化することを特徴とする、付記7〜付記9のいずれか一つに記載の集積回路の診断装置。
(付記11) 該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器をさらにそなえて構成されたことを特徴とする、付記7〜付記10のいずれか一つに記載の集積回路の診断装置。
【0099】
(付記12) 該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とをさらにそなえて構成され、
該該出力検証器が、該EOR木回路としての機能を果たすことを特徴とする、付記7〜付記11のいずれか一つに記載の集積回路の診断装置。
【0100】
(付記13) 集積回路中に組み込まれたパターン発生器で試験パターンを発生し、
該パターン発生器により発生された試験パターンを、該集積回路内部の順序回路素子により並列的に形成された複数のシフトレジスタに、それぞれシフトインし、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットを用いて圧縮して該集積回路の外部へ出力し、
予め得られた出力期待値と該集積回路からの出力とを比較して故障診断を行なうことを特徴とする、集積回路の診断方法。
【0101】
(付記14) 前記比較の結果、故障箇所が1箇所だけであると診断した場合、当該故障の存在するシフトレジスタを特定することを特徴とする、付記13記載の集積回路の診断方法。
(付記15) 前記比較の結果、故障箇所が2または3箇所であると診断した場合、当該故障の存在を指摘することを特徴とする、付記13または付記14に記載の集積回路の診断方法。
【0102】
(付記16) 集積回路中に組み込まれたパターン発生器で試験パターンを発生し、
該パターン発生器により発生された試験パターンを、該集積回路内部の順序回路素子により並列的に形成された複数のシフトレジスタに、それぞれシフトインし、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、一つずつ有効化し、
有効化された出力を、EOR(排他的論理和)木回路により圧縮して該集積回路の外部へ順次出力し、
予め得られた出力期待値と該EOR木回路からの出力とを比較して故障診断を行なうことを特徴とする、集積回路の診断方法。
【0103】
(付記17) 該EOR木回路からの出力に基づいて、該複数のシフトレジスタにおける前記故障診断を一つずつ行ない、故障の存在するシフトレジスタを特定することを特徴とする、付記16記載の集積回路の診断方法。
(付記18) 該パターン発生器によって発生された所定範囲のパターン番号のパターンに対応する、該シフトレジスタからの出力を有効化して、故障の発生したパターン番号を絞り込むことを特徴とする、付記16または付記17に記載の集積回路の診断方法。
【0104】
(付記19) 順序回路素子を含んで構成される集積回路であって、
試験パターンを発生するパターン発生器と、
該順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットを用いて圧縮して該集積回路の外部へ出力する出力圧縮器とが組み込まれたことを特徴とする、集積回路。
【0105】
(付記20) 該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器がさらに組み込まれたことを特徴とする、付記19記載の集積回路。
(付記21) 該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とがさらに組み込まれ、
該不定マスク器の出力が、該出力圧縮器に入力されることを特徴とする、付記19または付記20に記載の集積回路。
【0106】
(付記22) 順序回路素子を含んで構成される集積回路であって、
試験パターンを発生するパターン発生器と、
該順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を圧縮して該集積回路の外部へ出力する、少なくとも一つのEOR(排他的論理和)木回路と、
該EOR木回路に入力される該複数の出力のうちの一つを有効にしうる制御回路とが組み込まれたことを特徴とする、集積回路。
【0107】
(付記23) 該制御回路が、故障の発生したパターン番号を絞り込むべく、該パターン発生器によって発生された所定範囲のパターン番号のパターンに対応する、該シフトレジスタからの出力を有効化することを特徴とする、付記22記載の集積回路。
(付記24) 該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器がさらに組み込まれたことを特徴とする、付記22または付記23に記載の集積回路。
【0108】
(付記25) 該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とがさらに組み込まれ、
該該出力検証器が、該EOR木回路としての機能を果たすことを特徴とする、付記22〜付記24のいずれか一つに記載の集積回路。
【0109】
【発明の効果】
以上詳述したように、本発明の集積回路の診断装置および診断方法によれば、複数のシフトレジスタからそれぞれシフトアウトされた複数の出力が、シグネチャとして圧縮されて集積回路の外部へ出力されるとともに、ハミング符号の検査ビットに圧縮されて外部へ出力されるので、多数のスキャンパスの情報を少ない外部出力ピンで観測するしくみを提供することができ、BIST等の試験を適用したLSIの診断を少ない回路オーバーヘッドで実現できる。また、故障診断に際しては、テストパターン毎にテスタで期待値比較を行なう必要があるが、多数のスキャンパスの情報を圧縮して符号化しているので、DSPTよりも高速な診断が可能になる。そして、スキャンパスからの出力が圧縮格納される場合や、スキャンパス数が多い場合であっても、集積回路の製造不良(故障)を検出するだけでなく、その発生位置を特定することができる(請求項1,3)。
【0110】
また、複数のシフトレジスタからそれぞれシフトアウトされた複数の出力が一つずつ有効化され、有効化された出力が、EOR(排他的論理和)木回路により圧縮されて外部へ順次出力されるので、BIST等の試験を適用したLSIの故障診断に際して、故障が存在する全てのスキャンパスを正しく特定することができる。従って、新しい製造プロセスの立ち上げ時で同時に多数の故障が存在する場合であっても正しく確実な故障診断を行なうことが可能である(請求項2,4)。
【0111】
このとき、パターン発生器によって発生された所定範囲のパターン番号のパターンに対応する、シフトレジスタからの出力を有効化して、故障診断を行なうことにより、故障の発生したパターン番号を絞り込み、スキャンパス上の故障箇所を特定することも可能になる。
【0112】
さらに、パターン発生器で発生した試験パターンをパターン修正器で修正して複数のシフトレジスタ(スキャンパス)に入力することにより、スキャンパス数を増やしスキャンパス段数を少なくして、集積回路の試験時間を大幅に短縮することができる。また、DSPTおよびBISTの問題点が解決され、両者の利点を生かした高品質なテストを短時間で可能とするテストパターンを生成することができる。その際、意味あるデータ部分(値を設定する必要のあるF/Fの情報)のみをテスタ(外部入力)から供給して修正するので、テスタに格納されるデータの量を大幅に削減することもできる。従って、設計者に厳しい設計規約を課すことなく、且つ、高価なテスタを必要とすることなく、高品質なテストを行なえる。
【0113】
また、集積回路内部の順序回路素子で形成した複数のシフトレジスタからの出力中の不定値をマスクし、マスクされた出力結果を出力検証器で検証することにより、順序回路素子からの出力結果を圧縮して外部に読み出しても、不定状態が圧縮結果を台無しにしてしまうことがなくなる。
【図面の簡単な説明】
【図1】本発明の第1実施形態としての集積回路の診断装置の構成を示すブロック図である。
【図2】第1実施形態における、ハミング符号の検査ビットを用いた圧縮手法(ハミング符号による誤り訂正例)を説明するための図である。
【図3】本発明の第2実施形態としての集積回路の診断装置の構成を示すブロック図である。
【図4】本発明の第3実施形態としての集積回路の診断装置の構成を示すブロック図である。
【図5】第3実施形態の動作を説明するためのタイムチャートである。
【図6】従来のスキャン設計(DSPT)を説明するための図である。
【図7】従来のBIST回路を説明するための図である。
【図8】パターン修正器および不定マスク器をそなえた集積回路の試験回路の構成を示すブロック図である。
【符号の説明】
1A,1B,1C LSI(集積回路)
2 擬似乱数パターン発生器(パターン発生器,LFSR)
4 パターン修正器
5 不定マスク器
7 出力検証器(MISR)
10 出力圧縮器
11〜21 排他的論理和回路(EOR回路)
30 出力選択器
31,32 EOR(排他的論理和)木回路
33〜38 排他的論理和回路(EOR回路)
40 制御回路
41 デコーダ
42〜49 論理和回路(OR回路)
51 デコーダ
52,53,54 論理和回路(OR回路)
55 論理積回路(AND回路)
56 マルチプレクサ(制御回路)
57 フリップフロップ(初期化設定F/F,制御回路)
58 スタートカウンタ(制御回路)
59 エンドカウンタ(制御回路)
60 否定論理積回路(NAND回路,制御回路)
61 論理和回路(OR回路,制御回路)
62 フリップフロップ(F/F)
F/F フリップフロップ(順序回路素子)
Claims (4)
- 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、シグネチャとして圧縮して該集積回路の外部へ出力する出力検証器と、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットに圧縮して該集積回路の外部へ出力する出力圧縮器と、
予め得られた出力期待値と該出力圧縮器からの出力とを比較して故障診断を行なう診断手段とをそなえ、
該診断手段が、該出力期待値と該検査ビットとの排他的論理和を算出してシンドロームを取得し、故障箇所が1箇所の場合には、該シンドロームと予め得られた当該シンドロームに対応するエラーベクトルとに基づいて、当該故障の存在するシフトレジスタを特定することを特徴とする、集積回路の診断装置。 - 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子により並列的に形成され、該パターン発生器により発生された試験パターンをそれぞれシフトインされる複数のシフトレジスタと、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を圧縮して該集積回路の外部へ出力する、少なくとも一つのEOR(排他的論理和)木回路と、
該EOR木回路に入力される該複数の出力のうちの一つを有効にしうる制御回路と、
予め得られた出力期待値と該EOR木回路からの出力とを比較して故障診断を行なう診断手段とをそなえ、
該制御回路が、該複数の出力を一つずつ有効化し、
該EOR木回路が、該制御回路によって有効化された出力を圧縮して該集積回路の外部へ順次出力し、
該診断手段が、該EOR木回路からの出力に基づいて、該複数のシフトレジスタにおける前記故障診断を一つずつ行ない、故障の存在するシフトレジスタを特定することを特徴とする、集積回路の診断装置。 - 集積回路中に組み込まれたパターン発生器で試験パターンを発生し、
該パターン発生器により発生された試験パターンを、該集積回路内部の順序回路素子により並列的に形成された複数のシフトレジスタに、それぞれシフトインし、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、シグネチャとして圧縮して該集積回路の外部へ出力するとともに、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、ハミング符号の検査ビットに圧縮して該集積回路の外部へ出力し、
予め得られた出力期待値と該集積回路から出力された該検査ビットとの排他的論理和を算出してシンドロームを取得し、該シンドロームに基づいて故障診断を行なうとともに、
該故障診断の結果、故障箇所が1箇所の場合には、該シンドロームと予め得られた当該シンドロームに対応するエラーベクトルとに基づいて、当該故障の存在するシフトレジスタを特定することを特徴とする、集積回路の診断方法。 - 集積回路中に組み込まれたパターン発生器で試験パターンを発生し、
該パターン発生器により発生された試験パターンを、該集積回路内部の順序回路素子により並列的に形成された複数のシフトレジスタに、それぞれシフトインし、
該複数のシフトレジスタからそれぞれシフトアウトされた複数の出力を、一つずつ有効化し、
有効化された出力を、EOR(排他的論理和)木回路により圧縮して該集積回路の外部へ順次出力し、
予め得られた出力期待値と該EOR木回路からの出力とを比較して故障診断を一つずつ行ない、故障の存在するシフトレジスタを特定することを特徴とする、集積回路の診断方法。
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