JPH0833436B2 - 集積回路の試験方法 - Google Patents
集積回路の試験方法Info
- Publication number
- JPH0833436B2 JPH0833436B2 JP58109199A JP10919983A JPH0833436B2 JP H0833436 B2 JPH0833436 B2 JP H0833436B2 JP 58109199 A JP58109199 A JP 58109199A JP 10919983 A JP10919983 A JP 10919983A JP H0833436 B2 JPH0833436 B2 JP H0833436B2
- Authority
- JP
- Japan
- Prior art keywords
- distribution
- random number
- test pattern
- test
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、LSI等に適用可能な集積回路の試験方法に
関する。
関する。
従来、種々のテストパターン発生装置が考案されてい
るが乱数入力の発生装置においては、発生乱数をそのま
ま入力、又は一様な変換により、テストパターンとして
発生させる装置が主に提案されている。例えば24入力の
回路の場合乱数をAD変換しテストパターンとして発生さ
せた場合、一組24個の“1"又は“0"が、一つのテストパ
ターンとして形成される。そこで、その一組中の“1"の
数（以後“重み”と略す）を横軸にとり、その“重み”
に対応する発生確率を、縦軸にとり、一様乱数発生装置
により、3000組のテストパターンを発生させた場合の分
布を第１図に示す。
るが乱数入力の発生装置においては、発生乱数をそのま
ま入力、又は一様な変換により、テストパターンとして
発生させる装置が主に提案されている。例えば24入力の
回路の場合乱数をAD変換しテストパターンとして発生さ
せた場合、一組24個の“1"又は“0"が、一つのテストパ
ターンとして形成される。そこで、その一組中の“1"の
数（以後“重み”と略す）を横軸にとり、その“重み”
に対応する発生確率を、縦軸にとり、一様乱数発生装置
により、3000組のテストパターンを発生させた場合の分
布を第１図に示す。
図より、入力が一様乱数である限り、その分布は２項
分布になる事がわかる。
分布になる事がわかる。
又、一様な変換すなわち“1",“0"の出現確率を単に
変化させた場合は、第１図の分布を横軸方向に移動させ
た分布に他ならない。
変化させた場合は、第１図の分布を横軸方向に移動させ
た分布に他ならない。
しかしながら以上の方式ではその“重み”の分布が２
項分布である為、できるだけ少ないテストパターンを発
生させて試験する場合、種々の重みのパターンを発生さ
せたくても、確率分布として限定させたパターンでは、
発生しにくい物が多い。例えば“0"が20個、“1"が４個
のテストパターンは２項分布で発生した場合、約0.03％
の確率、すなわち、１万パターンに３回の割合で出現す
るにすぎない。
項分布である為、できるだけ少ないテストパターンを発
生させて試験する場合、種々の重みのパターンを発生さ
せたくても、確率分布として限定させたパターンでは、
発生しにくい物が多い。例えば“0"が20個、“1"が４個
のテストパターンは２項分布で発生した場合、約0.03％
の確率、すなわち、１万パターンに３回の割合で出現す
るにすぎない。
さらに一様な変換を加えた場合においても、平行移動
させた逆方向の“重み”については、同様の事が言え、
入力数が増すにつれこの傾向は顕著となる。例えばAND
ゲートとORゲートにより構成、かつその比が異なる場合
には従来は全く適用できない。
させた逆方向の“重み”については、同様の事が言え、
入力数が増すにつれこの傾向は顕著となる。例えばAND
ゲートとORゲートにより構成、かつその比が異なる場合
には従来は全く適用できない。
本発明はこの点を考慮し、回路データ等外部データに
より、テストパターンの重みを自由に制御し集積回路の
試験を容易にする事を目的とするものである。
より、テストパターンの重みを自由に制御し集積回路の
試験を容易にする事を目的とするものである。
本発明は、一様乱数発生装置の後段に発生した乱数の
分布を制御する乱数分布変換装置を設け、更にこの乱数
分布に応じて特定の論理値を所定の確率で出力するテス
トパターン発生装置を設け、外部２値により前記論理値
の出現確率分布の重み軸方向への移動及びその形状変化
が制御されるようにした事を特徴とする。
分布を制御する乱数分布変換装置を設け、更にこの乱数
分布に応じて特定の論理値を所定の確率で出力するテス
トパターン発生装置を設け、外部２値により前記論理値
の出現確率分布の重み軸方向への移動及びその形状変化
が制御されるようにした事を特徴とする。
本発明によれば外部２値により前記確率分布の移動量
及び分布形状の変化を制御する事により、自由に“1"確
率分布が設定できるようになり、集積回路の試験時間が
大幅に短縮される。
及び分布形状の変化を制御する事により、自由に“1"確
率分布が設定できるようになり、集積回路の試験時間が
大幅に短縮される。
例えば、ANDゲート,ORゲートを所定の割合で含む集積
回路に対しては、両者の比に応じて重み軸両端の出現確
率の比を算出して重み軸方向への移動量を設定して前記
比に応じたバランスを取り、次いで分布形状を２項分布
から凹状に変化させる事により両端夫々について出現確
率の大きさを設定してこれを極めて短時間でテストを終
了させるテストパターンを発生させる事ができる。
回路に対しては、両者の比に応じて重み軸両端の出現確
率の比を算出して重み軸方向への移動量を設定して前記
比に応じたバランスを取り、次いで分布形状を２項分布
から凹状に変化させる事により両端夫々について出現確
率の大きさを設定してこれを極めて短時間でテストを終
了させるテストパターンを発生させる事ができる。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
装置の概要を説明すると、まず変換関数を用意し、こ
れをG1（Ｘ）と定義する。ここでは具体的に とする。
れをG1（Ｘ）と定義する。ここでは具体的に とする。
ここで−１から１の間で一様乱数を発生させ、（１）
式により変換し、これをＰとする即ち発生させた乱数を
γ０とすると、 となる。これが基準値となる。
式により変換し、これをＰとする即ち発生させた乱数を
γ０とすると、 となる。これが基準値となる。
さらに、変換関数として を定義し用意する。（α，βは制御パラメータ後述） そして続けて一様乱数によってテストパターン列を発
生させる。テストパター列の要素の数が24として発生さ
せた乱数をγ１〜γ24変換したパターン要素Q1〜Q24と
すると、 となる。
生させる。テストパター列の要素の数が24として発生さ
せた乱数をγ１〜γ24変換したパターン要素Q1〜Q24と
すると、 となる。
次に（２）に依り、決定したＰと（４）により、決定
したQ1〜Q24からテストパターンを発生する。その方法
は、発生するテストパターンをT1〜T24とすると、 と定義する。この手法に従って（１）〜（５）を繰り返
すことにより、次々とテストパターンを発生する。
したQ1〜Q24からテストパターンを発生する。その方法
は、発生するテストパターンをT1〜T24とすると、 と定義する。この手法に従って（１）〜（５）を繰り返
すことにより、次々とテストパターンを発生する。
ここで（３）式で出てきた、α，βについての補足説
明を行なう。まずαであるが、簡単にいえば、これは第
１図における横軸方向、即ち、“重み”における確率分
布の左，右への平行移動を制御するパラメータである。
このパラメータの役目は前述の一様な変化を担うもので
ある。第２図はそのαを第２図はβ＝5.0としてα＝1.0
（ａ），α＝1.0（ｂ）としたものである。変化させた
例である。これにより重み中心（“1"出現確率12回）に
対する左右のバランスが決まる。次にβであるがこれは
分布形状を変化させるパラメータである。第３図はその
βを変化させた例である。図はα＝0.0の時、β＝10.0
（ａ），β＝0.1（ｂ）としたものである第３図を見て
わかる通り、分布形状を変化させることにより確率分布
の中心（ピーク部）と、両端部との大小関係及びその比
が制御される。第４図は装置例を示す。第４図では一様
乱数発生装置10から基本入力として入力せしめられた一
様乱数群γ0,γ１…γ24と外部データ入力回路11から入
力された外部パラメータα，βが乱数分布変換装置12に
入力し、さらにまず入力したγ０は式（１）型の変換関
数装置13により又、γ１〜γ24は式（３）型の変換関数
装置14より各々変換され出力される。この出力された系
列P,Q1,Q2…,Q24を、さらにテストパターン発生装置15
に入力し、式（５）型の変換により最終のテストパター
ンT1〜T24を発生する。
明を行なう。まずαであるが、簡単にいえば、これは第
１図における横軸方向、即ち、“重み”における確率分
布の左，右への平行移動を制御するパラメータである。
このパラメータの役目は前述の一様な変化を担うもので
ある。第２図はそのαを第２図はβ＝5.0としてα＝1.0
（ａ），α＝1.0（ｂ）としたものである。変化させた
例である。これにより重み中心（“1"出現確率12回）に
対する左右のバランスが決まる。次にβであるがこれは
分布形状を変化させるパラメータである。第３図はその
βを変化させた例である。図はα＝0.0の時、β＝10.0
（ａ），β＝0.1（ｂ）としたものである第３図を見て
わかる通り、分布形状を変化させることにより確率分布
の中心（ピーク部）と、両端部との大小関係及びその比
が制御される。第４図は装置例を示す。第４図では一様
乱数発生装置10から基本入力として入力せしめられた一
様乱数群γ0,γ１…γ24と外部データ入力回路11から入
力された外部パラメータα，βが乱数分布変換装置12に
入力し、さらにまず入力したγ０は式（１）型の変換関
数装置13により又、γ１〜γ24は式（３）型の変換関数
装置14より各々変換され出力される。この出力された系
列P,Q1,Q2…,Q24を、さらにテストパターン発生装置15
に入力し、式（５）型の変換により最終のテストパター
ンT1〜T24を発生する。
以上のフローチャートを第５図に示す。
更に、テストパターンT1〜T24は被験回路16に入力さ
れる。PI1,PI2……,PInはその入力端子である。被験回
路がAND,ORゲートである場合には次の様にすれば良い。
れる。PI1,PI2……,PInはその入力端子である。被験回
路がAND,ORゲートである場合には次の様にすれば良い。
事前に２入力ANDゲートを説明すると、入力が“00",
“01",“10"の３パターンに対し出力は“0"となる。そ
して入力“11"のみ出力が“1"となる。即ち、3/4の確率
で出力“0"が現われる。又、２入力ORゲートの場合、逆
に入力“00"のみ出力が“1"となる。
“01",“10"の３パターンに対し出力は“0"となる。そ
して入力“11"のみ出力が“1"となる。即ち、3/4の確率
で出力“0"が現われる。又、２入力ORゲートの場合、逆
に入力“00"のみ出力が“1"となる。
従って上記被検回路が主にAND系及びOR系の論理回路
から構成される場合、AND系とOR系の入力ピン比からα
を決定し、前入力ピンに対するAND系及びOR系の占有率
からβを決定する。そして第３図のβ＝0.1の如き“1"
出現確率分布でテストパターンを発生させれば、被験回
路を効率よく試験する事ができ、極めて短時間で試験が
終了する。
から構成される場合、AND系とOR系の入力ピン比からα
を決定し、前入力ピンに対するAND系及びOR系の占有率
からβを決定する。そして第３図のβ＝0.1の如き“1"
出現確率分布でテストパターンを発生させれば、被験回
路を効率よく試験する事ができ、極めて短時間で試験が
終了する。
尚、本発明は上記実施例に限定される事なく、例えば
前記変換関数も種々のものを用いる事ができる。又、乱
数も、−１から１を数値として発生するものに限らず、
論理“1"をランダムな短時間隔で発生し、その時間間隔
を乱数に対応させるようにしても良い。
前記変換関数も種々のものを用いる事ができる。又、乱
数も、−１から１を数値として発生するものに限らず、
論理“1"をランダムな短時間隔で発生し、その時間間隔
を乱数に対応させるようにしても良い。
第１図は横軸は重み、縦軸は確率、パターン要素
（“1",“0"の総数）は24の一様乱数によって発生させ
たテストパターンの“重み”−確率分布曲線を示す図、
第２図はαのみを変化させ、発生させたテストパターン
の“重み”−確率分布曲線を示す図、第３図はβのみを
変化させた図、第４図は本発明の装置構成図、第５図は
本発明のフローチャート図である。
（“1",“0"の総数）は24の一様乱数によって発生させ
たテストパターンの“重み”−確率分布曲線を示す図、
第２図はαのみを変化させ、発生させたテストパターン
の“重み”−確率分布曲線を示す図、第３図はβのみを
変化させた図、第４図は本発明の装置構成図、第５図は
本発明のフローチャート図である。
Claims (1)
- 【請求項１】乱数発生装置と、所定の論理値の発生回数
及びその発生確率分布の包絡線形状とをパラメータとす
る変換関数に基づいて発生した乱数の分布を制御する乱
数分布変換装置と、この乱数分布に応じて特定の論理値
を所定の確率で出力するテストパターン発生装置とを備
え、前記２つのパラメータを変化させることにより前記
発生回数の中心値に対する前記発生確率分布の包絡線の
中心の移動及びその包絡線形状を制御したテストパター
ンを発生させ、集積回路に入力することを特徴とする集
積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109199A JPH0833436B2 (ja) | 1983-06-20 | 1983-06-20 | 集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109199A JPH0833436B2 (ja) | 1983-06-20 | 1983-06-20 | 集積回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601578A JPS601578A (ja) | 1985-01-07 |
| JPH0833436B2 true JPH0833436B2 (ja) | 1996-03-29 |
Family
ID=14504123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109199A Expired - Lifetime JPH0833436B2 (ja) | 1983-06-20 | 1983-06-20 | 集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833436B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69126199T2 (de) * | 1991-02-21 | 1997-10-16 | Ibm | Integrierter Schaltkreis mit eingebautem Selbsttest für die Erkennung logischer Fehler |
| US5394405A (en) * | 1992-04-24 | 1995-02-28 | International Business Machines Corporation | Universal weight generator |
| JP4228061B2 (ja) | 2000-12-07 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置および試験方法 |
| JP5179861B2 (ja) * | 2007-12-27 | 2013-04-10 | 株式会社日立製作所 | 半導体装置 |
-
1983
- 1983-06-20 JP JP58109199A patent/JPH0833436B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601578A (ja) | 1985-01-07 |
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