JP4215896B2 - ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プリエンファシス(preemphase)伝送線路経由でディジタル信号を送信するための出力バッファー回路に関するものである。
【0002】
【従来の技術】
デジタル通信システムは、精巧さおよび動作スピードにおいて著しい進歩を遂げてきた。その結果として、相異なるシステム間のインターフェースを行なうシステム要素に対する要求が増す。デジタルシステムにおいて、送信線路はシステム区間を接続するための適切な手段である。伝送線路を駆動する出力バッファー回路と伝送線路の他端で送信信号を受信する入力バッファー回路との整合条件に起因する送信信号の歪みを防止するため、動作速度によっては、数センチメートルのプリント基板上の傷跡も伝送線路として取り扱う必要がある。また、出力バッファー回路のソース・インピーダンスが伝送線路の特性インピーダンスと整合する場合、反射による送信信号の歪みは縮小され、データ伝送速度は増加する。
【0003】
帯域制限媒体、例えばケーブルのような実際の伝送線路、あるいはプリント基板の傷等に関する問題として、伝送媒体の伝送スピードや伝送距離が増すと、仮に不整合状態が無くても受信側で信号劣化が生じることが知られている。このような信号劣化は、比較的高い周波数成分の方が、低い周波数成分よりも媒体中の損失が高いという事実に基づいている。伝送媒体に固有のこの不均一損失によって、媒体の受信側において送信ディジタル信号波形に歪が生じる。例えば、単一のデジタル0または1は、受信機側で完全な信号振幅に至らず、信号の論理レベル検出でエラーになることがある。論理レベルを送信するために使った信号記号のこの歪みは、データ依存歪み、あるいは符号間干渉と呼ぶことができる。
【0004】
送信媒体の送信信号に対する悪影響を補償する周知の方法が存在する。その一つでは、伝送路を駆動する出力バッファーで信号にプリエンファシス歪みを適用する。受信側で符号間干渉の悪影響を軽減または補償することができるように、送信信号のプリエンファシス歪みは、送信媒体で信号の周波数依存損失を考慮する。プリエンファシス歪みを与えるための周知で簡単な方法は、受信側でシングル記号の歪みを補償するために一つのデジタル0または1の信号振幅を大きくすることである。出力信号にプリエンファシスを与えることができる出力バッファー回路は、送信するデータ入力信号の現在の論理レベルと、データ入力信号の履歴、例えば1ビット・クロック周期前のデータ入力信号の論理レベルとに依存する出力振幅を決定する。
【0005】
ディジタル信号を伝送線路に送る出力バッファー回路が米国特許出願第5,243/229号によって開示されている。この回路はバイナリー信号を生成するもので、ソース・インピーダンスがデジタル的に調整可能である。この回路は、直列接続された2つのデジタル・インピーダンスで構成される。データ入力信号に従って、一方のデジタル・インピーダンスが導通状態の時、他方のデジタル・インピーダンス非道通すなわち高インピーダンス状態になる。両方のデジタル・インピーダンスは導通状態のインピーダンス値が等しくなるように制御される。それぞれのデジタル・インピーダンスは、並列接続のMOSFETトランジスターで構成される。導通状態での目標インピーダンスを得るために必要な数のMOSFETを導通状態にする制御回路が設けられる。しかし、プリエンファシスをかけた信号を出力するためには、出力バッファー回路が2つ以上の明確に異なる出力信号レベルを生成し得ることが必要である。前記出願の回路は、この目的を達成することができない。
【0006】
【発明が解決しようとする課題】
本発明の目的は、定出力インピーダンスでプリエンファシス歪みを伴った伝送出力信号を発生させることができる伝送線路を駆動する出力バッファー回路を提供することである。
【0007】
【課題を解決するための手段】
本発明によると、独立請求項で記載の通り、この目的を達成することができる。本発明の有用な実施形態は従属請求項に記載されている。
【0008】
本発明の1つの観点による出力バッファー回路は、第1のインピーダンス回路および第2のインピーダンス回路を含む出力段を備えている。第1のインピーダンス回路は、高電源ノードと伝送線路接続用出力ターミナルとの間で、第1のインピーダンス制御信号に従って制御可能な第1のインピーダンスを形成する。第2のインピーダンス回路は、低位の電源ノードと前記出力ターミナルの間で第2のインピーダンスを形成する。第2のインピーダンスは、第2のインピーダンス制御信号に従って制御される。ディジタルデータ入力信号を受信し、第1のインピーダンス回路および第2インピーダンス回路に対するインピーダンス制御信号を前記ディジタルデータ入力信号に従って生成する制御回路が設けられる。制御回路は、第1のインピーダンスと第2のインピーダンスの比が少なくとも3つの異なる所定の値うち1つのを取ることができるように、ディジタルデータ入力信号の現在状態および履歴状態に従って第1のインピーダンス回路および第2のインピーダンス回路に対するインピーダンス制御信号を生成し、それにより、プリエンファシス歪みを伴う伝送線路出力信号が発生する。また、制御回路は、第1のインピーダンス回路によるコンダクタンスおよび第2のインピーダンス回路によるコンダクタンスの合計が発生インピーダンス比に依存しないように、第1のインピーダンス回路および第2のインピーダンス回路に対するインピーダンス制御信号を生成する。
【0009】
第1のインピーダンス回路および第2インピーダンス回路のコンダクタンスの合計、すなわち、第1のインピーダンスの逆数および第2のインピーダンスの逆数の合計が、制御回路の制御のもとで発生するすべてのインピーダンス比について同一であれば、プリエンファシスをかけた出力信号で生じる全信号レベルについて、出力バッファー回路の出力インピーダンスは実質的に一定である。
【0010】
それぞれのインピーダンス回路は、各ドレイン・ソース回路を並列接続した複数のトランジスターを含むことが好ましい。各トランジスターには、そのオン・オフ動作を制御する制御信号がゲートから入力される。トランジスターのオン抵抗は、トランジスターの物理的な設計パラメーター、例えばチャネル幅およびチャネル長によって決まる。
【0011】
各インピーダンス要素中の並列接続トランジスターは、それらのオン・インピーダンスが相互に2進関係、すなわち各インピーダンス要素中のn番目のトランジスターのオン時のインピーダンスがそのインピーダンス回路のトランジスター1のオン時のインピーダンスの2n-1倍になるように設計される。これは例えば、インピーダンス回路のトランジスターnのチャンネル幅をW(n)としてW(n)=2-(n-1)・W(1)が成り立つように各インピーダンス回路のトランジスターを設計することによって達成することができる。
【0012】
出力段のインピーダンス回路には、同様のトランジスターの組が含まれることが好ましい。同一特性の第1のインピーダンス回路および第2のインピーダンス回路において、一方のインピーダンス回路のトランジスターがオンになったときに他方のインピーダンス回路の対応するトランジスターがオフになるように、例えば第1および第2のインピーダンス回路の対応するトランジスターの各ゲートを相補的な制御信号で駆動することが好ましい。これは、第1インピーダンス回路および第2インピーダンス回路の合計コンダクタンスが、第1のインピーダンス回路と第2インピーダンス回路のインピーダンス比とは無関係に、互いに等しい状態を維持していることを簡単に確認するものである。
【0013】
【発明の実施の形態】
付図を参照しながら、以下に本発明の実施形態を説明する。
【0014】
図1は、本発明による出力バッファー回路から発生するプリエンファシス出力信号の例を示す。図1で、参照符号Dは、一連の2進レベル0および1から構成されるデータ入力信号を示す。参照記号/D-1は、1ビット・クロック周期遅れのデータ入力信号Dの反転を示す。参照符号Doは、伝送線路を駆動するために出力バッファー回路から発生するプリエンファシス信号出力を示す。この特定の例において、出力信号Doのレベルはデータ入力信号Dおよびデータ入力D-1の履歴にしたがって、異なる4出力レベルの1つになる。この実施形態では、1ビット・クロック周期前の入力データ履歴D-1のみが考慮されるので、出力信号Doは、一次プリエンファシスの信号である。この一次プリエンファシス信号によって入力信号Dのレベル変化直後の数ビット周期の間に増幅信号振幅が得られる。同一論理レベルの後続ビットは通常の出力レベルのDoとなる。
【0015】
図1で示される一次プリエンファシス信号Doは、多くの異なる方法で生成することができる。一次プリエンファシス出力信号Doを発生させるための簡単な回路は遅延素子と、入力値に係数(−k)を掛ける乗算素子と、2入力加算器とによって構成される。データ入力信号Dは加算器の一方の入力と、1ビットクロック周期遅れ生じる遅延素子とに供給される。遅延素子の出力は乗算素子に入力され、(−k)と乗算される。ここで、kは出力信号Doのプリエンファシス量を定める係数とする。乗算素子の出力信号は加算器の第2入力へ供給される。加算器の出力からは、一次プリエンファシス信号Do=D−k・D-1が得られる。加算器からの出力信号Doは出力バッファー回路の出力レベルを制御するnビットの出力レベル制御語によって表わすことができる。ただし、nは正の整数である。
【0016】
プリエンファシスによって補償される媒体に特有の周波数依存性の損失によっては、1よりも高次のプリエンファシス回路が必要な場合がある。プリエンファシス回路の次数が高くなるほど、長いデータ入力履歴が必要になる。1より高いi次プリエンファシスデータ出力信号Doは、ビット・クロック周期のそれぞれの倍数だけデータ入力信号Dを遅らせる複数の遅延素子を設けて、データ入力信号Dと遅延素子からの荷重付き出力を加えると云う単純な方法で得られ、その結果として出力信号はDo=D−k1D-1−k2D-2−...−kiD-iとなって、高次のプリエンファシスとnビット出力レベル制御語で表される相異なる6出力レベルが与えられる。
【0017】
図2は、本発明による出力バッファー回路の第1の実施形態を示す。
【0018】
この実施形態の出力段は、ドレイン・ソース回路を並列に接続したトランジスターN1、N3、N5から構成される第1のインピーダンス回路を備えている。トランジスターN1、N3、N5のドレインは、高電源電位を印加する電源ノードVbhと接続される。トランジスターN1、N3、N5のソースは出力段の出力ターミナルOutと接続され、図2には示されていないが、そこから伝送線路に接続される。
【0019】
この実施形態の出力段はまた、ドレイン・ソース回路を並列に接続したトランジスターN2、N4、N6から構成される第2のインピーダンス回路を備えている。トランジスターN2、N4、N6のドレインは、出力ターミナルOutと接続され、トランジスターN2、N4、N6のソースは低電源電位Vblの第2電源ノードと接続される。図2のW1〜W3は、トランジスターN1〜N6のチャネル幅を示す。第1インピーダンス回路の各トランジスターと、第2インピーダンス回路の各トランジスターとの間にはチャネル幅に関する対応関係が存在する。具体的に、トランジスターN2とトランジスターN1、トランジスターN4とN3、そして、トランジスターN6とN5が対応している。図2の第1および第2インピーダンス回路のそれぞれのトランジスターのオン抵抗の間に2進加重関係を作るために、チャネル幅W1〜W3はW3=2×W2=4×W1にしたがって選択することが好ましい。
【0020】
I1〜I3は、図1に関して機能説明を行なった制御回路から得られる3ビット出力レベル制御語の各デジタル制御信号A1〜A3を反転するためのインバーターを示している。3ビット出力レベル制御語は、プリエンファシス出力信号Doの信号振幅を表す。インバーターI1の入力はトランジスターN1のゲートに接続され、出力はトランジスターN2のゲートに接続される。インバーターI2の入力はトランジスターN3のゲートに接続され、出力はトランジスターN4のゲートに接続される。インバーターI3の入力はトランジスターN5のゲートに接続され、出力はトランジスターN6のゲートに接続される。このようにして、図2のインバーターI1〜I3では、3対の対応トランジスターの各対において一方のトランジスターがオンのとき、他方はオフすなわち高インピーダンス状態になることが保証される。この実施形態によるインバーターI1〜I3を上記のように接続すると、図2に示す出力段の出力ターミナルOutの出力インピーダンスは出力レベル制御語(A3、A2、A1)の値とは無関係に一定値になる。そしてその値は出力ターミナルOutに接続される伝送線路の特性インピーダンスに依存することが好ましい。出力インピーダンスは、出力段でオン状態にある全トランジスターの合計コンダクタンスによって定まり、その値は、第1インピーダンス回路および第2インピーダンス回路におけるインバーターI1〜I3の設置および対応トランジスター対の設定によって一定値となる。もちろん、トランジスターを上記のように制御するために、インバーターI1〜I3の代わりに他の回路を採用することも可能である。
【0021】
図3は、図2の出力段の出力が無負荷状態の時の出力Uoutを示しており、この出力は出力レベル制御語(A3、A2、A1)の値に依存する。図2のトランジスターN1〜N6のチャンネル幅W1〜W3がW3=2×W2=4×W1、すなわち2進荷重関係を満たすように設計されていれば、出力電圧Uoutは等間隔8ステップのVblとVbhの間で調節可能である。ただし、ソース・インピーダンスは、8つの異なるUout出力レベルについて同一とする。
【0022】
図2では、出力段の入力A1〜A3におけるUout対出力レベルのグラフが3つのビット出力レベル制御語の特定の場合として示されたが、ここでnを2以上とし、例えば相互に2進荷重関係にあるチャンネル幅W1〜Wnを持つn個のトランジスターを図2の出力段の第1および第2インピーダンス回路のそれぞれに設け、出力信号Doのプリエンファシスの望ましい順序に応じて、出力レベル制御語をnビットAl〜Anで構成することが可能である。
【0023】
図4は対称伝送線路TLを駆動するために使用される本発明の第2実施形態を示している。図2の構成要素に対応する図4の構成要素は同じ参照符号で示される。繰り返しを避けるため、これらの構成要素については図2の記述を参照。
【0024】
図4の実施形態は、図2と同様の構成の第1出力段を備えている。図4の第1出力段は、トランジスターN1〜N6およびインバーターI1〜I3を備えている。これらの要素については図2の記述を参照する。トランジスターN1、N3、N5のソースおよびトランジスターN2、N4、N6のドレインは、伝送線路TLの一方の導線と接続するため、出力ターミナルOutpに接続される。
【0025】
図4の第2の出力段は、トランジスターN11〜N16およびインバーター14〜16を備えている。トランジスターN11、N13、N15のドレインは、高電源電位Vbhの高電源ノードに接続される。トランジスターN11、N13、N15のソースは、対称伝送線路TLの第2導体と接続するための第2出力ターミナルOutnに接続される。トランジスターN12、N14、N16のドレインは、第2出力ターミナルOutnに接続される。トランジスターN12、N14、N16のソースは、低電源電位Vblの低電源ノードに接続される。インバーターI4の入力は、トランジスターN11のゲートと接続される。インバーターI4の出力は、トランジスターN12のゲートと接続される。インバーター15の入力は、トランジスターN13のゲートと接続される。インバーター15の出力は、トランジスターN14と接続される。インバーターI6の入力は、トランジスターN15のゲートと接続される。インバーターI6の出力は、トランジスターN16のゲートと接続される。第1出力段と同様に、W1、W2、W3は、第2出力段の各トランジスターのチャネル幅を示す。トランジスターN11〜N16のチャネル幅に関しては、図2〜図3参照。トランジスターN11、N13、N15は、第2出力段の第1制御インピーダンス回路を構成し、トランジスターN12、N14、N16は第2出力段の第2制御インピーダンス回路を構成する。第1インピーダンス回路の各トランジスターと、第2インピーダンス回路の各トランジスターとの間にはチャネル幅に関する対応関係が存在する。この実施形態では第1および第2インピーダンス回路の各対応トランジスターには、それぞれ対応のインバーターI4〜I6から発生する相補的なゲート制御信号が入力される。
【0026】
B1、B2、B3は、第2出力ターミナルOutnで出力レベルを制御するためのマルチビット出力レベル制御信号のそれぞれのビットの入力端を示す。両方の出力レベル制御語(A3、A2、A1)および(B3、B2、B1)は、図1に関するときと同様に、データ入力信号とデータ入力信号履歴に従って制御回路で生成される。図4の出力バッファー回路の出力ターミナルOutpおよびOutnの間で対称な出力信号が得られるように、制御語(B3、B2、B1)は、単純に制御語(A3、A2、A1)の補数にしてもよい。すなわち、B1、B2、B3は、それぞれA1、A2、A3の論理反転にすることが可能である。
【0027】
図4の参照符号XおよびYは伝送線路TLと接続される受信機の入力ターミナルを表す。受信機回路は終端インピーダンスRTで表されている。受信機回路は本発明に包含されないので、従来のものが使用可能である。
【0028】
図4の実施形態は3対の互いに対応するトランジスターとそれらの制御論理回路とをそれぞれ備えた2つの出力段を含んでいるが、それぞれの出力段における対応トランジスター・ペアの数は2以上にすることが可能であって、その数は出力バッファー回路から発生する出力信号Uoutに対するプリエンファシスの次数に依存する。
【0029】
図4で示される実施形態では常に、対応トランジスター・ペアの一方のトランジスターのみが必ずオンになっているので、出力ターミナルOutpおよびOutnの間の出力インピーダンスは、出力ターミナルOutpおよびOutnの間で時間的に変化する出力電位差Uoutから独立して常に一定に保たれる。図4で示される出力段のトランジスターのチャンネル幅W1〜Wnは、2進荷重関係すなわち、W(n) =2×W(n−1)=・・・=2n−1×W(1)を満足するように設計することが好ましい。この場合、図3に示すように出力信号振幅Uoutと出力レベル制御語との関係は線形である。
【0030】
図5は、本発明による出力バッファー回路の第3の実施形態を示す。
【0031】
図5に示す出力バッファー回路は図4の場合と同様に、出力バッファー回路の出力ターミナルOutpおよびOutnと接続された対称伝送線路TLを駆動する。この実施形態には、トランジスターN1〜N6を備えた第1の出力段と、トランジスターN11〜N16備えた第2の出力段と、トランジスターN21〜N26を備えた第3の出力段と、トランジスターN31N〜36を備えた第4の出力段が含まれる。それぞれの出力段には、第1のインピーダンス回路および第2のインピーダンス回路が含まれ、各インピーダンス回路にはドレイン・ソース回路を並列接続した複数のトランジスターが含まれる。それぞれのインピーダンス回路のトランジスターのゲートには、そのトランジスターをオンまたはオフにするための制御信号が入力される。それぞれのトランジスターはオン状態のとき、トランジスターのチャネル幅およびチャネル長のような設計パラメーターによって決まるインピーダンス値を持つ線形インピーダンスとほぼ同等の働きをする。オフ状態のとき、トランジスターのドレイン・ソース回路は実質的に非導通である。
【0032】
図5の実施形態において、第1出力段の第1インピーダンス回路はトランジスターN1、N3、N5で構成される。第1インピーダンス回路は、高電源電位Vbhを印加する高電源ノードと出力バッファー回路の出力ターミナルOutpの間に接続される。第1出力段の第2インピーダンス回路は、トランジスターN2、N4、N6で構成され、出力ターミナルOutpと電位VGNDの中間ノードとの間に接続される。第2出力段の第1インピーダンス回路は、トランジスターN11、N13、N15で構成され、VGNDのノードと出力ターミナルOutpの間に接続される。第2出力段の第2インピーダンス回路はトランジスターN12、N14、N16で構成され、Outpと低電源電位Vblの低電源ノードとの間に接続される。中間電位VGNDは、高電源電位Vbhと低電源電位Vblの中間に決めればよい。
【0033】
第3出力段の第1インピーダンス回路は、トランジスターN21、N23、N25で構成され、電位Vbhの高電源ノードと出力バッファー回路の第2出力ターミナルOutnの間に接続される。第3出力段の第2インピーダンス回路は、トランジスターN22、N24、N26から構成され、第2出力ターミナルOutnとVGNDを印加する中間ノードの間に接続される。第4出力段の第1インピーダンス回路は、トランジスターN31、N33、N35で構成され、VGNDと第2出力ターミナルOutnの間に接続される。そして第4出力段の第2インピーダンス回路は、Outnと電位Vblの低電源ノードとの間に接続される。それぞれのインピーダンス回路において、それぞれのインピーダンス回路を構成するトランジスターのドレイン・ソース回路は並列に接続される。それぞれのトランジスターをオンまたはオフにするために、制御回路からトランジスターのゲートに制御信号が入力される。オン状態のとき、ドレイン・ソース回路は、それぞれのトランジスターのチャネル幅およびチャネル長のような設計パラメーターに従って決まるインピーダンス値を持つ線形インピーダンスとほぼ同等の働きをする。オフ状態では、ドレイン・ソース回路は実質的に非導通である。
【0034】
図5のG1〜G24およびI11対I15と、図1に関して述べた出力レベル制御語生成回路とによって、インピーダンス回路のそれぞれのインピーダンスを制御する信号を生成するための制御回路が構成される。Dは入力データ信号を示し、A1〜A3は出力レベル制御回路から出力レベル制御語の各ビットの入力端を示す。図5で、データ入力信号Dにしたがって第1および第4の出力段が動作状態のとき第2および第3の出力段が非動作状態、あるいは第1および第4の出力段が非動作状態のとき第2および第3の出力段が動作状態になるように、論理ゲートおよびインバーターの接続が行なわれる。出力段が非動作状態と云うことは、その出力段の両インピーダンス回路が非導通あるいは高インピーダンス状態にあるということを意味する。前の実施形態と同様に、各出力段には、同一のオン・インピーダンスを持つ2個の対応トランジスターが設けられ、その一方が第1のインピーダンス回路に含まれ、他方が第2のインピーダンス回路に含まれる。図5において動作状態の出力段では、各対応対トランジスターの一方はオン状態で、他方はオフ状態である。そして、どちらがオフかオフかを決定するのは出力レベル制御語(A3、A2、A1)である。
【0035】
図5の実施形態において、各出力ターミナルOutpおよびOutnについてVbh、Vbl、VGNDにそれぞれ出力ターミナルを接続するコンダクタンスの合計が出力レベル制御語(A3、A2、A1)の値およびデータ入力の論理レベルの値に依存せずに一定になるように第1〜第4の出力段のそれぞれのインピーダンス回路を制御することによって、出力ターミナルOutpとOutnの間の出力インピーダンスは一定に保たれる。このように、OutpとOutnとの間の差分の出力インピーダンスは、図5の出力バッファー回路の出力振幅から独立している。
【0036】
電源ノードVGNDは、電位Vbh、VGND、Vblを発生させるための電源回路に接続しても、しなくてもよい。図5の実施形態による4つの出力段のそれぞれの第1インピーダンス回路および第2インピーダンス回路のインピーダンスを制御するための制御回路は、動作状態の出力段の第1インピーダンス回路および別の動作状態の出力段の第2インピーダンス回路が同一インピーダンス値になるようにインピーダンス制御を行なうことが好ましい。
【0037】
図5に示される出力段のインピーダンス回路を制御するための制御回路の特定の実施形態で、G1〜G3、G10〜G15、G22〜G24は、それぞれ2入力ANDゲートを示している。G4〜G9およびG16〜G21は、それぞれ2入力NORゲートを示している。ゲートG1〜G3、G7〜G9、G16〜G18、G22〜G24の各第1入力には、データ入力信号Dが入力される。ゲートG4〜G6、G10〜G15、G19〜G21の各第1入力には、インバーターI11、I12、I13から反転データ入力信号/Dが入力される。ゲートG3、G4、G9、G10、G15、G16、G21、G22の各第2入力には、出力レベル制御回路から出力レベル制御語(A3、A2、A1)のビットA1が入力される。ゲートG2、G5、G8、G11、G14、G17、G20、G23の第2入力には、出力レベル制御語のビットA2が入力される。ゲートG1、G6、G7、G12、G13、G18、G19、G24の第2入力には、出力レベル制御語のビットA3が入力される。ゲートG1、G2、G3からの出力信号はそれぞれ、トランジスターN5、N3、N1のゲートに入力される。ゲートG4、G5、G6からの出力信号はそれぞれ、トランジスターN2、N4、N6のゲートに入力される。ゲートG7、G8、G9からの出力信号はそれぞれ、トランジスターN15、N13、N11のゲートに入力される。ゲートG10、G11、G12からの出力信号はそれぞれ、トランジスターN12、N14、N16のゲートに入力される。ゲートG13、G14、G15からの出力信号はそれぞれ、トランジスターN25、N23、N21のゲートに入力される。ゲートG16、G17、G18からの出力信号はそれぞれ、トランジスターN22、N24、N26のゲートに入力される。ゲートG19、G20、G21からの出力信号はそれぞれ、トランジスターN35、N33、N31のゲートに入力される。ゲートG22、G23、G24からの出力信号はそれぞれ、トランジスターN32、N34、N36のゲートに入力される。
【0038】
図5のCdは中間ノードVGNDに接続される任意のデカップリング・コンデンサを示す。中間ノードVGNDが信号周波数に対する低インピーダンス点とすれば、例えば、デカップリング・コンデンサCdを信号グラウンドに接続することによって、図5の実施形態による出力バッファー回路は、ターミナルOutpとOutn間の出力振幅に依存しない定コモンモード出力インピーダンスを示すようになる。コモンモード出力インピーダンスが出力ターミナルの振幅に依存しないことが望ましいならば、低インピーダンス電源電位VblおよびVbhのいずれかと、中間ノートVGNDとの間をデカップリングコンデンサCdを挿入すればよい。代替案あるいはデカップリングコンデンサの追加として、例えば、電位(Vbh+VbD)/2の電源に中間ノードVGNDを接続することか可能である。
【0039】
任意の差分出力インピーダンスおよび任意の出力信号振幅に対して、図5の出力段はその全電力消費が図4の実施形態の約半分であるので、図5の実施形態は有利である。図4の実施形態では出力ターミナルOutpとOutn間の差分の出力信号が最小値になるとき各出力段Vbh〜Vblの最大電流が最大になるのに対し、図5の実施形態では差分出力信号が最小レベルの時すなわち動作状態の出力段の第1および第2インピーダンス回路が同一インピーダンス値を取る時に出力段Vbh〜Vblのピーク電流が生じる。図4の実施形態と比較して、動作状態の各出力段の端子間電位差が半分しかないので、図5の出力段の内部電流は、図4の実施形態の場合の半分程度と思われる。
【0040】
各出力段の対応トランジスター対の個数および出力段の各トランジスターのチャネル幅に関しては、繰り返しを避けるために、前の実施形態を参照願いたい。
【0041】
図6は、本発明による出力バッファー回路の第4の実施形態を示す。この図で、第3の実施形態の構成要素と同等要素は、同じ参照符号で示されている。これらの要素に関しては、繰り返しを避けるために、図5の記述を参照願いたい。
【0042】
図6に示される第4の実施形態は、対称伝送線路TLを駆動する出力バッファー回路を提供する。この実施形態は、Vbhと第1出力ノードOutpの間に接続された第1インピーダンス回路を含む第1出力段を備えている。第1の出力段は更に、第1出力ノードOutpと低電源電位Vblの間に接続された第2インピーダンス回路を含んでいる。第1出力段の第1インピーダンス回路は、トランジスターN1、N3、N5のドレイン・ソース回路の並列接続によって構成される。この実施形態では第1出力段の第2インピーダンス回路は、トランジスターN12、N14、N16のドレイン・ソース回路の並列接続によって構成される。図6による出力バッファー回路は更に、Vbhと第2出力ターミナルOutnの間に第1のインピーダンス回路を接続すると共にOutnとVblの間に第2インピーダンス回路を接続した第2の出力段を含んでいる。この実施形態による第1インピーダンス回路は、トランジスターN21、N23、N25のドレイン・ソース回路の並列接続によって構成される。この実施形態では第2出力段の第2インピーダンス回路は、トランジスターN32、N34、N36のドレイン・ソース回路の並列接続によって構成される。各出力段において、第1のインピーダンス回路は、第2のインピーダンス回路の各トランジスターに対応しており、対応するトランジスターは互いに同じオン抵抗を持つように設計される。W1、W2、W3は、インピーダンス回路のそれぞれに含まれるトランジスターのチャネル幅を示す。
【0043】
図6の実施形態は更に、出力ターミナルOutpとOutnの間に接続された制御可能なシャント・インピーダンス回路を備えている。ゲートG1、G3、G10〜G15、G22〜G24およびインバーターI12、I13、I15〜I18と、図1に関して述べた出力レベル制御語生成回路とで、第1、第2出力段の各インピーダンス回路およびシャント・インピーダンス回路に対する制御信号を生成する制御回路が構成される。
【0044】
この制御回路は、データ入力信号Dの論理状態にしたがって、第1出力段の第1インピーダンス回路および第2出力段の第2インピーダンス回路、または第1出力段の第2インピーダンス回路および第2出力段の第1インピーダンス回路を動作状態にするように構成される。動作状態のインピーダンス回路は、出力レベル制御語(A3、A2、A1)に従ってインピーダンス値を取るが、非動作状態のインピーダンス回路のトランジスターはすべてオフ状態になる。制御回路はシャント・インピーダンス回路のコンダクタンスと、第1出力段の動作状態のインピーダンス回路のコンダクタンスと、第2出力段の動作状態のインピーダンス回路のコンダクタンスとの合計が出力ターミナルOutpとOutn間の信号出力レベルに依存せずに一定になるように、第1および第2出力段の第1および第2インピーダンス回路のインピーダンス、およびシャント・インピーダンス回路のインピーダンスを制御する。このように、図6の出力バッファー回路の差分出力インピーダンスは出力信号レベルに依存しない。
【0045】
この実施形態において、シャント・インピーダンス回路はトランジスターN43、N42、N41を含み、それらのドレイン・ソース回路は出力ターミナルOutpおよびOutnの間で並列に接続されている。第1の出力段で互いに対応するトランジスターの各ペアに対応して、第2の出力段に1つのトランジスター・ペアが存在し、第2の出力段においてそのペアの一方のトランジスターは第1インピーダンス回路に含まれ、他方は第2インピーダンス回路に含まれる。オン抵抗が等しいこれら4個組の対応トランジスターに対して、出力バッファー回路の出力ターミナルOutpとOutnの間にシャント・トランジスターが設けられる。それぞれのシャント・トランジスターは、その対応する4個組みトランジスターのオン・インピーダンスの2倍のオン・インピーダンスになるように設計される。具体的に云えば、図6の実施形態ではシャント・トランジスターN43のチャンネル幅は、トランジスターN5、N16、N25、N36のチャネル幅の半分である。シャント・トランジスターN42のチャネル幅は、トランジスターN3、N14、N23、N34のチャネル幅の半分である。シャント・トランジスターN41のチャネル幅は、トランジスターN1、N12、N21、N32のチャネル幅W1の半分である。
【0046】
図6の実施形態において、前記4個組みトランジスターおよびそれに対応するシャント・トランジスターについて、2つの動作状態のインピーダンス回路の2つのトランジスターまたはシャント・トランジスターがオン状態になるように制御するため、制御回路は、第1および第2出力段の動作状態のインピーダンス回路に含まれるトランジスターをデータ入力信号およびデータ入力信号履歴に従って制御するように構成される。図6の実施形態で、対応トランジスターN1、N12、N21、N32の4個組みに関連するシャント・トランジスターN41のゲートには、4個組みの動作状態トランジスターに印加されるゲート信号の論理反転信号がインバーターI16から入力される。必要な変更を加えて、インバーターI17の出力はシャント・トランジスターN42のゲートと接続されていて、シャント・トランジスターN42に関連する4個組みN3、N14、N23、N34の動作状態トランジスターに印加されるゲート信号を論理反転した制御信号がインバーターI17からトランジスターN42のゲートに入力される。インバーターI18の出力はシャント・トランジスターN43のゲートと接続されていて、関連の4個組みトランジスターN5、N16、N25、N36の動作状態トランジスターのゲートに印加される制御信号を論理反転した制御信号がインバーターI18からシャント・トランジスターN43のゲートに入力される。
【0047】
図6の実施形態による出力バッファー回路は、図5の実施形態と同様に電力節減が可能である。図6の第4実施形態の回路は、図5の第3実施形態の回路ほど複雑でない。出力ターミナルOutpとOutn間の出力信号振幅に依存しない定コモンモードを望む場合は、第4実施形態は特に有用である。
【0048】
図6の実施形態では、出力信号を表す出力レベル制御語の3ビット表現に従って、それぞれのインピーダンス回路に3つのトランジスターが含まれている。それぞれのインピーダンス回路のトランジスターの個数および出力信号を表すビット数は2以上、例えば出力信号に対するプリエンファシスの所望次数に従って決めればよい。各インピーダンス回路のトランジスターのチャネル幅は、前述の実施形態と同様に2進関係にしたがって選択することが好ましい。
【0049】
図2、図4、図5、図6に関する実施形態において、所望のプリエンファシスにしたがって出力振幅が変動すると、Vbh〜Vblから出力段への内部電流が変動する。出力バッファー回路の供給電流のこのような電流変調を望まない場合、例えば、別の信号チャネル用の別の出力バッファー回路が同一電源回路で駆動される場合、VblとVbh間の出力バッファー回路と並列に能動負荷を接続することによって、この電流変調を抑制することが可能である。このような能動負荷は、出力バッファー回路の信号出力振幅を制御する同じ信号によって制御することができる。能動負荷の内部の要素は、出力バッファー回路および能動負荷による総電源負荷が変動出力信号振幅に依存せずに一定になるように設計される。
【0050】
上記の各実施形態においては同じペアに属するトランジスターは同じチャネル幅としているが、各対のトランジスターの電源電位の相違を考慮に入れて、それぞれのオン・インピーダンスに対する影響を補償するために、高電源電位Vbhに接続されているトランジスターのチャネル幅を、低電源電位Vblに接続されているトランジスターのチャネル幅よりも広くする方が有利である。高電源のトランジスターのチャネル幅を低電源トランジスターのチャネル幅より5〜20%広くすることが好ましい。
【0051】
もちろん、トランジスターのチャネル幅は、あるゲートソース間電圧を印加したトランジスターのオン・インピーダンスを制御するための1つのパラメーターに過ぎない。オン・インピーダンスの2進荷重関係を得るため、また各ペアのトランジスターの電源電位の相違による影響を補償するために、チャネル長の調節も同様に有効である。
【0052】
上に述べた実施形態ではいずれも、NMOSトランジスターを使用している。PMOSトランジスターを採用した設計にも、必要な変更を加えて発明の同一原理を適用することができる。
【図面の簡単な説明】
【図1】データ入力信号とデータ入力信号の履歴に応じて本発明の出力バッファ回路から生成されるプリエンファシス出力信号の例を示す図。
【図2】本発明による出力バッファ回路の一実施形態を示す図。
【図3】図2の実施形態の出力電圧をデジタルマルチビット制御信号の関数として表した図。
【図4】本発明による出力バッファ回路の第2実施形態を示す図。
【図5】本発明による出力バッファ回路の第3実施形態を示す図。
【図6】本発明による出力バッファ回路の第4実施形態を示す図。
【符号の説明】
N1〜N43 トランジスター
W1〜W3 チャンネル幅
I1〜I15 インバーター
Vbh 高電位電源
Vbl 低電位電源
RT 終端インピーダンス
TL 伝送線路
G1〜G24 ゲート
A1〜A3 出力レベル制御語
B1〜B3 出力レベル制御語
Cd デカップリング・コンデンサ
Claims (10)
- 出力段および制御回路を備え、伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
前記出力段において、高電源電位(Vbh)を供給する第1ノードと前記伝送線路(TL)に接続される出力ターミナルとの間に第1インピーダンス制御信号に従って第1インピーダンスを形成する第1のインピーダンス回路(N1、N3、N5)を接続し、
低電源電位(Vbl)を供給する第2ノードと前記出力ターミナルとの間に第2インピーダンス制御信号に従って第2インピーダンスを形成する第2のインピーダンス回路(N2、N4、N6)を接続し、
ディジタルデータ入力信号(D)を受信し、前記ディジタルデータ入力信号に従って前記インピーダンス制御信号を生成するように前記制御回路を構成した前記出力バッファー回路であって、
前記第1インピーダンス回路(N1、N3、N5)による前記第1インピーダンスと前記第2インピーダンス回路(N2、N4、N6)による前記第2インピーダンスとのインピーダンス比が、前記ディジタルデータ入力信号(D)の現在の状態および履歴に従って少なくとも3つの異なる所定値のうちの1つをとり、前記第1インピーダンス回路(N1、N3、N5)によるコンダクタンスおよび前記第2インピーダンス回路(N2、N4、N6)によるコンダクタンスの合計が前記インピーダンス比に依存しないように、前記制御回路が前記インピーダンス制御信号を生成することを特徴とする前記出力バッファー回路。 - 請求項1において、第1インピーダンス回路および前記第2インピーダンス回路のそれぞれに、少なくとも2つの並列接続のインピーダンス素子を設け、そのコンダクタンスを制御するための素子制御信号を前記制御回路から前記各インピーダンス素子に供給する、前記出力バッファー回路。
- 請求項2において、
前記第1のインピーダンス回路の各インピーダンス素子(N1;N3;N5)に対応する各インピーダンス素子(N2;N4;N6)を前記第2インピーダンス回路に設けて、それぞれの対応する素子でペアを構成し、
各ペアのインピーダンス素子の合計コンダクタンスがそのインピーダンス素子ペアのインピーダンス比に依存しないように、前記素子制御信号を前記制御回路から各ペアのインピーダンス素子に供給する、前記出力バッファー回路。 - 請求項3において、ドレイン・ソース経路およびゲート端子を有するMOSトランジスターを前記各インピーダンス素子(N1〜N6)に設け、前記ゲート端子に入力される素子制御信号によって前記ドレイン・ソース経路のインピーダンスを制御する、前記出力バッファー回路。
- 請求項4において、
同じインピーダンス素子ペアの両トランジスターはチャネル幅(W)を等しくし、
各ペアのゲートに相補デジタル制御信号を供給するように前記制御回路を構成した、前記出力バッファー回路。 - 請求項5において、前記インピーダンス回路の各々で可変インピーダンス素子(N1〜N6)を形成するトランジスターのチャネル幅(W)が2進重み付け関係を有する、前記出力バッファー回路。
- データ入力信号を受信する入力ターミナル(D)と、第1出力段(N1〜N6)と、前記データ入力に従って前記出力段を制御する制御回路とを備え、伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
第1電源ノード(Vbh)と、第2電源ノード(Vbl)と、前記伝送線路(TL)に接続される出力ノード(Out、Outp)と、複数のトランジスター・ペア(N1、N2;N3、N4;N5、N6)を前記出力段に設け、各ペアの第1トランジスター(N1;N3;N5)を前記第1電源ノード(Vbh)と前記出力ノードの間に接続し、各ペアの第2トランジスター(N2;N4;N6)を前記第2電源ノード(Vbl)と前記出力ノードの間に接続し、
同じトランジスター・ペアに属する両トランジスターのオン抵抗が等しくなるように構成し、
前記データ入力信号およびその信号の履歴に従って制御信号を生成して前記複数のトランジスターに供給すると共に、プリエンファシスをかけたマルチレベル出力信号を前記出力ターミナル(Outp)から出力するように前記制御回路を構成し、
前記出力段の各トランジスター・ペア(N1、N2;N3、N4;N5、N6)の一方のトランジスターがオンの時は常に他方のトランジスターをオフにするために前記制御信号をそれぞれの前記トランジスター・ペアに供給するように前記制御回路を構成した、前記出力バッファー回路。 - 請求項7において、第1電源ノード(Vbh)と、第2電源ノード(Vbl)と、出力ノード(Outn)と、複数のトランジスター・ペア(N11、N12;N13、N14;N15、N16)とを含む第2の出力段(N11〜N16)を設け、それぞれのペアの第1パワー・トランジスター(N11;N13;N15)を前記第2出力段の前記第1電源ノード(Vbh)と前記第2出力段の前記出力ノード(Outn)との間に接続し、そしてそのペアの第2トランジスター(N12;N14;N16)を前記第2出力段の前記出力ノード(Outn)と前記第2出力段の前記第2電源ノード(Vbl)との間に接続し、同じトランジスター・ペアの両トランジスターのオン抵抗が等しくなるように設計し、
プリエンファシスをかけた差分マルチレベル出力信号を前記第1出力段の前記出力ノード(Outp)と前記第2出力段の前記出力ノード(Outn)との間で生成するために、前記データ入力信号およびその履歴にしたがって前記第2出力段の複数のトランジスター・ペアをオン・オフ制御する制御信号を生成するように前記制御回路を構成し、
前記第2出力段の各トランジスター・ペアの一方のトランジスターがオンの時、常に他方のトランジスターをオフにするための前記制御信号をそれぞれの前記トランジスター・ペアに供給するように前記制御回路を構成した、前記出力バッファー回路。 - 伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
データ入力信号を受信する入力ターミナル(D)と、第1出力段(N1〜N6)と、第2出力段(N11〜N16)と、第3出力段(N21〜N26)と、第4出力段(N31〜N36)と、前記データ入力信号に従って前記出力段を制御するための制御回路とを設け、
前記第1、第2、第3、第4の出力段の各々に、第1ノードと、第2のノードと、出力ノードと、複数のトランジスター・ペアとを設け、各トランジスター・ペアの第1のトランジスターを前記第1ノードと前記出力ノードとの間に接続し、そして第2のトランジスターを前記出力ノードと前記第2電源ノードとの間に接続し、同じトランジスター・ペアに属する両トランジスターのオン抵抗が等しくなるように構成し、
前記第1出力段の前記第1ノードおよび前記第3出力段の前記第1ノードに高電源電位(Vbh)を印加するための接続を施し、
前記第2出力段の前記第2ノードおよび前記第4出力段の前記第2ノードに低電源電位(Vbl)を印加するための接続を施し、
前記第1出力段の前記第2のノードと、前記第2出力段の前記第1ノードと、前記第3出力段の前記第2ノードと、前記第4出力段の第1ノードとを共通に接続し(VGND)、
前記第1および前記第2出力段の前記出力ノードを共通に接続して第1の出力ターミナル(Outp)を形成し、
前記第3および前記第4出力段の前記出力ノードを共通に接続して第2の出力ターミナル(Outn)を形成し、
前記データ入力信号およびその履歴にしたがって前記第2出力段の複数のトランジスター・ペアをオン・オフ制御するための制御信号を生成するとともに、プリエンファシスをかけた差分マルチレベル出力信号を、前記第1出力段の前記出力ノード(Outp)と前記第2出力段の前記出力ノード(Outn)との間で生成するように前記制御回路(G1〜G24、I11〜I15)を構成し、
前記データ入力信号の論理状態に応じて、第1出力段(N1〜N6)および第4出力段(N31〜N36)を動作状態に、かつ第2出力段(N11〜N16)および第3出力段(N21〜N26)を非動作状態にするか、あるいは、第1出力段(N1〜N6)および第4出力段(N31〜N36)を非動作状態に、かつ第2出力段(N11〜N16)および第3出力段(N21〜N26)を動作状態にするために前記制御信号を前記第1〜第4の出力段の各トランジスター・ペアに供給するように前記制御回路を構成し、
動作状態の各出力段では各トランジスター・ペアの一方のトランジスターがオンの時、常に他方のトランジスターがオフになり、そして非動作状態の各出力段では全トランジスターがオフ状態になるようにした、前記出力バッファー回路。 - 伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
データ入力信号を受信する入力ターミナル(D)と、第1出力段(N1、N3、N5、N12、N14、N16)と、第2出力段(N21、N23、N25、N32、N34、N36)とを設け、
前記各出力段に、第1電源ノード(Vbh)と、第2電源ノード(Vbl)と、前記伝送線路に接続される出力ノード(Outp;Outn)と、複数のトランジスター・ペア(N1;N12:N3;N14:N5;N16:N21;N32:N23;N34:N25;N36)とを設け、
各トランジスター・ペアの第1のトランジスターを前記第1電源ノード(Vbh)と前記出力ノード(Outp;Outn)との間に接続し、そして第2のトランジスターを前記出力ノード(Outp;Outn)と前記第2電源ノード(Vbl)との間に接続し、同じトランジスター・ペアに属する両トランジスターのオン抵抗が等しくなるように構成し、
前記第1出力段(N1、N3、N5、N12、N14、N16)の前記第1電源ノード(Vbh)および第2出力段(N21、N23、N25、N32、N34、N36)の前記第1電源ノードに第1電源電位を印加するための接続を施し、前記第1出力段の前記第2ノードおよび前記第2出力段の前記第2ノードに第2電源電位(Vbl)を印加するための接続を施し、
前記第1出力段の前記トランジスター・ペア(N1、N12;N3、N14;N5、N16)の数は、前記第2の出力段の前記トランジスター・ペア(N21、N32;N23、N34;N25、N36)の数に等しくし、
前記第1出力段のトランジスター・ペア(N1、N12;N3、N14;N5、N16)および前記第2出力段のトランジスター・ペア(N21、N32;N23、N34;N25、N36)にそれぞれ対応する複数のシャント・トランジスター(N41、N42、N43)のドレイン・ソース回路を前記第1出力ノード(Outp)と前記第2出力ノード(Outn)の間に接続して、それぞれのシャント・トランジスターとその対応にトランジスター・ペアとで1グループを形成させ、各グループ内でシャント・トランジスターのオン抵抗が前記トランジスター・ペアに含まれる各トランジスターのオン抵抗の2倍になるように構成し、
プリエンファシスをかけたマルチレベル出力信号を前記第1出力ターミナル(Outp)と前記第2出力ターミナル(Outn)の間で生成するため、前記第1および前記第2出力段の前記トランジスターと前記シャント・トランジスターとを、前記データ入力信号および前記データ入力信号履歴にしたがって制御する制御回路(G1〜G3、G10〜G15、G22〜G24)を設け、
それぞれのグループでそのグループのシャント・トランジスターがオンで、かつそのグループのトランジスター・ペアの両トランジスターがオフ、あるいは、前記シャント・トランジスターがオフで、かつそのグループのペア・トランジスターの一方がオン状態になるように前記トランジスターを前記制御回路が制御する、前記出力バッファー回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19825258A DE19825258B4 (de) | 1998-06-05 | 1998-06-05 | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
DE19825258.7 | 1998-06-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000068816A JP2000068816A (ja) | 2000-03-03 |
JP4215896B2 true JP4215896B2 (ja) | 2009-01-28 |
Family
ID=7870081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15853499A Expired - Lifetime JP4215896B2 (ja) | 1998-06-05 | 1999-06-04 | ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6292014B1 (ja) |
JP (1) | JP4215896B2 (ja) |
DE (1) | DE19825258B4 (ja) |
TW (1) | TW421914B (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6360180B1 (en) * | 1999-05-10 | 2002-03-19 | Teradyne, Inc. | Driver with transmission path loss compensation |
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-
1999
- 1999-05-24 TW TW088108451A patent/TW421914B/zh not_active IP Right Cessation
- 1999-06-03 US US09/325,529 patent/US6292014B1/en not_active Expired - Lifetime
- 1999-06-04 JP JP15853499A patent/JP4215896B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW421914B (en) | 2001-02-11 |
DE19825258A1 (de) | 1999-12-09 |
US6292014B1 (en) | 2001-09-18 |
DE19825258B4 (de) | 2005-11-17 |
JP2000068816A (ja) | 2000-03-03 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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