JP5410454B2 - パルスパターン発生装置及び該装置を用いた誤り率測定システム並びにパルスパターン発生方法 - Google Patents
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Description
前記差動クロック発生部が発生する前記正相クロック又は前記反転クロックの何れかのクロックを選択するクロック選択部5と、
ホールドタイムが半ビットより短い時間の複数段のD型フリップフロップ回路3a,3b,3c,3dからなり、セットアップタイムが0又は半ビットより長い時間を条件として、前記クロック選択部で選択された前記正相クロック又は前記反転クロックにより、1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するデータ保持部3と、
前記データ保持部から保持出力される1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が1ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するパルスパターン発生部7とを備えたことを特徴とする。
前記パルスパターン発生装置が発生するパルスパターンを試験用信号として試験対象物Wに入力し、この試験用信号の入力に伴う前記試験対象物からの被測定信号と、前記試験対象物に入力した前記試験用信号とを比較して前記被測定信号の誤り率を測定することを特徴とする。
前記正相クロック又は前記反転クロックの何れかのクロックを選択するステップと、
ホールドタイムが半ビットよりも短い時間、かつセットアップタイムが0又は半ビットより長い時間を条件として、前記選択されたクロックにより、1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するステップと、
前記保持出力される1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が1ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するステップとを含むことを特徴とする。
2 操作部
3 データ保持部
4 差動クロック発生部
5 クロック選択部
6 切替部
7 パルスパターン発生部
8 制御部
9 表示部
11 誤り率測定システム
21 誤り率測定装置
22 誤り率検出部
23 波形表示部
24 制御部
W 試験対象物(DUT)
Claims (3)
- 所定周期の正相クロックと、該正相クロックと位相が反転した反転クロックとを発生する差動クロック発生部(4)と、
前記差動クロック発生部が発生する前記正相クロック又は前記反転クロックの何れかのクロックを選択するクロック選択部(5)と、
ホールドタイムが半ビットより短い時間の複数段のD型フリップフロップ回路(3a,3b,3c,3d)からなり、セットアップタイムが0又は半ビットより長い時間を条件として、前記クロック選択部で選択された前記正相クロック又は前記反転クロックにより、1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するデータ保持部(3)と、
前記データ保持部から保持出力される1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が1ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するパルスパターン発生部(7)とを備えたことを特徴とするパルスパターン発生装置。 - 請求項1記載のパルスパターン発生装置(1)を用いた誤り率測定システム(11)であって、
前記パルスパターン発生装置が発生するパルスパターンを試験用信号として試験対象物(W)に入力し、この試験用信号の入力に伴う前記試験対象物からの被測定信号と、前記試験対象物に入力した前記試験用信号とを比較して前記被測定信号の誤り率を測定することを特徴とする誤り率測定システム。 - 所定周期の正相クロックと、該正相クロックと位相が反転した反転クロックとを発生するステップと、
前記正相クロック又は前記反転クロックの何れかのクロックを選択するステップと、
ホールドタイムが半ビットよりも短い時間、かつセットアップタイムが0又は半ビットより長い時間を条件として、前記選択されたクロックにより、1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力するステップと、
前記保持出力される1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が1ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生するステップとを含むことを特徴とするパルスパターン発生方法。
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