JP2002340987A

JP2002340987A - 集積回路のパッドレシーバの試験を容易にする為のシステム及び方法

Info

Publication number: JP2002340987A
Application number: JP2002072537A
Authority: JP
Inventors: Jeffrey R Rearick; ジェフェリー・アール・リアリック; John G Rohrbaugh; ジョン・ジー・ローアボー; Shad Shepston; シャド・シェプストン
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2001-03-21
Filing date: 2002-03-15
Publication date: 2002-11-27
Also published as: US20020135391A1; US6658613B2; SG109961A1; DE10211894A1

Abstract

(57)【要約】【課題】集積回路の自動試験装置の性能上の制約を受け
ずに高性能の試験を行う手段を提供する。【解決手段】好適なＩＣ(210)は、それの少なくとも一
部分と電気的に通信する第１のパッド(216,500)を備え
る。第１のパッドは、第１のドライバ(506)と第１のレ
シーバ(514)を有しており、第１のドライバは、ＩＣ外
部のコンポーネントに第１のパッド出力信号を供給する
ように構成され、第１のレシーバは、ＩＣ外部のコンポ
ーネントから第１のパッド入力信号を受信するように構
成される。第１のレシーバは、また、第１のパッド入力
信号に応答して、第１のレシーバディジタル出力信号を
前記ＩＣ内部のコンポーネントに供給するよう構成され
る。ＩＣ内部には第１の試験回路(224,530)も設けられ
る。第１の試験回路は、第１のパッドのレシーバセット
アップ時間及び／又はレシーバホールド時間に対応する
情報を提供するよう構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に集積回路に関
するものであり、より具体的には、集積回路内部で実施
する集積回路パッドのレシーバセットアップ時間及び／
又はホールド時間に関する試験を容易にする為のシステ
ム及び方法に関する。

【０００２】

【従来の技術】従来から集積回路（ＩＣ）デバイスの試
験及び検証は様々な試験方法を用いて実施されている。
例えば、ＩＣデバイスに欠陥がないかどうかを調べるた
めの試験及び検証は機能試験ベクタを用いて実施されて
いるが、このようなベクタとしては、自動試験装置（Ａ
ＴＥ）を使用してＩＣへと印加してＩＣデバイスを刺激
し、ピンレベルでの機能性を検証するものがある。しか
しＩＣ試験に使用するＡＴＥの実用上の限界は、従来、
ある特定のＡＴＥで試験可能なＩＣ端子（ＩＣパッド）
数がそのＡＴＥの物理構成により制約されるという点に
ある。例えば、試験すべきＩＣパッドの数がＡＴＥの提
供する試験チャネル数よりも多かったり、或いはＡＴＥ
をサポートするハードの容量を越えていたり（例えばプ
ローブカード上に設けられたプローブの最大数を超えて
いる等）する場合があるということである。本明細書で
は、「パッド」という用語を、ＩＣへの電気接触部とし
て機能する物理な場所（物理サイト）と、その物理的な
場所に結合してＩＣのコンポーネント（例えば、部品）
とＩＣ外部のコンポーネント（例えば、部品）との電気
的通信を可能にする回路、の両方を集合的に指すために
使用している。

【０００３】更に、個々のＡＴＥの性能限界によっても
他のいくつかの制約が試験に課せられることがある。例
えば、ＩＣの入出力周波数がＡＴＥの最高周波数よりも
高いことがあるが、この場合、ＩＣ試験周波数はそのＡ
ＴＥの最高周波数までに制限されてしまう。より多数の
試験チャネル及び／又はより高い動作周波数を有するＡ
ＴＥを構成することは可能であるが、上述した欠点を排
除するに十分な端子数及び／又は高動作周波数を有する
ＡＴＥを準備することは、コスト的に許されない場合が
多い。

【０００４】上述した欠点及び他の欠点に対処する為
に、従来技術においても様々な「応急処置的な」試験手
法を用いたＩＣデバイス試験が既知であり、これらの中
には、主なものとして、（１）ＡＴＥをＩＣデバイスの
全端子にではなく、その一部に接続する方法、（２）Ｉ
Ｃデバイスの複数の端子をＡＴＥの単一試験チャネルへ
と接続する方法、（３）ＩＣデバイスの端子のサブセッ
トを試験するＡＴＥ試験パスを複数回にわたって行うこ
とによりＩＣデバイスを試験する方法、（４）最高周波
数よりも低い周波数でデバイスを試験する方法、及び
（５）既存のＡＴＥで試験出来るように設計段階でＩＣ
デバイスのピン数及び／又は周波数を制限する方法等が
ある。すぐに理解されることであるが、これらの「応急
処置的」試験手法の多くは試験のカバレッジを犠牲にす
るものが多く、従って欠陥ＩＣデバイスの出荷数を増大
させてしまう可能性もある。更に、既存のＡＴＥに合わ
せて設計段階でＩＣデバイスのピン数及び／又は周波数
を実際に制限することは、ＩＣ設計において許容されな
い制約となる場合が多い。

【０００５】

【発明が解決しようとする課題】従って、従来技術の上
記及び他の欠点に対処する改良型システム及び方法が必
要とされている。

【０００６】

【課題を解決するための手段】簡単に言えば、本発明は
集積回路内部においてレシーバのセットアップ時間及び
／又はホールド時間の試験能力を提供するものである。
この点に関して、本発明のいくつかの実施態様は、集積
回路（ＩＣ）を提供するものであると考えることが出来
る。好適な実施態様では、集積回路は少なくともその一
部と電気的に連絡（すなわち、電気的に通信）する第一
のパッドを含む。第一のパッドは第一のドライバ及び第
一のレシーバを含み、第一のドライバは第一のパッド出
力信号をＩＣ外部のコンポーネントに供給するように構
成されており、第一のレシーバはＩＣ外部のコンポーネ
ントから第一のパッド入力信号を受信するように構成さ
れている。第一のレシーバは更に、第一のパッド入力信
号に応答して第一のレシーバデジタル出力信号をＩＣ内
部のコンポーネントに供給するように構成されている。
ＩＣ内部には更に第一の試験回路が設けられている。第
一の試験回路は、第一のパッドのレシーバセットアップ
時間及び／又はレシーバホールド時間に対応する情報
（またはそれらの時間を表す情報）を提供するように適
合したものである。

【０００７】本発明のいくつかの実施態様は、集積回路
の１つ以上のレシーバのセットアップ時間及び／又はホ
ールド時間を測定する為のシステムを提供するものであ
ると考えることが出来る。この点に関して、好適なシス
テムはＩＣ及びＡＴＥを備える。ＡＴＥはＩＣと電気的
に相互接続するように、そして少なくとも１つの刺激信
号をＩＣへと供給するように構成されている。ＩＣは、
第一のドライバ、第一のレシーバ及び第一の試験回路を
組み込んだ第一のパッドを含む。このような構成とした
場合、第一の試験回路は、ＡＴＥと電気的に通信するこ
とによりＡＴＥからの少なくとも１つの刺激信号に応答
して、第１のレシーバのレシーバセットアップ時間及び
／又はレシーバホールド時間に対応する情報をＡＴＥへ
と供給することが出来る。

【０００８】本発明のいくつかの実施態様は、ＩＣを試
験する為の方法を提供するものであると考えることが出
来る。この点に関して、好適な方法は、ＡＴＥをＩＣと
電気的に相互接続するステップと、ＩＣが第一のパッド
のレシーバセットアップ時間及び／又はレシーバホール
ド時間を測定するように少なくとも１つの刺激信号を供
給するステップと、第一のパッドのレシーバセットアッ
プ時間及び／又はレシーバホールド時間に対応する情報
を受信するステップとを含む。

【０００９】本発明の他の実施態様は、コンピュータ読
み取り可能媒体を提供するものであると考えることが出
来る。この点に関して、好適なコンピュータ読み取り可
能媒体は、ＩＣの１つ以上のレシーバのセットアップ時
間及び／又はホールド時間の測定を容易にするコンピュ
ータプログラムを組み込んだものであり、ＡＴＥが少な
くとも１つの刺激信号をＩＣに供給できるようにするよ
う構成されたロジックを含むものである。更に、ＩＣの
第一のレシーバのレシーバセットアップ時間及び／又は
レシーバホールド時間に対応する情報をＡＴＥが受信で
きるようにするよう構成されたロジックも設けられる。

【００１０】本発明の他の特徴及び利点は添付図及び以
下の詳細な説明から当事者には明らかとなろう。それら
の特徴及び利点は全て特許請求の範囲に規定されている
本発明の範囲に含まれるものである。

【００１１】特許請求の範囲に規定された本発明は、添
付図面を参照するとより良く理解することができる。図
中、各要素の相互寸法は必ずしも正確ではなく、本発明
の原理を明確に説明することに重点をおいて描いたもの
である。

【００１２】

【発明の実施の形態】以下に本発明を図面を参照して詳
細に説明するが、複数の図面にわたって同じ構成要素に
は同じ符号を付している。先にも触れたように、内蔵型
（デジタル）自己試験回路を集積回路へと組み込むこと
は既知である。先ず、かかる内蔵型自己試験回路を組み
込んだ典型的な集積回路１００について図１を参照して
詳細に説明する。

【００１３】図１に示すように、集積回路１００は、ロ
ジック１１２及びデジタル自己試験回路１１４を組み込
んだコア１１０を備える。コア１１０はパッド１１６と
電気的に通信しており、パッド１１６は、例えば自動試
験装置（ＡＴＥ）１１８等、集積回路の外部にある装置
と電気的に通信するように構成されている。このような
構成とした場合、外部装置（例えばＡＴＥ１１８）から
供給される信号を、パッド１１６を含む伝送経路を経由
してコア１１０へと送ることができる。

【００１４】既知の通り、デジタル自己試験回路１１４
はコア１１０に含まれる論理回路の機能ベースのデジタ
ル試験を実施するように構成されている。このような試
験を実現する為に、デジタル自己試験回路１１４は通
常、刺激信号発生器１２０及び応答信号アナライザ１２
２を備えている。より具体的に説明すると、刺激信号発
生器１２０は、コアの論理回路を試験する為に１つ以上
のテストパターンを提供するように構成されている。論
理回路へと印加される１つ又は複数のパターンは、例え
ば０及び１といったデジタルデータから構成されてい
る。被験論理回路は様々なパターンに応答して１つ又は
複数の応答信号を応答信号アナライザ１２２へと供給す
る。応答信号アナライザ１２２はその応答を分析し、集
積回路外部へと提供可能な試験結果信号を生成すること
が出来る。従って、デジタル自己試験回路は、デジタル
テストパターンをコアの論理回路へと印加することによ
りコアのデジタル的機能試験を実施するものであり、従
来から、例えばＡＴＥ１１８等の外部試験装置が、刺激
信号を集積回路に供給し、及び集積回路からの応答信号
を検査するという必要性を実質的に排除することでデジ
タル論理回路の試験を容易にするものであった。

【００１５】図１に示したデジタル自己試験回路を比較
対象として、図２を参照して本発明に基づくレシーバ試
験システムの好適な実施態様の一般的特徴を説明する。
図２に描かれているように、レシーバ試験システム２０
０にはコア２１２を含む集積回路２１０が組み込まれて
いる。コア２１２は、論理回路２１４を含み、パッド２
１６と電気的に通信する。パッド２１６は、論理回路
と、集積回路外部にある例えばＡＴＥ２１８のような装
置とを相互通信可能に接続するよう構成されている。先
にも述べた通り、パッド（例えばパッド２１６）は、Ｉ
Ｃ２１０の電気接触部として機能する物理的な場所、即
ち接触サイト２２０と、この接触サイトと協働してＩＣ
内部のコンポーネントとＩＣ外部のコンポーネントとを
電気的に通信可能にするパッド回路２２２を備えてい
る。既知のように、パッド回路は、パッドへと供給され
た信号を受信する為の１つ以上のレシーバと、外部装置
へと信号を供給する為のドライバを備えている。

【００１６】集積回路２１０は更に、直接的又は間接的
にパッド２１６と電気的に通信するレシーバ試験回路２
２４を備える。以下で詳細に説明するが、レシーバ試験
回路２２４は、選択されたＡＴＥ機能を提供するように
構成されており、従って様々な構成の集積回路を試験す
る為に特別な外部ＡＴＥを設ける必要性を低減し得る可
能性を有している。図２において、レシーバ試験回路２
２４は、コア２１２及びパッド２１６の外側に配置され
たものとして描かれているが、例えばコア内部又はパッ
ド内部に配置する等、他の多様な構成とすることが可能
であることは言うまでもない。更に試験回路は、試験す
べきパッド（例えばパッド２１６）以外のパッドを介し
てＡＴＥと通信するように構成することも可能である。

【００１７】先にも述べたように、ＡＴＥは通常、様々
な種類の集積回路（ＩＣ）を試験する能力を有してい
る。しかしながら、特定の種類のＩＣ試験においては所
与のＡＴＥの全試験能力を使う必要がない場合も多い。
更に、集積回路のパッド数が所与のＡＴＥの試験チャネ
ル数を越える場合もあり、これにより試験チャネル数を
多くしたＡＴＥを使用しなければならなかったり、或い
はＩＣの全パッドを同時に試験出来ない等、最適な試験
手順を採ることが出来なくなったりする。

【００１８】レシーバ試験回路をオンチップで設け、集
積回路２１０のようなＩＣの試験を従来のＡＴＥを用い
て実施することができ、これによって、通常は従来のＡ
ＴＥが提供しない試験能力をレシーバ試験回路が提供す
ることが出来る。このような構成において、レシーバ試
験回路は、所与の定のＡＴＥが提供しない、或いは提供
できない試験能力を提供すると共に、所与のＡＴＥが提
供する様々な機能を利用することが出来る。従って、本
発明の試験システム２００は、従来のＡＴＥ固有の強み
（例えば低コスト性）の少なくともいくつかを引き出す
一方で、改善された試験性能を提供することで、効率的
かつ効果的な集積回路試験を容易に実施可能にするもの
である。

【００１９】本発明のレシーバ試験回路を用いれば、集
積回路の試験可能な端子（ピン）数は必ずしもＡＴＥ
（ＡＴＥのテスタチャネル構成等）によって制約されな
い。例えば、被験ＩＣのいくつかのパッドにＡＴＥから
スキャン試験信号やリセット信号といった信号を供給す
る間、その他のパッドをレシーバ試験回路によって試験
することが出来る。更に、このレシーバ試験回路を利用
することにより、ＡＴＥの試験周波数限界を超えた周波
数で集積回路を試験することが可能となる。

【００２０】先にも述べた通り、本発明は、集積回路の
パッドのレシーバセットアップ時間（Ｔ_setup）及び／
又はレシーバホールド時間（Ｔ_hold）試験を容易にする
ものであり、その好適な実施態様では、このような試験
を、少なくとも部分的にオンチップ部品を使用すること
により容易にするものである。本明細書では、「レシー
バセットアップ時間」という用語を、データを適正に捕
捉する為にその時間の間はデータが有効でなければなら
ない、捕捉クロックエッジの前の時間間隔を指すものと
して、「レシーバホールド時間」という用語を、データ
を適正に捕捉する為にその時間の間はデータが有効でな
ければならない、捕捉クロックエッジの後の時間間隔を
指すものとして使用している。より具体的には、データ
を適正に捕捉する為には、データはクロックの立ち上が
りエッジ以前のＴ_setupにわたって有効でなければなら
ず、また、クロック立ち上がりエッジ後のＴ_holdにわた
ってその値を維持しなければならないということであ
る。しかしながら、クロックの立ち上がりエッジ前のＴ
_setup未満でデータが変化した場合は、所望のデータ値
のかわりに以前のデータ値が捕捉される可能性がある。
更に、クロックの立ち上がりエッジ後のＴ_hold未満でデ
ータが変化した場合は、所望のデータ値のかわりに新し
いデータ値が捕捉される可能性がある。

【００２１】Ｔ_setup及びＴ_holdのグラフを図３に示す
が、これは代表的なデータ信号３０２及び３０４が論理
０と論理１との間を遷移する様子を示したものである。
更にクロック信号３０６も描かれているが、Ｔ_setup及
びＴ_holdはこのクロック信号とデータ信号との関係にお
いて示されている。図において、Ｔ_setupは、Ｔ₁からＴ
₂までの時間として示されており、Ｔ₁は、データが第一
の論理値から有効な第二の論理値へと遷移した時点であ
り、Ｔ₂は、クロックエッジが立ち上がりつつある時点
である。また、Ｔ_holdは、Ｔ₂からＴ₃までの時間として
示されており、Ｔ₃は、データが第二の論理値から有効
な第三の論理値へと遷移した時点である。

【００２２】図４は、本発明の好適な実施態様における
機能及び動作を説明するフローチャートである。各ブロ
ックに記した機能の実行順序は図４に示したものと異な
っていても良い。実際、例えば図４中の２つの連続する
ブロックがほぼ同時に実行される場合があり、また、い
くつかの実施態様では、逆の順番で実行される場合があ
る。図４に示す実施態様、即ち方法は、ＸＴ_setup及び
ＸＴ_holdの初期値が確立されるブロック４０２から開始
されるものと考えることが出来る。より具体的に説明す
ると、ＸＴ_setup及びＸＴ_holdは被験パッドレシーバへ
と信号を印加する可変時間期間に相当する。これらの時
間期間ＸＴ_setup及びＸＴ_holdは、以下に説明するよう
に、本発明においてパッドレシーバの実際のＴ_setup及
びＴ_holdを判定する為に用いられる。

【００２３】ブロック４０４へと進むと、捕捉クロック
の立ち上がりエッジ以前のＸＴ_setu _pの期間にわたっ
て、そして立ち上がりエッジ後のＸＴ_holdの期間にわた
って、入力データ信号（ＤＡＴＡ_IN）（すなわち、論理
「０」又は論理「１」）がレシーバへと供給される。Ｄ
ＡＴＡ_INに対応するレシーバの出力データ信号（ＤＡＴ
Ａ_OUT）を決定した（ブロック４０６）後、ＤＡＴＡ_OUT
がＤＡＴＡ_INに等しいかどうかが判定される（ブロック
４０８）。例えば、ＤＡＴＡ_INが論理「１」であった場
合、ＤＡＴＡ_OUTが論理「１」であるかどうかが判定さ
れる。ＤＡＴＡ_INとＤＡＴＡ_OUTが等しくないと判定さ
れた場合、処理はブロック４１０へと進み、ここでＸＴ
_setupが前に確立された値とは異なる値に設定される。
その後処理はブロック４０４へと戻り、ＤＡＴＡ_INとＤ
ＡＴＡ_OUTが等しくなるまで上述したステップが繰り返
される。このような構成とした場合、上記のブロック４
０４〜４１０は、被験レシーバの実際のＴ_setupを確立
する為のステップであると考えることが出来る。具体的
には、ＸＴ_{holdpreferably}を一定に保ちつつ、ＸＴ_se
_tupをＤＡＴＡ_INとＤＡＴＡ_OUTが等しくなるまで調整し
て行く。従って、Ｔ_setu _pは、ＤＡＴＡ_IN＝ＤＡＴＡ_OUT
となったときのＸＴ_setupの値に相当する。

【００２４】上述のＸＴ_setupの利用においては、ＸＴ
_setupの初期値としてＤＡＴＡ_INがＤＡＴＡ_OUTに等しく
ならないものを想定している。しかしＸＴ_setupの初期
値としてＤＡＴＡ_INがＤＡＴＡ_OUTに等しくなる値を利
用しても良いことは言うまでもない。このような実施例
においては、ＸＴ_holdは一定に保たれる一方でＸＴ_setu
_pはＤＡＴＡ_INがＤＡＴＡ_OUTと等しくなくなるまで調整
される。従って、Ｔ_setu _pは、ＤＡＴＡ_IN≠ＤＡＴＡ_OUT
となったときのＸＴ_setupの値に相当する。更にいくつ
かの実施態様では、Ｔ_holdをＴ_setupを決定する前に決
定することができる。

【００２５】図４の説明に戻るが、ＤＡＴＡ_INがＤＡＴ
Ａ_OUTに等しいことが判明した場合、処理はブロック４
１２に進み、ＸＴ_setupが先に設定されていた初期値に
リセットされる。ブロック４１４では、ＸＴ_holdが前に
設定されていたものとは異なる値に設定される。ブロッ
ク４１６へと進むと、捕捉クロックの立ち上がりエッジ
前のＸＴ_setupの期間及び立ち上がり後のＸＴ_holdの期
間を通じてＤＡＴＡ_INが継続的にレシーバへと供給され
る。その後、ＤＡＴＡ_OUTがＤＡＴＡ_INに等しいかどう
かが判定される（ブロック４１８及び４２０）。ＤＡＴ
Ａ_INとＤＡＴＡ _OUTが等しくないと判定された場合、処
理はブロック４１４へと戻り、ＸＴ_holdが前に設定され
た値とは異なる値に設定される。その後、ＤＡＴＡ_INと
ＤＡＴＡ _OUTが等しくなるまで、上述したブロック４１
６以降の処理が実施される。このように構成した場合、
上述したブロック４１４〜４２０は、被験レシーバの実
際のＴ_holdを確立する為のステップであると考えること
が出来る。具体的には、ＸＴ_setupを好ましくは一定に
保つ一方、ＸＴ_holdをＤＡＴＡ_INとＤＡＴＡ_OUTが等し
くなるまで調整する。従って、Ｔ_holdは、ＤＡＴＡ_IN＝
ＤＡＴＡ_OUTが得られたときのＸＴ_holdの値に相当す
る。

【００２６】上述のＸＴ_holdの利用においては、ＸＴ
_holdの初期値としてＤＡＴＡ_INがＤＡＴＡ_OUTに等しく
ならないものを想定している。しかし、ＸＴ_holdの初期
値としてＤＡＴＡ_INがＤＡＴＡ_OUTに等しくなる値を利
用しても良いことは言うまでもない。このような実施態
様では、ＸＴ_setupは一定に保たれる一方でＸＴ_holdを
ＤＡＴＡ_INがＤＡＴＡ_OUTと等しくなくなるまで調整す
る。従って、Ｔ_holdは、ＤＡＴＡ_IN≠ＤＡＴＡ_OUTが得
られたときのＸＴ_holdの値に相当する。

【００２７】図５Ａは、本発明の好適な実施態様を示し
たものである。図５Ａに示すように、集積回路のパッド
５００は、接触サイト（例えば接触サイト５０２）及び
接触サイトに関連するパッド回路（例えばパッド回路５
０４）の両方を含む。回路５０４は、例えばリード線５
０８を介して接触サイト５０２と電気的に通信するドラ
イバ５０６を備えている。ドライバ５０６は、ＩＣコア
からデータ信号５１０及びドライバイネーブル信号５１
２を受信するよう構成されている。ドライバ５０６は、
更にレシーバ５１４と電気的に相互接続しているが、こ
れらの間にオプションの抵抗５１６を設けることも出来
る。レシーバ５１４は、例えばリード線５１８を介して
入力を受信し、例えばリード線５２０を介して集積回路
のＩＣコアに出力を提供するように構成されている。

【００２８】図５Ａにはまた、本発明のレシーバ試験回
路５３０の好適な実施態様も示されている。具体的に
は、レシーバ試験回路５３０は、矢印５３２で示すよう
にドライバ入力と、及び矢印５３４で示すようにレシー
バ出力と通信するように構成されている。レシーバ試験
回路５３０は、先に説明したＸＴ_setup＋ＸＴ_holdの期
間にわたり入力データ信号（すなわち、論理「０」又は
論理「１」）をレシーバへと供給するように構成されて
いる。レシーバ試験回路５３０は更に、入力データ信号
に対応するレシーバの出力データ信号を判定又は捕捉す
るように構成されている。

【００２９】次に、図５Ｂに、レシーバ試験回路５３０
の好適な実施態様をより詳細に示す。図５Ｂに示すレシ
ーバ試験回路５３０の好適な実施例態様は、ランチ（la
unch）フリップフロップ（供給用フリップフロップ）５
４０及び捕捉用フリップフロップ５４２を備えている。
ランチフリップフロップ５４０は、ランチ（launch）ク
ロック信号５４４を受信し、これに応答して反転データ
信号をドライバ５０６の入力へと供給するように構成さ
れている。例えば、フリップフロップ５４０のＱ出力が
インバータ５４６へと供給される。従って、ランチクロ
ック信号の立ち上がりエッジによりランチフリップフロ
ップのＱ出力に遷移が生じることになる。

【００３０】捕捉用フリップフロップ５４２は、レシー
バ５１４の出力と電気的に連絡している。捕捉用フリッ
プフロップ５４２は、捕捉クロック信号５４８を受信
し、これに応答してレシーバ５１４の出力データ信号を
補足するように構成されている。クロック間の時間差
が、既知及び／又は制御可能であれば、ランチクロック
及び捕捉クロックの送出を、内部タイミング発生器、外
部テスタ又は他の適切な装置（図５Ｂには図示せず）に
より制御することが出来る。

【００３１】次に、図５Ｂに示した実施態様の動作につ
いて図６のタイミング図を参照して説明する。図６に
は、代表的なデータ信号６０２及び６０４と、ランチク
ロック信号６０６及び捕捉クロック信号６０８が示され
ている。図６に示すように、ランチクロックの第一の立
ち上がりエッジ６１０によりデータの遷移が生じる。そ
の後、捕捉クロックが送出されて、捕捉クロックの立ち
上がりエッジ（例えば６１２）が提供される。立ち上が
りエッジ６１０から立ち上がりエッジ６１２までの時間
差を（データ信号に対して）分析することにより、Ｔ
_setupを決定することが出来る。その後、ランチクロッ
クの第二の立ち上がりエッジ６１４によりデータに次の
遷移が生じる。立ち上がりエッジ６１２から立ち上がり
エッジ６１４までの時間差は、Ｔ_holdの決定に利用する
ことが出来る。留意すべきは、実際のＴ_setup及びＴ
_holdを決定する場合、ランチフリップフロップのクロッ
ク−Ｑ遅延（Ｔ_CQ）を考慮しなければならないという点
である。

【００３２】次に、図７に、本発明の代替実施態様を示
す。図７に示すように、集積回路のパッド７００は、接
触サイト７０２及びパッド回路７０４を備えている。回
路７０４は、接触サイト７０２とリード線７０８等を介
して電気的に連絡するドライバ７０６を備える。ドライ
バ７０６は、ＩＣコアからデータ信号７１０及びドライ
バイネーブル信号７１２を受信するように構成されてい
る。ドライバ７０６は更に、レシーバ７１４とも電気的
に相互接続されており、これらの間にはオプションの抵
抗７１６を結合することも出来る。レシーバ７１４は、
例えばリード線７１８を介して入力を受けるように構成
されており、また、例えばリード線７２０を介して集積
回路のＩＣコアへと出力を供給するように構成されてい
る。

【００３３】レシーバ試験回路７３０を、矢印７３２で
示すようにドライバ入力と、及び矢印７３４で示すよう
にレシーバ出力とそれぞれ連絡するように構成すること
が出来る。レシーバ試験回路７３０は、ランチフリップ
フロップ７４０及び捕捉用フリップフロップ７４２を備
える。ランチフリップフロップ７４０は、クロック信号
７４４を受信し、これに応答して反転データ信号をドラ
イバ７０６の入力へと供給するように構成されている。
例えば、フリップフロップ７４０のＱ出力がインバータ
７４６へと供給される。従って、ランチクロック信号の
立ち上がりエッジによりランチフリップフロップのＱ出
力に遷移が生じることになる。

【００３４】捕捉用フリップフロップ７４２は、レシー
バ７１４の出力と電気的に連絡している。捕捉用フリッ
プフロップ７４２は、クロックの立下りエッジによりレ
シーバ７１４の出力データ信号を捕捉することが出来る
ように、たち下がりエッジによりトリガされるもの（ne
gative-edge triggered flip-flop）であることが好ま
しい。

【００３５】図７に示した実施態様の動作を図８のタイ
ミングチャートを参照して説明する。図８には、代表的
なデータ信号８０２及び８０４とランチクロック信号８
０６が示されている。図８に示すように、ランチクロッ
クの第一の立ち上がりエッジ８１０によりデータに遷移
が生じている。その後、ランチクロックの立下りエッジ
８１２によりデータの捕捉が可能となる。立ち上がりエ
ッジ８１０と立下りエッジ８１２との間の時間差を（デ
ータ信号に対して）分析することにより、Ｔ_se _tupを決
定することが出来る。その後、ランチクロックの第二の
立ち上がりエッジ８１４によりデータに次の遷移が生じ
る。立下りエッジ８１２から立ち上がりエッジ８１４ま
での時間差は、Ｔ_holdの決定に用いることが出来る。実
際のＴ_se _tup及びＴ_holdの決定においては、ランチフリ
ップフロップのクロック−Ｑ遅延（Ｔ_CQ）を考慮しなく
てはならないことに注意が必要である。

【００３６】次に図９を参照して、レシーバ試験回路の
実装及び較正を含む本発明の様々な態様について詳細に
説明する。図９に示すように、本発明の好適な実施態様
９００は、複数のパッドを有する集積回路９１０を備え
ている。具体的には、集積回路９１０は、パッド１〜６
（それぞれ、パッド９１２、９１４、９１６、９１８、
９２０及び９２２）を含んでいる。更に集積回路は、図
９に示すように、試験１〜６（それぞれ、９３０、９４
０、９５０、９６０、９７０及び９８０）といった様々
なレシーバ試験回路も備えている。これら複数のレシー
バ試験回路は、それぞれに対応するパッドと様々な構成
で電気的に連絡している。例えば、回路９３０は、伝送
経路９３２（双方向経路であることが好ましい）を介し
てパッド９１２と直接的に連絡している。回路９４０
は、伝送経路９４２及び９４４を介してパッド９１４及
び９１６のそれぞれと連絡している。回路９５０及び９
６０は、伝送経路９５２及び９６２をそれぞれに介して
パッド９１８と電気的に連絡している。回路９７０は、
伝送経路９７２及び９７４を介してパッド９２０及び９
２２のそれぞれと連絡している。回路９８０は、伝送経
路９８２及び９８４のそれぞれを介してパッド９２０及
び９２２と連絡している。従って、集積回路は、様々な
種類のパッドを含むと同時に、各種パッドと各種レシー
バ試験回路との間に様々な相互通信構成を備えることが
出来る。

【００３７】本発明を限定するものではないが、一具体
例をあげると、集積回路は、複数のパッドを試験する為
に１つのレシーバ試験回路を利用するように構成された
ものでも良い（例えば同種の複数のパッドを１つのレシ
ーバ試験回路を用いて試験する等）。このような構成の
概略を図９のパッド２及びパッド３（いずれも試験２に
より試験される）によって示す。

【００３８】図９に示すように、ＡＴＥ９０２は、様々
な伝送経路構成を利用して集積回路９１０の試験回路と
電気的に連絡している。例えば、回路９３０は、伝送経
路９３２、パッド９１２及び伝送経路９９２を介してＡ
ＴＥと連絡する。回路９４０は、伝送経路９４２、パッ
ド９１４及び伝送経路９９４を介してＡＴＥと連絡す
る。回路９５０は、伝送経路９５２、パッド９１８及び
伝送経路９９７を通じてＡＴＥと連絡する。回路９６０
は、伝送経路９６２、パッド９１８及び伝送経路９９６
を介してＡＴＥと連絡する。回路９７０は、伝送経路９
７４、パッド９２２及び伝送経路９９８を介してＡＴＥ
と連絡する。回路９８０は、伝送経路９８２、パッド９
２２及び伝送経路９９８を介してＡＴＥと連絡する。ま
た、様々な機能がコントローラ１０００（後で詳述す
る）により起動される。

【００３９】先にも説明したように、本発明は、自動試
験装置が集積回路の試験機能を容易に実施できるように
するものである。この点に関して、本発明のいくつかの
実施態様は、集積回路を試験する為のレシーバ試験シス
テムを提供するものであると言える。具体的には、いく
つかの実施態様のレシーバ試験システムは、ＡＴＥ（例
えば図９のＡＴＥ９００）と組み合わされた１つ以上の
レシーバ試験回路と、例えば図９に示したコントローラ
１０００により実現することが可能な適正な制御機構と
を含むものである。コントローラは、ハードウエア、ソ
フトウエア、ファームウエア又はこれらの組み合わせに
より実現することが出来る。しかしながら好適な実施態
様では、コントローラは、異なるプラットフォーム及び
オペレーティングシステム（ＯＳ）上で動作可能なソフ
トウエアパッケージとして実現されているものであり、
これについては後で詳述する。具体的には、制御システ
ムの好適な実施態様は、論理機能を実現する為の実行可
能命令の順序付けられたリストを含み、コンピュータベ
ースのシステムやプロセッサ内蔵システムのような命令
実行システム、機器又は装置、或いは命令実行システ
ム、機器又は装置からの命令をフェッチして実行するこ
とが出来る他のシステムにより使用される、又はそのよ
うなシステムに関連して使用される、任意のコンピュー
タ読み取り可能媒体において実現することが出来る。本
明細書では、「コンピュータ読み取り可能媒体」という
用語を、命令実行システム、機器又は装置によって使用
される、またはそれらに関連して使用されるプログラム
を、記憶、保存、通信、伝播又は伝送することが可能な
任意の手段を指すものとして使用する。

【００４０】コンピュータ読み取り可能媒体は、例えば
電子、磁気、光学、電磁、赤外線又は半導体のシステ
ム、機器、装置、デバイス、又は伝播媒体であっても良
いが、これらに限られない。コンピュータ読み取り可能
媒体のより具体的な例としては、１本以上のワイヤを有
する電気接続（電子的）、ポータブルコンピュータディ
スク（磁気的）、ランダムアクセスメモリ（ＲＡＭ：磁
気的）、読み出し専用メモリ（ＲＯＭ：磁気的）、消去
可能、プログラム可能、読み出し専用メモリ（ＥＰＲＯ
Ｍ又はフラッシュメモリ：磁気的）、光ファイバ（光学
的）及びポータブルコンパクトディスク読み出し専用メ
モリ（ＣＤＲＯＭ：光学的）等が含まれるがこれらに限
られない。単にプログラムを印刷した用紙や他の適切な
媒体でさえ、例えば、その用紙又は他の媒体を光学的に
スキャンし、コンパイルして翻訳する、または、必要に
応じて他の適切な方法で処理してコンピュータメモリ中
に記憶することにより、そのプログラムを電子的に取り
込むことが出来る為、コンピュータ読み取り可能媒体と
なり得る。

【００４１】図１０に、本発明の制御システム１０１０
の機能（後述する）の実現を容易にすることができ、従
って、例えば図９のコントローラ１０００として使用す
ることが可能な典型的なコンピュータシステム又はプロ
セッサベースのシステムを示す。図１０に示すように、
コンピュータシステムは、一般に、プロセッサ１０１２
及びオペレーティングシステム（ＯＳ）１０１６を含む
メモリ１０１４を備える。メモリ１０１４は、ＲＡＭや
ＲＯＭ等の揮発性メモリ素子及び不揮発性メモリ素子の
任意の組み合わせとすることができる。プロセッサ１０
１２は、命令及びデータをバス等のローカルインターフ
ェース１０１８を介してメモリ１０１４から受け取る。
システムは、更に１つ以上の入力装置１０２０及び１つ
以上の出力装置１０２２を備える。入力装置としては、
シリアルポート、スキャナ、又はローカルアクセスネッ
トワーク接続等があげられるが、これらに限らない。出
力装置としては、ビデオディスプレイ、ユニバーサル・
シリアルバス（ＵＳＢ）、又はプリンタポート等があげ
られるが、これらに限られない。一般的に、このシステ
ムは、各種の異なるプラットフォーム、及びHP-UX（商
標）、Linux（商標）、Unix（商標）、Sun Solaris（商
標）、又はWindows NT（商標）等（但し、これらに限ら
れない）を含むＯＳ上で動作することが出来るものであ
る。本発明の制御システム１０１０は、メモリ１０１４
中に常駐し、プロセッサ１０１２により実行されるもの
であるが、その機能について以下で説明する。

【００４２】図１１のフローチャートは、図１０に示し
た制御システム１０１０の好適な実施例の機能及び動作
を示すものである。フローチャートの各ブロックは、指
定された１つ又は複数の論理機能を実施する為の１つ以
上の実行可能命令から構成されるモジュールセグメン
ト、又はコードの部分を表している。いくつかの代替実
施例では、各ブロックに記載した機能が図１１に示した
順序で実行されない場合もある。例えば、図１１では連
続して示されている２つのブロックは、実際には、実質
的に同時に実行される場合もあれば、含まれる機能に依
存して逆の順序で実行されることもある。

【００４３】図１１に示すように、制御システムの機能
（即ち方法）は、好ましくは、被験ＩＣがＡＴＥと電気
的に相互接続されるブロック１１１０から開始する。ブ
ロック１１１２に進むと、被験ＩＣに対応するプロファ
イルデータが受信される。このプロファイルデータに含
まれるのはＩＣの種類及び／又はＡＴＥ−ＩＣ間の相互
接続の導通状態に関する情報等であるが、これらに限ら
れない。プロファイルデータの提供方式は様々であり、
例えばオペレータによるワークステーションへの入力
や、ＡＴＥによりアナログ試験回路に送られた試験開始
信号に対する応答といった形態で提供することができ
る。プロファイルデータの受信後、処理はデータを評価
する（例えば試験を進めることが可能であるかどうかに
ついての判定を行う）ブロック１１１４に進む。

【００４４】ブロック１１１６では、ＡＴＥからレシー
バ試験を容易にするために適切な信号（例えばレシーバ
Ｔ_setup及びＴ_hold）が被験ＩＣへと送られる。ブロッ
ク１１１８では、ＡＴＥ等によって試験データが受信さ
れるが、このデータは、例えば、試験サイクル中に断続
的に受信したり、試験完了後に受信するなどの適切なや
り方で受信される。ブロック１１２０において、レシー
バデータが評価され、その後ブロック１１２２におい
て、レシーバ及び関連するコンポーネントが所要の機能
を果たしているかどうかが判定される。レシーバが所要
の機能を果たしていないと判定された場合、処理はブロ
ック１１２６へと進み、上述した処理ステップ１１１０
から１１２２までの少なくとも一部を繰り返す等によっ
て試験結果の検証が実施される。その後、集積回路が、
所要の機能を果たしていないという判定結果が再度得ら
れた場合、処理はブロック１１２８へと進み、その集積
回路は不合格品として排除される。しかし集積回路が所
要の機能を果たしているという判定結果が得られた場
合、処理はブロック１１２４へと進み、試験手順は終了
する。

【００４５】既知のことであるが、ＡＴＥを集積回路の
試験に用いる場合、正確な測定値を確実に得ることが出
来るようにＡＴＥを較正しなければならない。本発明
は、少なくとも選択されたＡＴＥ機能を提供するもので
ある為、レシーバ試験回路にも較正を実施しなければな
らない。較正問題に対処する典型的な従来方法の中に
は、自己較正を実施するように試験回路を設計する方
法、プロセス、電圧及び温度（ＰＶＴ）に対して変動し
ないように試験回路を設計する方法、試験回路を全く較
正しない方法等が含まれる。自己較正型試験回路に関し
て言えば、このような技術を採用した場合、試験回路の
サイズが集積回路内部に組み込むには現実的でないほど
大きくなってしまうという潜在的な欠点がある。ＰＶＴ
によるばらつきを生じないように試験回路を設計する方
法については、このようにＰＶＴに対して不変に設計す
ることなど、事実上不可能である。実際、これまでにと
られて来た一般的な解決策とは、ＰＶＴの変化を特性付
け、予測可能にすることである。更にこの技術によって
も回路が実用に適さないサイズにまで大きくなってしま
う場合がある。試験回路の較正を意図的に行わない方法
の場合、当然のことながら、試験回路の試験結果は不正
確なものとなり、これによって機能不良でありながら出
荷されてしまう集積回路の数や、適正に機能しているに
もかかわらず破棄されてしまう集積回路の数が増大する
ことになる。

【００４６】本発明のレシーバ試験回路も較正すること
が望ましい為、以下に好適な較正方法を説明するが、こ
れはあくまでも一例であり、較正方法をこれに限定する
意図はない。図１２に示すように、レシーバ試験回路の
好適な較正方法１２００は、試験を行う集積回路の所定
のパッドをＡＴＥへと接続するブロック１２１０から始
まるのが好ましい。ある回路デザイン（例えばパッド）
が１つのＩＣ中に複数回使用されている場合、その回路
デザイン部のそれぞれに同じレシーバ試験回路を関連付
けるのが好ましい。このような構成の場合、ブロック１
２１０におけるパッドのＡＴＥへの接続には、ＡＴＥを
その回路デザイン部の１つ以上のものに単に接続するこ
とが含まれるのが好ましい。回路デザインが重複してい
る各部分は無欠陥状態では電気的挙動が同じであると想
定される為、ＡＴＥに接続されたその回路デザイン部に
ついてなされた測定は、それと同じ回路デザインからな
る他の回路デザイン部についてなされた測定と相関する
ものと考えられる。しかし、ブロックの同一デザイン部
の各々は無欠陥状態での電気的挙動が同じであると想定
される為、各パッドタイプにつき１つの無接続パッドを
使用するだけで良いのであるが、更なるエラー検出及び
比較の為に追加のパッドを使用しても良い。

【００４７】次にブロック１２１２へと進み、レシーバ
試験回路がイネーブルになる。ＡＴＥと適切なレシーバ
試験回路がいずれもイネーブルになると、ＡＴＥ及びレ
シーバ試験回路のいずれか一方、又は両方によるＴ
_setupやＴ_hold等の測定が可能となる。従って、ブロッ
ク１２１４及び１２１６に示すように、処理には、ＡＴ
Ｅ測定値を受信するステップとレシーバ試験回路測定値
を受信するステップの両方が含まれる。ブロック１２１
８においては、ＡＴＥ測定データとレシーバ試験回路デ
ータが適正に対応するかどうか（例えば、それらが一致
するか否か）が判定され、これによりレシーバ試験回路
の較正が適正であるかどうかが示される。これらの測定
値が対応しないと判定された場合、処理はブロック１２
２０へと進み、ＡＴＥから得られた測定値に一致するよ
うにレシーバ試験回路測定値が調整される。その後処理
はブロック１２１４へと戻り、レシーバ試験回路測定値
が適切に較正されるまで上述の手順が実施される。較正
が適正に完了すると、処理はブロック１２２２にて終了
する。

【００４８】以上の説明は、本発明を説明する目的で記
載したものであり、本発明を開示した形態そのものに限
定することを意図したものではない。上述の教示内容に
照らして、様々な修正び変形が可能である。開示した実
施態様は、本発明の原理及びその実用的応用例を最もわ
かりやすく説明し、これによって、当事者が、本発明を
様々な実施形態で利用し、企図した特定の用途に応じて
種々の変更を加えることが出来るように選択し、記載し
たものである。従って、そのような修正及び変形は、本
願特許請求の範囲によって決定される本発明の範囲に含
まれるものである。

【００４９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。１．集積回路（ＩＣ）（２１０）を試験する為の方法で
あって、前記ＩＣが、該ＩＣの外部コンポーネントとの
信号インターフェースとして構成された第一のパッド
（２１６、５００）を有し、前記第一のパッドが、前記
ＩＣの外部コンポーネントから信号を受信し、これに応
答してデジタル信号を供給するように構成されたレシー
バ（５１４）を有しており、前記ＩＣと自動試験装置
（ＡＴＥ）（２１８）とを電気的に相互接続するステッ
プと、前記ＩＣが前記第一のパッドのレシーバセットア
ップ時間及びレシーバホールド時間を測定するように、
少なくとも１つの刺激信号を供給するステップと、前記
第一のパッドの前記レシーバセットアップ時間及びレシ
ーバホールド時間に対応する情報を受信するステップを
含む、方法。２．少なくとも１つの刺激信号を供給する前記ステップ
が、前記ＩＣの第一のフリップフロップ（５４０）をイ
ネーブルにして、出力信号を前記第一のパッドの前記レ
シーバに送るステップと、前記第一のフリップフロップ
の前記出力信号に対応する、前記第一のパッドのレシー
バの出力を判定するステップを含む、上項１に記載の方
法。３．前記ＩＣが、複数のパッドを有しており、前記ＩＣ
と自動試験装置（ＡＴＥ）とを電気的に相互接続する前
記ステップが、前記ＡＴＥと前記複数のパッドのサブセ
ットとを電気的に相互接続するステップを含む、上項１
に記載の方法。４．ＩＣの第一のフリップフロップをイネーブルにし
て、出力信号を前記第一のパッドのレシーバに送る前記
ステップが、第一のクロック信号を前記第一のフリップ
フロップに供給するステップと、前記第一のクロック信
号に応答して、前記第一のフリップフロップのデータ出
力を反転するステップと、前記第一のフリップフロップ
の前記データ出力を、第二のクロック信号以前の第一の
時間間隔にわたって、さらに、前記第二のクロック信号
後の第二の時間間隔を通じて前記レシーバに供給するス
テップを含む、上項２に記載の方法。５．レシーバの出力を判定する前記ステップが、第二の
フリップフロップ（５４２）をイネーブルにして、前記
第二のクロック信号に応答して前記レシーバの出力を捕
捉するステップを含む、上項４に記載の方法。６．前記第一のフリップフロップのデータ出力を前記レ
シーバに供給する前記ステップが、前記第一の時間間隔
を変化させ、かつ、前記第二の時間間隔を一定に保ちつ
つ、前記レシーバセットアップ時間を求めるステップ
と、前記第二の時間間隔を変化させ、かつ、前記第一の
時間間隔を一定に保ちつつ、前記レシーバホールド時間
を求めるステップを含む、上項４に記載の方法。７．集積回路（ＩＣ）（２１０）であって、前記ＩＣの
少なくとも一部と電気的に連絡する第一のパッド（２１
６、５００）であって、該第一のパッドは、第一のドラ
イバ（５０６）及び第一のレシーバ（５１４）を有して
おり、前記第一のドライバは、前記ＩＣの外部コンポー
ネントに第一のパッド出力信号を供給するように構成さ
れており、前記第一のレシーバは、前記ＩＣの外部コン
ポーネントから第一のパッド入力信号を受信して、前記
第一のパッド入力信号に応答して第一のレシーバデジタ
ル出力信号を、前記ＩＣ内部のコンポーネントに供給す
るように構成されていることからなる、第一のパッド
と、前記ＩＣの内部にあって、前記第一のパッドのレシ
ーバセットアップ時間及びレシーバホールド時間に対応
する情報を提供するよう構成された第一の試験回路（２
２４、５３０）を備える、集積回路。８．前記第一の試験回路が、前記レシーバと電気的に連
絡する第一のフリップフロップ（５４０）を備え、前記
第一のフリップフロップが、クロック信号以前の第一の
時間間隔にわたって、かつ、前記クロック信号後の第二
の時間間隔にわたって、データ信号を前記第一のレシー
バに供給するように構成される、上項７に記載のＩＣ。９．集積回路（ＩＣ）（２１０）であって、前記ＩＣの
少なくとも一部分と電気的に連絡する第一のパッド（２
１６、５００）であって、該第一のパッドは、第一のド
ライバ（５０６）及び第一のレシーバ（５１４）を有し
ており、前記第一のドライバは、前記ＩＣの外部コンポ
ーネントに第一のパッド出力信号を供給するように構成
されており、前記第一のレシーバは、前記ＩＣの外部コ
ンポーネントから第一のパッド入力信号を受信して、前
記第一のパッド入力信号に応答して第一のレシーバデジ
タル出力信号を前記ＩＣの内部コンポーネントに供給す
るように構成されていることからなる、第一のパッド
と、前記第一のパッドのレシーバセットアップ時間及び
レシーバホールド時間に対応する情報を提供する為の手
段を備える、集積回路。１０．集積回路（ＩＣ）（２１０）のレシーバのレシー
バセットアップ時間及びレシーバホールド時間を測定す
る為のシステム（２００）であって、ＩＣと電気的に相
互接続して、少なくとも１つの刺激信号を前記ＩＣに供
給するように構成された自動試験装置（ＡＴＥ）（２１
８）と、第一のパッド（２１６，５００）を有する集積
回路（ＩＣ）とを備え、前記第一のパッドが、第一のド
ライバ（５０６）、第一のレシーバ（５１４）及び第一
の試験回路（２２４、５３０）を有しており、前記第一
のドライバが、前記ＡＴＥに第一のパッド出力信号を供
給するように構成されており、前記第一のレシーバが、
前記ＡＴＥから第一のパッド入力信号を受信して、前記
第一のパッド入力信号に応答して第一のレシーバデジタ
ル出力信号を前記ＩＣの内部コンポーネントに供給する
ように構成されており、前記第一の試験回路が、前記Ａ
ＴＥと電気的に通信することにより、前記ＡＴＥからの
前記少なくとも１つの刺激信号の受信に応答して、前記
第一のパッドの前記第一のレシーバのレシーバセットア
ップ時間及びレシーバホールド時間に対応する情報を前
記ＡＴＥに供給するように構成されることからなる、シ
ステム。

【００５０】本発明の概要は次のようである。本発明の
集積回路（ＩＣ）は、そのパッドのレシーバセットアッ
プ時間及び／又はレシーバホールド時間に対応する情報
を提供するよう構成される。好適なＩＣ(210)は、それ
の少なくとも一部分と電気的に通信する第１のパッド(2
16,500)を備える。第１のパッドは、第１のドライバ(50
6)と第１のレシーバ(514)を有しており、第１のドライ
バは、ＩＣ外部のコンポーネントに第１のパッド出力信
号を供給するように構成され、第１のレシーバは、ＩＣ
外部のコンポーネントから第１のパッド入力信号を受信
するように構成される。第１のレシーバは、また、第１
のパッド入力信号に応答して、第１のレシーバディジタ
ル出力信号を前記ＩＣ内部のコンポーネントに供給する
よう構成される。ＩＣ内部には第１の試験回路(224,53
0)も設けられる。第１の試験回路は、第１のパッドのレ
シーバセットアップ時間及び／又はレシーバホールド時
間に対応する情報を提供するよう構成される。システム
及び方法も開示されている。

【００５１】

【発明の効果】本発明によれば、ＡＴＥのテスタチャネ
ル数や試験周波数限界といった性能上の制約をカバーし
て効率的な集積回路の試験を行うことができる。

【図面の簡単な説明】

【図１】従来技術によるデジタル自己試験回路を組み込
んだ典型的な集積回路を示す概略図である。

【図２】本発明の試験システムの好適な実施態様を示す
概略図である。

【図３】代表的なレシーバセットアップ時間
（Ｔ_setup）及びレシーバホールド時間（Ｔ_hold）を示
すタイミング図である。

【図４】本発明の好適な実施態様の機能を示すフローチ
ャートである。

【図５Ａ】本発明の好適な実施態様を示す概略図であ
る。

【図５Ｂ】図５Ａに示した実施態様の回路図であり、好
適な回路実施例の詳細を示している。

【図６】図５Ａ及び図５Ｂに示した実施態様の機能を示
すタイミング図である。

【図７】本発明の代替実施態様を示す概略図である。

【図８】図７に示した実施態様の機能を示すタイミング
図である。

【図９】本発明の好適な実施態様を示す概略図である。

【図１０】本発明のコントローラとして利用可能な典型
的なプロセッサベースのシステムを示す概略図である。

【図１１】本発明の好適な実施態様の機能を示すフロー
チャートである。

【図１２】較正処理における本発明の好適な実施態様の
機能を示すフローチャートである。

【符号の説明】

２００レシーバ試験システム２１０集積回路２１６、５００パッド２１８自動試験装置（ＡＴＥ）５０６ドライバ５１４レシーバ２２４、５３０試験回路５４０、５４２フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェフェリー・アール・リアリックアメリカ合衆国コロラド州80526，フォートコリンズ，ネズビット・コート・3206 (72)発明者ジョン・ジー・ローアボーアメリカ合衆国コロラド州80525，フォートコリンズ，サン・ルイス・ストリート・ 3173 (72)発明者シャド・シェプストンアメリカ合衆国コロラド州80520，ファイアーストーン，ウースター・アベニュー・ 365 Ｆターム(参考） 2G132 AA01 AB04 AB07 AG01 AK07 AK09 AK22 AL05 AL11 4M106 AA08 AC02 BA01 CA70

Claims

【特許請求の範囲】

【請求項１】集積回路（ＩＣ）（２１０）を試験する為
の方法であって、前記ＩＣが、該ＩＣの外部コンポーネントとの信号イン
ターフェースとして構成された第一のパッド（２１６、
５００）を有し、前記第一のパッドが、前記ＩＣの外部
コンポーネントから信号を受信し、これに応答してデジ
タル信号を供給するように構成されたレシーバ（５１
４）を有しており、前記ＩＣと自動試験装置（ＡＴＥ）（２１８）とを電気
的に相互接続するステップと、前記ＩＣが前記第一のパッドのレシーバセットアップ時
間及びレシーバホールド時間を測定するように、少なく
とも１つの刺激信号を供給するステップと、前記第一のパッドの前記レシーバセットアップ時間及び
レシーバホールド時間に対応する情報を受信するステッ
プを含む、方法。