WO2010007654A1 - 信号出力回路、タイミング発生回路、試験装置、および受信回路 - Google Patents

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裕介 早瀬
俊幸 岡安
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株式会社アドバンテスト
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/0013—Avoiding variations of delay due to power supply

Definitions

  • the present invention relates to a signal output circuit, a timing generation circuit, a test apparatus, and a reception circuit.
  • the present invention provides a signal output circuit in which the characteristics of an output signal fluctuate in accordance with fluctuations in a given power supply voltage and fluctuations in a given control signal, and delays an input signal by a delay amount corresponding to the given control signal.
  • the present invention relates to a timing generation circuit that outputs a timing signal, a test apparatus including the timing generation circuit, and a reception circuit that detects a data pattern of an input signal.
  • a signal processing circuit typified by a delay circuit, an amplifier, a filter, and the like has a function of changing and outputting characteristics of an input signal, for example, phase, amplitude, and frequency, and is widely used in a semiconductor circuit (for example, , See Patent Document 1).
  • Japanese Patent Laid-Open No. 10-19990 Japanese Patent Laid-Open No. 10-19990
  • a series regulator is used as a power supply circuit for supplying a power supply voltage to the signal processing circuit.
  • a switching regulator hereinafter referred to as “switching power supply” is more energy efficient than a series regulator.
  • ripple noise synchronized with the switching period is superimposed on the voltage generated by the switching power supply.
  • the amount of change that the signal processing circuit gives to the characteristics of the input signal often depends on the power supply voltage, and the ripple noise described above may be an error factor that cannot be ignored with respect to the amount of change.
  • jitter is superimposed on the delay amount given to the input signal due to the influence of the ripple noise.
  • an object of the present invention is to provide a signal output circuit, a timing generation circuit, a test apparatus, and a reception circuit that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a signal output circuit for outputting a signal, which outputs in accordance with fluctuations in a supplied power supply voltage and a given control signal.
  • a signal output circuit is provided that includes an output circuit in which the characteristics of the signal fluctuate and a control unit that fluctuates the control signal in order to compensate for fluctuations in the characteristic due to fluctuations in the power supply voltage.
  • the second aspect of the present invention is a timing generation circuit for generating a timing signal having a predetermined phase, and delays an input signal by a delay amount corresponding to a given control signal and outputs the timing signal.
  • a timing generation circuit including a delay circuit whose delay amount varies according to a variation of a given power supply voltage, and a control unit that varies a control signal to compensate for the variation of the delay amount due to the variation of the power supply voltage.
  • a test apparatus that tests a device under test, a timing generation circuit that generates a timing signal having a predetermined phase, and a test signal having a phase corresponding to the timing signal.
  • a timing supply circuit including a signal supply unit that generates and supplies the device under test; and a determination unit that detects operation of the device under test according to the test signal and determines whether the device under test is good or bad.
  • a delay circuit that delays an input signal by a delay amount corresponding to the signal and outputs a timing signal, and whose delay amount varies according to a given power supply voltage variation, and a variation in the delay amount due to a power supply voltage variation.
  • a test apparatus is provided that includes a controller that varies the control signal to compensate.
  • a receiving circuit that detects a data pattern of an input signal, a digital conversion unit that detects a logical value of the input signal according to a given clock signal, and a predetermined phase
  • a clock generation circuit that generates a clock signal having a delay time in accordance with a given control signal and outputting a clock signal by delaying a reference signal and responding to fluctuations in a given power supply voltage.
  • a receiving circuit is provided that includes a delay circuit whose delay amount varies in response to the delay circuit and a control unit that varies the control signal based on the variation in the power supply voltage.
  • FIG. 1 is a schematic diagram illustrating a configuration example of a signal output circuit 10 according to an embodiment of the present invention.
  • 3 is a schematic diagram illustrating a configuration example of a control unit 50.
  • FIG. It is a figure which shows an example of the phase relationship of the waveform of the power supply voltage V DD given to the output circuit 20 from the switching power supply 40, and the waveform of the control signal S CONT given to the output circuit 20 from the control part 50.
  • 2 is a schematic diagram illustrating a configuration example of an output circuit 20.
  • FIG. FIG. 6 is a schematic diagram illustrating another configuration example of the signal output circuit 10.
  • FIG. 6 is a schematic diagram illustrating a configuration example of a control unit 50 in the signal output circuit 10 illustrated in FIG. 5.
  • FIG. 1 is a diagram illustrating a configuration example of a timing generation circuit 120.
  • FIG. 6 is a diagram illustrating another configuration example of the timing generation circuit 120. It is a figure which shows the structural example of the receiving circuit 200 which concerns on further another embodiment of this invention. 6 is a diagram illustrating another configuration example of the receiving circuit 200.
  • FIG. 1 is a diagram illustrating a configuration example of the test apparatus 100 which concerns on other embodiment of this invention.
  • FIG. 1 is a schematic diagram illustrating a configuration example of a signal output circuit 10 according to an embodiment of the present invention.
  • Signal output circuit 10 of this embodiment outputs an output signal S OUT that performs predetermined signal processing on an input signal S IN from the outside outside.
  • the predetermined signal processing is a process that changes at least one characteristic of the input signal S IN, for example, a input signal S IN of the phase varying amplitude, and at least one frequency processing It's okay.
  • the signal output circuit 10 includes an output circuit 20, a timing clock generator 30, a switching power supply 40, and a controller 50.
  • the output circuit 20 outputs an output signal S OUT in which at least one characteristic of the input signal S IN is changed according to the control signal S CONT from the control unit 50.
  • the output circuit 20 includes, for example, a delay circuit for delaying the phase of the input signal S IN by a predetermined amount, an amplifier circuit for amplifying an amplitude of the input signal S IN at a predetermined amplification factor (amplifier), and the frequency of the input signal S IN At least one frequency modulation circuit (tuner) that modulates the signal at a predetermined ratio.
  • Timing clock generator 30 generates timing clock CLK TMG-1 and timing clock CLK TMG-2 , and outputs timing clock CLK TMG-1 to controller 50 and timing clock CLK TMG-2 to switching power supply 40, respectively.
  • the timing clock CLK TMG-2 may have a frequency obtained by dividing the timing clock CLK TMG-1 by N.
  • the switching power supply 40 outputs a predetermined power supply voltage to the output circuit 20 by switching the power supply on and off according to the timing clock CLK TMG-2 from the timing clock generator 30. At this time, the voltage output from the switching power supply 40 does not become a constant value, but varies depending on the switching operation of the switching power supply 40. Further, ripple noise is superimposed on the voltage output from the switching power supply 40 at a period corresponding to the switching operation.
  • the amount of change that the output circuit 20 gives to the characteristics of the input signal SIN varies according to the variation in the magnitude of the power supply voltage V DD from the switching power supply 40.
  • the output circuit 20 includes a delay circuit using a CMOS circuit
  • the amount of delay varies according to the variation in the magnitude of the power supply voltage V DD applied to the CMOS circuit.
  • the control unit 50 outputs a predetermined control signal S CONT to the output circuit 20.
  • Control unit 50 may output a control signal S CONT output circuit 20 controls the amount of change given to the characteristics of the input signal S IN to the output circuit 20. Further, the control unit 50 may vary the control signal S CONT based on the variation of the power supply voltage V DD .
  • control unit 50 the variation of the output circuit 20 provides the characteristics of the input signal S IN is, for example, suppress the variation due to the change in the power supply voltage V DD by the switching operation of the switching power supply 40 Therefore, the control signal S CONT may be changed. Details of the variation of the control signal S CONT by the control unit 50 will be described later.
  • FIG. 2 is a schematic diagram illustrating a configuration example of the control unit 50.
  • the control unit 50 includes a correction memory 51, an offset memory 53, a superimposition unit 54, and a control signal generation unit 57.
  • the superimposing unit 54 includes a correction pattern acquisition unit 52, a correction pattern adder 55, and an offset adder 56.
  • the correction memory 51 stores the correction pattern D CORR .
  • the correction memory 51 stores the correction pattern D CORR for correcting the amount of change given to the characteristics of the input signal S IN is output circuit 20 in accordance with a variation in the power supply voltage V DD output from the switching power source 40 that fluctuates You can do it.
  • the correction memory 51 stores, as a correction pattern D CORR , pattern data that causes the control signal S CONT to fluctuate in an opposite phase with respect to fluctuations in the power supply voltage V DD supplied from the switching power supply 40 to the output circuit 20. It's okay.
  • the correction memory 51 When the fluctuation of the power supply voltage V DD output from the switching power supply 40 depends on the power consumption in the output circuit 20, the correction memory 51 has a plurality of correction patterns corresponding to the power consumption in the output circuit 20. D CORR may be stored.
  • the correction pattern acquisition unit 52 acquires each data of the correction pattern D CORR stored in the correction memory 51 at the repetition cycle of the timing clock CLK TMG-1 from the timing clock generation unit 30, and according to the correction pattern D CORR
  • the correction signal S CORR is output to the correction pattern adder 55.
  • the correction pattern acquisition unit 52 when the correction memory 51 stores a plurality of correction pattern D CORR as described above, to obtain the correction pattern D CORR in accordance with the magnitude of the power consumption in the output circuit 20 Also good.
  • the control signal generator 57 generates a predetermined control signal S CONT and outputs it to the correction pattern adder 55.
  • the control signal generation unit 57 may generate the control signal S CONT based on a preset value that is set according to the amount of change that the output circuit 20 gives to the characteristics of the input signal S IN .
  • the offset memory 53 stores a predetermined offset value to be added to the control signal S CONT .
  • the offset memory 53 may store an offset value for correcting the characteristic characteristic of the output circuit 20. More specifically, the offset memory 53, a change amount output circuit 20 according to the power supply voltage V DD applied to the characteristics of the input signal S IN, and an offset for correcting a deviation generated between the amount of change will A value may be stored.
  • each output circuit 20 When a plurality of signal output circuits 10 of this example are provided and each output circuit 20 outputs an output signal S OUT to a specific input pin of an IC or LSI, the offset of each signal output circuit 10
  • the memory 53 may store an offset value for correcting an input timing error of the output signal S OUT to each input pin due to a difference in line length between each input pin and the output circuit 20.
  • the offset value may be added to the control signal S CONT and output to the output circuit 20 as will be described later.
  • the correction pattern adder 55 adds the correction signal S CORR from the correction pattern acquisition unit 52 to the control signal S CONT from the control signal generation unit 57 and outputs it to the offset adder 56.
  • the offset adder 56 adds the offset value S OFST stored in the offset memory 53 to the control signal S CONT from the correction pattern adder 55 and outputs it to the output circuit 20.
  • the control signal S CONT output from the control signal generator 57 is stored in the correction signal S CORR corresponding to the correction pattern D CORR storing the output signal S OUT output from the correction memory 51, and the offset memory 53.
  • the offset value S OFST is superimposed in the superimposing unit 54 and output to the output circuit 20.
  • FIG. 3 is a diagram illustrating an example of a phase relationship between the waveform of the power supply voltage V DD supplied from the switching power supply 40 to the output circuit 20 and the waveform of the control signal S CONT supplied from the control unit 50 to the output circuit 20.
  • the control unit 50 varies in the opposite phase to the fluctuation of the power supply voltage V DD.
  • a control signal S CONT is output to the output circuit 20. That is, as shown in FIG. 3, when the power supply voltage V DD fluctuates on the increase or decrease side, the control unit 50 outputs a control signal S CONT that fluctuates on the opposite side to the fluctuation to the output circuit 20. .
  • the correction memory 51 stores each data (D1, D2, D3,%) Of the correction pattern D CORR that generates the control signal S CONT shown in FIG.
  • the data of the correction pattern D CORR may be digital data indicating the value of the control signal S CONT when sampled at a predetermined time interval T.
  • the waveform of the correction pattern has an opposite phase with respect to the waveform of the power supply voltage V DD .
  • the waveform of the correction pattern may be a waveform whose phase is 180 degrees different from the waveform of the power supply voltage V DD .
  • the waveform of the correction pattern, as shown in FIG. 3 becomes the minimum value when the supply voltage V DD represents the maximum value may be a waveform which becomes a maximum value when showing a power supply voltage V DD is the minimum value .
  • the correction memory 51 may store N pieces of data (D1, D2,..., DN) as correction patterns.
  • the correction memory 51 may output a periodic correction pattern by repeatedly outputting the N pieces of data.
  • the correction memory 51 may sequentially output each data with a period T of 1 / N with respect to the switching period NT of the switching power supply 40.
  • FIG. 4 is a schematic diagram illustrating a configuration example of the output circuit 20.
  • the output circuit 20 may include one or more elements such as a delay circuit, an amplifier circuit, and a frequency modulation circuit.
  • the delay circuit 21 outputs an output signal S OUT that is delayed by a predetermined delay amount with respect to the input signal SIN .
  • the delay amount by which the delay circuit 21 delays the input signal SIN may vary according to the variation of the magnitude of the power supply voltage V DD .
  • the delay amount in the delay circuit 21 is controlled by a control signal S CONT from the control unit 50.
  • the control signal S CONT includes the correction pattern D CORR for reducing the fluctuation of the delay amount caused by the fluctuation of the power supply voltage V DD . Therefore, even when the power supply voltage V DD fluctuates due to ripple noise or the like generated according to the switching operation of the switching power supply 40, the control signal S CONT fluctuates in an opposite phase to the fluctuation of the switching power supply 40, for example. It is possible to reduce the variation in the delay amount due to the variation.
  • the amplification circuit amplifies the amplitude of the input signal SIN , or the frequency modulation circuit uses the input signal.
  • ratio for modulating the frequency of the S iN may be controlled by the control signal S CONT from the control unit 50. Further, even when the amplification factor in the amplifier circuit and the modulation ratio in the frequency modulation circuit fluctuate due to the influence of the fluctuation of the power supply voltage V DD , the fluctuation is suppressed by the control signal S CONT .
  • FIG. 5 is a schematic diagram illustrating another configuration example of the signal output circuit 10.
  • the same components as those of the signal output circuit 10 are denoted by the same reference numerals, and redundant description is omitted.
  • the signal output circuit 10 of this example further includes a voltage fluctuation monitoring unit 60 that detects the power supply voltage V DD supplied from the switching power supply 40 to the output circuit 20 and monitors the fluctuation.
  • the voltage fluctuation monitoring unit 60 outputs a power supply voltage detection signal S DTCT indicating the detection result of the power supply voltage V DD to the control unit 50.
  • the voltage fluctuation monitoring unit 60 may output digital data indicating the waveform of the detected power supply voltage V DD as the power supply voltage detection signal S DTCT , and the power supply voltage V DD exceeds a predetermined reference.
  • the data indicating that the data has changed may be output as the power supply voltage detection signal S DTCT .
  • Control unit 50 generates control signal S CONT based on CLK TMG-1 from timing clock generation unit 30 and power supply voltage detection signal S DTCT from voltage fluctuation monitoring unit 60, and outputs it to output circuit 20.
  • control signal S CONT based on CLK TMG-1 from timing clock generation unit 30 and power supply voltage detection signal S DTCT from voltage fluctuation monitoring unit 60, and outputs it to output circuit 20.
  • a detailed configuration example of the control unit 50 will be described below with reference to FIG.
  • FIG. 6 is a schematic diagram showing a configuration example of the control unit 50 in the signal output circuit 10 shown in FIG.
  • the same components as those of the control unit 50 are denoted by the same reference numerals, and redundant description is omitted.
  • the control unit 50 of this example includes a correction pattern generation unit 58 instead of the correction memory 51 included in the control unit 50 described with reference to FIGS. 1 and 2.
  • the correction pattern generation unit 58 receives the power supply voltage detection signal S DTCT from the voltage fluctuation monitoring unit 60 and generates a correction pattern D CORR corresponding to the power supply voltage detection signal S DTCT .
  • the correction pattern generation unit 58 generates a correction pattern D CORR having a waveform that is opposite in phase to the waveform of the power supply voltage V DD. May be generated.
  • the control unit 50 of the present example includes the correction pattern generation unit 58 so that the correction pattern D generated according to the power supply voltage detection signal S DTCT indicating real-time fluctuation of the power supply voltage V DD sent from the voltage fluctuation monitoring unit 60.
  • the control signal S CONT can be changed based on the CORR . Therefore, it is possible due to the fluctuation of the power supply voltage V DD, suppress the variation of the output circuit 20 provides the characteristics of the input signal S IN that varies more reliably.
  • FIG. 7 is a diagram illustrating a configuration example of a test apparatus 100 according to another embodiment of the present invention.
  • the test apparatus 100 is an apparatus that tests a device under test 500 such as a semiconductor circuit, and includes a pattern generator 110, a timing generation circuit 120, a signal supply unit 130, a signal detection unit 140, and a determination unit 150.
  • the pattern generator 110 generates a test pattern D PAT that is pattern data corresponding to a test program for testing the device under test 500, and sends it to the timing generation circuit 120. Further, the pattern generator 110 generates an expected value pattern D EXP which is pattern data corresponding to the test pattern D PAT and sends it to the determination unit 150.
  • the timing generation circuit 120 generates timing signals S TMNG-1 and S TMNG-2 that define the edge timing of the test signal S TEST given to the device under test 500 based on the test pattern D PAT from the pattern generator 110. To the signal supply unit 130.
  • the signal supply unit 130 generates a test signal S TEST having a timing corresponding to the timing signals S TMNG-1 and S TMNG-2 from the timing generation circuit 120 as a data transition boundary, and inputs the test signal S TEST to the device under test 500. For example, the signal supply unit 130 makes a transition from a logic L to a logic H in accordance with the timing of the timing signal S TMNG-1 , and a test signal to make a transition from a logic H to a logic L in accordance with the timing of the timing signal S TMNG-2. S TEST may be generated.
  • the signal supply unit 130 includes, for example, an SR flip-flop that changes the output level from logic L to logic H or from logic H to logic L in accordance with the rising edges of the timing signals S TMNG-1 and S TMNG-2. You can do it.
  • the signal detection unit 140 detects the logic level of the response signal S RES output from the device under test 500 and outputs it to the determination unit 150 as response data D RES .
  • the signal detection unit 140 may include one or a plurality of level comparators and detect whether the logic level of the response signal S RES at a predetermined timing corresponds to logic H or logic L. In this case, the signal detection unit 140 may output the time series of the logical pattern as the detection result to the determination unit 150 as the response data D RES .
  • the determination unit 150 determines pass / fail of the device under test 500 based on the detection result of the response signal S RES by the signal detection unit 140. For example, the determination unit 150 determines pass / fail of the device under test 500 by comparing the logical pattern of the response data D RES from the signal detection unit 140 with the expected value pattern D EXP given from the pattern generator 110. It's okay.
  • FIG. 8 is a diagram illustrating a configuration example of the timing generation circuit 120.
  • the timing generation circuit 120 includes pulse selection units 121 and 122, a timing clock generation unit 123, a switching power supply 124, a control unit 125, a delay circuit 127, and a delay circuit 128.
  • the timing clock generation unit 123, the switching power supply 124, and the control unit 125 correspond to the timing clock generation unit 30, the switching power supply 40, and the control unit 50 in the signal output circuit 10, respectively. Since they have substantially the same function, redundant description will be omitted.
  • the pulse selection unit 121 acquires the test pattern D PAT from the pattern generator 110 at the timing of CLK REF-1 , and outputs a timing signal S TMNG-1 according to the acquisition result.
  • CLK REF-1 may be a timing signal having a timing corresponding to a test cycle when testing the device under test 500, for example.
  • the pulse selecting section 121 reads the test pattern D PAT from the pattern generator 110 for each test cycle, the timing signal S TMNG-1 when a value corresponding has been read into the logic H from the test pattern D PAT May be output.
  • CLK REF-1 may be generated in accordance with a test program in a signal generation circuit in the test apparatus 100.
  • the pulse selection unit 122 acquires the test pattern D PAT from the pattern generator 110 at the timing of CLK REF-2 , and outputs a timing signal S TMNG-2 corresponding to the acquisition result, almost the same as the pulse selection unit 121.
  • CLK REF-2 may be a timing signal having the same timing as CLK REF-1 .
  • the pulse selection unit 122 may output the timing signal STMNG-2 when a value corresponding to the logic H is read from the test pattern D PAT according to the test cycle.
  • CLK REF-2 may be generated in accordance with a test program in a signal generation circuit inside the test apparatus 100, similarly to the CLK REF-1 .
  • the switching power supply 124 switches the power supply on and off according to the frequency of the CLK TMG from the timing clock generator 123 and outputs the power supply voltage V DD to the delay circuits 127 and 128 as an effective value.
  • the control unit 125 outputs a predetermined control signal S CONT to the delay circuits 127 and 128.
  • the control unit 125 for example, the delay amount that the delay circuit 127 gives to the timing signal S TMNG-1 from the pulse selection unit 121 and the delay circuit 128 to the timing signal S TMNG-2 from the pulse selection unit 122. May output a control signal S CONT that controls the amount of delay given by.
  • control unit 125 may vary the control signal S CONT based on the variation of the power supply voltage V DD .
  • the control unit 125 may separately control the delay amounts of the delay circuit 127 and the delay circuit 128 by outputting different control signals S CONT to the delay circuit 127 and the delay circuit 128, respectively.
  • the control unit 125 may add an offset value for correcting the characteristic characteristic of each delay circuit to the control signal S CONT output to each of the delay circuit 127 and the delay circuit 128.
  • the delay circuit 127 and the delay circuit 128 respectively delay the timing signal S TMNG-1 from the pulse selection unit 121 and the timing signal S TMNG-2 from the pulse selection unit 122 by a predetermined delay amount and output them.
  • the delay amount by which the delay circuit 127 delays the timing signal S TMNG-1 and the delay amount by which the delay circuit 128 delays the timing signal S TMNG-2 are both set according to the magnitude of the power supply voltage V DD. May be.
  • the delay amounts of the delay circuit 127 and the delay circuit 128 may vary according to the variation of the magnitude of the power supply voltage V DD .
  • the delay circuit 127 includes a timing at which the timing of the rising edge of the timing signal S TMNG-1 from the pulse selection unit 121 changes the level from logic L to logic H in the test signal S TEST given to the device under test 500.
  • the timing signal STMNG-1 may be delayed so as to substantially match.
  • the delay circuit 128 substantially matches the timing of the rising edge of the timing signal S TMNG-2 from the pulse selection unit 122 with the level transition from logic H to logic L in the test signal S TEST given to the device under test 500.
  • the timing signal STMNG-2 may be delayed as described above.
  • FIG. 9 is a diagram illustrating another configuration example of the timing generation circuit 120.
  • the timing generation circuit 120 of this example further includes a voltage fluctuation monitoring unit 126 in addition to the configuration of the timing generation circuit 120 described above.
  • the voltage fluctuation monitoring unit 126 outputs a power supply voltage detection signal S DTCT indicating the detection result of the power supply voltage V DD output from the switching power supply 124 to the control unit 125.
  • the voltage fluctuation monitoring unit 126 may output digital data indicating the detected waveform of the power supply voltage V DD as the power supply voltage detection signal S DTCT , and the power supply voltage V DD exceeds a predetermined reference.
  • the data indicating that the data has changed may be output as the power supply voltage detection signal S DTCT .
  • Control unit 125 generates control signal S CONT based on CLK TMG-1 from timing clock generation unit 30 and power supply voltage detection signal S DTCT from voltage fluctuation monitoring unit 126, and outputs the control signal S CONT to output circuit 20.
  • Other configurations in the timing generation circuit 120 of this example have substantially the same functions as those of the above-described timing generation circuit 120 that does not include the voltage fluctuation monitoring unit 126, and thus description thereof is omitted.
  • FIG. 10 is a diagram illustrating a configuration example of a receiving circuit 200 according to still another embodiment of the present invention.
  • Receiving circuit 200 is a circuit for detecting a data pattern of the input signal S IN, and includes a digital converter 210 and the clock generating circuit 220,.
  • Digital converting unit 210 in response to the received clock signal CLK RCV supplied from the clock generation circuit 220 detects the logic value of the input signal S IN.
  • the digital conversion unit 210 includes a signal detection unit 211 and a signal acquisition unit 212.
  • the clock generation circuit 220 generates a reception clock signal CLK RCV having a predetermined phase.
  • the clock generation circuit 220 includes a timing clock generation unit 223, a switching power supply 224, a control unit 225, a fluctuation monitoring unit 226, a reception clock generation unit 227, and a delay circuit 228.
  • the timing clock generation unit 123, the timing clock generation unit 223, the switching power supply 224, and the control unit 225 are the timing clock generation unit 30, the switching power supply 40, and the control unit 50 in the signal output circuit 10, respectively. And having the substantially same function, redundant description will be omitted.
  • Signal detection unit 211 receives the input signal S IN, and outputs a detection signal indicating a logical value corresponding to the signal level to the signal acquisition unit 212. For example, the signal detector 211, the level transitions to a logic H from a logic L at a timing when the signal level of the input signal S IN is greater than a predetermined reference level, the logic H in the timing becomes smaller than the reference level A detection signal having a pulse waveform whose level transitions to logic L may be output to the signal acquisition unit 212.
  • the signal acquisition unit 212 acquires the detection signal from the signal detection unit 211 at the timing of the reception clock signal CLK RCV from the clock generation circuit 220, and is digital data that is a binary data string corresponding to the signal level of the detection signal. SOUT is output.
  • the signal acquisition unit 212 may output the digital data S OUT to a storage device or display device outside the reception circuit 200.
  • the digital conversion unit 210 may further include a memory subsequent to the signal acquisition unit 212, and may store the digital data S OUT output from the signal acquisition unit 212 in the memory.
  • the signal detection unit 211 detects each signal level in the input signal S IN and multi-value corresponding to each signal level.
  • a level detection signal may be output to the signal acquisition unit 212.
  • the signal acquisition unit 212 may acquire the multilevel detection signal at the timing of the reception clock signal CLK RCV and output a multilevel data string corresponding to each signal level.
  • the switching power supply 224 switches the power supply on and off according to the frequency of the CLK TMG from the timing clock generator 223 and outputs the power supply voltage V DD to the delay circuit 228 as an effective value.
  • the control unit 225 generates a predetermined control signal S CONT based on the CLK TMG from the timing clock generation unit 223 and the fluctuation detection signal S DTCT from the fluctuation monitoring unit 226 and outputs it to the delay circuit 228.
  • the control unit 225 may output a control signal S CONT that controls the amount of delay that the delay circuit 228 gives to the reception clock signal CLK RCV from the reception clock generation unit 227. Further, the control unit 225 may vary the control signal S CONT based on the variation of the power supply voltage V DD .
  • the fluctuation monitoring unit 226 detects the timing at which the logic level in the detection signal from the signal detection unit 211 transitions, that is, the edge timing in the pulse waveform of the detection signal, and monitors the fluctuation, that is, the timing jitter generated in the pulse waveform. .
  • the fluctuation monitoring unit 226 outputs a fluctuation detection signal S DTCT indicating the detection result of the edge timing in the detection signal from the signal detection unit 211 to the control unit 225.
  • the control unit 225 further adjusts the control signal S CONT so that the timing of the reception clock signal CLK RCV follows the fluctuation of the edge timing due to the timing jitter caused in the input signal S IN due to transmission delay and disturbance. You can do it. Specifically, the control unit 225 controls the control signal S CONT based on the variation detection signal S DTCT from the variation monitoring unit 226 to vary the delay amount of the delay circuit 228 in the same phase with respect to the variation of the edge timing. May be adjusted. Thereby, even when the edge timing in the detection signal from the signal detection unit 211 fluctuates, the signal acquisition unit 212 can reliably acquire the detection signal using the reception clock signal CLK RCV .
  • FIG. 11 is a diagram illustrating another configuration example of the receiving circuit 200.
  • the fluctuation monitoring unit 226 detects the power supply voltage V DD supplied from the switching power supply 224 to the delay circuit 228 in addition to the edge timing in the pulse waveform of the detection signal from the signal detection unit 211. Monitor the fluctuations. Then, the fluctuation monitoring unit 226 outputs a fluctuation detection signal S DTCT indicating the detection result of the power supply voltage V DD from the switching power supply 224 and the detection result of the edge timing in the detection signal from the signal detection unit 211 to the control unit 225. .
  • the control unit 225 may change the control signal S CONT based on the change in the power supply voltage V DD . Specifically, the control unit 225 determines that the delay amount that the delay circuit 228 gives to the reception clock signal CLK RCV is a power supply caused by ripple noise that occurs in accordance with a change with time in the power supply voltage V DD or an operation cycle of the switching power supply 40.
  • the control signal S CONT may be changed based on the fluctuation detection signal S DTCT from the fluctuation monitoring unit 226 in order to suppress fluctuation due to the fluctuation of the voltage V DD . Thereby, even when the power supply voltage V DD can fluctuate, fluctuations in the delay amount due to the fluctuations can be reduced.
  • control unit 225 in order to follow the timing of the received clock signal CLK RCV for variations in the edge timing by the timing jitter occurring in the input signal S IN due to transmission delays and disturbance, The control signal S CONT may be further adjusted. Thereby, even when the edge timing in the detection signal from the signal detection unit 211 fluctuates, the signal acquisition unit 212 can reliably acquire the detection signal using the reception clock signal CLK RCV .

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Abstract

　信号を出力する信号出力回路であって、与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する出力回路と、電源電圧の変動による当該特性の変動を補償すべく、制御信号を変動させる制御部とを備える信号出力回路を提供する。また、所定の位相を有するタイミング信号を生成するタイミング発生回路であって、与えられる制御信号に応じた遅延量で入力信号を遅延させてタイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動に基づいて、制御信号を変動させる制御部とを備えるタイミング発生回路を提供する。

Description

信号出力回路、タイミング発生回路、試験装置、および受信回路
　本発明は、信号出力回路、タイミング発生回路、試験装置、および受信回路に関する。特に本発明は、与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する信号出力回路、与えられる制御信号に応じた遅延量で入力信号を遅延させたタイミング信号を出力するタイミング発生回路、当該タイミング発生回路を備える試験装置、および、入力信号のデータパターンを検出する受信回路に関する。
　遅延回路、増幅器、およびフィルタなどに代表される信号処理回路は、入力信号の特性、例えば位相、振幅、および周波数を変化させて出力する機能を有し、半導体回路に広く利用されている（例えば、特許文献１参照）。
特開平１０－１９９９０号公報
　上記の信号処理回路に電源電圧を供給する電源回路には、例えばシリーズレギュレータが用いられる。また、スイッチングレギュレータ（以下、「スイッチング電源」と称する）を用いることにより、シリーズレギュレータよりもエネルギ効率に優れることが知られている。
　しかしながら、スイッチング電源により生成される電圧には、スイッチング周期と同期したリップルノイズが重畳される。信号処理回路が入力信号の特性に与える変化量は電源電圧に依存することが多く、上記のリップルノイズは、当該変化量に対して無視できない誤差要因となる場合がある。例えば遅延回路の場合、上記のリップルノイズの影響により入力信号に与える遅延量にジッタが重畳される。
　そこで本発明は、上記の課題を解決することのできる信号出力回路、タイミング発生回路、試験装置、および受信回路を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、信号を出力する信号出力回路であって、与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する出力回路と、電源電圧の変動による当該特性の変動を補償すべく、制御信号を変動させる制御部とを備える信号出力回路が提供される。
　また、本発明の第２の形態においては、所定の位相を有するタイミング信号を生成するタイミング発生回路であって、与えられる制御信号に応じた遅延量で入力信号を遅延させてタイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動による当該遅延量の変動を補償すべく、制御信号を変動させる制御部とを備えるタイミング発生回路が提供される。
　また、本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、所定の位相を有するタイミング信号を生成するタイミング発生回路と、タイミング信号に応じた位相を有する試験信号を生成し、被試験デバイスに供給する信号供給部と、試験信号に応じた被試験デバイスの動作を検出し、被試験デバイスの良否を判定する判定部とを備え、タイミング発生回路は、与えられる制御信号に応じた遅延量で入力信号を遅延させてタイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動よる当該遅延量の変動を補償すべく、制御信号を変動させる制御部とを有する試験装置が提供される。
　また、本発明の第４の形態においては、入力信号のデータパターンを検出する受信回路であって、与えられるクロック信号に応じて、入力信号の論理値を検出するデジタル変換部と、所定の位相を有するクロック信号を生成するクロック発生回路とを備え、クロック発生回路は、与えられる制御信号に応じた遅延量で基準信号を遅延させてクロック信号を出力し、且つ、与えられる電源電圧の変動に応じて遅延量が変動する遅延回路と、電源電圧の変動に基づいて、制御信号を変動させる制御部とを有する受信回路が提供される。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一の実施形態に係る信号出力回路１０の構成例を示す概略図である。 制御部５０の構成例を示す概略図である。 スイッチング電源４０から出力回路２０へ与えられる電源電圧ＶＤＤの波形と、制御部５０から出力回路２０へ与えられる制御信号ＳＣＯＮＴの波形との位相関係の一例を示す図である。 出力回路２０の構成例を示す概略図である。 信号出力回路１０の他の構成例を示す概略図である。 図５に示す信号出力回路１０における制御部５０の構成例を示す概略図である。 本発明の他の実施形態に係る試験装置１００の構成例を示す図である。 タイミング発生回路１２０の構成例を示す図である。 タイミング発生回路１２０の他の構成例を示す図である。 本発明のさらに他の実施形態に係る受信回路２００の構成例を示す図である。 受信回路２００の他の構成例を示す図である。
符号の説明
１０　信号出力回路、２０　出力回路、２１　遅延回路、３０　タイミングクロック発生部、４０　スイッチング電源、５０　制御部、５１　補正メモリ、５２　補正パターン取得部、５３　オフセットメモリ、５４　重畳部、５５　補正パターン加算器、５６　オフセット加算器、５７　制御信号生成部、５８　補正パターン生成部、６０　電圧変動監視部、１００　試験装置、１１０　パターン発生器、１２０　タイミング発生回路、１２１、１２２　パルス選択部、１２３　タイミングクロック発生部、１２４　スイッチング電源、１２５　制御部、１２６　電圧変動監視部、１２７、１２８　遅延回路、１３０　信号供給部、１４０　信号検出部、１５０　判定部、２００　受信回路、２１０　デジタル変換部、２１１　信号検出部、２１２　信号取得部、２２０　クロック発生回路、２２３　タイミングクロック発生部、２２４　スイッチング電源、２２５　制御部、２２６　変動監視部、２２７　クロック発生部、２２８　遅延回路、５００　被試験デバイス
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の一の実施形態に係る信号出力回路１０の構成例を示す概略図である。本例の信号出力回路１０は、外部からの入力信号ＳＩＮに対して所定の信号処理を施した出力信号ＳＯＵＴを外部へ出力する。ここで、所定の信号処理とは、入力信号ＳＩＮの少なくとも一つの特性に変化を与える処理であり、例えば、入力信号ＳＩＮの位相、振幅、および周波数の少なくとも一つを変化させる処理であってよい。
　信号出力回路１０は、出力回路２０、タイミングクロック発生部３０、スイッチング電源４０、および制御部５０を備える。
　出力回路２０は、入力信号ＳＩＮの少なくとも一つの特性について、制御部５０からの制御信号ＳＣＯＮＴに応じた変化を与えた出力信号ＳＯＵＴを出力する。出力回路２０は、例えば、入力信号ＳＩＮの位相を所定量だけ遅延させる遅延回路、入力信号ＳＩＮの振幅を所定の増幅率で増幅する増幅回路（アンプ）、および、入力信号ＳＩＮの周波数を所定の割合で変調させる周波数変調回路（チューナー）の少なくとも一つを有してよい。
　タイミングクロック発生部３０は、タイミングクロックＣＬＫＴＭＧ－１およびタイミングクロックＣＬＫＴＭＧ－２を発生し、タイミングクロックＣＬＫＴＭＧ－１を制御部５０へ、タイミングクロックＣＬＫＴＭＧ－２をスイッチング電源４０へそれぞれ出力する。ここでタイミングクロックＣＬＫＴＭＧ－２は、タイミングクロックＣＬＫＴＭＧ－１をＮ分周した周波数を有してよい。
　スイッチング電源４０は、タイミングクロック発生部３０からのタイミングクロックＣＬＫＴＭＧ－２に応じて電源のＯＮ－ＯＦＦを切り替えることで、所定の電源電圧を出力回路２０へ出力する。このとき、スイッチング電源４０が出力する電圧は一定値とならず、スイッチング電源４０のスイッチング動作により変動する。また、スイッチング電源４０が出力する電圧には、スイッチング動作に応じた周期でリップルノイズが重畳される。
　本例において、出力回路２０が入力信号ＳＩＮの特性に与える変化量は、スイッチング電源４０からの電源電圧ＶＤＤの大きさの変動に応じて変動する。例えば、出力回路２０がＣＭＯＳ回路を用いた遅延回路を有する場合、当該ＣＭＯＳ回路に与えられる電源電圧ＶＤＤの大きさの変動に応じて遅延量が変動する。
　制御部５０は、所定の制御信号ＳＣＯＮＴを出力回路２０へ出力する。制御部５０は、例えば、出力回路２０が入力信号ＳＩＮの特性に与える変化量を制御する制御信号ＳＣＯＮＴを出力回路２０へ出力してよい。また、制御部５０は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。
　具体的には、制御部５０は、出力回路２０が入力信号ＳＩＮの特性に与える変化量が、例えば、スイッチング電源４０のスイッチング動作による電源電圧ＶＤＤの変動に起因して変動するのを抑えるべく、制御信号ＳＣＯＮＴを変動させてよい。制御部５０による制御信号ＳＣＯＮＴの変動の詳細については後述する。
　図２は、制御部５０の構成例を示す概略図である。制御部５０は、補正メモリ５１、オフセットメモリ５３、重畳部５４、および制御信号生成部５７を有する。また、重畳部５４は、補正パターン取得部５２、補正パターン加算器５５、および、オフセット加算器５６を含む。
　補正メモリ５１は、補正パターンＤＣＯＲＲを格納する。例えば、補正メモリ５１は、スイッチング電源４０から出力される電源電圧ＶＤＤの変動に応じて出力回路２０が入力信号ＳＩＮの特性に与える変化量が変動するのを補正する補正パターンＤＣＯＲＲを格納してよい。より具体的には、補正メモリ５１は、スイッチング電源４０から出力回路２０に与えられる電源電圧ＶＤＤの変動に対して制御信号ＳＣＯＮＴを逆位相で変動させるパターンデータを補正パターンＤＣＯＲＲとして格納してよい。
　また、スイッチング電源４０から出力される電源電圧ＶＤＤの変動が出力回路２０における消費電力に依存する場合には、補正メモリ５１は、出力回路２０における消費電力の大きさに応じた複数の補正パターンＤＣＯＲＲを格納してもよい。
　補正パターン取得部５２は、タイミングクロック発生部３０からのタイミングクロックＣＬＫＴＭＧ－１の繰返し周期で補正メモリ５１が格納する補正パターンＤＣＯＲＲの各データを取得して、当該補正パターンＤＣＯＲＲに応じた補正信号ＳＣＯＲＲを補正パターン加算器５５へ出力する。なお、補正パターン取得部５２は、補正メモリ５１が上記のように複数の補正パターンＤＣＯＲＲを格納する場合には、出力回路２０における消費電力の大きさに応じた補正パターンＤＣＯＲＲを取得してもよい。
　制御信号生成部５７は、所定の制御信号ＳＣＯＮＴを生成して補正パターン加算器５５へ出力する。制御信号生成部５７は、例えば、出力回路２０が入力信号ＳＩＮの特性に与える変化量に応じて予め設定される設定値に基づいて制御信号ＳＣＯＮＴを生成してよい。
　オフセットメモリ５３は、制御信号ＳＣＯＮＴに加えるべき所定のオフセット値を格納する。例えば、オフセットメモリ５３は、出力回路２０の固有特性を補正するためのオフセット値を格納してよい。より具体的には、オフセットメモリ５３は、電源電圧ＶＤＤに応じて出力回路２０が入力信号ＳＩＮの特性に与える変化量と、予定する変化量との間に生じるずれを補正するためのオフセット値を格納してよい。また、本例の信号出力回路１０が複数設けられ、それぞれの出力回路２０がＩＣあるいはＬＳＩの特定の入力ピンに対して出力信号ＳＯＵＴを出力している場合、それぞれの信号出力回路１０のオフセットメモリ５３は、各入力ピンと出力回路２０との間の線路長の違いに起因する各入力ピンへの出力信号ＳＯＵＴの入力タイミングの誤差を補正するためのオフセット値を格納してよい。上記オフセット値は、後述するように、制御信号ＳＣＯＮＴに加算されて出力回路２０に出力されてよい。
　補正パターン加算器５５は、制御信号生成部５７からの制御信号ＳＣＯＮＴに補正パターン取得部５２からの補正信号ＳＣＯＲＲを加えてオフセット加算器５６へ出力する。オフセット加算器５６は、補正パターン加算器５５からの制御信号ＳＣＯＮＴにオフセットメモリ５３が格納するオフセット値ＳＯＦＳＴを加えて出力回路２０へ出力する。このように、制御信号生成部５７が出力する制御信号ＳＣＯＮＴは、補正メモリ５１が出力する出力信号ＳＯＵＴを格納する補正パターンＤＣＯＲＲに応じた補正信号ＳＣＯＲＲ、およびオフセットメモリ５３が格納するオフセット値ＳＯＦＳＴが重畳部５４において重畳され、出力回路２０に出力される。
　図３は、スイッチング電源４０から出力回路２０へ与えられる電源電圧ＶＤＤの波形と、制御部５０から出力回路２０へ与えられる制御信号ＳＣＯＮＴの波形との位相関係の一例を示す図である。スイッチング電源４０から出力回路２０へ与えられる電源電圧ＶＤＤの大きさが図３に示すように周期的に変動する場合、制御部５０は、電源電圧ＶＤＤの変動に対して逆位相で変動する制御信号ＳＣＯＮＴを出力回路２０に対して出力する。すなわち、図３に示すように、制御部５０は、電源電圧ＶＤＤが増加あるいは減少側に変動したときに当該変動とは逆側に変動する制御信号ＳＣＯＮＴを出力回路２０に対して出力する。
　また、補正メモリ５１は、図３に示す制御信号ＳＣＯＮＴを生成する補正パターンＤＣＯＲＲの各データ（Ｄ１、Ｄ２、Ｄ３、・・・）を格納する。当該補正パターンＤＣＯＲＲのデータは、所定の時間間隔Ｔでサンプリングした場合の制御信号ＳＣＯＮＴの値を示すデジタルデータであってよい。上述したように、当該補正パターンの波形は、電源電圧ＶＤＤの波形に対して逆位相となることが好ましい。補正パターンの波形は、電源電圧ＶＤＤの波形に対して位相が１８０度異なる波形であってよい。また、補正パターンの波形は、図３に示すように、電源電圧ＶＤＤが極大値を示すときに極小値となり、電源電圧ＶＤＤが極小値を示すときに極大値となる波形であってよい。
　また補正メモリ５１は、Ｎ個のデータ（Ｄ１、Ｄ２、・・・、ＤＮ）を補正パターンとして格納してよい。補正メモリ５１は、当該Ｎ個のデータを繰り返して出力することで、周期的な補正パターンを出力してよい。この場合、補正メモリ５１は、スイッチング電源４０のスイッチング周期ＮＴに対して、１／Ｎの周期Ｔで各データを順次出力してよい。
　図４は、出力回路２０の構成例を示す概略図である。以下において、出力回路２０が１段の遅延回路２１を有する形態について説明するが、出力回路２０の形態はこれに限られない。上記のように、出力回路２０は、遅延回路、増幅回路、および、周波数変調回路などの素子を一つあるいは複数有してよい。
　遅延回路２１は、入力信号ＳＩＮに対して所定の遅延量で遅延させた出力信号ＳＯＵＴを出力する。ここで、遅延回路２１が入力信号ＳＩＮを遅延させる遅延量は、電源電圧ＶＤＤの大きさの変動に応じて変動してよい。
　また、遅延回路２１における上記遅延量は、制御部５０からの制御信号ＳＣＯＮＴにより制御される。ここで、上記のように、制御信号ＳＣＯＮＴには、電源電圧ＶＤＤの変動に起因する遅延量の変動を小さくするための補正パターンＤＣＯＲＲが含まれる。したがって、スイッチング電源４０のスイッチング動作に応じて生じるリップルノイズ等により電源電圧ＶＤＤが変動する場合でも、例えば制御信号ＳＣＯＮＴがスイッチング電源４０の当該変動に対して逆位相で変動することにより、当該変動に起因する上記遅延量の変動を小さくすることができる。
　なお、本例の形態に替えて、出力回路２０が増幅回路、あるいは周波数変調回路を有する場合、当該増幅回路が入力信号ＳＩＮの振幅を増幅させる増幅率、あるいは、当該周波数変調回路が入力信号ＳＩＮの周波数を変調させる割合は、電源電圧ＶＤＤの大きさに応じて設定されるとともに、制御部５０からの制御信号ＳＣＯＮＴにより制御されてよい。また、増幅回路における増幅率、および、周波数変調回路における変調割合が電源電圧ＶＤＤの変動の影響を受けて変動した場合でも、制御信号ＳＣＯＮＴにより当該変動が抑えられる。
　図５は、信号出力回路１０の他の構成例を示す概略図である。本例の信号出力回路１０において、上記信号出力回路１０と同じ構成については同じ参照符号を付して重複する説明を省略する。
　本例の信号出力回路１０は、スイッチング電源４０から出力回路２０に与えられる電源電圧ＶＤＤを検出してその変動を監視する電圧変動監視部６０を更に備える。電圧変動監視部６０は、電源電圧ＶＤＤの検出結果を示す電源電圧検出信号ＳＤＴＣＴを制御部５０に出力する。ここで、電圧変動監視部６０は、検出した電源電圧ＶＤＤの波形を示すデジタルデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよく、また、電源電圧ＶＤＤが予め定められた基準を超えて変動したことを示すデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよい。
　制御部５０は、タイミングクロック発生部３０からのＣＬＫＴＭＧ－１、および、電圧変動監視部６０からの電源電圧検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを生成し、出力回路２０へ出力する。制御部５０の詳細な構成例については、以下において図６を参照して説明する。
　図６は、図５に示す信号出力回路１０における制御部５０の構成例を示す概略図である。本例の制御部５０において、上記制御部５０と同じ構成については同じ参照符号を付して重複する説明を省略する。
　本例の制御部５０は、図１および図２を参照して説明した上記制御部５０が有する補正メモリ５１に替えて、補正パターン生成部５８を有する。補正パターン生成部５８は、電圧変動監視部６０からの電源電圧検出信号ＳＤＴＣＴを受け取り、当該電源電圧検出信号ＳＤＴＣＴに応じた補正パターンＤＣＯＲＲを生成する。例えば、電源電圧検出信号ＳＤＴＣＴが電源電圧ＶＤＤの波形を示すデジタルデータである場合、補正パターン生成部５８は、電源電圧ＶＤＤの波形に対して逆位相の波形を有する補正パターンＤＣＯＲＲを生成してよい。
　本例の制御部５０は、補正パターン生成部５８を有することにより、電圧変動監視部６０から送られる電源電圧ＶＤＤのリアルタイムの変動を示す電源電圧検出信号ＳＤＴＣＴに応じて生成した補正パターンＤＣＯＲＲに基づいて制御信号ＳＣＯＮＴを変動させることができる。したがって、電源電圧ＶＤＤの変動に起因して、出力回路２０が入力信号ＳＩＮの特性に与える変化量が変動するのをより確実に抑えることができる。
　図７は、本発明の他の実施形態に係る試験装置１００の構成例を示す図である。試験装置１００は、半導体回路等の被試験デバイス５００を試験する装置であって、パターン発生器１１０、タイミング発生回路１２０、信号供給部１３０、信号検出部１４０、および判定部１５０を備える。
　パターン発生器１１０は、被試験デバイス５００を試験する試験プログラムに応じたパターンデータである試験パターンＤＰＡＴを発生し、タイミング発生回路１２０に送る。また、パターン発生器１１０は、試験パターンＤＰＡＴに対応するパターンデータである期待値パターンＤＥＸＰを発生し、判定部１５０に送る。
　タイミング発生回路１２０は、パターン発生器１１０からの試験パターンＤＰＡＴに基づいて、被試験デバイス５００に与える試験信号ＳＴＥＳＴのエッジタイミングを規定するタイミング信号ＳＴＭＮＧ－１、ＳＴＭＮＧ－２を生成し、信号供給部１３０に送る。
　信号供給部１３０は、タイミング発生回路１２０からのタイミング信号ＳＴＭＮＧ－１、ＳＴＭＮＧ－２に応じたタイミングをデータ遷移の境界とする試験信号ＳＴＥＳＴを生成し、被試験デバイス５００に入力する。例えば、信号供給部１３０は、タイミング信号ＳＴＭＮＧ－１のタイミングに応じて論理Ｌから論理Ｈへ遷移するとともに、タイミング信号ＳＴＭＮＧ－２のタイミングに応じて論理Ｈから論理Ｌへ遷移する試験信号ＳＴＥＳＴを生成してよい。信号供給部１３０は、例えばタイミング信号ＳＴＭＮＧ－１、ＳＴＭＮＧ－２の立ち上がりエッジに応じて、出力レベルを論理Ｌから論理Ｈへ、または論理Ｈから論理Ｌへ遷移させるＳＲフリップフロップ等を有してよい。
　信号検出部１４０は、被試験デバイス５００が出力する応答信号ＳＲＥＳの論理レベルを検出し、応答データＤＲＥＳとして判定部１５０に出力する。例えば、信号検出部１４０は、一または複数のレベルコンパレータを有し、所定のタイミングにおける応答信号ＳＲＥＳの論理レベルが論理Ｈまたは論理Ｌのいずれに対応するかを検出してよい。また、この場合、信号検出部１４０は、その検出結果である論理パターンの時系列を応答データＤＲＥＳとして判定部１５０に出力してよい。
　判定部１５０は、信号検出部１４０による応答信号ＳＲＥＳの検出結果に基づいて、被試験デバイス５００の良否を判定する。例えば、判定部１５０は、信号検出部１４０からの応答データＤＲＥＳの論理パターンと、パターン発生器１１０から与えられる期待値パターンＤＥＸＰとを比較することにより、被試験デバイス５００の良否を判定してよい。
　図８は、タイミング発生回路１２０の構成例を示す図である。タイミング発生回路１２０は、パルス選択部１２１、１２２、タイミングクロック発生部１２３、スイッチング電源１２４、制御部１２５、遅延回路１２７、および、遅延回路１２８を有する。
　本例のタイミング発生回路１２０において、タイミングクロック発生部１２３、スイッチング電源１２４、および制御部１２５は、それぞれ、上記信号出力回路１０におけるタイミングクロック発生部３０、スイッチング電源４０、および制御部５０と対応し、略同様の機能を有するので重複する説明については省略する。
　パルス選択部１２１は、パターン発生器１１０からの試験パターンＤＰＡＴをＣＬＫＲＥＦ－１のタイミングで取得し、その取得結果に応じたタイミング信号ＳＴＭＮＧ－１を出力する。ここで、ＣＬＫＲＥＦ－１は、例えば、被試験デバイス５００を試験するときの試験サイクルに応じたタイミングを有するタイミング信号であってよい。
　したがって、パルス選択部１２１は、例えば試験サイクル毎にパターン発生器１１０からの試験パターンＤＰＡＴを読出し、試験パターンＤＰＡＴから論理Ｈに対応する値が読み出されたときにタイミング信号ＳＴＭＮＧ－１を出力してよい。なお、ＣＬＫＲＥＦ－１は、試験装置１００内部における信号発生回路において試験プログラムに応じて生成されてもよい。
　パルス選択部１２２は、パルス選択部１２１と略同様に、パターン発生器１１０からの試験パターンＤＰＡＴをＣＬＫＲＥＦ－２のタイミングで取得し、その取得結果に応じたタイミング信号ＳＴＭＮＧ－２を出力する。ここで、ＣＬＫＲＥＦ－２は、上記ＣＬＫＲＥＦ－１と同様のタイミングを有するタイミング信号であってよい。
　したがって、パルス選択部１２２は、試験サイクルに応じて試験パターンＤＰＡＴから論理Ｈに対応する値が読み出されたときにタイミング信号ＳＴＭＮＧ－２を出力してよい。なお、ＣＬＫＲＥＦ－２は、上記ＣＬＫＲＥＦ－１と同様に、試験装置１００内部における信号発生回路において試験プログラムに応じて生成されてもよい。
　スイッチング電源１２４は、タイミングクロック発生部１２３からのＣＬＫＴＭＧの周波数に応じて電源のＯＮ－ＯＦＦを切り替え、実効値として電源電圧ＶＤＤを遅延回路１２７、１２８へ出力する。制御部１２５は、所定の制御信号ＳＣＯＮＴを遅延回路１２７、１２８へ出力する。制御部１２５は、例えば、パルス選択部１２１からのタイミング信号ＳＴＭＮＧ－１に対して遅延回路１２７が与える遅延量、および、パルス選択部１２２からのタイミング信号ＳＴＭＮＧ－２に対して遅延回路１２８が与える遅延量を制御する制御信号ＳＣＯＮＴを出力してよい。
　また、制御部１２５は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。また、制御部１２５は、遅延回路１２７および遅延回路１２８のそれぞれに異なる制御信号ＳＣＯＮＴを出力することにより、遅延回路１２７および遅延回路１２８の遅延量を別個に制御してもよい。この場合、制御部１２５は、遅延回路１２７および遅延回路１２８の各々に出力する制御信号ＳＣＯＮＴに、各々の遅延回路の固有特性を補正するためのオフセット値を加えてもよい。
　遅延回路１２７および遅延回路１２８は、それぞれ、パルス選択部１２１からのタイミング信号ＳＴＭＮＧ－１、および、パルス選択部１２２からのタイミング信号ＳＴＭＮＧ－２を所定の遅延量で遅延させて出力する。ここで、遅延回路１２７がタイミング信号ＳＴＭＮＧ－１を遅延させる遅延量、および、遅延回路１２８がタイミング信号ＳＴＭＮＧ－２を遅延させる遅延量は、ともに電源電圧ＶＤＤの大きさに応じて設定されてよい。また、遅延回路１２７および遅延回路１２８の上記遅延量は、電源電圧ＶＤＤの大きさの変動に応じて変動してよい。
　本例において、遅延回路１２７は、パルス選択部１２１からのタイミング信号ＳＴＭＮＧ－１の立ち上がりエッジのタイミングが、被試験デバイス５００に与える試験信号ＳＴＥＳＴにおいて論理Ｌから論理Ｈへレベル遷移するタイミングと略一致するようにタイミング信号ＳＴＭＮＧ－１を遅延させてよい。また、遅延回路１２８は、パルス選択部１２２からのタイミング信号ＳＴＭＮＧ－２の立ち上がりエッジのタイミングが、被試験デバイス５００に与える試験信号ＳＴＥＳＴにおいて論理Ｈから論理Ｌへレベル遷移するタイミングと略一致するようにタイミング信号ＳＴＭＮＧ－２を遅延させてよい。
　図９は、タイミング発生回路１２０の他の構成例を示す図である。本例のタイミング発生回路１２０は、前述のタイミング発生回路１２０の構成に加えて、電圧変動監視部１２６をさらに有する。
　電圧変動監視部１２６は、スイッチング電源１２４から出力される電源電圧ＶＤＤの検出結果を示す電源電圧検出信号ＳＤＴＣＴを制御部１２５に出力する。ここで、電圧変動監視部１２６は、検出した電源電圧ＶＤＤの波形を示すデジタルデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよく、また、電源電圧ＶＤＤが予め定められた基準を超えて変動したことを示すデータを電源電圧検出信号ＳＤＴＣＴとして出力してもよい。
　制御部１２５は、タイミングクロック発生部３０からのＣＬＫＴＭＧ－１、および、電圧変動監視部１２６からの電源電圧検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを生成し、出力回路２０へ出力する。本例のタイミング発生回路１２０における他の構成については、電圧変動監視部１２６を有しない前述のタイミング発生回路１２０と略同様の機能を有するのでその説明を省略する。
　図１０は、本発明のさらに他の実施形態に係る受信回路２００の構成例を示す図である。受信回路２００は、入力信号ＳＩＮのデータパターンを検出する回路であって、デジタル変換部２１０、およびクロック発生回路２２０を備える。
　デジタル変換部２１０は、クロック発生回路２２０から与えられる受信クロック信号ＣＬＫＲＣＶに応じて、入力信号ＳＩＮの論理値を検出する。デジタル変換部２１０は、信号検出部２１１および信号取得部２１２を有する。
　クロック発生回路２２０は、所定の位相を有する受信クロック信号ＣＬＫＲＣＶを生成する。クロック発生回路２２０は、タイミングクロック発生部２２３、スイッチング電源２２４、制御部２２５、変動監視部２２６、受信クロック発生部２２７、および遅延回路２２８を有する。
　クロック発生回路２２０において、タイミングクロック発生部１２３、タイミングクロック発生部２２３、スイッチング電源２２４、および制御部２２５は、それぞれ、上記信号出力回路１０におけるタイミングクロック発生部３０、スイッチング電源４０、および制御部５０と対応し、略同様の機能を有するので重複する説明については省略する。
　信号検出部２１１は、入力信号ＳＩＮを受け取り、その信号レベルに応じた論理値を示す検出信号を信号取得部２１２に出力する。例えば、信号検出部２１１は、入力信号ＳＩＮの信号レベルが所定の基準レベルよりも大きくなったタイミングにおいて論理Ｌから論理Ｈにレベル遷移し、当該基準レベルよりも小さくなったタイミングにおいて論理Ｈから論理Ｌにレベル遷移するパルス波形を有する検出信号を信号取得部２１２に出力してよい。
　信号取得部２１２は、信号検出部２１１からの検出信号をクロック発生回路２２０からの受信クロック信号ＣＬＫＲＣＶのタイミングで取得し、当該検出信号の信号レベルに応じた２値のデータ列であるデジタルデータＳＯＵＴを出力する。ここで、信号取得部２１２は、デジタルデータＳＯＵＴを受信回路２００の外部の記憶装置あるいは表示装置へ出力してよい。また、デジタル変換部２１０は、信号取得部２１２の後段にメモリをさらに有し、信号取得部２１２から出力されるデジタルデータＳＯＵＴを当該メモリに格納してもよい。
　また、入力信号ＳＩＮが３値以上の多値データに応じた信号レベルを有する場合、信号検出部２１１は、入力信号ＳＩＮにおけるそれぞれの信号レベルを検出し、各信号レベルに応じた多値レベルの検出信号を信号取得部２１２に出力してよい。また、この場合、信号取得部２１２は、当該多値レベルの検出信号を受信クロック信号ＣＬＫＲＣＶのタイミングで取得し、各々の信号レベルに応じた多値のデータ列を出力してよい。
　スイッチング電源２２４は、タイミングクロック発生部２２３からのＣＬＫＴＭＧの周波数に応じて電源のＯＮ－ＯＦＦを切り替え、実効値として電源電圧ＶＤＤを遅延回路２２８へ出力する。制御部２２５は、タイミングクロック発生部２２３からのＣＬＫＴＭＧ、および変動監視部２２６からの変動検出信号ＳＤＴＣＴに基づいて所定の制御信号ＳＣＯＮＴを生成して遅延回路２２８へ出力する。制御部２２５は、例えば、受信クロック発生部２２７からの受信クロック信号ＣＬＫＲＣＶに対して遅延回路２２８が与える遅延量を制御する制御信号ＳＣＯＮＴを出力してよい。また、制御部２２５は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。
　変動監視部２２６は、信号検出部２１１からの検出信号における論理レベルが遷移するタイミング、すなわち当該検出信号のパルス波形におけるエッジタイミングを検出してその変動、すなわち当該パルス波形に生じるタイミングジッタを監視する。変動監視部２２６は、信号検出部２１１からの検出信号におけるエッジタイミングの検出結果を示す変動検出信号ＳＤＴＣＴを制御部２２５へ出力する。
　制御部２２５は、伝送遅延および外乱等に起因して入力信号ＳＩＮに生じるタイミングジッタによる上記エッジタイミングの変動に対して受信クロック信号ＣＬＫＲＣＶのタイミングを追従させるべく、制御信号ＳＣＯＮＴを更に調整してよい。具体的には、制御部２２５は、上記エッジタイミングの変動に対して遅延回路２２８の遅延量を同位相で変動させるべく、変動監視部２２６からの変動検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを調整してよい。これにより、信号検出部２１１からの検出信号におけるエッジタイミングが変動した場合でも、信号取得部２１２において、受信クロック信号ＣＬＫＲＣＶにより確実に検出信号を取得することができる。
　図１１は、受信回路２００の他の構成例を示す図である。本例の受信回路２００において、変動監視部２２６は、信号検出部２１１からの検出信号のパルス波形におけるエッジタイミングに加えて、スイッチング電源２２４から遅延回路２２８に与えられる電源電圧ＶＤＤを検出してその変動を監視する。そして、変動監視部２２６は、スイッチング電源２２４からの電源電圧ＶＤＤの検出結果、および信号検出部２１１からの検出信号におけるエッジタイミングの検出結果を示す変動検出信号ＳＤＴＣＴを制御部２２５へ出力する。
　制御部２２５は、電源電圧ＶＤＤの変動に基づいて、制御信号ＳＣＯＮＴを変動させてよい。具体的には、制御部２２５は、遅延回路２２８が受信クロック信号ＣＬＫＲＣＶに与える遅延量が、電源電圧ＶＤＤの経時的な変動、あるいはスイッチング電源４０の動作周期に応じて生じるリップルノイズによる電源電圧ＶＤＤの変動に起因して変動するのを抑えるべく、変動監視部２２６からの変動検出信号ＳＤＴＣＴに基づいて制御信号ＳＣＯＮＴを変動させてよい。これにより、電源電圧ＶＤＤが変動し得る場合でも、当該変動に起因する上記遅延量の変動を小さくすることができる。
　また、本例においても、制御部２２５は、伝送遅延および外乱等に起因して入力信号ＳＩＮに生じるタイミングジッタによる上記エッジタイミングの変動に対して受信クロック信号ＣＬＫＲＣＶのタイミングを追従させるべく、制御信号ＳＣＯＮＴを更に調整してよい。これにより、信号検出部２１１からの検出信号におけるエッジタイミングが変動した場合でも、信号取得部２１２において、受信クロック信号ＣＬＫＲＣＶにより確実に検出信号を取得することができる。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (13)

  1. 　信号を出力する信号出力回路であって、
    　与えられる電源電圧の変動、および、与えられる制御信号の変動に応じて、出力する信号の特性が変動する出力回路と、
    　前記電源電圧の変動による前記特性の変動を補償すべく、前記制御信号を変動させる制御部と
    　を備える信号出力回路。
  2. 　前記電源電圧を生成するスイッチング電源を更に備え、
    　前記制御部は、前記電源電圧の変動に応じた補正パターンが予め与えられ、前記補正パターンに基づいて、前記制御信号を変動させる
    　請求項１に記載の信号出力回路。
  3. 　前記制御部は、
    　前記補正パターンを格納する補正メモリと、
    　前記補正パターンに応じた信号を、前記制御信号に重畳する重畳部と
    　を有する請求項２に記載の信号出力回路。
  4. 　前記補正メモリは、前記補正パターンの波形を示すデジタルデータを、前記補正パターンとして格納し、
    　前記重畳部は、前記スイッチング電源におけるスイッチング周波数に応じた周波数で、前記デジタルデータを読み出す
    　請求項３に記載の信号出力回路。
  5. 　前記補正メモリは、前記スイッチング電源が生成する電源電圧に対して、逆位相の波形を有する前記補正パターンを格納する
    　請求項４に記載の信号出力回路。
  6. 　前記補正メモリは、複数種類の前記補正パターンを予め格納し、
    　前記重畳部は、前記出力回路の消費電力に応じた前記補正パターンを読み出す
    　請求項３に記載の信号出力回路。
  7. 　前記出力回路は、与えられる信号を、前記制御信号に応じた遅延量で遅延させて出力する遅延回路を有する
    　請求項１に記載の信号出力回路。
  8. 　前記出力回路に与えられる前記電源電圧の変動を監視する電圧変動監視部を更に備え、
    　前記制御部は、前記電圧変動監視部が検出した前記電源電圧の変動による前記特性の変動を補償すべく、前記制御信号を変動させる
    　請求項１に記載の信号出力回路。
  9. 　前記制御部は、前記電圧変動監視部が検出した前記電源電圧の波形に対して逆位相の波形を有する補正パターンに基づいて、前記制御信号を変動させる
    　請求項８に記載の信号出力回路。
  10. 　所定の位相を有するタイミング信号を生成するタイミング発生回路であって、
    　与えられる制御信号に応じた遅延量で入力信号を遅延させて前記タイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて前記遅延量が変動する遅延回路と、
    　前記電源電圧の変動による前記遅延量の変動を補償すべく、前記制御信号を変動させる制御部と
    　を備えるタイミング発生回路。
  11. 　被試験デバイスを試験する試験装置であって、
    　所定の位相を有するタイミング信号を生成するタイミング発生回路と、
    　前記タイミング信号に応じた位相を有する試験信号を生成し、前記被試験デバイスに供給する信号供給部と、
    　前記試験信号に応じた前記被試験デバイスの動作を検出し、前記被試験デバイスの良否を判定する判定部と
    　を備え、
    　前記タイミング発生回路は、
    　与えられる制御信号に応じた遅延量で入力信号を遅延させて前記タイミング信号を出力し、且つ、与えられる電源電圧の変動に応じて前記遅延量が変動する遅延回路と、
    　前記電源電圧の変動による前記遅延量の変動を補償すべく、前記制御信号を変動させる制御部と
    　を有する試験装置。
  12. 　入力信号のデータパターンを検出する受信回路であって、
    　与えられるクロック信号に応じて、前記入力信号の論理値を検出するデジタル変換部と、
    　所定の位相を有する前記クロック信号を生成するクロック発生回路と
    　を備え、
    　前記クロック発生回路は、
    　与えられる制御信号に応じた遅延量で基準信号を遅延させて前記クロック信号を出力し、且つ、与えられる電源電圧の変動に応じて前記遅延量が変動する遅延回路と、
    　前記電源電圧の変動による前記遅延量の変動を補償すべく、前記制御信号を変動させる制御部と
    　を有する受信回路。
  13. 　前記制御部は、前記入力信号のエッジの変動に追従して、前記遅延回路に与える前記制御信号を更に調整する
    　請求項１２に記載の受信回路。
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