CN112422295B - 以太网接口及相关***、方法和设备 - Google Patents

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Abstract

本发明题为“以太网接口及相关***、方法和设备”。本发明描述了数字接口及相关***、方法和设备。在一些实施方案中，接口可以是链路层与物理传输介质之间的接口。该接口可以被配置用于限制电磁发射(EME)的位速率和/或参考时钟，例如与工业中广泛使用的接口指定的位速率和/或时钟速率相比。

Description

以太网接口及相关***、方法和设备
技术领域
所公开的实施方案整体涉及以太网，并且更具体地讲，一些实施方案涉及限制电磁发射(EME)的接口。
背景技术
互连件广泛用于促进网络的各设备间的通信。一般来讲，通过耦合到物理介质(例如，总线、同轴电缆或双绞线对，但一般简称为“线路”)的设备在物理介质上传输电信号。
根据开放***互连模型(OSI模型)，基于以太网的计算机联网技术使用基带传输(即，电信号是离散电脉冲)来传输数据包并且最终传输在各网络设备间传送的消息。根据OSI模型，称为物理层(PHY)设备或控制器的专用电路用于接合在线路的模拟域与根据包信号传输操作的数据链路层(本文中也简称为“链路层”)的数字域之间。虽然数据链路层可包括一个或多个子层，但在基于以太网的计算机联网中，数据链路层通常至少包括提供物理层的控制抽象化的介质访问控制(MAC)层。作为示例，当将数据传输到网络上的另一个设备时，MAC控制器可为物理介质准备帧，添加纠错元件，并且实现冲突避免。此外，当从另一个设备接收数据时，MAC控制器可确保所接收的数据的完整性并且为更高的层准备帧。
存在实现物理层和链路层(并且可包括其他层，但不限于此)的各种网络拓扑。***部件互连(PCI)标准和并行高级技术附件(并行ATA)两者大约自1990年代早期起可实现多点总线拓扑。自2000年代早期起的趋势已变成使用点对点总线拓扑，例如，PCI Express标准和串行ATA(SATA)标准实现点对点拓扑。
典型的点对点总线拓扑可实现每个设备之间的线路(例如，专用的点对点)或设备与交换机之间的线路(例如，交换的点对点，但不限于此)。在多点拓扑中，物理介质是共享总线，并且每个网络设备例如经由基于物理介质的类型(例如，同轴或双绞线对，但不限于此)选择的电路来耦合到共享总线。
点对点总线拓扑(诸如专用的点对点拓扑或交换的点对点拓扑)需要比多点拓扑更多的电线和更昂贵的材料，这部分上是由于设备之间有更大数量的链路。在某些应用(诸如汽车)中，可存在使其难以直接连接设备的物理约束，因此网络或子网络中不需要或不需要那么多直接连接的拓扑(例如，多点拓扑，但不限于此)可不易受到此类约束的影响。
基带网络(例如，多点网络，但不限于此)上的设备共享相同的物理传输介质，并且通常使用该介质的整个带宽来传输(换句话说，基带传输中使用的数字信号占用该介质的整个带宽)。因此，基带网络上的仅一个设备可在给定时刻传输。因此，介质访问控制方法用于处理共享传输介质的争用。
附图说明
虽然本公开通过特别指出并清楚要求保护具体实施方案的权利要求书作出结论，但在结合附图阅读时可更易于从下面的描述中确定本公开的范围内的实施方案的各种特征和优点，在附图中：
图1示出了根据一个或多个实施方案的网络段。
图2示出了根据一个或多个实施方案的例程。
图3示出了根据一个或多个实施方案的数据路径。
图4示出了根据一个或多个实施方案的数字接口。
本发明的实施模式
在以下详细描述中，参考了附图，这些附图构成其一部分，并且以举例说明的方式在其中示出了可实践本公开的具体示例性实施方案。充分详细地描述了这些实施方案以使本领域普通技术人员能够实践本公开。然而，可利用其他实施方案并且可作出结构、材料和过程改变，而不脱离本公开的范围。
本文给出的图示并非意在为任何特定方法、***、设备或结构的实际视图，而仅仅是用于描述本公开的实施方案的理想化表示。本文给出的附图未必按比例绘制。为方便读者，各个附图中的相似结构或部件可保持相同或相似的编号；然而，编号的相似性并非意指这些结构或部件的尺寸、组成、配置或任何其他特性一定相同。
应当易于理解，如本文一般性描述且在附图中示出的实施方案的部件可按多种多样的不同配置来布置和设计。因此，各种实施方案的以下描述并不旨在限制本公开的范围，而是仅仅表示各种实施方案。
以下描述可包括有助于使本领域普通技术人员能够实践所公开的实施方案的示例。术语“示例性”、“举例来说”和“例如”的使用意指相关描述是解释性的，并且虽然本公开的范围旨在涵盖这些示例和法律等效物，但这些术语的使用并不旨在将实施方案或本公开的范围限制于指定的部件、步骤、特征、功能等。
因此，除非本文另外指明，否则所示出和描述的具体实施方式仅仅是示例，并且不应被解释为实现本公开的唯一方式。可以以框图形式示出元件、电路和功能，以免本公开因不必要的细节而含糊不清。相反，除非本文另外指明，否则所示出和描述的具体实施方式仅仅是示例性的，并且不应被解释为实现本公开的唯一方式。另外，方框定义及逻辑在各个方框之间的划分是具体实施方式的示例。对于本领域普通技术人员来说将显而易见的是，本公开可通过许多其他划分解决方案来实践。大多数情况下，已省略了与时序考虑等有关的细节，其中此类细节不是获得本公开的完全理解所必需的，且在相关领域的普通技术人员的能力范围之内。
本文所述的信息和信号可使用多种不同技术和技能中的任何一种来表示。例如，可在本说明书通篇引用的数据、指令、命令、信息、信号、位和符号可由电压、电流、电磁波、磁场或粒子、光场或粒子或它们的任何组合表示。为了清楚地呈现和描述，一些附图可将信号示出为单个信号。本领域普通技术人员应当理解，信号可表示信号的总线，其中总线可具有多种位宽，并且本公开可在任何数量的数据信号上实现，包括单个数据信号。
如本文所用，就给定参数、特性或条件而言的术语“基本上”和“约”在本领域普通技术人员将理解的程度上意指并包括给定参数、特性或条件存在一定程度的差异，诸如在可接受的制造公差以内。例如，基本上为或约为指定值的参数可为指定值的至少约90％、指定值的至少约95％、指定值的至少约99％、或甚至指定值的至少约99.9％。
应当理解，本文使用诸如“第一”、“第二”等名称对元件的任何引用不限制这些元件的数量或顺序，除非明确地说明了这样的限制。相反，这些名称在本文中用作区分两个或更多个元件或元件实例的方便方法。因此，对第一元件和第二元件的引用并非意指仅可采用两个元件或者第一元件必须以某种方式先于第二元件。另外，除非另有说明，否则一组元件可包括一个或多个元件。同样，以单数形式提及的元件有时也可包括该元件的一个或多个实例。
结合本文所公开的实施方案描述的各种示例性逻辑块、模块和电路可使用被设计为执行本文所述功能的通用处理器、专用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、离散门或晶体管逻辑、离散硬件部件、或它们的任何组合来实现或执行。通用处理器(本文中也可称为主处理器或简称主机)可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可被实现为计算设备的组合，诸如DSP和微处理器的组合、多个微处理器、与DSP内核结合的一个或多个微处理器、或任何其他此类配置。当包括处理器的通用计算机被配置为执行与本公开的实施方案相关的计算指令(例如，软件代码)时，该通用计算机被视为专用计算机。
另外，应当注意，这些实施方案可按照被描绘为流程图、流程示意图、结构图或框图的过程来描述。尽管流程图可将操作动作描述为顺序过程，但是这些动作中的许多动作可以以另一种序列、并行地或基本上同时地执行。另外，可重新排列这些动作的顺序。过程可对应于方法、线程、功能、程序、子例程或子程序，但不限于此。此外，本文所公开的方法可在硬件、软件或两者中实现。如果在软件中实现，则这些功能可作为计算机可读介质上的一个或多个指令或代码来存储或传输。计算机可读介质包括计算机存储介质和通信介质两者，包括促进计算机程序从一个地方转移到另一个地方的任何介质。
在所公开的实施方案中，除非另有说明，否则冲突应被理解为是指逻辑冲突(即，推断/预测实际冲突，但来自不同节点的信号不一定同时存在于共享传输介质上)。
可在物理层处执行用于介质访问调谐的协议。例如，10SPE(即，10Mbps单对以太网)是电气电子工程师学会(IEEE)当前正作为IEEE 802.3cgTM开发的网络技术规范，并且该10SPE规范包括任选的PLCA协调子层，从理论上讲，该协调子层可用于避免多点总线上的冲突。可在PHY中实现其他介质访问调谐协议，包括时间感知协议和流量整形协议。一般来讲，执行介质访问调谐的一个优点是在检测到冲突之后MAC仍可接收数据，因为引起冲突的接收数据不应当被传输数据破坏。然而，一些传统MAC假定任何冲突是实际冲突，并且因此被配置为回退并忽略接收数据线路上的任何接收数据。
本公开的一些实施方案整体涉及考虑了一些传统MAC的行为的在冲突之后对数据接收的改进的处理的过程以及被配置为实现其的***。
图1示出了网络段100的功能框图，该网络段包括链路层设备MAC 104和物理层(PHY)设备PHY 102。作为非限制性示例，网络段100可为一段多点网络、一段多点子网络、作为一段混合介质网络的多点总线、或其组合或子组合。作为非限制性示例，网络段100可为以下的一者或多者的一部分或包括以下的一者或多者：微控制器型嵌入式***、用户型计算机、计算机服务器、笔记本计算机、平板计算机、手持设备、移动设备、无线耳塞设备或耳机设备、有线耳塞或耳机设备、电器子***、照明子***、声音子***、楼宇控制***、住宅监测***(例如，针对安全性或公用事业用量，但不限于此)、电梯***或子***、公共交通控制***(例如，针对地上列车、地下列车、电车或公共汽车，但不限于此)、汽车***或汽车子***、或工业控制***，但不限于此。
PHY 102被配置为与MAC 104接合。作为非限制性示例，PHY 102和/或MAC 104可为芯片封装，其包括被配置用于执行本文所述的全部或部分实施方案的存储器和/或逻辑。作为非限制性示例，PHY 102和MAC 104分别可被实现为单独的芯片封装或者单芯片封装(例如，***级封装(SIP))中的电路(例如，集成电路)。
PHY 102还被配置为与共享传输介质106接合，该共享传输介质是物理介质，它是作为例如网络段100的一部分的节点的通信路径或网络段100是其一部分的网络，包括含PHY 102和MAC 104的节点。作为一个非限制性示例，共享传输介质106可为单个双绞线对(诸如用于单对以太网)。
在图1所示的示例中，MAC 104被配置为流量感知的，并且更具体地讲，被配置为实现冲突检测和/或避免协议。在一个实施方案中，MAC 104被配置为执行载波感测多路访问(CSMA)。更具体地讲，MAC 104被配置为检查共享传输介质106上的载波，并且如果其检测到载波，则其一直等待到没有检测到载波(即，该通道空闲)才开始数据传输。
图2示出了根据一个或多个实施方案的用于域交叉方法的过程200的流程图。在操作202中，过程200生成时钟。在一个实施方案中，以本地晶体振荡器的频率生成时钟。在一个实施方案中，在操作202中生成的时钟的时钟速率是25兆赫兹，并且晶体振荡器是25兆赫兹的晶体振荡器。
在操作204中，过程200使用时钟以第一时钟速率对以太网物理层的数据路径进行计时。在一个实施方案中，以在操作202中生成的时钟的时钟速率对数据路径的一个或多个操作块进行计时。
在操作206中，过程200使用时钟对用于将以太网物理层与以太网链路层可操作地耦合的第一接口进行计时，其中对第一接口进行计时包括以等于或小于接口的位速率的第二时钟速率对第一接口进行计时。在一个实施方案中，选择第一接口的位速率以限制电磁发射(EME)。在一个实施方案中，以5兆赫兹对第一接口进行计时。在一个实施方案中，对时钟进行分频，并且具有与第二时钟速率相对应的频率的分频时钟用于以第二时钟速率对第一接口进行计时。在一个实施方案中，将关于分频时钟的信息提供给在第一时钟上操作的数据路径。
在操作过程200中，提供关于在第一接口处使用的时钟的信息。以第一时钟速率计时的数据路径使用关于第二时钟速率的信息来准备第二时钟速率的数据。在一个实施方案中，关于第二时钟速率的信息可以包括相位信息。
在操作210中，过程200使第一接口的位速率和时钟速率与以太网链路层处的第二接口的位速率和时钟速率同步。
图3示出了数据路径300的功能框图，该数据路径包括两个时钟域，即第一时钟域312和第二时钟域314。作为非限制性示例，可以选择第一时钟域312，因为它是或者是基于本地晶体振荡器的频率。作为非限制性示例，可以选择第二时钟域314，因为它是与较低EME相关联的频率而不是第一时钟域的频率。
在图3的实施方案中，第一时钟域312包括PHY 102的两个子层：物理介质附接(PMA)子层306和物理编码(PC)子层304。这些子层及其功能块，CDR 320、解串行器322、解扰324、解码326和时钟接口328都在第一时钟域312中操作。在该实施方案中，PC子层304包括功能块、时钟接口。值得注意的是，在其他实施方案中，该功能块可以在不同的子层或其自身的子层中。时钟接口328被配置为将第一时钟域312与第二时钟域314接合。在稍后描述的一个实施方案中，时钟接口328可以被配置成为第二时钟域314提供时钟。在数据路径300中，从第一时钟域312到第二时钟域314的转变发生在域交叉302处。
在图3的实施方案中，第二时钟域314包括接口308和谐调子层310。作为非限制性示例，接口308可以是介质独立接口(MII)的版本，其中第二时钟域不符合为MII指定的位速率。接口308包括接收数据线330，该接收数据线被配置用于存储和/或传输从第一时钟域312接收的数据，更具体地，将数据从物理层侧316传输到数据路径300的链路层侧318。
通常，谐调子层310被配置为使接收数据线330和接收数据线332的位速率与链路层侧318处的接口的位速率同步。作为非限制性示例，谐调子层310被配置为使对应于第二时钟域314的位速率与MII中指定的位速率同步，使得链路层侧318上的MII封装器可以正确地处理数据。
图4示出了根据一个或多个实施方案的***400的框图。***400包括通过接口422可操作地耦合的PHY子接口408和链路层404。PHY 406包括被配置为基于晶体振荡器430生成本地时钟434的时钟发生器432，其位于PHY 406处。时钟分频器440被配置为响应于本地时钟434生成分频时钟438。在一个实施方案中，时钟分频器440被配置为响应于控制位(未示出)对本地时钟434进行分频。在一个实施方案中，控制位可以是设置用于对本地时钟434进行分频的整数除数的一个或多个位。
在一个实施方案中，任选地，时钟分频器440可以被配置为向接收数据路径402，并且更具体地，向对准和解码426提供时钟信息436。时钟信息436可以包括关于分频时钟438的相位和/或边沿信息，并且对准和解码可以被配置为对分频时钟438的相应正相位或负相位执行符号对准。
作为非限制性示例，对准和解码426可以被配置为执行符号对准以便在时钟信号的相应正相位和负相位上对准接收数据的符号(有效地使接口422的数据速率加倍)。作为另一个非限制性示例，对准和解码426可以被配置为执行碰撞避免信号和诸如有效数据信号(例如，用于指示有效数据在接口422处可用于链路层404，但不限于此)之类的其他信号的符号对准。图4的组合载波侦听和数据有效线CRS/DV 452是用于非排他性冲突避免信令的线的非限制性示例，因为它用于信号，即组合载波侦听和数据有效452，其在时钟的相位中的一个上具有指示可由CSMA/CD MAC使用的载波活动的载波侦听信号，并且在时钟的相位中的另一个上具有指示有效数据在接口422处可用于MAC的数据有效信号。
接口422接收分频时钟438并使用分频时钟438来计时。分频时钟438的速率等于或小于接口422被配置为在接收数据线416上发送数据的位速率。分频时钟438也等于或小于参考时钟的时钟速率，接口422被配置为在参考时钟线414上提供该参考时钟连同在接收数据线416上的数据，即，从PHY 406提供到链路层404。
同步器424被配置为同步跨接口422发送信号中的至少一些。在图4中，同步器424至少被配置为发送接收数据448和组合载波侦听/数据有效信号CRS/DV 452。
子接口408被配置为在接收数据线416上接收数据448并且在参考时钟线414上接收参考时钟446。响应于参考时钟446和接收数据448，在接口接收数据线412上提供接口接收数据444，并且在接口参考时钟线410上提供接口参考时钟442。
在一个实施方案中，接口接收数据444和接口参考时钟442分别具有由接口422的链路层侧预期的位速率和时钟速率。作为非限制性示例，接口422可以至少部分地根据指定50兆赫兹参考时钟的接口定义(例如，RMII，但不限于此)来配置。在预期的使用情况中，接口422的物理层侧(即，PHY 406)通过参考时钟线414向接口422的链路层侧(即，MAC 104)提供5兆赫兹参考时钟446。在这种预期的使用情况中，子接口408在接口参考时钟线410处生成50兆赫兹的接口参考时钟442。类似地，如果接收数据线416上的由接口422的物理层侧提供的接收数据448的位速率不同于接口422的链路层侧所预期的位速率，则子接口408将接收数据448的位速率与接口422的链路层侧的位速率对准，并且获得处于预期位速率的接口接收数据444。
在一些实施方案中，接口422可以包括用于对准位速率或以指定时钟速率生成时钟的电路。子接口408可以被配置为使用或修改这种电路的操作，以便分别考虑预期时钟速率和/或位速率与参考时钟446和接收数据448的时钟速率和/或位速率之间的差异。
本领域普通技术人员将认识到本文公开的实施方案的许多优点和益处。作为非限制性示例，可以使用更快的本地时钟来操作以太网物理层的电路和部件，同时可以跨互连件向MAC提供更慢的时钟和位速率。更慢的时钟速率和位速率可以减少来自节点或PHY的EME。在一些预期的使用情况中，减小的EME将减小对其中部署根据所公开实施方案的PHY的网络或环境中的其他设备、***或子***的干扰。
值得注意的是，PHY 406还可以被表征为链路层404和更一般的链路层与电缆/传输介质(诸如共享传输介质106)之间的数字接口。
本公开中按照“典型的”、“常规的”或“已知的”方式对某物进行的任何表征不一定意指其已在现有技术中公开或现有技术中已认识到所讨论的方面。这也不一定意指在相关领域中，其广泛已知、被充分理解或被常规使用。
本公开中使用的术语，尤其是所附权利要求(例如，所附权利要求的主体)中使用的术语通常旨在作为“开放”术语(例如，术语“包括”应解释为“包括但不限于”，术语“具有”应解释为“至少具有”，术语“包含”应解释为“包含但不限于”等)。
附加地，如果意图特定数量的引入权利要求表述，则在权利要求中将明确地陈述这样的意图，并且在没有这样表述的情况下，不存在这样的意图。例如，为了帮助理解，以下所附权利要求可以包含介绍性短语“至少一个”和“一个或多个”的使用以引入权利要求表述。然而，此类短语的使用不应被解释为暗示由不定冠词“一”或“一个”引用权利要求表述将包含这种引入权利要求表述的任何特定权利要求限制于仅包含一个这样表述的实施方案，即使当相同的权利要求包括介绍性短语“一个或多个”或“至少一个”，以及诸如“一”或“一个”的不定冠词时(例如，“一”和/或“一个”当被解释为“至少一个”或“一个或多个”)；对于使用用于引入权利要求表述的定冠词也是如此。
此外，即使明确地引用了特定数量的引入权利要求表述，本领域技术人员将认识到这样的表述应当被解释为意味着至少所述数量(例如，没有其他修饰语的“两个表述”的简单表述意味着至少两个表述，或两个或更多的表述)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C中的一个或多个等”的惯例的那些情况下，通常，这种构造旨在包括单独的A，单独的B，单独的C，在一起的A和B，在一起的A和C，在一起的B和C，或在一起的A、B和C等。
此外，无论在说明书、权利要求还是附图中，呈现两个或更多个替代术语的任何析取词或短语应当被理解为考虑包括术语中的一者、术语中的任一者、或术语两者的可能性。例如，短语“A或B”应当被理解为包括“A”或“B”或“A和B”的可能性。
虽然本文已相对于某些所示的实施方案描述了本公开，但本领域普通技术人员将认识和了解到本发明不受此限制。相反，可对所示出和描述的实施方案进行许多添加、删除和修改，而不脱离如下文要求保护的本发明及其法律等效物的范围。另外，来自一个实施方案的特征可与另一个实施方案的特征组合，同时仍涵盖在本发明人所预期的本发明的范围内。
本公开的附加非限制性实施方案包括：
实施方案1：方法，包括：生成时钟；使用时钟以第一时钟速率对以太网物理层的数据路径进行计时；使用时钟对用于将以太网物理层与以太网链路层可操作地耦合的第一接口进行计时，其中对第一接口进行计时包括以等于或小于第一接口的位速率的第二时钟速率对第一接口进行计时；以及使第一接口的位速率和时钟速率与以太网链路层处的第二接口的位速率和时钟速率同步。
实施方案2：实施方案1的方法，其中以第一频率生成时钟包括在晶体振荡器处以第一频率生成时钟。
实施方案3：实施方案1和2中任一项的方法，还包括响应于时钟而生成分频时钟。
实施方案4：实施方案1至3中任一项的方法，其中以基本上等于接口的位速率的第二时钟速率对接口进行计时包括使用分频时钟以基本上等于接口的位速率的第二时钟速率对接口进行计时。
实施方案5：实施方案1至4中任一项的方法，其中第二时钟速率基本上是5兆赫兹并且第一时钟速率基本上是25兆赫兹。
实施方案6：实施方案1至5中任一项的方法，其中第二时钟速率基本上是2.5兆赫兹并且第一时钟速率基本上是25兆赫兹。
实施方案7：实施方案1至6中任一项的方法，还包括在数据路径处从第一时钟域跨越到第二时钟域，其中第一时钟域与第一时钟速率相关联并且第二时钟域与第二时钟速率相关联。
实施方案8：实施方案1至7中任一项的方法，还包括响应于电磁发射(EME)限制而选择第一接口的第二时钟速率。
实施方案9：***，包括：以太网物理层的数据路径，该数据路径被配置用于第一时钟速率；第一接口，该第一接口用于将以太网物理层可操作地耦合到以太网链路层，该第一接口被配置用于小于或等于第一接口的位速率的第二时钟速率；时钟发生器，该时钟发生器被配置为生成时钟，该时钟用于对数据路径进行计时并用于对第一接口进行计时；和以太网链路层的谐调层，该谐调层被配置为使第一接口的位速率和时钟速率与第二接口的位速率和时钟速率同步。
实施方案10：实施方案9的***，其中数据路径包括时钟和数据恢复电路。
实施方案11：实施方案9和10中任一项的***，还包括被配置为响应于时钟而提供分频时钟的时钟接口。
实施方案12：实施方案9至11中任一项的***，其中数据路径被配置为响应于从时钟接口接收的一个或多个控制信号而从第一时钟域跨越到第二时钟域。
实施方案13：实施方案9至12中任一项的***，其中第一时钟域与第一时钟速率相关联并且第二时钟域与第二时钟速率相关联。
实施方案14：实施方案9至13中任一项的***，其中第二时钟速率基本上是5兆赫兹并且第一时钟速率基本上是25兆赫兹。
实施方案15：实施方案9至14中任一项的***，其中第二时钟速率基本上是2.5兆赫兹并且第一时钟速率基本上是25兆赫兹。
实施方案16：实施方案9至15中任一项的***，其中第一接口包括一个或多个输出，并且一个或多个输出的输出被分配给用于非排他性冲突避免信令的信号。

Claims (16)

1.一种用于以太网接口的方法，包括：
生成时钟；
使用所述时钟以第一时钟速率对以太网物理层的数据路径进行计时；
使用所述时钟对用于将所述以太网物理层与以太网链路层可操作地耦合的第一接口进行计时，其中对所述第一接口进行计时包括以等于或小于所述第一接口的位速率的第二时钟速率对所述第一接口进行计时；以及
使所述第一接口的位速率和时钟速率与所述以太网链路层处的第二接口的位速率和时钟速率同步。
2.根据权利要求1所述的方法，其中以第一频率生成所述时钟包括在晶体振荡器处以所述第一频率生成所述时钟。
3.根据权利要求1所述的方法，还包括响应于所述时钟而生成分频时钟。
4.根据权利要求3所述的方法，其中以等于所述接口的位速率的所述第二时钟速率对所述接口进行计时包括使用所述分频时钟以等于所述接口的位速率的所述第二时钟速率对所述接口进行计时。
5.根据权利要求1所述的方法，其中所述第二时钟速率是5兆赫兹并且所述第一时钟速率是25兆赫兹。
6.根据权利要求1所述的方法，其中所述第二时钟速率是2.5兆赫兹并且所述第一时钟速率是25兆赫兹。
7.根据权利要求1所述的方法，还包括在所述数据路径处从第一时钟域跨越到第二时钟域，其中所述第一时钟域与所述第一时钟速率相关联并且所述第二时钟域与所述第二时钟速率相关联。
8.根据权利要求1所述的方法，还包括响应于电磁发射(EME)限制而选择所述第一接口的所述第二时钟速率。
9.一种用于以太网接口的***，包括：
以太网物理层的数据路径，所述数据路径被配置用于第一时钟速率；
第一接口，所述第一接口用于将所述以太网物理层可操作地耦合到以太网链路层，所述第一接口被配置用于小于或等于所述第一接口的位速率的第二时钟速率；
时钟发生器，所述时钟发生器被配置为生成时钟，所述时钟用于对所述数据路径进行计时并用于对所述第一接口进行计时；和
所述以太网链路层的谐调层，所述谐调层被配置为使所述第一接口的位速率和时钟速率与第二接口的位速率和时钟速率同步。
10.根据权利要求9所述的***，其中所述数据路径包括时钟和数据恢复电路。
11.根据权利要求9所述的***，还包括被配置为响应于所述时钟而提供分频时钟的时钟接口。
12.根据权利要求11所述的***，其中所述数据路径被配置为响应于从所述时钟接口接收的一个或多个控制信号而从第一时钟域跨越到第二时钟域。
13.根据权利要求12所述的***，其中所述第一时钟域与所述第一时钟速率相关联并且所述第二时钟域与所述第二时钟速率相关联。
14.根据权利要求9所述的***，其中所述第二时钟速率是5兆赫兹并且所述第一时钟速率是25兆赫兹。
15.根据权利要求9所述的***，其中所述第二时钟速率是2.5兆赫兹并且所述第一时钟速率是25兆赫兹。
16.根据权利要求9所述的***，其中所述第一接口包括一个或多个输出，并且所述一个或多个输出的输出被分配给用于非排他性冲突避免信令的信号。
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