經濟部中央標準局員工消費合作社印製 4 4 10b'/ A7 B7五、發明説明（1 ) 【發明之技術背景】 本發明係關於半導體記憶裝置，例如利用L 0 C ( Lead On Chip)技術之外部讀出端子的動態型RAM ( radom access memory )而來謀求大記憶容量化之有效的技 術。 L 0 C ( Lead On Chip )構成的半導體記憶體之周邊 電路的配置手法，一般是沿著晶片之長度方向的中央部份 來配列接合墊片，且經由如此的接合墊片來對應於所被輸 入的位址訊號等之輸入訊號而配置位址緩衝器及位址解碼 器等。此類的半導體記憶體，係例如有記載於日本特開平 5 — 343634 號者。 【發明之槪要】 隨著記憶容量的增大化，半導體晶片也隨之大型化， 在此的訊號傳遞路徑會有對動作速度造成莫大的影響之傾 向。就上述習知之半導體記憶體而言，本案發明者發現， 由於只考慮到經由接合墊片而被輸入的輸入訊號之訊號傳 達路徑，因此由記憶資訊的讀出或寫入之位址選擇動作與 被選擇之記憶格的外部端子之間的訊號流動情況全體來看 時，即使令上述之訊號傳達路徑最短化，也未必可使記憶 體形成高速化。尤其是隨著半導體晶片的大型化，必須要 有缺陷救濟電路，甚至根據不良位址的檢測及其結果所進 行的預備電路之切換等方面也要考慮到，因此對於習知之 周邊電路的配置方法而言，訊號行進的路徑會有變長之虞 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------1------1T------^ -' (請先Μ讀背面之注意事項再磧寫本頁) -4- 4 4108 7 A7 B7 經濟部中央橾準局員工消費合作社印製 五、發明説明（2 ) 此外，在位址選擇動作中，若針對2進位的位址訊號 進行預解碼處理的話，則對輸入訊號而言，預解碼輸出訊 號的數量必然會有增多的趨勢，且如上述，若使鄰接於位 址緩衝器而設置預解碼電路的話，則多數的配線會集中於 半導體晶片的中央部份，此結果將會導致其積體度變差。 本發明之目的在於提供一種適用於大記憶容量化與高 速化之半導體記憶裝置。又，本發明之其他目的在於提供 一種能夠、實現電路的高集成化之半導體記憶裝置。有關本 發明之上述及其他的目的與新穎的特徵方面，由本案說明 書中的記載與添附圖面可明確得知。 本案所揭示之發明中具代表性者之槪要，簡單而言如 下述。亦即，以能夠2分割半導體晶片（應與外部讀出端子 連接）之方式來將電極排列設置於中央部份，並且鄰接於上 述電極中被供給有位址訊號的電極而設置一位址緩衝器， 而且夾持形成有上述複數電極的中央部份而至少分割成2 個於複數的字元線與複數的位元線的交點以陣列方式配置 複數的記憶格之記憶體陣列，又與形成有半導體晶片的電 極的中央部份呈相反側的半導體晶片的周邊側設置一供以 選擇上述字元線與位元線之位址解碼器，又由上述中央部 份至設有上述位址解碼器的部份之中間部份配置一供以進 行上述位址訊號的解讀之預解碼器。 【實施發明之最佳形態】 (讀先閲讀背面之注意事項再填寫本頁) 裝 訂· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4 4108 7 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明（3 ) 圖1係表示本發明之動態型R A Μ之一實施例之槪略 佈局圖。同圖，在構成動態型RAM的各電路區塊之中， 與本發明相關的部份被簡略化，這是因爲 該部份可藉由公知的半導體積體電路的製造技術來形成於 單結晶矽之類的1個半導體基板上。 就此實施例而言，並無特別加以限制，全體記憶體陣 列被分成8個。亦即，沿著半導體晶片的長度方向的上下 被分割配置4個，及左右各2個，且在沿著上述晶片的長 度方向的中央部份設有位址輸入電路，資料輸入電路及由 接合墊片列所構成的輸出入介面電路（Peripheral )等。又 ，在上述記億體陣列的中央側配置有主放大器Μ A。 如上述在沿著半導體晶片的長度方向的上下各分割配 置2個（共4個），及左右各2個，合計8個所構成的各 記憶體陣列中，對長度方向而言，係於左右方向的中央部 配置有X系預解碼電路R OWP D C及救濟電路 ROWRED，Y系預解碼電路COLPDC及救濟電路 C 0 L R E D。並且，在沿著上述記億體陣列的中間部份 形成有主字元驅動領域M W D，而來分別驅動對應於各記 憶體陣列而延伸於上方側的主字元線。 在上述記憶體陣列中，與上述晶片中央部份呈相反側 的晶片周邊側設有Υ解碼器Y D C。亦即，在此實施例中 *係根據配置於上述中央側的主放大器Μ Α及配置於周邊 側的Y解碼器YDC，而使上述分割成8個之各記憶體陣 列能夠形成被夾持之狀態方式來予以配置。 ---^-------^------,訂------0 (請先鬩讀背面之注意事項再頊寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210'〆2?7公釐） 08 7 A7 B7 經濟部中央標準局員工消費合作社印装 五、發明説明（4 ) 又，上述記憶體陣列，將如後述那樣被分割成複數的 副陣列。該副陣列，係被圍繞於感測放大器領域及副字元 驅動領域而形成。上述感測放大器領域與上述副字元驅動 領域的交叉部係形成交叉領域。並且’被設置於上述感測 放大器領域的感測放大器係根據共感測方式而構成，除了 被配置於記憶格陣列的兩端的感測放大器以外，以感測放 大器爲中心在左右設置互補位元線，而且選擇性地予以連 接於左右任一的記憶格陣列的互補位元線。 如上述沿著半導體晶片的長度方向而分開的記憶體陣 列，係以2個爲一組。如此以2個爲一組而配置之2個記 憶體陣列的中間部份配置有X系預解碼電路R 〇 W P D C 及救濟電路ROWRED，Y系預解碼電路COLPDC 及救濟電路COLRED。亦即，以X系預解碼電路 ROWPDC及救濟電路ROWRED，Y系預解碼電路 COLPDC及救濟電路COLRED爲中心，記憶體陣 列於上下被配置。上述主字元驅動領域M W D，係以能夠 貫通上述1個的記憶體陣列之方式來形成延伸於晶片長度 方向的主字元線之選擇訊號。並且’在上述主字元驅動領 域M W D亦設有副字元選擇用的驅動器，將如後述那樣， 與上述主字元線平行延伸，而形成副字元選擇線的選擇訊 號。 1個副陣列係由：5 1 2條的副字元線（圖中未示） ，及垂直於副字元線之5 1 2對的互補位元線（或資料線 )所構成。又，爲了救濟不良字元線或不良位元線，而設 U3 (請先閱讀背面之注意事項再>寫本頁)
L -9 Τ 本紙張尺度適用中國囷家標準（CNS ) Α4規格（2iOX297公釐） 經濟部中央標準局貞工消費合作社印装 ^ 4 410 8 7 A7 _________B7____五、發明説明（5 ) 置預備字元線及預備位元線。在上述丨個記億體陣列中， 由於上述副陣列係於字元線的配列方向設置1 6個，因此 全體的副字元線約被設置8 K，而於位元線的配列方向設 置8個’因此全體的互補位元線約被設置4K。又，由於 如此之記憶體陣列全部被設置8個，因此全體具有 8x8Kx4K=256M位元之大記憶容量。藉此，互 補位元線的長度，係對應於〗6個副陣列，而被分割成 1 / 1 6的長度。副字元線，係對應於8個副陣列，而被 分割成1 / 8的長度。 在各上述1個記憶體陣列所被分割的副陣列中設有副 字元驅動器（副字元線驅動電路）。副字元驅動器係如上 述那樣對主字元線分割成1 / 8的長度，而形成與彼平行 延伸之副字元線的選擇訊號。在此實施例中，爲了減少主 字元線的數量，換言之，爲了緩和主字元線的配線間距， 雖無特別加以限制，但可對1條主字元線，於互補位元線 方向上設置4條的副字元線。又 > 爲了從主字元線方向上 所被分割成8條副字元線中，以及從互補位元線方向上所 被分配的4條副字元線中選擇的1條副字元線，而於主字 元驅動器N W D中配置副字元選擇驅動器（圖中未示）。 該副字元選擇驅動器，係形成由延伸於上述副字元驅動器 的配列方向之4條的副字元選擇線之中選擇1條的選擇訊 號。 圖2係表示供以說明本發明之動態型R A Μ之動作之 槪略佈局圖。同圖中，在採用圖1那樣的佈局時，將根據 --^-------^------V------^ (請先閲讀背面之注意事項再螇寫本頁> 本紙張尺度適用中國國家樣準（CNS ) Α4规格（210X297公釐） -8- -4 1 0 8 7 Α7 Β7 經濟部中夬標率局貝工消費合作社印製 五、發明説明（6 ) 來自位址緩衝器（被設置在晶片下側）的訊號，而以箭形 符號來表示出在進行晶片上側的記憶體陣列的讀出時之訊 號的流向。 若Y位址被輸入的話，則將經由位址緩衝器而被傳送 至設置於上述記憶體陣列的中間部之救濟電路 COLRED，以及經由預解碼器COLPDC而被傳送 至配置於晶片的周邊側之Y解碼器YDC ，在此形成Y選 擇訊號。又，根據上述Y選擇訊號，1個副陣列的互補位 元線會被選擇，而被傳送至與彼呈相反側的晶片中央部側 之主放大器MA，並且被放大後經由輸出電路（圖中未示 )而被輸出。 此構成一眼可以判斷得知，訊號會被晶片所牽制，而 導致讀出訊號被輸出爲止的時間會變得較長。但在救濟電 路中，由於必須保持位址訊號不變而輸入，因此若把救濟 電路配置於晶片中央的任何一處的話，則將會等待判定結 果（是否爲不良位址）來決定預解碼器的輸出時間。亦即 ，若預解碼器與救濟電路分開的話，則在此的訊號延遲會 形成使實際的Y選擇動作延遲之因素。又，由於救濟電路 是以1個電路區塊而配置，因此假使在圖2中預解碼器與 救濟電路被配置於上側的記憶體陣列的近旁’則在上述記 憶體陣列中訊號延遲並不會造成問題。 但，在鄰接於上述位址緩衝器而配置的記憶體陣列中 ，位址訊號將被供給至與彼呈相反側的晶片端部之救濟電 路及預解碼器中，並在此判定是否對不良位址進行存取’ (諳先閲讀背面之注意事項再读寫本頁) 4°
T 本紙張尺度適用中國國家標準（CNS ) Μ規格（2丨0X 297公釐） -9 4 4108 7 經濟部中央樣準局貝工消費合作社印製 A7 B7 _五、發明説明（7 ) 其判定結果會以和上述相反的途徑返回而進行Y選擇動作 。如上述具有複數的記憶體陣列時，由於是配合選擇動作 中時間花最多之記憶體陣列的選擇動作來決定記億週期， 因此會根據上述那樣最壞的訊號延遲來約束記憶體存取時 間。 又，若針對在記憶體陣列中供以讀出之用的訊號傳達 路徑來觀查的話，則就Y解碼器位於晶片的中央部份之習 知的佈局手法而言，在進行與彼呈相反側的晶片周邊部之 互補位元線的讀出時，必須追加傳遞上述Y選擇訊號時穿 越上述記憶格所需的時間，以及來自上述晶片周邊部的副 陣列之互補位元線的讀出訊號通過輸出力線，而在與上述 Y選擇訊號形成相反的方向上穿越同樣的記憶格而傳達至 主放大器所需的時間。也就是說，就最壞的情況而言’由 於訊號需花費1次往返上述記憶體陣列的時間’因此而變 得較慢。 相對的，就本發明而言，由於主放大器MA與Y解碼 器Y D C是配置於記憶格兩側，因此供以選擇副陣列的互 補位元線之訊號傳達路徑，與從被選擇的互補位元線經由 輸出力線而至主放大器Μ Α的輸出爲止之訊號傳達路徑的 和，無論是選擇那一條互補位元線，皆形成只有穿越記憶 體陣列之訊號傳達路徑，藉此而得以縮短爲上述1次往返 的一半。如此一來，可達成記憶體存取的高速化。 圖3係表示供以說明用以選擇第1圖之互補位元線之 Y系位址緩衝器，預解碼器及解碼器之槪略電路圖。位址 I n 裝 IH ^ 111 線 (請先閱讀背面之注意事項再读寫本頁) 本紙張尺度適用中离國家標準（CNS ) A4規格（210X297公釐） -10 - 經濟部中央標準局員工消費合作社印1 A7 _B7_____五、發明説明（8 ) 訊號，係如C A ◦〜C A 8所示，由9位元所構成。亦即 ，從9個電極所供給的位址訊號將被輸入至9個位址緩衝 器，在此作爲自外部輸入的位址訊號及形成正反相的內部 互補位址訊號而輸出。藉此，從位址緩衝器的輸出到預解 碼電路爲止的訊號數係形成1 8條。 預解碼電路，雖無特別加以限制，但可由3輸入的邏 輯閘極電路所構成，將上述9位元的位址訊號分成3組， 而於各組中形成8種的預解碼訊號C F 0 - 0〜7， CF1—〇〜7及CF2—0〜7之24種的預解碼輸出 訊號。又，解碼器係由3輸入的邏輯閘極電路所構成，組 合上述3組的預解碼訊號的輸出訊號來形成512種的Y 選擇訊號。因此，從預解碼電路到解碼電路的訊號線必須 爲合併上述正相訊號與反相訊號而形成之4 8條的訊號線 〇 就上述接近於Y解碼器Y DC的位置上配置預解碼器 COLPDC及救濟電路COLRED的構成而言，將可 縮小訊號配線所占有的專用面積。如上述，自位址緩衝器 ADD B U P到預解碼電路爲止所形成的訊號數較爲少（ 18條），並且接近預解碼器PDC與救濟電路RED而 配置。又，使供以傳達預解碼器的输出之上述4 8條的訊 號線接近於預解碼器P D C與救濟電路R E D而配置，藉 此不但能夠縮短矩離’而且由於沒有與彼交叉的配線，因 此可以容易地形成配線佈局》 亦即’在上述晶片中央部份設置位址緩衝器，預解碼 本紙張尺度適用中關家標準吻8)八4胁（2獻297公釐) ' " -11 - ----------^------iT------0 (請先閲讀背面之注意事項再磺寫本頁) 4 4108 7 經濟部中央標隼局貝Η消費合作社印製 A7 B7__五、發明説明（9 ) 器及救濟電路之構成中，將混有自位址緩衝器往救濟電路 與預解碼器延伸的位址訊號線，及自預解碼電路往解碼電 路與自救濟電路往解碼電路延伸的各種配線，且在此配線 所占的專用面積較爲大。 此外，就同步D M A Μ而言，脈衝串式的列位址訊號 係由位址計數器所形成。亦即，除了上述以外，位址緩衝 器係於位址計數器中輸入初期値，並以此爲基準，在脈衝 串式中根據位址計數器的增加（+ 1 )動作來使位址步進 ，而來進行突發讀出或突發動作。因此，在同步DMAM 中配線更加的混亂，而使得在此的專用面積增大，並且會 受到配線的牽制而令動作速度變慢。 就本實施例而言，即使是在上述那樣的同步DMAM 中，也會由於位址計數器是鄰接於位址緩衝器而配置，而 由此藉由上述較少的配線來延伸於上述預解碼電路及救濟 電路，並經由各電路來到達Υ解碼器，因此在上述之記憶 體陣列中的Υ選擇動作與資料的輸出入動作可被合理地組 合，進而能夠縮短存取動作。根據本案發明者的試算，若 採用本發明的構成，則與在晶片中央部配置位址緩衝器， 位址計數器，預解碼器，救濟電路及Υ解碼器的情況比較 之下，列存取時間約可縮短1 n S左右。 圖4係表示供以說明本發明之動態型R AM之槪略佈 局圖。該圖係顯示出記憶體晶片全體的槪略佈局與被8分 割之1個的記憶體陣列的佈局。該圖係由別的觀點來表示 圖1之實施例。亦即，與圖1相同，記憶體晶片，係沿著 — —裝 ！I I 訂 I ! I 線 (請先閱讀背面之注項再"寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -12- 4 4 1 08 7 經濟部中央標隼局員工消費合作社印製 A7 B7五、發明説明（10 ) 長度方向（字元線方向）的上下被分割配置4個及左右各 2個（總共8個）的記憶體陣列（Array )，且於長度方向 的中央部份設有複數的接合墊片及輸出入電路等之周邊電 路（Bonding Pad & PeripheralCircuit )。 上述8個記憶體陣列，係分別具有約3 2 Μ位元的記 憶容量，且設有被8分割於字元線方向及被1 6分割於位 元線方向的副陣列。並且，在上述副陣列的位元線方向的 兩側配置有感測放大器（Sence Amplifier )。而且，在上 述副陣列的字元線方向的兩側配置有副字元驅動器（ Sub-Word Driver)。 在上述1個記憶體陣列中，全體設有8 1 9 2條的字 元線與4 0 9 6對的互補位元線。藉此，全體約具有 3 2 Μ位元的記憶容量。由於上述8 1 9 2條的字元線是 被分割配置於1 6個副陣列中，因此在1個副陣列中被設 置5 1 2條的字元線（副字元線）°又’由於上述 4 0 9 6對的互補位元線是被分割配置於8個副陣列中， 因此在1個副陣列中被設置5 1 2對的互補位元線。 此外，對應於記憶體陣列的主位元線而設有主字元驅 動器N W D。亦即，在圖中之記億體陣列的左側設有陣列 控制（Array control )電路及主字元驅動器（Main word dri v er )。又，於上述陣列控制電路中設有供以驅動第1副 字元選擇線之驅動器。又，於上述記憶體陣列中配置—主 字元線，該主字元線係以能夠貫通上述被8分割之副陣列 之方式而延長。上述主字元驅動器係驅動上述主字元線。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ( 裝 订 線 {請先閲讀背面之注意事項再頊寫本頁) -13- 4 4108 7 經濟部中夾橾準扃貝工消費合作社印裝 Α7 Β7 五、發明説明（11 ) 並且與上述主字元線同樣的，第1副字元選擇線亦以能夠 貫通上述被8分割之副陣列之方式而延長。又，於上述陣 列的下部（晶片周邊側）設有Y解碼器（Ydecoder )及Y 選擇線驅動器（Ysdriver)。 圖5係表示本發明之動態型R A Μ之副陣列及其周邊 電路之一實施例之槪略佈局圖。圖中係以4個副陣列 S B A R Υ爲代表例，該4個副陣列S B A R Υ係配置於 圖4之記憶體陣列中附上斜線的位置。同圖，在形成有副 陣列S B A R Y的領域中藉由斜線的附加來區別設置於其 周邊的副字元驅動器領域，感測放大器領域及交叉區域。 副陣列S B A R Y，若以字元線的延長方向作爲水平 方向的話，則副字元線S W L將被置5 1 2條，而互補位 元線對將由5 1 2對所構成。因此，對應於上述5 1 2條 的副字元線S W L之5 1 2個的副字元驅動器S W D，係 於副陣列的左右各分割配置2 5 6個。又，對應於上述 512對的互補位元線BL而設置的512個感測放大器 S A，係形成共感測方式，而於副陣列的上下各分割配置 2 5 6 個。 除了 5 1 2條的正規副字元線S W L以外，上述副陣 列SBARY亦設有預備字元線（圖中未示）。因此，對 應於上述5 1 2條的副字元線S W L與上述預備字元線之 副字元驅動器S W D將會被分割配置於副陣列的左右。右 下的副陣列將由5 1 2對的互補位元線B L所構成。與上 述同樣的，2 5 6個的感測放大器將被配置於上下。並且 本紙浪尺度適用中國國家標準（CNS ) A4规格（210Χ297公嫠} I---^-------裝-- (請先聞讀背面之注項再if寫本頁)
、1T -14- 4 4108 7 經濟部中央標率局貝工消費合作社印装 Α7 Β7 五、發明説明（12 ) ，形成於配置在上述右側上下的副陣列s B A R γ之 2 5 6對的互補位元線，係經由共用開關Μ ◦ s F Ε τ來 共同連接於所夾持的感測放大器s Α。雖圖中未示，但與 上述同樣的亦可設置預備位元線’並且所對應的感測放大 器亦可分開設置於上下。 主字元線M W L，係如其中之一代表例所示一般’將 被延長。又，列選擇線Y S，係如其中之一代表例所示一 般，將被延長於同圖之縱方向。又，副字元線SWL係與 上述主字元線MWL平行而配置’互補位元線BL (圖中 未示）係與上述列選擇線Y S平行而配置。並且，對上述 4個的副陣列，8條的副字元選擇線F X 0 B〜F X 7 B 將與主字元線M W L同樣的，以能夠貫通4組（8個）的 副陣列之方式而被延長。而且，使4條的副字元選擇線 FXO Β〜FX3 Β及4條的副字元選擇線FX4B〜 F X 7 Β分別延長於上下的副陣列上。之所以如此對2個 副陣列分配1組的副字元選擇線F X Ο Β〜F X 7 Β ’以 及使其延長於副陣列上，其理由乃爲了謀求記憶體晶片的 小型化。 亦即，對各副陣列分配上述8條的副字元選擇線 FX4B〜FX7B，且在感測放大器區域上使其形成於 配線通道時，爲了能夠像圖4那樣，在上下的副陣列中亦 可配置1 6個副陣列（合計3 2個），而必須形成 8 X 3 2 = 2 5 6條的配線通道。相對的，就上述實施例 而言，由於配線本身可對2個副陣列分配上述8條的副字 本紙張尺度適用中國國家揉準（CNS Μ4^格（2ΙΟΧ297公釐） 0¾ (請先閎讀背面之注意事項再壎寫本頁) - -15- 經濟部中央梯準局貝工消費合作社印装 π η P • - - · ( A7 B7五、發明説明（13 ) 元選擇線FX4B〜FX7B ’而且以能夠通過副陣列之 方式來配置，因此可以不必設置特別的配線通道而形成° 此外，在副陣列上，對8條的副字元線設有1條的主 字元線’且爲了供以選擇該8條副字元線之中的1條副字 元線，而必須要有副字元選擇線。又’爲了能夠在配合記 憶格的間距而形成的8條副字元線中形成1條的主字元線 ，而必須使主字元線的配線間距趨於緩和。因此’與主字 元線同樣的，可以比較容易利用配線層來將上述副字元選 擇線形成於主字元線之間。 另外，若將與上述主字元線MWL平行而延長者當作 第1副字元選擇線F X 〇 B的話’則會被設於左上部的交 叉區域，且經由接受來自上述第1副字元選擇線F x〇 B 的選擇訊號之副字元選擇線驅動電路F x D來設置一供應 選擇訊號給配列於上下的副字元驅動器之第2副字選擇元 線。又，上述第1副字元選擇線FXOB係與上述主字元 線M W L及副字元線S W L平行而延長’相對的，上述第 2副字元選擇線F X 〇係與彼呈垂直的列選擇線Y S及互 補位元線B L平行而延長》並且，對上述8條的副字元選 擇線FX4B〜FX7B，上述第2副字元選擇線FXO 〜FX7將分割成偶數FXO，2，4，6與奇數FX1 ，3，5，7而分開配置於設置在副陣列S B A R Υ的左 右之副字元驅動器S W D中。 再者，上述副字元選擇線驅動電路F XD ’係如同圖 中所示一般，在1個交叉區域的上下各分配配置2個。 I.--------^------ir------.^ (請先閱讀背面之注項再填寫本頁) 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） -16- 經濟部中央橾率局員工消費合作社印装 4 4Ί 08 7 A7 _B7__五、發明説明（14 ) 亦即，如上述一般，在左上部的交叉區域中1被配置於下 側的副字元選擇線驅動電路將對應於上述第1副字元選擇 線FXOB ，且被設於左中間部的交叉區域之2個的副字 元選擇線驅動電路F X D將對應於第1副字元選擇線 F X 2 B與F X 4 B，而被配置於左下部的交叉區域上側 之副字元選擇線驅動電路將對應於上述第1副字元選擇線 F X 6 B。 又，於中央上部的交叉區域中，被配置於下側的副字 元選擇線驅動電路將對應於上述第1副字元選擇線 FX 1 B，且被設於中央中間部的交叉區域之2個的副字 元選擇線驅動電路F X D將對應於第1副字元選擇線 FX3B與FX5B ，而被配置於中央下部的交叉區域上 側之副字元選擇線驅動電路將對應於上述第1副字元選擇 線FX7B。又，於右上部的交叉區域中，被配置於下側 的副字元選擇線驅動電路將對應於上述第1副字元選擇線 F X Ο B，且被設於右中間部的交叉區域之2個的副字元 選擇線驅動電路F X D將對應於第1副字元選擇線 F X 2 B與F X 4 B，而被配置於右下部的交叉區域上側 之副字元選擇線驅動電路將對應於上述第1副字元選擇線 F X 6 B。如此被設於記憶體陣列的端部之副字元驅動器 ，由於在其右側並未存在副陣列，因此僅驅動左側的副字 元線S W L。 像這樣實施例’在副陣列上的主字元線的間距之間配 置副字元選擇線的構成中’由於可以不需要特別的配線通 本紙張尺度適用中國國家標準（CNS ) A4規格< 210X2的公釐） -----------^------ΪΤ------0 (請先閲讀背面之注f項再域寫本頁) -17- 經濟部中央標準局員工消費合作社印裝 441087 A7 _ B7五、發明説明（15 ) 道’因此即使在1個副陣列中配置8條的副字元選擇線， 也不必加大記憶體晶片的尺寸。但，爲了形成上述那樣的 副字元選擇線驅動電路F X D而必須增大領域，因而妨礙 了高積體化。亦即，在上述交叉區域中，爲了形成對應於 同圖中以點線所示的主輸出入線Μ I 0與副輸出入線 L I 〇而設置之開關電路I 0 SW，及供以驅動感測放大 器之電源MOSFET，及供以驅共用開關MOSFET 之驅動電路，以及供以驅動預充電MO S F Ε Τ之驅動電 路等之周邊電路，而使得沒有充裕的面積。 在副字元驅動器中，雖於上述第2副字元選擇線 F X 〇〜6等中設有與彼平行而通過對應於第1副字元選 擇線F X 0 Β〜6 Β的選擇訊號之配線，但由於其負載小 ，因此如上述第2副字元選擇線F X 〇〜6那樣不需特別 設置驅動器FXD，藉由與上述第1副字元選擇線 F X 0 Β〜6 Β直接連接的配線而構成。但，其配線層必 須使用與上述第2副字元選擇線F X 〇〜6相同者。 又，於上述交叉區域之中，在配置於對應於偶數後的 第2副字元選擇線F X 0〜F X 6的延長方向Α者中設有 :對感測放大器供應定電壓化的內部電壓VD 通道 型電源Μ Ο S F Ε T (如®所示）’及對感測放大器供應 後述之過激勵用的箝位電壓VDD C L P之P通道型電源 Μ Ο S F Ε T (如◎所示），以及供以對感測放大器供應 電路的接地電位V S S之Ν通道型電源M〇 S F Ε Τ (如 ⑭所示）。 ---------1------1Τ------^ (請先閲讀背面之注意事項再域寫本頁) 本紙張尺度適用中國國家標準（CNS) Α4規格（210'〆297公釐） -18- 44108 7 Α7 Β7 經濟部中央標隼扃負工消费合作社印裝 五、發明説明（16 ) 又，於上述交叉區域之中’在配置於對應於奇數後的 第2副字元選擇線FX 〇〜F X 6的延長方向β者中設有 :使位元線的預充電及補償用1^0 s F Ε τ形成0 F ^'狀 態之N通道型驅動Μ 〇 S F E T (如⑧所示）’及供以對 感測放大器供應電路的接地電位ν s s之Ν通道型電源 MOSFET (如⑭所示）。此Ν通道型電源 Μ 0 S F Ε Τ，係從感測放大器列的兩側供應接地電位給 構成感測放大器之Ν通道型MO S F Ε Τ的放大 MOSFET之源極。亦即’藉由設於上述Α側的交叉區 域之N通道型電源S F Ε T與設於上述B側的交叉區 域之N通道型電源MO S F Ε T的雙方來供應接地電位給 設於感測放大器區域之1 2 8個或1 3 0個的感測放大器 〇 如以上所述，副字元線驅動電路S W D ’係以彼爲中 心而來選擇兩側的副陣列之副字元線。相對的，2個感測 放大器將對應於上述所被選擇的2個副陣列之副字元線而 被活性化。亦即’若使副字元線形成選擇狀態的話’則位 址選擇MO S F Ε T將會形成ON狀態，且由於記憶電容 器的電荷會與位元線電荷合成，因而必須進行使感測放大 器活性化而恢復到原本的電荷狀態之再寫入動作。因此’ 除了對應於上述端部的副陣列以外，上述以P，0及N所 示的電源Μ〇S F Ε T將供以使兩側的感測放大器活性化 之用。相對的，由於在被設於設在記憶體陣列端的副陣列 右側之副字元線驅動電路S W D中只有選擇上述副陣列的 ---_-------f------IT------0 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) Α4規格（210X297公釐） -19- 4 410 8 7 A7 B7 經濟部中央標準局貝工消費合作社印製 五 發明説明（ 17 ) 1 1 副 字 元 線 因 此 上 述 以 Ρ ，0及Ν所示的電源 1 I Μ 〇 S F E T 僅 使 對 htij、 於 上 述 副 陣 列 的 感測放 大 器 活 性 化 1 1 1 〇 請 1 I 上 述 感 測 放 大 器 係 形 成 共 感 測 方 式，且 在 其 兩 側 的 先 閎 1 1 副 陣 列 中 ? 對 應 於 上 述 副 字 元 線 爲 非 svse m 擇側的 互 補 位 元 線 背 面 之 1 之 共 用 開 關 Μ 〇 S F E Τ 將 形 成 0 F F 狀態而 被 切 離 ， 而 | 1 | 藉 此 來 放 大 對 ate 應 於 上 述 被 選 擇 的 副 字 元 線之互 補 位 元 線 的 Ψ 項 再 1 1 讀 出 訊 號 7 進 行 使 記 憶 格 的 記 憶 電 容 器 恢復到 原 本 的 電 荷 1 本 裝 I 狀 態 之 重 寫 動 作 頁 1 1 圖 6 係 表 示 形 成 本 發 明 之 動 態 型R A Μ 之 副 陣 列 1 1 及 其 周 邊 電 路 之 阱 領 域 之- -實施例之槪略佈局圖β 1 1 同 圖 中 1 白 底 的 部 份 係 表 示 P 型 基 板（P S U Β ) 0 訂 I 在 此 P 型 基 板 P S U B 中 將 被 P-h. 賦 予 電 路 的接地 電 位 V S S 1 1 I 0 並 且 在 上 述 P 型 基 板 Ρ S U B 中 形 成有以 斜 線 所 示 之 1 ! 2 種 類 的 N 型 阱 領 域 N W Ε L L ( V D L )與 Ν W Ε L L j 1 ( V D D C L P ) 。亦即 ，形成有用以構成感測放大 :器 線 | S A 的 P 通 道 型 放 大 Μ 0 S F E T 之 N 型阱領 域 及 形 成 有 1 I 配 置 於 上 述 A 列 交 叉 區 域 的 電 源 開 關 Μ 0 S F Ε Τ 之 Ν 型 1 1 I 阱 領 域 將 被 供 給 利 用 昇 壓 電 壓 V P Ρ 而形成 的 箝 位 電 壓 1 1 V D D C L P a 1 1 在 上 述 B 列 的 交 叉 區 域 中 形 成 有 * 構成對 應 於 副 輸 出 1 I 入 線 L I 0 而 設 置 的 開關電路 I 0 SW之P通道型 1 1 Μ 〇 S F E T 及 形 成 有 設 於 主 輸 出 入 線的預 充 電 用 與 補 1 1 | 償 用 的 P 通 道 型 Μ 〇 S F Ε Τ 之 N 型 阱 領域， 且 被 供給 降 1 1 1 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐} -20- 經濟部中央梯準局舅工消費合作社印装 + 0 8 7 A7 ______B7_五、發明説明（18 ) 壓後所形成的內部電壓v D L。 在形成有副陣列與副字元線驅動電路S W D的全體中 ’形成有形成於深度較深的N型阱領域D W E L L。並且 在此深度較深的N型阱領域中被供給有對應於字元線的選 擇位準之昇壓電壓VP P。又，於此深度較深的n型阱領 域DWE L L中形成有N型阱領域NWWL L，該N型阱 領域N W W L L係形成有用以構成上述副字元線驅動電路 SWD的P通道型MO S F E T，且該N型阱領域 NWWL L與上述深度較深的N型阱領域DWE L L同樣 的被施加昇壓電壓VP P。 在上述深度較深的N型阱領域DWE L L中形成有構 成記憶格的N通道型之位址選擇Μ 0 S F E T及供以形成 副字元線驅動電路SWD的Ν通道型MO S F Ε Τ之Ρ型 阱領域PWE L L。並且在這些Ρ型阱領域PWE L L中 被供給有形成負電壓之基板負偏壓V Β Β。 若由圖4之分割成8個部份的其中之1個陣列來觀査 的話，則上述深度較深的Ν型阱領域D W E L L，係以對 應於字元線方向而排列的8個副陣列爲1個單位，而使全 體共1 6個排列形成於位元線方向。並且，對應於配置在 主字元線的兩端之副字元驅動器（Sub-Word Driver )的交 叉區域係形成上述A列，而與上述B列同樣地交錯配置。 因此，除了端部以外，供以形成配置於上述A列與其兩側 的2個感測放大器（Sence Amplifier)的P通道型 M0SFET 之 N 型阱領域 NWELL (VDDCLP) ------^-----餐------it------^ (請先閲讀背面之注意事項再梦寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） -21 - 〇 〇 經濟部中央標準局員工消費合作杜印笨 A7 B7 五、發明説明（19 ) 將被予以共同設置。 圖7係表示本發明之動態型R AM之感測放大器部及 其周邊電路之一實施例之要部電路圖。同圖中係例示被兩 個副陣列所夾持而配置的感測放大器及其相關的電路。並 且形成有各元件的阱領域係以點線來表示之，而且一倂顯 示出所被施加的偏壓。 動態型記憶格，係以設於副字元線S W L (被設置在 上述1個副陣列中）與B L (互補位元線B L與/ B L的 其中一方B L )之間的一例爲代表。動態型記憶格係由： 位址選擇MOSFETQiri與記憶電容器C s所構成。並 且，位址選擇Μ 0 S F E T Q m的閘極係連接於副字元線 SWL，此MOSFETQm的汲極係連接於位元線BL ，而於源極連接記憶電容器C s。又，記憶電容器C s的 他方電極將被予以共同化而賦予屏極電壓。對上述位元線 的高位準而言，上述副字元線SWL的選擇位準，係形成 僅高於上述位址選擇MO S F E TQm的臨界値電壓部份 之高電壓V P F。 以內部降壓電壓V D L來使後述之感測放大器動作時 ，藉由感測放大器而被放大後賦予位元線之高位準，係形 成對應於上述內部電壓V D L之位準。因此’對應於上述 字元線的選擇位準之高電壓V P P係形成V D L + V t h 。並且，設於感測放大器的左側之副陣列的一對互補位元 線B L與/ B L，係如圖中所示形成平行配置’且爲了取 得位元線的容量平衡，而配合所需使其適當交叉。如此之 本紙張尺度適用中國國家標準（CNS ) A4规格（2I〇x297公釐） II 裝— —* I 訂！— H 線 (請先閲讀背面之注^|^項再穿寫本頁) -22- 4 41 08 7 A7 B7 經濟部中央標準局男工消費合作杜印製 五 發明説明（2〇 ) 1 I 互 補 位 元 線 B L與/ Β L將藉由共用開關 1 1 I Μ 0 S F E T Q 1與Q 2來與感 測放大器 之 單 位 電 路 的 輸 I 1 I 出 入 節 點 連 接 α 1 I 請 1 j 感 測 放 大 器的單位 電路係由 :閘極與 汲 極 交 叉 連 接 而 先 閲 1 I 1 I 形 成 閂 鎖 狀 態 之Ν通道 型放大Μ 0 S F E Τ Q 5 9 Q 6 及 背 A 1 Ρ 通 道 型 放 大 Μ 0 S F E T Q 7 ，Q 8所 構 成 〇 Ν 通 道 型 < 注 意 1 I Μ 0 S F E T Q 5，Q 6的源極 ，係連接於共辰 J源極_ . 事 項 再 1 I 1 C S N 0 P 通 道型Μ 0 S F Ε Τ Q 7，Q 8 的 源 極 係 連 寫 本 1 裝 接 於 共 同 源 極 線C S Ρ 。並且， 在上述共 同 源 極 線 C S N 頁 1 1 與 C S P 中 分 別設有電 源開關Μ 0 S F E Τ 〇 雖 τττΠ 特 別 加 1 1 以 限 制 > 但 可 在連接有 Ν通道型 放大Μ 0 S F Ε T Q 5 > 1 1 Q 6 的 源 極 之 共同源極 線C S Ν 中藉由設 於 上 述 A 與 B 側 訂 I 的 交 叉 區 域 之 Ν通道型 電源開關Μ 0 S F Ε τ ς 1 2 與 1 1 ! Q 1 3 來 賦 予 對應於接 地電位之動作電壓。 1 1 雖 Μ J 1 Ί> 特 別 加以限制 ，但可在連接上述f 5通道型放大 1 1 Μ 〇 S F E T Q 7與Q 8的源極 之共同源 極 線 C S P 中 設 線 1 有 被 三/L 日又 置 於 上述Α側 交叉區域 的過激勵 用 之 Ρ 通 道 型 電 1 | 源 Μ 0 S F E T Q 1 5 ，及供應 上述內部 電 壓 V D L 之 N 1 I 通 道 型 電 源 Μ 〇S F E T Q 1 6 。又，上 述 過 激 勵 用 的 電 1 1 I 壓 > 係 使 用 藉 由其昇壓 電壓V P Ρ被供應 至 閘 極 的 N 通 道 1 1 型 Μ 〇 S F Ε T Q 1 4 而形成之 箝位電壓 V D D C L P 〇 1 I 並 且 在 此 Μ 〇S F E T Q 1 4 的汲極中 被 供 應 有 來 白 外 t 部 t-ι 1 r 子 的 電 源 電壓V D D，而使 上述Μ ◦ S F Ε T Q 1 4 1 I ( 作 爲 源 極 輸 出電路） ，而且以 上述昇壓 電 壓 V P P 爲 基 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- 經濟部中央標準局負工消費合作杜印製 κ ' 4 410 8 7 ΑΊ Β7____五、發明説明（21 ) 準而來形成只有降低MO S F E TQ 1 4的臨界値電壓部 份之箝位電壓VDDCLP。 雖無特別加以限制，但上述昇壓電壓v P P係可利用 基準電壓來控制充電泵電路的動作，而形成3.8 V那樣被 安定化的高電壓。又，上述MOS FETQ1 4的臨界値 電壓，係形成比記憶格的位址選擇Μ 0 S F E T Q m的臨 界値電壓還低之臨界値電壓，並且使上述箝位電壓 VDD C L P形成約2.9 V那樣被安定化的定電壓。又， MOSFETQ2 6爲形成漏電流路徑之MOSFET， 約只有1 V A程度的微小電流流動。藉此，可以防止經過 長期間而形成待機狀態（非動作狀態）時或因電源電壓 VDD的接點所造成上述電壓VDD C L P的過上昇，及 可以防止被賦予過上昇時的電壓VD D C L P之放大 MOSFETQ7，Q8之偏壓效應所造成的動作延遲。 在此實施例中，將著重於藉由上述之箝位電壓 V D D C L P來形成感測放大器的過激勵電壓，而將供應 其電壓的P通道型電源MO S F E TQ 1 5及感測放大器 的P通道型的放大MOSFETQ7 ，8形成於N型阱領 域NWE L L (同圖中以點線所示者）的同時，供應上述 箝位電壓V D D C L P (作爲偏壓電壓）。並且，在感測 放大器的P通道型的放大MOSFETQ7，8的共同源 極線C S P中賦予元來的動作電壓VD L之電源 MOS F ETQ 1 6，係與上述過激勵用的 MOSFETQ14(N通道型）分離而形成。 ---------^------ΤΓ------0 (請先間讀背面之注意事項再域窝本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 經濟部中央標準局貞工消費合作社印製 1厶4彳Ο 8 了 Α7 ___ Β7 五、發明説明（22 ) 供給至上述Ν通道型電源MO S F E TQ 1 5的閘極 之感測放大器活化訊號S A Ρ 2 ’係與供給至上述Ρ通道 型MO S F E TQ 1 5的閘極之過激勵用的活化訊號/ S A P 1形成倒相的訊號，在此雖無特別加以限制，但其 高位準爲形成對應於電源電壓V D D的訊號。由於 VDDC L P約爲+ 2.9 V程度，電源電壓VDD的容許 最小電壓VDDm i η約爲3.0V，因此可使上述 M0SFETQ15形成OFF狀態，而且還可藉由低臨 界値電壓之N通道型MO S F E TQ 1 6的使用來使對應 於內部電壓VD L之電壓從源極側輸出。 在上述感測放大器的單位電路之輸出入節點被設置一 預充電電路，該預充電電路係由：使互補位元線短路之補 償M0SFETQ11 ，及供應半預充電電壓給互補位元 線之開關M0SFETQ9與Q1 〇所構成。並且，這些 M0SFETQ9〜Ql1的閘極將共同被供給預充電訊 號BLEQ。形成此預充電訊號BLEQ的驅動電路，係 於上述B側的交叉區域設置N通道型MO S F E TQ 1 8 ’而使其下降速度形成高速。亦即，爲了提早記憶體開始 進行存取時之字元線的選擇時間，而令設置於各交叉區域 的N通道型MO S F E TQ 1 8形成ON狀態，進而使構 成上述預充電電路的M0SFETQ9〜Ql1能夠高速 地切換成0 F F狀態。
相對的，形成令預充電動作開始的訊號之p通道型 MO S F ETQ 1 7並非設置於交叉區域，而是設置於Y 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----^-----裝------1T------ii (請先閲讀背面之注意事項再>寫本頁) -25- 4 41 08 7 經濟部中央標準局員工消費合作社印策 A7 B7 __五、發明説明（23 ) 解碼器& Y S驅動器部》亦即，雖然隨著記憶體存取的終 了，預充電動作將開始執行，但其動作尙有充裕的時間f 因此不需要高速啓動訊號B L E Q。此結果，被設置於A 側的交叉區域之P通道型MO S F E T只會形成上述過激 勵用的電源MOSFETQ15 ，而被設置於B側的交叉 區域之P通道型MO S F E T會形成構成下述之輸出入線 的開關電路IOSW之MOSFETQ24，Q25及構 成使共同輸出入線Μ I 0預充電成內部電壓VDL的預充 電電路之M〇 S F Ε Τ。並且，這些Ν型阱領域，由於被 賦予上述VDDCL Ρ與VDL之類的偏壓，因此會形成 1種類的Ν型阱領域，而不有寄生半導體開關元件形成。 感測放大器的單位電路，係經由共用開關 Μ〇S F E T Q 3及Q 4來連接於右側的副陣列之互補位 元線BL，/BL。又，開關MOSFETQ12與 Q 1 3爲構成列開關電路者，接受選擇訊號Y S，而使上 述感測放大器的單位電路之輸出入節點連接於副共同輸出 入線L I Q。例如，當左側的副陣列之副字元線S W L被 選擇時，感測放大器的右側共用開關Μ 0 S F E T Q 3及 Q 4將會被形成〇 F F狀態。藉此，感測放大器的輸出入 節點將會被連接於上述左側的互補位元線B L ’ / B L ’ 而來放大所被選擇的副字元線S W L之記憶格的微小訊號 ，並經由上述列開關電路來傳送至副共同輸出入線L 1 Q 。此外，上述副共同輸出入線，係經由設置於B側的交叉 區域之N通道型MOSFETQ 1 9與2 0及由上述P通 ------一----^------ΐτ------.^ (請先閱讀背面之注意事項再垵鳥本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -26- 4 4Ί 08 7 經濟部中央標準局爲工消費合作社印製
A7_B7__五、發明説明（24 ) 道型MOSFETQ2 4與2 5所構成的開關電路 I〇SW來連接於輸出入線Μ I Ο，該輸出入線Μ I Ο係 連接於主放大器的輸入端子。 副字元線驅動電路S W D，係如其中一代表例所示， 使用形成於上述深度較深的Ν型阱領域DWELL ( VPP)之P通道型MOSFETQ21，及形成於該 DWELL內的P型阱領域PWELL (VBB)之N通 道型MOSFETQ22及Q23所構成。又，反相器電 路Ν 1並無特別加以限制，可爲構成上述圖3所示一般的 副字元選擇線驅動電路FXD者，如上述被設置於交叉區 域中。又，副陣列的位址選擇Μ 0 S F E T Q m亦可爲形 成於P型阱領域P W E L L ( V B B )者，該P型阱領域 PWELL (VBB)爲形成於上述DWELL內。 圖8係表示本發明之動態型R A Μ之其他實施例之槪 略佈局圖。在此實施例中，記憶體陣列全體分成4個。亦 即，沿著半導體晶片的長度方向的上下被分割配置2個及 左右各2個，且在沿著上述晶片的長度方向的中央部份設 有位址輸入電路，資料輸入電路及由接合墊片列所構成的 輸出入介面電路（Peripheral )等。又，於上述記憶體陣列 的中央側配置有主放大器Μ A。 如上述沿著半導體晶片的長度方向的上下左右各分配 2個（合計4個）之各記憶體陣列中，對長度方向而言1 在左右方向的中間部配置有X系預解碼電路R OWP D C 及救濟電路ROWRED，Y系預解碼電路COLPDC (請先閱讀背面之注意事項再磧寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） -27- 經濟部中央標準局貝工消費合作社印裝 4 41 08 7 A7 _______B7 五、發明説明（25 ) 及救濟電路C 0 L R E D。亦即，分別對應於上述4個記 憶體陣列’ X系預解碼電路r〇WPDC及救濟電路 ROWRED，Y系預解碼電路COLPDC及救濟電路 C 0 L· R E D係對應於上述左右各設置2個的記憶體陣列 而各分開設置2組。 又’沿著上述記憶體陣列的中間部份而形成主字元驅 動領域N W D，然後對應給各各記憶體陣列而來分別驅動 延伸於上方側之主字元線。就此構成而言，使用與上述同 樣的副陣列時，以能夠貫通1 6個副陣列之方式來延長主 字元線。又，於上述記憶體陣列中，在與上述晶片中央部 份呈相反側的晶片周邊側設有Y解碼器Y D C。亦即’在 此實施例中，藉由配置於上述中央側的主放大器MA與配 置於周邊側的Y解碼器Y D C而被4分割之各記憶體陣列 ，係以能夠分別被夾持之方式來予以設置。 圖9係表示本發明之動態型RAM之一實施例之全體 方塊圖。控制輸入訊號，係形成行位址選通脈衝訊號/ RAS，列位址選通脈衝訊號/CAS ’寫入允許訊號/ W E及輸出允許訊號/ ◦ E。又，X位址訊號與Y位址訊 號，係從共同的位址端子A d d與行位址選通脈衝訊號/ RA S及列位址選通脈衝訊號/CA S同步被輸入。 通過位址緩衝器而被輸入的X位址訊號與址訊號 將分別被取入閂鎖電路。被取入至閂鎖電路中的χ位址訊 號將藉由上述之預解碼器來供給’且其輸出訊號將被供應 至X解碼器，而形成字元線西1的選擇訊號。又’根據字 本紙張尺度適用中國國家梯準（CNS ) Α4規格（21 ο X 2.97公釐） ---；---^-----f------'1T------0 (請先聞讀背面之注項再敁寫本頁) -28- 經濟部中央橾率局員工消費合作社印装 4 4108 7 A7 B7五、發明説明（26 ) 元線的選擇動作，在記憶體陣列的互補位元線中有上述之 讀出訊號出現，並藉由感測放大器來進行放大動作。又， 被取入至閂鎖電路中的Y位址訊號將被供應給上述之預解 碼器，且其輸出訊號將被供應至Y解碼器，而形成位元線 D L的選擇訊號。又，X救濟電路及Y救濟電路，係比較 不良位址的記憶動作，與被記憶的不良位址和上述所被取 入的位址訊號，若一致則指示X解碼器及Y解碼器選擇預 備字元線或位元線，並且禁止進行正規字元線或正規位元 線的選擇動作。 在感測放大器被放大之記憶資訊，係藉由列開關電路 (圖中未示）所選擇者連接於共同輸出入線而來傳送至主 放大器。該主放大器雖無特別加以限制，但亦可兼具寫入 電路的放大器。亦即*於讀出動作時，放大通過Y開關電 路而被讀出的讀出訊號，然後經由輸出緩衝器來使從外部 端子I /〇輸出。又，於寫入動作時，從外部端子I/O 所被輸入的寫入訊號將經由輸入緩衝器而被取入，並經由 主放大器來傳送至共同輸出入線及選擇位元線，且藉由上 述感測放大器的放大動作來使寫入訊號傳送於選擇位元線 中，而於記憶格的電容器中保持所對應之電荷。 時脈產生電路（主控制電路），係使記憶格的選擇動 作所必要的各種時間訊號產生，例如，對應於上述訊號/ R A S與C A S而被輸入之位址訊號的取入控制時間訊號 ，或感測放大器的動作時間訊號等。又，內部電源產生電 路係接收來自電源端子的V c c與V s s之類的動作電壓 裝 訂 線 (請先閲讀背面之注意事項再梦寫本頁) 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） -29- 經濟部中央標準局員工消費合作社印製 4 4· Τ α 8 7 Α7 _____Β7_五、發明説明（27 ) 後，使上述屏極電壓，V c C/2之類的預充電電壓，內 部昇壓電壓VCH，内部降壓電壓VDL及基板偏壓 VB B之類的各種內部電壓產生。又，更新計數器將被使 用於形成更新模式時產生更新用的位址訊號後之X系的選 擇動作。 圖1 0係表示本發明之動態型R A Μ之一實施例之槪 略佈局圖。位址塊A d d _ P A D，位址緩衝器，資料塊 DQPAD *輸出緩衝器及主放大器ΜΑ將被配置於通過晶 片中央部的第1領域，且在設置於晶片的周邊部之第2領 域中配置有Υ解碼器。又，記憶體陣列係配置於第1領域 與第2領域所夾持之陣列領域中。又，Υ冗餘電路與Υ預 解碼器係配置於由位址緩衝器至Υ解碼器爲止的訊號路徑 中。並且，在圖1 0中，第1領域係沿著穿越晶片的短邊 之中央的線而設置，第2領域係沿著晶片的兩長邊而設置 。Υ冗餘電路與Υ預解碼器係配置於沿著穿越晶片的長邊 的線而延仲之第3領域。而且，在第3領域中亦配置有主 字元線驅動電路N W D。 被輸入至位址塊A d d P A D的Υ位址’係經由位 址緩衝器來供應給設置於上述第3領域中的Y冗餘電路。 並且，藉此Y冗餘電路來判定上述Y位址是否爲不良位址 ，Y預解碼器及Y解碼器Y D C將待其判定結果而動作。 而且，根據Y解碼器YD C所形成的Y選擇訊號來選擇互 補位元線，且被讀出的訊號將藉由主放大器而予以放大之 後，經由輸出緩衝器’而從輸出塊DQPAD中輸出。 (請先閲讀背面之注意事項再垆寫本頁) 本紙張尺度適用中國國家標率（CNS > A4規格（21〇χ297公釐） -30- 經濟部中央標率局舅工消費合作社印装 4 4108 7 A7 B7__五、發明説明（28 ) 冗餘電路內的不良位址判定電路包含熔絲元件之情況 較多，由於這些熔絲兀件在測試電路動作後的最終工程中 將配合所需而被切斷，因此通常是被形成於半導體基板的 最上層部。如此一來’難以在冗餘電路的上層部形成其他 電路的配線層。因而無法在密集的配線層領域中配置冗餘 電路。就本實施例而言’由於可以避開配線層較密集的第 2領域來將冗餘電路形成於第3領域中，因此而能夠有效 地活用第2領域。又，由於從冗餘電路到Y解碼器Y D C 爲止的訊號路徑中無引起訊號延遲的折返訊號’因此可以 大幅度地縮短冗餘電路輸出判定結果後至Y解碼器YD C 的動作爲止的延遲。 由上述之實施例所取得的作用效果，係如下述—般。 亦即， (1 )以能夠2分割半導體晶片（應與外部讀出端子連接）之 方式來將電極排列設置於中央部份，並且鄰接於上述電極 中被供給有位址訊號的電極而設置一位址緩衝器，而且夾 持形成有上述複數電極的中央部份而至少分割成2個於複 數的字元線與複數的位元線的交點以陣列方式配置複數的 記億格之記憶體陣列，又與形成有半導體晶片的電極的中 央部份呈相反側的半導體晶片的周邊側設置一供以選擇上 述字元線與位元線之位址解碼器，又由上述中央部份至設 有上述位址解碼器的部份之中間部份配置一供以進行上述 位址訊號的解讀之預解碼器，藉此得以避免配線混雜而縮 短訊號傳達路徑，進而能夠達成高速化。 裝 訂 線 {請先閲讀背面之注意事項再垓寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -31 - Λ 41 08 7 Α7 Β7 經濟部中央標準局員工消费合作社印製 五、發明説明（29 ) (2)在上述記憶體陣列中設置缺陷救濟用的預備字元線 及預備位元線，且配置一接近於配置有上述預解碼器的部 份而用以進行不良位址的檢測與選擇預備字元線或位元線 之救濟電路，藉此即使是在進行缺陷救濟時，還是可以避 免配線混雜而縮短訊號傳達路徑，進而能夠達成高速化。 (3 )在上述半導體晶片的周邊側設置一供以形成位元線 的選擇訊號之位址解碼器，並且在上述半導體晶片的中央 部份設置：供以放大來自上述記憶格的讀出訊號之主放大 器，及形成供應給上述記憶格的寫入訊號之寫入放大器， 而且設置一沿著配置有上述預解碼器的中間部份而鄰接於 記憶體陣列來形成字元線的選擇訊號之位址解碼器，藉此 得以避免配線混雜而縮短由Y選擇動作來進行資料的輸出 入時所需要的時間。 (4 )上述記憶體陣列係於上述中央部份被分割成2個， 並且在與彼形成垂直的方向分割成4個，而且在彼此鄰接 的2個記憶體陣列之中間部份配置上述預解碼器，藉此而 能夠一方面達成大記憶容量化，另一方面可以避免配線混 雜而縮短訊號傳達路徑。 (5 )上述位元線係由形成折返位元線方式的一對互補位 元線所構成，且在如此的互補位元線的一方與上述字元線 的交點配置有動態型記憶格而構成記憶體陣列；上述互補 位元線與字元線，係分別於分割成複數而構成的複數副陣 列中分開配置；上述副陣列爲：在上述複數的副字元線配 列的兩端側，副字元線驅動電路將被予以分開而分割配置 本紙張尺度逍用中國國家標準（CNS ) A4规格（210X297公釐） 裝 訂 線 (請先閲讀背面之注意事項再>寫本頁) -32- 經濟部中央標準局員工消費合作社印製 41 Ο 8 7. Α7 Β7五、發明説明（30 ) ;在上述複數的互補位元線配列的兩端側，感測放大器將 被予以分開而分割配置；上述1個副陣列，係以能夠藉由 上述複數的副字元線驅動電路列與上述複數的感測放大器 列來予以包圍之方式而形成者；又’對應於上述互補位元 線，而於與彼呈垂直的方向上設置主字元線，並且對上述 1條的主字元線分割複數條的副字元線，而且藉由上述1 條的主字元線與選擇複數條的副字元線中的1條副字元線 的選擇訊號會被予以傳送的副字元選擇線來選擇1條的副 字元線。藉此構成，將可以取得能夠實現大記憶容量化之 效果。 (6 )上述感測放大器係形成共感測方式，並且對應於以 彼爲中心而鄰接之副陣列而設置，且上述副字元線驅動電 路，係選擇以彼爲中心而鄰接之副陣列的副字元線，藉此 而得以配合副字元線及位元線的間距來有效率地針對上述 感測放大器及副字元線驅動電路進行佈局配置。 以上，雖是根據上述實施形態來具體說明本發明者所 硏發出的發明，但實際上本發明並非僅限定於上述實施形 態，只要不脫離其主要技術範圍，亦可進行種種的變更。 例如，副陣列的構成，或搭載於半導體晶片之複數的記憶 體陣列之配置，係可按其記憶容量等而採取各種的實施形 態。又，副字元驅動器的構成亦可採取各種的實施形態。 又，輸出入介面的部份亦可爲根據時脈訊號來進行讀出/ 寫入動作之同步動態型R A Μ。又，被分配於1條主字元 線的副字元線之數量除了上述之4條以外，亦可採用8條 I n I I I I I I 訂 1 I —線 C請先閱讀背面之法意事項再妒寫本頁) 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） -33- 經濟部中夾標隼局員工消費合作社印装 3 41 08 7 A7 _ B7 五、發明説明（31 ) 等之其他各種實施形態。又，記憶格除了動態型記憶格以 外，亦可爲靜態型記憶格或非揮發性記憶格。本發明係可 作爲半導體記憶裝置而廣泛利用。 本案所揭示之發明中具代表性者之槪要，簡單而言如 下述。亦即，以能夠2分割半導體晶片（應與外部讀出端子 連接）之方式來將電極排列設置於中央部份，並且鄰接於上 述電極中被供給有位址訊號的電極而設置一位址緩衝器， 而且夾持形成有上述複數電極的中央部份而至少分割成2 個於複數的字元線與複數的位元線的交點以陣列方式配置 複數的記憶格之記憶體陣列，又與形成有半導體晶片的電 極的中央部份呈相反側的半導體晶片的周邊側設置一供以 選擇上述字元線與位元線之位址解碼器，又由上述中央部 份至設有上述位址解碼器的部份之中間部份配置一供以進 行上述位址訊號的解讀之預解碼器，藉此得以避免配線混 雜而縮短訊號傳達路徑，進而能夠達成高速化。 【圖面之簡單的說明】 第1圖係表示本發明之動態型R AM之一實施例之槪 略佈局圖。 第2圖係表示供以說明本發明之動態型R A Μ之動作 之槪略佈局圖。 第3圖係表示供以說明用以選擇第1圖之互補位元線 之Υ系位址緩衝器，預解碼器及解碼器之槪略電路圖。 第4圖係表示供以說明本發明之動態型R A Μ之槪略 装 訂 線 (請先閲讀背面之注意事項再移寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨ΟΧ 297公釐} -34- A7 B7 五、發明説明（32 ) 佈局圖。 第5圖係表示本發明之動態型R am之副陣列及其周 邊電路之一實施例之槪略佈局圖。 第6圖係表示形成本發明之動態型R A Μ之副陣列及 其周邊電路之阱領域之一實施例之槪略佈局圖。 第7圓係表示本發明之動態型r am之感測放大器部 及其周邊電路之一實施例之要部電路圖。 第8圖係表示本發明之動態型r A Μ之其他實施例之 槪略佈局圖。 第9圖係表示本發明之動態型R AM之一實施例之全 體方塊圖。 第10圖係表示本發明之動態型ram之一實施例之 槪略佈局圖。 【圖號之說明】 經濟部t央標準局員工消費合作社印袋 裝-- (請先閲讀背面之注意事項再V寫本頁) Y C D :解碼器 COLPDC:預解碼器 PDEC:預解碼器 CQLRED:救濟電路 ADDBUP :位址緩衝器 NWD :主字元驅動器 S B A R Y :副陣列 S W L :副字元 S W D :副字元驅動器 本紙張尺度適用中國國家標準（CNS ) 規格（21〇><297公嫠} -35- w ◦ 8 7 A7 B7 經濟部中央標準局員工消費合作社印裝 五 發明説明 :33 ) 1 | S A 感 測 放 大 器 1 I S W L ； 副 字 元 線 1 i B L 互 補 位 元 線 1 I 請 I N W L 主 字 元 線 先 閱 1 讀 1 I Y s 列 s'BE 擇 線 背 面 1 之 1 F X 0 Β F X 7 B ： 副 字 元選擇線 注 意 古 1 [ F X D 副 字 元 選擇線 驅 動 電路 事 項 再 I 1 I Μ I 〇 主 輸 出 入線 寫 本 t 裝 L I 〇 副 輸 出 入線 頁 '1_/ 1 ! I 0 S W 開 關 電路 1 1 Ρ s u Β ； P 型 基板 I ί V s s 接 地 電 位 訂 t Ν w E L L N 型阱領 域 1 1 V P P 昇 壓 電 壓 I 1 V D D C L P 箝位電 壓 1 1 V D L 內 部 電 壓 線 Ι Ρ w E L L P 型阱領 域 1 1 1 V B B 基 板 逆 偏壓 1 1 C s 記 憶 電 容 1 [ V P P 丨岢 電 壓 1 1 C s N C S P :共同 源 極 線 I V D D 電 源 電 壓 1 I Β L E Q 預 充 電訊號 1 1 Μ A 主 放 大 器 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -36- 4 4108 7 A7 B7 五、發明説明（34 ) ROWPDC:X系預解碼器 R 0 W R E D : X系救濟電路 COLPDC:Y系預解碼器 COLRED : Y系救濟電路 R A S :行位址選通脈衝訊號 C A S :列位址選通脈衝訊號 W E :寫入允許訊號 Ο E :輸出允許訊號 VCH :內部昇壓電壓 VDL :內部降壓電壓 A d d . P A D :位址塊 D Q P A D :資料塊 N W D :主字兀線驅動電路 (請先閲讀背面之注意事項再移寫本頁) 經濟部个央標準局員工消費合作社印袋 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X2.97公釐） -37-