JPH11135753A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11135753A JPH11135753A JP9309834A JP30983497A JPH11135753A JP H11135753 A JPH11135753 A JP H11135753A JP 9309834 A JP9309834 A JP 9309834A JP 30983497 A JP30983497 A JP 30983497A JP H11135753 A JPH11135753 A JP H11135753A
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 230000000295 complement effect Effects 0.000 claims abstract description 45
- 239000000872 buffer Substances 0.000 claims abstract description 22
- 238000003491 array Methods 0.000 claims description 51
- 230000002093 peripheral effect Effects 0.000 claims description 25
- 230000002950 deficient Effects 0.000 claims description 9
- 230000007547 defect Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000011295 pitch Substances 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100024348 Beta-adducin Human genes 0.000 description 1
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 大記憶容量化と高速化に適した半導体記憶装
置を提供する。 【解決手段】 外部リード端子と接続されるべく半導体
チップを２分割するように中央部分に並んで電極を設
け、上記電極のうちアドレス信号が供給されるものに隣
接してアドレスバッファを設け、上記複数からなる電極
が形成されるチップ中央部分を挟んで少なくとも２つに
分割して複数のワード線と複数のビット線の交点に複数
のメモリセルをマトリックス配置してメモリアレイを構
成し、半導体チップの電極が形成されてなる中央部分と
反対側とされた半導体チップの周辺側に上記ワード線又
はビット線を選択するアドレスデコーダを設け、上記中
央部分から上記アドレスデコーダが設けられた部分に至
る中間部分に、上記アドレス信号の解読を行うプリデコ
ードを配置する。
置を提供する。 【解決手段】 外部リード端子と接続されるべく半導体
チップを２分割するように中央部分に並んで電極を設
け、上記電極のうちアドレス信号が供給されるものに隣
接してアドレスバッファを設け、上記複数からなる電極
が形成されるチップ中央部分を挟んで少なくとも２つに
分割して複数のワード線と複数のビット線の交点に複数
のメモリセルをマトリックス配置してメモリアレイを構
成し、半導体チップの電極が形成されてなる中央部分と
反対側とされた半導体チップの周辺側に上記ワード線又
はビット線を選択するアドレスデコーダを設け、上記中
央部分から上記アドレスデコーダが設けられた部分に至
る中間部分に、上記アドレス信号の解読を行うプリデコ
ードを配置する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、例えばＬＯＣ（リード・オン・チップ）技術の
外部リード端子を用いたダイナミック型ＲＡＭ（ランダ
ム・アクセス・メモリ）のような大記憶容量化を図った
ものに利用して有効な技術に関するものである。
に関し、例えばＬＯＣ（リード・オン・チップ）技術の
外部リード端子を用いたダイナミック型ＲＡＭ（ランダ
ム・アクセス・メモリ）のような大記憶容量化を図った
ものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】ＬＯＣ（リード・オン・チップ；Ｌead
Ｏn Ｃhip)構成の半導体メモリにおける周辺回路の配置
手法としては、チップの長手方向の中央部分にそってボ
ンディングパッドを配列させ、かかるボンディングパッ
ドを通して入力されるアドレス信号等の入力信号に対応
してアドレスバッファ、アドレスデコーダ等を配置して
そこでの信号伝送経路を最短にするというのが一般的で
ある。このような半導体メモリの例としては、培風館１
９９４年１１月５日発行「超ＬＳＩメモリ」伊藤清男
著、第１８頁〜第１９頁がある。
Ｏn Ｃhip)構成の半導体メモリにおける周辺回路の配置
手法としては、チップの長手方向の中央部分にそってボ
ンディングパッドを配列させ、かかるボンディングパッ
ドを通して入力されるアドレス信号等の入力信号に対応
してアドレスバッファ、アドレスデコーダ等を配置して
そこでの信号伝送経路を最短にするというのが一般的で
ある。このような半導体メモリの例としては、培風館１
９９４年１１月５日発行「超ＬＳＩメモリ」伊藤清男
著、第１８頁〜第１９頁がある。
【０００３】
【発明が解決しようとする課題】記憶容量の増大化に伴
い半導体チップも大型化し、そこでの信号伝達経路が動
作速度に大きな影響を及ぼすものとなる傾向になる。上
記従来の半導体メモリでは、専らボンディングパッドを
介して入力された入力信号に着目した信号伝達経路にし
か配慮がなされておらず、記憶情報の読み出し又は書き
込みにおけるアドレス選択動作と、選択されたメモリセ
ルとの外部端子との間での信号の流れの全体で見たとき
には上記のようにボンディングパッドを介して入力され
た入力信号に着目した入力部分の信号伝達経の最短化が
必ずしもメモリの高速化にはならないことに気が付い
た。特に、半導体チップの大型化に伴い、欠陥救済回路
は必須となり、不良アドレスの検出及びその検出結果に
よる予備回路の切り替え等を考慮すると従来の周辺回路
の配置手法では信号の引き回し経路が長くなってしまう
という問題が生じるものである。
い半導体チップも大型化し、そこでの信号伝達経路が動
作速度に大きな影響を及ぼすものとなる傾向になる。上
記従来の半導体メモリでは、専らボンディングパッドを
介して入力された入力信号に着目した信号伝達経路にし
か配慮がなされておらず、記憶情報の読み出し又は書き
込みにおけるアドレス選択動作と、選択されたメモリセ
ルとの外部端子との間での信号の流れの全体で見たとき
には上記のようにボンディングパッドを介して入力され
た入力信号に着目した入力部分の信号伝達経の最短化が
必ずしもメモリの高速化にはならないことに気が付い
た。特に、半導体チップの大型化に伴い、欠陥救済回路
は必須となり、不良アドレスの検出及びその検出結果に
よる予備回路の切り替え等を考慮すると従来の周辺回路
の配置手法では信号の引き回し経路が長くなってしまう
という問題が生じるものである。
【０００４】また、アドレス選択動作において、アドレ
ス信号は２進の重みをもっており、それをプリデコード
すると、入力信号に対してプリデコード出力信号の数は
必然的に多くなり、上記のようにアドレスバッファに隣
接させてプリデコード回路を設けると、多数配線が半導
体チップの中央部分に集中してしまうことの結果、集積
度が悪くなってしまうという問題も生じる。
ス信号は２進の重みをもっており、それをプリデコード
すると、入力信号に対してプリデコード出力信号の数は
必然的に多くなり、上記のようにアドレスバッファに隣
接させてプリデコード回路を設けると、多数配線が半導
体チップの中央部分に集中してしまうことの結果、集積
度が悪くなってしまうという問題も生じる。
【０００５】この発明の目的は、大記憶容量化と高速化
に適した半導体記憶装置を提供することにある。この発
明の他の目的は、回路の高集積化を実現した半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
に適した半導体記憶装置を提供することにある。この発
明の他の目的は、回路の高集積化を実現した半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部リード端子と接続され
るべく半導体チップを２分割するように中央部分に並ん
で電極を設け、上記電極のうちアドレス信号が供給され
るものに隣接してアドレスバッファを設け、上記複数か
らなる電極が形成されるチップ中央部分を挟んで少なく
とも２つに分割して複数のワード線と複数のビット線の
交点に複数のメモリセルをマトリックス配置してメモリ
アレイを構成し、半導体チップの電極が形成されてなる
中央部分と反対側とされた半導体チップの周辺側に上記
ワード線又はビット線を選択するアドレスデコーダを設
け、上記中央部分から上記アドレスデコーダが設けられ
た部分に至る中間部分に、上記アドレス信号の解読を行
うプリデコードを配置する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部リード端子と接続され
るべく半導体チップを２分割するように中央部分に並ん
で電極を設け、上記電極のうちアドレス信号が供給され
るものに隣接してアドレスバッファを設け、上記複数か
らなる電極が形成されるチップ中央部分を挟んで少なく
とも２つに分割して複数のワード線と複数のビット線の
交点に複数のメモリセルをマトリックス配置してメモリ
アレイを構成し、半導体チップの電極が形成されてなる
中央部分と反対側とされた半導体チップの周辺側に上記
ワード線又はビット線を選択するアドレスデコーダを設
け、上記中央部分から上記アドレスデコーダが設けられ
た部分に至る中間部分に、上記アドレス信号の解読を行
うプリデコードを配置する。
【０００７】
【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように簡略化されて示されており、それが公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上において形成される。
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように簡略化されて示されており、それが公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上において形成される。
【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として８個に分けられる。半導体チ
ップの長手方向に沿った上下に４個、左右に２個ずつの
メモリアレイが分割されて設けられ、上記チップの長手
方向に沿った中央部分にアドレス入力回路、データ入出
力回路及びボンディングパッド列からなる入出力インタ
ーフェイス回路（Peripheral) 等が設けられる。上記メ
モリアレイの上記中央側にはメインアンプＭＡが配置さ
れる。
モリアレイは、全体として８個に分けられる。半導体チ
ップの長手方向に沿った上下に４個、左右に２個ずつの
メモリアレイが分割されて設けられ、上記チップの長手
方向に沿った中央部分にアドレス入力回路、データ入出
力回路及びボンディングパッド列からなる入出力インタ
ーフェイス回路（Peripheral) 等が設けられる。上記メ
モリアレイの上記中央側にはメインアンプＭＡが配置さ
れる。
【０００９】上述のように半導体チップの長手方向に沿
った上下に２個ずつの４個と、左右に２個ずつに分けら
れて合計８個からなる各メモリアレイにおいて、長手方
向に対して左右方向の中間部にＸ系プリデコーダ回路Ｒ
ＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコー
ダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置さ
れる。上記メモリアレの上記中間部分に沿ってメインワ
ードドライバ領域ＭＷＤが形成されて、それぞれのメモ
リアレイに対応して下、上方側に延長するように設けら
れたメインワード線をそれぞれが駆動するようにされ
る。
った上下に２個ずつの４個と、左右に２個ずつに分けら
れて合計８個からなる各メモリアレイにおいて、長手方
向に対して左右方向の中間部にＸ系プリデコーダ回路Ｒ
ＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコー
ダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが配置さ
れる。上記メモリアレの上記中間部分に沿ってメインワ
ードドライバ領域ＭＷＤが形成されて、それぞれのメモ
リアレイに対応して下、上方側に延長するように設けら
れたメインワード線をそれぞれが駆動するようにされ
る。
【００１０】上記メモリアレイにおいて、上記チップ中
央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが
設けられる。つまり、この実施例においては、上記中央
側に配置されたメインアンプＭＡと周辺側に配置された
ＹデコーダＹＤＣとにより上記８分割されてなる各メモ
リアレイが挟さまれるように配置される。
央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが
設けられる。つまり、この実施例においては、上記中央
側に配置されたメインアンプＭＡと周辺側に配置された
ＹデコーダＹＤＣとにより上記８分割されてなる各メモ
リアレイが挟さまれるように配置される。
【００１１】上記メモリアレイは、後述するように複数
のサブアレイに分割される。かかるサブアレイは、それ
を挟むように配置されたセンスアンプ領域、サブワード
ドライバ領域に囲まれて形成される。上記センスアンプ
アンプ領域と、上記サブワードドライバ領域の交差部は
交差領域とされる。上記センスアンプ領域に設けられる
センスアンプは、シェアードセンス方式により構成さ
れ、メモリセルアレイの両端に配置されるセンスアンプ
を除いて、センスアンプを中心にして左右に相補ビット
線が設けられ、左右いずれかのメモリセルアレイの相補
ビット線に選択的に接続される。
のサブアレイに分割される。かかるサブアレイは、それ
を挟むように配置されたセンスアンプ領域、サブワード
ドライバ領域に囲まれて形成される。上記センスアンプ
アンプ領域と、上記サブワードドライバ領域の交差部は
交差領域とされる。上記センスアンプ領域に設けられる
センスアンプは、シェアードセンス方式により構成さ
れ、メモリセルアレイの両端に配置されるセンスアンプ
を除いて、センスアンプを中心にして左右に相補ビット
線が設けられ、左右いずれかのメモリセルアレイの相補
ビット線に選択的に接続される。
【００１２】上述のように半導体チップの長手方向に沿
って４個ずつに分けられたメモリアレイは、２個ずつ組
となって配置される。このように２個ずつ組となって配
置された２つのメモリアレイは、その中間部分にＸ系プ
リデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥ
Ｄ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路Ｃ
ＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコー
ダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プ
リデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤ
を中心として、メモリアレイが上下に配置される。上記
メインワードドライバＭＷＤは、上記１つのメモリアレ
イを貫通するようにチップ長手方向に延長されるメイン
ワード線の選択信号を形成する。また、上記メインワー
ドドライバＭＷＤにサブワード選択用のドライバも設け
れら、後述するように上記メインワード線と平行に延長
されてサブワード選択線の選択信号を形成する。
って４個ずつに分けられたメモリアレイは、２個ずつ組
となって配置される。このように２個ずつ組となって配
置された２つのメモリアレイは、その中間部分にＸ系プ
リデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥ
Ｄ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路Ｃ
ＯＬＲＥＤが配置される。つまり、上記Ｘ系プリデコー
ダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プ
リデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤ
を中心として、メモリアレイが上下に配置される。上記
メインワードドライバＭＷＤは、上記１つのメモリアレ
イを貫通するようにチップ長手方向に延長されるメイン
ワード線の選択信号を形成する。また、上記メインワー
ドドライバＭＷＤにサブワード選択用のドライバも設け
れら、後述するように上記メインワード線と平行に延長
されてサブワード選択線の選択信号を形成する。
【００１３】１つのサブアレイは、図示しないが５１２
本のサブワード線と、それと直交する５１２対からなる
相補ビット線（又はデータ線）とにより構成される。な
お、不良ワード線又は不良ビット線の救済のために予備
のワード線及び予備の相補ビット線に設けられるもので
ある。上記１つのメモリアレイにおいて、上記サブアレ
イがワード線の配列方向に１６個設けられるから、全体
としての上記サブワード線は約８Ｋ分設けられ、ビット
線の配列方向に８個設けられるから、相補ビット線は全
体として約４Ｋ分設けられる。このようなメモリアレイ
が全体で８個設けられるから、全体では８×８Ｋ×４Ｋ
＝２５６Ｍビットのような大記憶容量を持つようにされ
る。これにより、相補ビット線その長さが、上記１６個
のサブアレイに対応して１／１６の長さに分割される。
サブワード線は、上記８個のサブアレイに対応して１／
８の長さに分割される。
本のサブワード線と、それと直交する５１２対からなる
相補ビット線（又はデータ線）とにより構成される。な
お、不良ワード線又は不良ビット線の救済のために予備
のワード線及び予備の相補ビット線に設けられるもので
ある。上記１つのメモリアレイにおいて、上記サブアレ
イがワード線の配列方向に１６個設けられるから、全体
としての上記サブワード線は約８Ｋ分設けられ、ビット
線の配列方向に８個設けられるから、相補ビット線は全
体として約４Ｋ分設けられる。このようなメモリアレイ
が全体で８個設けられるから、全体では８×８Ｋ×４Ｋ
＝２５６Ｍビットのような大記憶容量を持つようにされ
る。これにより、相補ビット線その長さが、上記１６個
のサブアレイに対応して１／１６の長さに分割される。
サブワード線は、上記８個のサブアレイに対応して１／
８の長さに分割される。
【００１４】上記１つのメモリアレイの分割されたサブ
アレイ毎にサブワードドライバ（サブワード線駆動回
路）が設けられる。サブワードドライバは、上記のよう
にメインワード線に対して１／８の長さに分割され、そ
れと平行に延長されるサブワード線の選択信号を形成す
る。この実施例では、メインワード線の数を減らすため
に、言い換えるならば、メインワード線の配線ピッチを
緩やかにするために、特に制限されないが、１つのメイ
ンワード線に対して、相補ビット線方向に４本からなる
サブワード線を配置させる。このようにメインワード線
方向には８本に分割され、及び相補ビット線方向に対し
て４本ずつが割り当てられたサブワード線の中から１本
のサブワード線を選択するために、メインワードドライ
バＭＷＤには図示しないサブワード選択ドライバが配置
される。このサブワード選択ドライバは、上記サブワー
ドドライバの配列方向に延長される４本のサブワード選
択線の中から１つを選択する選択信号を形成する。
アレイ毎にサブワードドライバ（サブワード線駆動回
路）が設けられる。サブワードドライバは、上記のよう
にメインワード線に対して１／８の長さに分割され、そ
れと平行に延長されるサブワード線の選択信号を形成す
る。この実施例では、メインワード線の数を減らすため
に、言い換えるならば、メインワード線の配線ピッチを
緩やかにするために、特に制限されないが、１つのメイ
ンワード線に対して、相補ビット線方向に４本からなる
サブワード線を配置させる。このようにメインワード線
方向には８本に分割され、及び相補ビット線方向に対し
て４本ずつが割り当てられたサブワード線の中から１本
のサブワード線を選択するために、メインワードドライ
バＭＷＤには図示しないサブワード選択ドライバが配置
される。このサブワード選択ドライバは、上記サブワー
ドドライバの配列方向に延長される４本のサブワード選
択線の中から１つを選択する選択信号を形成する。
【００１５】図２には、この発明に係るダイナミック型
ＲＡＭの動作を説明するための概略レイアウト図が示さ
れている。同図には、図１のようなレイアウトを採用し
た場合において、チップ下側に設けられたアドレスバッ
ファからの信号により、チップ上側のメモリアレイの読
み出しを行う場合の信号の流れを矢印で示している。
ＲＡＭの動作を説明するための概略レイアウト図が示さ
れている。同図には、図１のようなレイアウトを採用し
た場合において、チップ下側に設けられたアドレスバッ
ファからの信号により、チップ上側のメモリアレイの読
み出しを行う場合の信号の流れを矢印で示している。
【００１６】Ｙアドレスが入力されると、アドレスバッ
ファＡＤＤＢＵＰを通して上記メモリアレイの中間部に
設けられた救済回路、プリデコーダを介してチップの周
辺側に配置されたＹデコーダＹＤＣに伝えられ、ここで
Ｙ選択信号が形成される。上記Ｙ選択信号より１つのサ
ブアレイの相補ビット線が選択されて、それと反対側の
チップ中央部側のメインアンプＭＡに伝えられ、増幅さ
れて図示しない出力回路を通して出力される。
ファＡＤＤＢＵＰを通して上記メモリアレイの中間部に
設けられた救済回路、プリデコーダを介してチップの周
辺側に配置されたＹデコーダＹＤＣに伝えられ、ここで
Ｙ選択信号が形成される。上記Ｙ選択信号より１つのサ
ブアレイの相補ビット線が選択されて、それと反対側の
チップ中央部側のメインアンプＭＡに伝えられ、増幅さ
れて図示しない出力回路を通して出力される。
【００１７】この構成は、一見すると信号がチップを引
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。救済回路は１つの回路ブロックとして
纏めて配置されるから、仮に図２において上側のメモリ
アレイに近傍にプリデコーダと救済回路とが配置されて
いるなら、上記のメモリアレイでは信号遅延はさほど問
題にならない。
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。救済回路は１つの回路ブロックとして
纏めて配置されるから、仮に図２において上側のメモリ
アレイに近傍にプリデコーダと救済回路とが配置されて
いるなら、上記のメモリアレイでは信号遅延はさほど問
題にならない。
【００１８】しかし、上記アドレスバッファＡＤＤＢＵ
Ｐに隣接して配置されるメモリアレイでは、アドレス信
号はそれと反対側のチップ端部の救済回路とプリデコー
ダに供給され、ここで不良アドレスへのアクセスである
か否かを判定し、その判定結果が上記とは逆のルートで
戻ってきてＹ選択動作が行われてしまう。上記のように
複数のメモリアレイがある場合、最も選択動作に時間が
かかるメモリアレイの選択動作に合わせてメモリサイク
ルが決められるために上記のようなワーストケースでの
信号遅延によりメモリアクセスタイムが律束されるもの
である。
Ｐに隣接して配置されるメモリアレイでは、アドレス信
号はそれと反対側のチップ端部の救済回路とプリデコー
ダに供給され、ここで不良アドレスへのアクセスである
か否かを判定し、その判定結果が上記とは逆のルートで
戻ってきてＹ選択動作が行われてしまう。上記のように
複数のメモリアレイがある場合、最も選択動作に時間が
かかるメモリアレイの選択動作に合わせてメモリサイク
ルが決められるために上記のようなワーストケースでの
信号遅延によりメモリアクセスタイムが律束されるもの
である。
【００１９】また、メモリアレイでの読み出しのための
信号伝達経路を見ると、Ｙデコーダがチップの中央部分
に存在する従来のレイアウト手法では、それと反対側の
チップ周辺部のサブアレイの相補ビット線からの読み出
しを行うときには、上記Ｙ選択信号が伝達されるのに上
記メモリアレイを横断するのに要する時間と、上記チッ
プ周辺部のサブアレイの相補ビット線からの読み出し信
号が入出力線を通って上記Ｙ選択信号とは逆方向に同じ
くメモリアレイを横断してメインアンプに伝えられるに
要する時間が加わることになる。つまり、ワーストケー
スでは上記メモリアレイを１往復するように信号の流れ
となるために遅くなる。
信号伝達経路を見ると、Ｙデコーダがチップの中央部分
に存在する従来のレイアウト手法では、それと反対側の
チップ周辺部のサブアレイの相補ビット線からの読み出
しを行うときには、上記Ｙ選択信号が伝達されるのに上
記メモリアレイを横断するのに要する時間と、上記チッ
プ周辺部のサブアレイの相補ビット線からの読み出し信
号が入出力線を通って上記Ｙ選択信号とは逆方向に同じ
くメモリアレイを横断してメインアンプに伝えられるに
要する時間が加わることになる。つまり、ワーストケー
スでは上記メモリアレイを１往復するように信号の流れ
となるために遅くなる。
【００２０】これに対して、本願発明では、メモリアレ
イを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側
に配置されるため、サブアレイの相補ビット線を選択す
るための信号伝達経路と、選択された相補ビット線から
入出力線を通ってメインアンプＭＡの入力に至る信号伝
達経路との和は、いずれの相補ビット線を選択しようと
もメモリアレイを横断するだけの信号伝達経路となって
上記のように１往復するものの半分に短縮できるもので
ある。これにより、メモリアクセスの高速化が可能にな
るものである。
イを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側
に配置されるため、サブアレイの相補ビット線を選択す
るための信号伝達経路と、選択された相補ビット線から
入出力線を通ってメインアンプＭＡの入力に至る信号伝
達経路との和は、いずれの相補ビット線を選択しようと
もメモリアレイを横断するだけの信号伝達経路となって
上記のように１往復するものの半分に短縮できるもので
ある。これにより、メモリアクセスの高速化が可能にな
るものである。
【００２１】図３には、上記サブアレイにおける相補ビ
ット線を選択するためのＹ系のアドレスバッファ、プリ
デコーダ及びデコーダを説明するための概略回路図が示
されている。アドレス信号はＣＡ０〜ＣＡ８のように９
ビットから構成される。つまり、９個の電極から供給さ
れたアドレス信号は、９個のアドレスバッファに入力さ
れ、ここで外部から入力されたアドレス信号と正相、逆
相からなる内部相補アドレス信号として出力される。こ
れにより、アドレスバッファの出力からプリデコーダ回
路の入力に至る信号数は１８本からなる。
ット線を選択するためのＹ系のアドレスバッファ、プリ
デコーダ及びデコーダを説明するための概略回路図が示
されている。アドレス信号はＣＡ０〜ＣＡ８のように９
ビットから構成される。つまり、９個の電極から供給さ
れたアドレス信号は、９個のアドレスバッファに入力さ
れ、ここで外部から入力されたアドレス信号と正相、逆
相からなる内部相補アドレス信号として出力される。こ
れにより、アドレスバッファの出力からプリデコーダ回
路の入力に至る信号数は１８本からなる。
【００２２】プリデコーダ回路は、特に制限されない
が、３入力の論理ゲート回路から構成されて、上記９ビ
ットのアドレス信号を３組に分けて、それぞれにおいて
８通りのプリデコード信号ＣＦ０−０〜７、ＣＦ１−０
〜７及びＣＦ２−０〜７の２４通りのプリデコード出力
信号を形成する。デコーダは、３入力の論理ゲート回路
で構成され、上記３組のプリデコード信号の出力信号を
組み合わせて５１２通りのＹ選択信号を形成する。この
ため、プリデコーダ回路からデコーダ回路に至る信号線
は、上記正相信号と逆相信号とを合わせて４８本もの多
数の信号線が必要となるものである。
が、３入力の論理ゲート回路から構成されて、上記９ビ
ットのアドレス信号を３組に分けて、それぞれにおいて
８通りのプリデコード信号ＣＦ０−０〜７、ＣＦ１−０
〜７及びＣＦ２−０〜７の２４通りのプリデコード出力
信号を形成する。デコーダは、３入力の論理ゲート回路
で構成され、上記３組のプリデコード信号の出力信号を
組み合わせて５１２通りのＹ選択信号を形成する。この
ため、プリデコーダ回路からデコーダ回路に至る信号線
は、上記正相信号と逆相信号とを合わせて４８本もの多
数の信号線が必要となるものである。
【００２３】上記のようにＹデコーダＹＤＣに近い位置
にプリデコーダＣＯＬＰＤＣ、及び救済回路ＣＯＬＲＥ
Ｄを配置する構成では、信号配線が占める専有面積を小
さくすることができる。上記アドレスバッファＡＤＤＢ
ＵＰからプリデコーダ回路には、上記のように１８本の
比較的少ない数とされ、しかもプリデコーダＰＤＣと救
済回路ＲＥＤとを纏めて近接して配置されている。そし
て、上記４８本ものプリデコーダ出力を伝える信号線
は、プリデコーダＰＤＥＣとデコーダＹＤＣとを近接し
て配置させることにより短い距離にすることができると
ともに、それとクロスするような配線がないので配線レ
イアウトが容易となる。
にプリデコーダＣＯＬＰＤＣ、及び救済回路ＣＯＬＲＥ
Ｄを配置する構成では、信号配線が占める専有面積を小
さくすることができる。上記アドレスバッファＡＤＤＢ
ＵＰからプリデコーダ回路には、上記のように１８本の
比較的少ない数とされ、しかもプリデコーダＰＤＣと救
済回路ＲＥＤとを纏めて近接して配置されている。そし
て、上記４８本ものプリデコーダ出力を伝える信号線
は、プリデコーダＰＤＥＣとデコーダＹＤＣとを近接し
て配置させることにより短い距離にすることができると
ともに、それとクロスするような配線がないので配線レ
イアウトが容易となる。
【００２４】つまり、上記チップ中央部分にアドレスバ
ッファ、プリデコーダ及び救済回路を設けた構成では、
アドレスバッファから救済回路とプリデコーダ回路に向
けて伸びるアドレス信号線と、プリデコーダ回路からデ
コーダ回路、救済回路からデコーダ回路に伸びる各種配
線が混在し、そこに占める配線が大きな専有面積を占め
るものとなる。
ッファ、プリデコーダ及び救済回路を設けた構成では、
アドレスバッファから救済回路とプリデコーダ回路に向
けて伸びるアドレス信号線と、プリデコーダ回路からデ
コーダ回路、救済回路からデコーダ回路に伸びる各種配
線が混在し、そこに占める配線が大きな専有面積を占め
るものとなる。
【００２５】シンクロナスＤＲＡＭでは、バーストモー
ドのためのカラムアドレス信号は、アドレスカウンタに
より形成される。つまり、上記の他にアドレスバッファ
はアドレスカウンタに初期値を入力し、それを基準にし
てバーストモードでは、アドレスカウンタのインクリメ
ント（＋１）動作によってアドレスを歩進させてバース
トリード又はバーストライト動作が行われる。このた
め、シンクロナスＤＲＡＭでは、いっそう配線が混み合
うこととなって、そこでの専有面積が増大するととも
に、配線の引き回しによって動作速度を遅くしてしま
う。
ドのためのカラムアドレス信号は、アドレスカウンタに
より形成される。つまり、上記の他にアドレスバッファ
はアドレスカウンタに初期値を入力し、それを基準にし
てバーストモードでは、アドレスカウンタのインクリメ
ント（＋１）動作によってアドレスを歩進させてバース
トリード又はバーストライト動作が行われる。このた
め、シンクロナスＤＲＡＭでは、いっそう配線が混み合
うこととなって、そこでの専有面積が増大するととも
に、配線の引き回しによって動作速度を遅くしてしま
う。
【００２６】この実施例では、上記のようなシンクロナ
スＤＲＡＭにおいても、アドレスカウンタは、アドレス
バッファに隣接して配置させ、そこから上記のような少
ない配線により上記プリデコーダ回路、救済回路に延
び、かかる各回路を通してＹデコーダに至るために、前
記のようなメモリアレイでのＹ選択動作とデータの入出
力動作とのが合理的に組み合わせされて、アクセスパス
を短くすることができる。本願発明者に試算によれば、
本願のような構成を採ることによりチップ中央部にアド
レスバッファ、アドレスカウンタ、プリデコーダ、救済
回路及びＹデコーダを配置した場合に比べてカラムアク
セス時間を約１ｎｓも短縮させることができるものであ
る。
スＤＲＡＭにおいても、アドレスカウンタは、アドレス
バッファに隣接して配置させ、そこから上記のような少
ない配線により上記プリデコーダ回路、救済回路に延
び、かかる各回路を通してＹデコーダに至るために、前
記のようなメモリアレイでのＹ選択動作とデータの入出
力動作とのが合理的に組み合わせされて、アクセスパス
を短くすることができる。本願発明者に試算によれば、
本願のような構成を採ることによりチップ中央部にアド
レスバッファ、アドレスカウンタ、プリデコーダ、救済
回路及びＹデコーダを配置した場合に比べてカラムアク
セス時間を約１ｎｓも短縮させることができるものであ
る。
【００２７】図４には、この発明に係るダイナミック型
ＲＡＭをより詳細に説明するための概略レイアウト図が
示されている。同図には、メモリチップ全体の概略レイ
アウトと、８分割された１つのメモリアレイのレイアウ
トが示されている。同図は、図１の実施例を別の観点か
ら図示したものである。つまり、図１と同様にメモリチ
ップは、長手方向（ワード線方向）に沿った上下に４
個、左右に２個ずつのメモリアレイ（Array)が８分割さ
れ、その長方向における中央部分には複数からなるボン
ディングパッド及び入出力回路等の周辺回路（Bonding
Pad & peripheralCircuit) が設けられる。
ＲＡＭをより詳細に説明するための概略レイアウト図が
示されている。同図には、メモリチップ全体の概略レイ
アウトと、８分割された１つのメモリアレイのレイアウ
トが示されている。同図は、図１の実施例を別の観点か
ら図示したものである。つまり、図１と同様にメモリチ
ップは、長手方向（ワード線方向）に沿った上下に４
個、左右に２個ずつのメモリアレイ（Array)が８分割さ
れ、その長方向における中央部分には複数からなるボン
ディングパッド及び入出力回路等の周辺回路（Bonding
Pad & peripheralCircuit) が設けられる。
【００２８】上記８個のメモリアレイは、前記のように
それぞれが約３２Ｍビットの記憶容量を持つようにされ
るものであり、そのうちの１つが拡大して示されている
ように、ワード線方向に８分割され、ビット線方向に１
６分割されたサブアレイが設けられる。上記サブアレイ
のビット線方向の両側には、上記ビット線方向に対して
センスアンプ（Sence Amplifier)が配置される。上記サ
ブアレイのワード線方向の両側には、サブワードドライ
バ（Sub-Word Driver)が配置される。
それぞれが約３２Ｍビットの記憶容量を持つようにされ
るものであり、そのうちの１つが拡大して示されている
ように、ワード線方向に８分割され、ビット線方向に１
６分割されたサブアレイが設けられる。上記サブアレイ
のビット線方向の両側には、上記ビット線方向に対して
センスアンプ（Sence Amplifier)が配置される。上記サ
ブアレイのワード線方向の両側には、サブワードドライ
バ（Sub-Word Driver)が配置される。
【００２９】上記１つのメモリアレイには、全体で８１
９２本のワード線と４０９６対の相補ビット線が設けら
れる。これにより、全体で約３２Ｍビットの記憶容量を
持つようにされる。上記のように８１９２本のワード線
が１６個のサブアレイに分割して配置されるので、１つ
のサブアレイには５１２本のワード線（サブワード線）
が設けられる。また、上記のように４０９６対の相補ビ
ット線が８個のサブアレイに分割して配置されるので、
１つのサブアレイには５１２対の相補ビット線が設けら
れる。
９２本のワード線と４０９６対の相補ビット線が設けら
れる。これにより、全体で約３２Ｍビットの記憶容量を
持つようにされる。上記のように８１９２本のワード線
が１６個のサブアレイに分割して配置されるので、１つ
のサブアレイには５１２本のワード線（サブワード線）
が設けられる。また、上記のように４０９６対の相補ビ
ット線が８個のサブアレイに分割して配置されるので、
１つのサブアレイには５１２対の相補ビット線が設けら
れる。
【００３０】メモリアレイのメインワード線に対応して
メインワードドライバＭＷＤが設けられる。つまり、同
図に示されたメモリアレイの左側には、アレイコントロ
ール（Array control)回路及びメインワードドライバ(M
ain Word dricer)が設けられる。上記アレイコントロー
ル回路には、第１のサブワード選択線を駆動するドライ
バが設けられる。上記メモリアレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの下部（チ
ップ周辺側）には、Ｙデコーダ（YDecoder) 及びＹ選択
線ドライバ（YSdriver) が設けられる。
メインワードドライバＭＷＤが設けられる。つまり、同
図に示されたメモリアレイの左側には、アレイコントロ
ール（Array control)回路及びメインワードドライバ(M
ain Word dricer)が設けられる。上記アレイコントロー
ル回路には、第１のサブワード選択線を駆動するドライ
バが設けられる。上記メモリアレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの下部（チ
ップ周辺側）には、Ｙデコーダ（YDecoder) 及びＹ選択
線ドライバ（YSdriver) が設けられる。
【００３１】図５には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図４に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図４に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。
【００３２】サブアレイＳＢＡＲＹは、ワード線の延長
方向を水平方向とすると、サブワード線ＳＷＬが５１２
本配置され、相補ビット線対は５１２対から構成され
る。それ故、上記５１２本のサブワード線ＳＷＬに対応
した５１２個のサブワードドライバＳＷＤは、かかるサ
ブアレイの左右に２５６個ずつに分割して配置される。
上記５１２対の相補ビット線ＢＬに対応して設けられる
５１２個のセンスアンプＳＡは、前記のようなシェアー
ドセンスアンプ方式とされ、かかるサブアレイの上下に
２５６個ずつに分割して配置される。
方向を水平方向とすると、サブワード線ＳＷＬが５１２
本配置され、相補ビット線対は５１２対から構成され
る。それ故、上記５１２本のサブワード線ＳＷＬに対応
した５１２個のサブワードドライバＳＷＤは、かかるサ
ブアレイの左右に２５６個ずつに分割して配置される。
上記５１２対の相補ビット線ＢＬに対応して設けられる
５１２個のセンスアンプＳＡは、前記のようなシェアー
ドセンスアンプ方式とされ、かかるサブアレイの上下に
２５６個ずつに分割して配置される。
【００３３】上記サブアレイＳＢＡＲＹは、正規のサブ
ワード線ＳＷＬが５１２本に加えて、図示しないが予備
ワード線も設けられる。それ故、上記５１２のサブワー
ド線ＳＷＬと上記予備ワード線に対応したサブワードド
ライバＳＷＤが、かかるサブアレイの左右に分割して配
置される。上記のように右下のサブアレイが５１２対の
相補ビット線ＢＬからなり、上記同様に２５６個のセン
スアンプが上下に配置される。上記右側の上下に配置さ
れるサブアレイＳＢＡＲＹに形成される２５６対の相補
ビット線は、それに挟まれたセンスアンプＳＡに対して
シェアードスイッチＭＯＳＦＥＴを介して共通に接続さ
れる。上記同様に図示しないが、予備のビット線も設け
られ、それに対応したセンスアンプも上下に振り分けら
れた設けられる。
ワード線ＳＷＬが５１２本に加えて、図示しないが予備
ワード線も設けられる。それ故、上記５１２のサブワー
ド線ＳＷＬと上記予備ワード線に対応したサブワードド
ライバＳＷＤが、かかるサブアレイの左右に分割して配
置される。上記のように右下のサブアレイが５１２対の
相補ビット線ＢＬからなり、上記同様に２５６個のセン
スアンプが上下に配置される。上記右側の上下に配置さ
れるサブアレイＳＢＡＲＹに形成される２５６対の相補
ビット線は、それに挟まれたセンスアンプＳＡに対して
シェアードスイッチＭＯＳＦＥＴを介して共通に接続さ
れる。上記同様に図示しないが、予備のビット線も設け
られ、それに対応したセンスアンプも上下に振り分けら
れた設けられる。
【００３４】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表として例示的に示
されるように同図の縦方向に延長される。上記メインワ
ード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、
上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示
ぜす）が配置されるものである。上記４個からなるサブ
アレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜Ｆ
Ｘ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）
のサブアレイを貫通するように延長される。そして、サ
ブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、Ｆ
Ｘ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上
に分けて延長させるようにする。このように２つのサブ
アレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを割り当て、かつ、それらをサブアレイ上を延長さ
せるようにする理由は、メモリチップサイズの小型化を
図るためである。
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表として例示的に示
されるように同図の縦方向に延長される。上記メインワ
ード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、
上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示
ぜす）が配置されるものである。上記４個からなるサブ
アレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜Ｆ
Ｘ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）
のサブアレイを貫通するように延長される。そして、サ
ブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、Ｆ
Ｘ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上
に分けて延長させるようにする。このように２つのサブ
アレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを割り当て、かつ、それらをサブアレイ上を延長さ
せるようにする理由は、メモリチップサイズの小型化を
図るためである。
【００３５】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図４のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図４のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。
【００３６】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。
【００３７】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列されるサ
ブワードドライバに選択信号を供給する第２のサブワー
ド線ＦＸ０が設けられる。上記第１のサブワード選択線
ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線
ＳＷＬと平行に延長されるのに対して上記第２のサブワ
ード選択線は、それと直交するカラム選択線ＹＳ及び相
補ビット線ＢＬと平行に延長される。上記８本の第１の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第
２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，
２，４，６と、奇数ＦＸ１，３，５，７とに分割されて
サブアレイＳＢＡＲＹの左右に設けられたサブワードド
ライバＳＷＤに振り分けられて配置される。
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列されるサ
ブワードドライバに選択信号を供給する第２のサブワー
ド線ＦＸ０が設けられる。上記第１のサブワード選択線
ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線
ＳＷＬと平行に延長されるのに対して上記第２のサブワ
ード選択線は、それと直交するカラム選択線ＹＳ及び相
補ビット線ＢＬと平行に延長される。上記８本の第１の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第
２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，
２，４，６と、奇数ＦＸ１，３，５，７とに分割されて
サブアレイＳＢＡＲＹの左右に設けられたサブワードド
ライバＳＷＤに振り分けられて配置される。
【００３８】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。
【００３９】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。
【００４０】この実施例のようにサブアレイ上のメイン
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。
【００４１】サブワードドライバにおいては、上記第２
のサブワード選択線ＦＸ０〜６等には、それと平行に第
１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号
を通す配線が設けられるものであるが、その負荷が後述
するように小さいので、上記第２のサブワード選択線Ｆ
Ｘ０〜６のように格別なドライバＦＸＤを設けることな
く、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接
続される配線によって構成される。ただし、その配線層
は上記第２のサブワード選択線ＦＸ０〜６と同じものが
用いられる。
のサブワード選択線ＦＸ０〜６等には、それと平行に第
１サブワード選択線ＦＸ０Ｂ〜６Ｂに対応した選択信号
を通す配線が設けられるものであるが、その負荷が後述
するように小さいので、上記第２のサブワード選択線Ｆ
Ｘ０〜６のように格別なドライバＦＸＤを設けることな
く、上記第１サブワード選択線ＦＸ０Ｂ〜６Ｂと直接接
続される配線によって構成される。ただし、その配線層
は上記第２のサブワード選択線ＦＸ０〜６と同じものが
用いられる。
【００４２】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、○にＰで示したようにセンスアン
プに対して定電圧化された内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴと、○にＯで示した
ようにセンスアンプに対して後述するようなオーバード
ライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャ
ンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したよ
うにセンスアンプに対して回路の接地電位ＶＳＳを供給
するためのＮチャンネル型のパワーＭＯＳＦＥＴが設け
られる。
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、○にＰで示したようにセンスアン
プに対して定電圧化された内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴと、○にＯで示した
ようにセンスアンプに対して後述するようなオーバード
ライブ用のクランプ電圧ＶＤＤＣＬＰを供給するＰチャ
ンネル型のパワーＭＯＳＦＥＴ、及び○にＮで示したよ
うにセンスアンプに対して回路の接地電位ＶＳＳを供給
するためのＮチャンネル型のパワーＭＯＳＦＥＴが設け
られる。
【００４３】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮ
で示したようにセンスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴが設けられる。このＮチャンネル型のパワーＭＯＳ
ＦＥＴは、センスアンプ列の両側からセンスアンプを構
成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴ
のソースに接地電位を供給するもきである。つまり、セ
ンスアンプエリアに設けられる１２８個又は１３０個の
センスアンプに対しては、上記Ａ側のクロスエリアに設
けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記
Ｂ側のクロスエリアに設けられたＮチャンネル型のパワ
ーＭＯＳＦＥＴの両方により接地電位が供給される。
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮ
で示したようにセンスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴが設けられる。このＮチャンネル型のパワーＭＯＳ
ＦＥＴは、センスアンプ列の両側からセンスアンプを構
成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴ
のソースに接地電位を供給するもきである。つまり、セ
ンスアンプエリアに設けられる１２８個又は１３０個の
センスアンプに対しては、上記Ａ側のクロスエリアに設
けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記
Ｂ側のクロスエリアに設けられたＮチャンネル型のパワ
ーＭＯＳＦＥＴの両方により接地電位が供給される。
【００４４】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。これに対して、メモリアレイの端に設
けられたサブアレイの右側に設けられたサブワード線駆
動回路ＳＷＤでは、上記サブアレイのサブワード線しか
選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワ
ーＭＯＳＦＥＴは、上記サブアレイに対応したセンスア
ンプのみを活性化するものである。
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。これに対して、メモリアレイの端に設
けられたサブアレイの右側に設けられたサブワード線駆
動回路ＳＷＤでは、上記サブアレイのサブワード線しか
選択しないから、上記上記Ｐ、Ｏ及びＮで示されたパワ
ーＭＯＳＦＥＴは、上記サブアレイに対応したセンスア
ンプのみを活性化するものである。
【００４５】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すというリライト動作を行う。
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すというリライト動作を行う。
【００４６】図６には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路を形成するウ
ェル領域の一実施例の概略レイアウト図が示されてい
る。同図には、図４に示されたメモリアレイの中の点線
で囲まれたように、上記斜線を付した位置に配置された
４つのサブアレイＳＢＡＲＹを含む８個が代表として例
示的に示されている。
ＲＡＭにおけるサブアレイとその周辺回路を形成するウ
ェル領域の一実施例の概略レイアウト図が示されてい
る。同図には、図４に示されたメモリアレイの中の点線
で囲まれたように、上記斜線を付した位置に配置された
４つのサブアレイＳＢＡＲＹを含む８個が代表として例
示的に示されている。
【００４７】同図において、白地の部分はＰ型基板（Ｐ
ＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回
路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵ
Ｂには、斜線で示したように２種類のＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤＣＬＰ）とが
形成される。つまり、センスアンプＳＡを構成するＰチ
ャンネル型の増幅ＭＯＳＦＥＴが形成されるＮ型ウェル
領域と、前記Ａ列のクロスエリアに配置される前記パワ
ースイッチＭＯＳＦＥＴが形成されるＮ型ウェル領域
は、昇圧電圧ＶＰＰを利用して形成されたクランプ電圧
ＶＤＤＣＬＰが供給される。
ＳＵＢ）を表している。このＰ型基板ＰＳＵＢには、回
路の接地電位ＶＳＳが与えられる。上記Ｐ型基板ＰＳＵ
Ｂには、斜線で示したように２種類のＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＬ）とＮＷＥＬＬ（ＶＤＤＣＬＰ）とが
形成される。つまり、センスアンプＳＡを構成するＰチ
ャンネル型の増幅ＭＯＳＦＥＴが形成されるＮ型ウェル
領域と、前記Ａ列のクロスエリアに配置される前記パワ
ースイッチＭＯＳＦＥＴが形成されるＮ型ウェル領域
は、昇圧電圧ＶＰＰを利用して形成されたクランプ電圧
ＶＤＤＣＬＰが供給される。
【００４８】前記Ｂ列のクロスエリアには、サブ入出力
線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを
構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力
線に設けられるプリチャージ用とイコライズ用のＰチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形
成され、降圧して形成された内部電圧ＶＤＬが供給され
る。
線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷを
構成するＰチャンネル型ＭＯＳＦＥＴや、メイン入出力
線に設けられるプリチャージ用とイコライズ用のＰチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域が形
成され、降圧して形成された内部電圧ＶＤＬが供給され
る。
【００４９】サブアレイと、サブワード線駆動回路ＳＷ
Ｄが形成される全体には、深い深さに形成されされたＮ
型ウェル領域ＤＷＥＬＬが形成される。この深い深さの
Ｎ型ウェル領域には、ワード線の選択レベルに対応され
た昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウ
ェル領域ＤＷＥＬＬには、上記サブワード線駆動回路Ｓ
ＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成され
るＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さ
のＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが
印加される。
Ｄが形成される全体には、深い深さに形成されされたＮ
型ウェル領域ＤＷＥＬＬが形成される。この深い深さの
Ｎ型ウェル領域には、ワード線の選択レベルに対応され
た昇圧電圧ＶＰＰが供給される。この深い深さのＮ型ウ
ェル領域ＤＷＥＬＬには、上記サブワード線駆動回路Ｓ
ＷＤを構成するＰチャンネル型ＭＯＳＦＥＴが形成され
るＮ型ウェル領域ＮＷＷＬＬが形成され、上記深い深さ
のＮ型ウェル領域ＤＷＥＬＬと同様に昇圧電圧ＶＰＰが
印加される。
【００５０】上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
には、メモリセルを構成するＮチャンネル型のアドレス
選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチ
ャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領
域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域Ｐ
ＷＥＬＬには、負の電圧にされた基板バックバイアス電
圧ＶＢＢが供給される。
には、メモリセルを構成するＮチャンネル型のアドレス
選択ＭＯＳＦＥＴ及びサブワード駆動回路ＳＷＤのＮチ
ャンネル型ＭＯＳＦＥＴを形成するためのＰ型ウェル領
域ＰＷＥＬＬが形成される。これらのＰ型ウェル領域Ｐ
ＷＥＬＬには、負の電圧にされた基板バックバイアス電
圧ＶＢＢが供給される。
【００５１】図４で示された８分割されて１つのアレイ
でみると、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
は、ワード線方向に対応して並べられた８個のサブアレ
イを１つの単位として、全体で１６個がビット線方向に
並べられて形成される。そして、アレイ上を延長される
メインワード線の両端に配置されたサブワードドライバ
（Sub-Word Driver)に対応されたクロスエリアが前記Ａ
列とされ、前記同様にＢ列のように交互に配置される。
それ故、端部を除いて、上記Ａ列とそれの両側に配置さ
れる２つのセンスアンプ（Sence Amplifier)のＰチャン
ネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＤＣＬＰ）が共通化して設けられる。
でみると、上記深い深さのＮ型ウェル領域ＤＷＥＬＬ
は、ワード線方向に対応して並べられた８個のサブアレ
イを１つの単位として、全体で１６個がビット線方向に
並べられて形成される。そして、アレイ上を延長される
メインワード線の両端に配置されたサブワードドライバ
（Sub-Word Driver)に対応されたクロスエリアが前記Ａ
列とされ、前記同様にＢ列のように交互に配置される。
それ故、端部を除いて、上記Ａ列とそれの両側に配置さ
れる２つのセンスアンプ（Sence Amplifier)のＰチャン
ネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領域Ｎ
ＷＥＬＬ（ＶＤＤＣＬＰ）が共通化して設けられる。
【００５２】図７には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の
要部回路図が示されている。同図においては、２つのサ
ブアレイに挟まれて配置されたセンスアンプとそれに関
連した回路が例示的に示されている。また、各素子が形
成されるウェル領域が点線で示され、それに与えられる
バイアス電圧も併せて示されている。
ＲＡＭのセンスアンプ部と、その周辺回路の一実施例の
要部回路図が示されている。同図においては、２つのサ
ブアレイに挟まれて配置されたセンスアンプとそれに関
連した回路が例示的に示されている。また、各素子が形
成されるウェル領域が点線で示され、それに与えられる
バイアス電圧も併せて示されている。
【００５３】ダイナミック型メモリセルは、上記１つの
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
た１つが代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記
憶キャパシタＣｓから構成される。アドレス選択ＭＯＳ
ＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに
接続され、ソースに記憶キャパシタＣｓが接続される。
記憶キャパシタＣｓの他方の電極は共通化されてプレー
ト電圧が与えられる。上記サブワード線ＳＷＬの選択レ
ベルは、上記ビット線のハイレベルに対して上記アドレ
ス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされ
た高電圧ＶＰＰとされる。
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
た１つが代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記
憶キャパシタＣｓから構成される。アドレス選択ＭＯＳ
ＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに
接続され、ソースに記憶キャパシタＣｓが接続される。
記憶キャパシタＣｓの他方の電極は共通化されてプレー
ト電圧が与えられる。上記サブワード線ＳＷＬの選択レ
ベルは、上記ビット線のハイレベルに対して上記アドレ
ス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされ
た高電圧ＶＰＰとされる。
【００５４】後述するセンスアンプを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線に与えられるハイレベルは、上記内部
電圧ＶＤＬに対応したレベルにされる。したがって、上
記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤ
Ｌ＋Ｖthにされる。センスアンプの左側に設けられたサ
ブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭ
ＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の
入出力ノードと接続される。
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線に与えられるハイレベルは、上記内部
電圧ＶＤＬに対応したレベルにされる。したがって、上
記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤ
Ｌ＋Ｖthにされる。センスアンプの左側に設けられたサ
ブアレイの一対の相補ビット線ＢＬと／ＢＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬと／ＢＬは、シェアードスイッチＭ
ＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の
入出力ノードと接続される。
【００５５】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが設けられ
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮ
チャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ
１３により接地電位に対応した動作電圧が与えられる。
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが設けられ
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮ
チャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ
１３により接地電位に対応した動作電圧が与えられる。
【００５６】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設け
られたオーバードライブ用のＰチャンネル型のパワーＭ
ＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられ
る。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰ
がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１
４により形成されたクランプ電圧ＶＤＤＣＬＰが用いら
れる。このＭＯＳＦＥＴＱ１４のドレインには、外部端
子から供給された電源電圧ＶＤＤが供給され、上記ＭＯ
ＳＦＥＴＱ１４をソースフォロワ出力回路として動作さ
せ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１
４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣ
ＬＰを形成する。
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記Ａ側のクロスエリアに設け
られたオーバードライブ用のＰチャンネル型のパワーＭ
ＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮ
チャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられ
る。上記オーバードライブ用の電圧は、昇圧電圧ＶＰＰ
がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１
４により形成されたクランプ電圧ＶＤＤＣＬＰが用いら
れる。このＭＯＳＦＥＴＱ１４のドレインには、外部端
子から供給された電源電圧ＶＤＤが供給され、上記ＭＯ
ＳＦＥＴＱ１４をソースフォロワ出力回路として動作さ
せ、上記昇圧電圧ＶＰＰを基準にしてＭＯＳＦＥＴＱ１
４のしきい値電圧分だけ低下したクランプ電圧ＶＤＤＣ
ＬＰを形成する。
【００５７】特に制限されないが、上記昇圧電圧ＶＰＰ
は、チャージポンプ回路の動作を基準電圧を用いて制御
して３．８Ｖのような安定化された高電圧とされる。そ
して、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモ
リセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低
しきい値電圧に形成されており、上記クランプ電圧ＶＤ
ＤＣＬＰを約２．９Ｖのような安定化された定電圧にす
る。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成する
ＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流
さない。これにより、長期間にわたってスタンバイ状態
（非動作状態）にされた時や、電源電圧ＶＤＤのバンプ
により上記ＶＤＤＣＬＰが過上昇するのを防止し、かか
る過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳ
ＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延
を防止する。
は、チャージポンプ回路の動作を基準電圧を用いて制御
して３．８Ｖのような安定化された高電圧とされる。そ
して、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモ
リセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低
しきい値電圧に形成されており、上記クランプ電圧ＶＤ
ＤＣＬＰを約２．９Ｖのような安定化された定電圧にす
る。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成する
ＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流
さない。これにより、長期間にわたってスタンバイ状態
（非動作状態）にされた時や、電源電圧ＶＤＤのバンプ
により上記ＶＤＤＣＬＰが過上昇するのを防止し、かか
る過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳ
ＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延
を防止する。
【００５８】この実施例では、上記のようなクランプ電
圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ
電圧を形成するものであることに着目し、その電圧を供
給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、
センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ
７，Ｑ８とを同図で点線で示したような同じＮ型ウェル
領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧
として上記クランプ電圧ＶＤＤＣＬＰを供給するもので
ある。そして、センスアンプのＰチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動
作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎ
チャンネル型として上記オーバードライブ用のＭＯＳＦ
ＥＴＱ１４と電気的に分離して形成する。
圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ
電圧を形成するものであることに着目し、その電圧を供
給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、
センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ
７，Ｑ８とを同図で点線で示したような同じＮ型ウェル
領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧
として上記クランプ電圧ＶＤＤＣＬＰを供給するもので
ある。そして、センスアンプのＰチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動
作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎ
チャンネル型として上記オーバードライブ用のＭＯＳＦ
ＥＴＱ１４と電気的に分離して形成する。
【００５９】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプ活性化信号Ｓ
ＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲ
ートに供給されるオーバードライブ用の活性化信号／Ｓ
ＡＰ１と逆相の信号とされ、特に制限されないが、その
ハイレベルが電源電圧ＶＤＤに対応された信号とされ
る。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９
Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmi
n は、約３．０Ｖであるので、上記Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１５をオフ状態にさせることができるととも
に、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低しきい
値電圧のものを用いることにより、ソース側から内部電
圧ＶＤＬに対応した電圧を出力させることができる。
Ｑ１５のゲートに供給されるセンスアンプ活性化信号Ｓ
ＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲ
ートに供給されるオーバードライブ用の活性化信号／Ｓ
ＡＰ１と逆相の信号とされ、特に制限されないが、その
ハイレベルが電源電圧ＶＤＤに対応された信号とされ
る。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９
Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmi
n は、約３．０Ｖであるので、上記Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１５をオフ状態にさせることができるととも
に、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低しきい
値電圧のものを用いることにより、ソース側から内部電
圧ＶＤＬに対応した電圧を出力させることができる。
【００６０】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなる
プリチャージ回路が設けられる。これらのＭＯＳＦＥＴ
Ｑ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬ
ＥＱが供給される。このプリチャージ信号ＢＬＥＱを形
成するドライバ回路は、上記Ｂ側のクロスエリアにＮチ
ャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下が
りを高速にする。つまり、メモリアクセスの開始により
ワード線を選択タイミングを早くするために、各クロス
エリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８
をオン状態にして上記プリチャージ回路を構成するＭＯ
ＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるよ
うにするものである。
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなる
プリチャージ回路が設けられる。これらのＭＯＳＦＥＴ
Ｑ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬ
ＥＱが供給される。このプリチャージ信号ＢＬＥＱを形
成するドライバ回路は、上記Ｂ側のクロスエリアにＮチ
ャンネル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下が
りを高速にする。つまり、メモリアクセスの開始により
ワード線を選択タイミングを早くするために、各クロス
エリアに設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８
をオン状態にして上記プリチャージ回路を構成するＭＯ
ＳＦＥＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるよ
うにするものである。
【００６１】これに対して、プリチャージ動作を開始さ
せる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７
は、上記のようにクロスエリアに設けられるのではな
く、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。
つまり、メモリアクセスの終了によりプリチャージ動作
が開始されるものであるが、その動作には時間的な余裕
が有るので、信号ＢＬＥＱの立ち上がを高速にすること
が必要ないからである。この結果、Ａ側クロスエリアに
設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバ
ードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、
Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳ
ＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳ
Ｗを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力
線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチ
ャージ回路を構成するＭＯＳＦＥＴにできる。そして、
これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰと
ＶＤＬのようなバイアス電圧が与えられるから１種類の
Ｎ型ウェル領域となり、寄生サイリスタ素子が形成され
ない。
せる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７
は、上記のようにクロスエリアに設けられるのではな
く、Ｙデコーダ＆ＹＳドライバ部に設けるようにする。
つまり、メモリアクセスの終了によりプリチャージ動作
が開始されるものであるが、その動作には時間的な余裕
が有るので、信号ＢＬＥＱの立ち上がを高速にすること
が必要ないからである。この結果、Ａ側クロスエリアに
設けられるＰチャンネル型ＭＯＳＦＥＴは、上記オーバ
ードライブ用のパワーＭＯＳＦＥＴＱ１５のみとなり、
Ｂ側のクロスエリアに設けられるＰチャンネル型ＭＯＳ
ＦＥＴは、次に説明する入出力線のスイッチ回路ＩＯＳ
Ｗを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共通入力
線ＭＩＯを内部電圧ＶＤＬにプリチャージさせるプリチ
ャージ回路を構成するＭＯＳＦＥＴにできる。そして、
これらのＮ型ウェル領域には、上記上記ＶＤＤＣＬＰと
ＶＤＬのようなバイアス電圧が与えられるから１種類の
Ｎ型ウェル領域となり、寄生サイリスタ素子が形成され
ない。
【００６２】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレ
イの同様な相補ビット線ＢＬ，／ＢＬに接続される。ス
イッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ
回路を構成するものであり、選択信号ＹＳを受けて、上
記センスアンプの単位回路の入出力ノードをサブ共通入
出力線ＬＩＯに接続させる。例えば、左側のサブアレイ
のサブワード線ＳＷＬが選択されたときには、センスア
ンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。これにより、センスアンプの入
出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに
接続されて、選択されたサブワード線ＳＷＬに接続され
たメモリセルの微小信号を増幅し、上記カラムスイッチ
回路を通してサブ共通入出力線ＬＩＯに伝える。上記サ
ブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ
回路ＩＯＳＷを介してメインアンプの入端子に接続され
る入出力線ＭＩＯに接続される。
イッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレ
イの同様な相補ビット線ＢＬ，／ＢＬに接続される。ス
イッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ
回路を構成するものであり、選択信号ＹＳを受けて、上
記センスアンプの単位回路の入出力ノードをサブ共通入
出力線ＬＩＯに接続させる。例えば、左側のサブアレイ
のサブワード線ＳＷＬが選択されたときには、センスア
ンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。これにより、センスアンプの入
出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに
接続されて、選択されたサブワード線ＳＷＬに接続され
たメモリセルの微小信号を増幅し、上記カラムスイッチ
回路を通してサブ共通入出力線ＬＩＯに伝える。上記サ
ブ共通入出力線は、Ｂ側のクロスエリアに設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ
回路ＩＯＳＷを介してメインアンプの入端子に接続され
る入出力線ＭＩＯに接続される。
【００６３】サブワード線駆動回路ＳＷＤは、そのうち
の１つが代表として例示的に示されているように、上記
深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成
されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤ
ＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（Ｖ
ＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２
及びＱ２３とを用いて構成される。インバータ回路Ｎ１
は、特に制限されないが、前記図３に示したようなサブ
ワード選択線駆動回路ＦＸＤを構成するものであり、前
記のようにクロスエリアに設けられるものである。サブ
アレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥ
ＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢ
Ｂ）に形成されるものである。
の１つが代表として例示的に示されているように、上記
深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成
されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤ
ＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（Ｖ
ＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２
及びＱ２３とを用いて構成される。インバータ回路Ｎ１
は、特に制限されないが、前記図３に示したようなサブ
ワード選択線駆動回路ＦＸＤを構成するものであり、前
記のようにクロスエリアに設けられるものである。サブ
アレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥ
ＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢ
Ｂ）に形成されるものである。
【００６４】図８には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の概略レイアウト図が示されてい
る。この実施例では、メモリアレイは、全体として４個
に分けられる。半導体チップの長手方向に沿った上下に
２個、左右に２個ずつのメモリアレイが分割されて設け
られ、前記同様に上記チップの長手方向に沿った中央部
分にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路（Pe
riphral)等が設けられる。上記メモリアレイの上記中央
側にはメインアンプＭＡが配置される。
ＲＡＭの他の一実施例の概略レイアウト図が示されてい
る。この実施例では、メモリアレイは、全体として４個
に分けられる。半導体チップの長手方向に沿った上下に
２個、左右に２個ずつのメモリアレイが分割されて設け
られ、前記同様に上記チップの長手方向に沿った中央部
分にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路（Pe
riphral)等が設けられる。上記メモリアレイの上記中央
側にはメインアンプＭＡが配置される。
【００６５】上述のように半導体チップの長手方向に沿
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。
【００６６】上記メモリアレの上記中間部分に沿って前
記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。そして、上記メモ
リアレイにおいて、上記チップ中央部分とは反対側のチ
ップ周辺側にＹデコーダＹＤＣが設けられる。つまり、
この実施例においても、上記中央側に配置されたメイン
アンプＭＡと周辺側に配置されたＹデコーダＹＤＣとに
より上記４分割されてなる各メモリアレイがそれぞれ挟
さまれるように配置されるものである。
記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。そして、上記メモ
リアレイにおいて、上記チップ中央部分とは反対側のチ
ップ周辺側にＹデコーダＹＤＣが設けられる。つまり、
この実施例においても、上記中央側に配置されたメイン
アンプＭＡと周辺側に配置されたＹデコーダＹＤＣとに
より上記４分割されてなる各メモリアレイがそれぞれ挟
さまれるように配置されるものである。
【００６７】図９には、この発明に係るダイナミック型
ＲＡＭの一実施例の全体ブロック図が示されている。制
御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされ
る。ここで、／はロウレベルがアクティブレベルを表す
論理記号のオーバーバーに対応している。Ｘアドレス信
号とＹアドレス信号は、共通のアドレス端子Ａｄｄから
ロウアドレスストローブ信号／ＲＡＳとカラムアドレス
ストローブ信号／ＣＡＳに同期して時系列的に入力され
る。
ＲＡＭの一実施例の全体ブロック図が示されている。制
御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされ
る。ここで、／はロウレベルがアクティブレベルを表す
論理記号のオーバーバーに対応している。Ｘアドレス信
号とＹアドレス信号は、共通のアドレス端子Ａｄｄから
ロウアドレスストローブ信号／ＲＡＳとカラムアドレス
ストローブ信号／ＣＡＳに同期して時系列的に入力され
る。
【００６８】アドレスバッファを通して入力されたＸア
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、前記のようなプリデコーダにより供給され、そ
の出力信号がＸデコーダに供給されてワード線ＷＬの選
択信号が形成される。ワード線の選択動作により、メモ
リアレイの相補ビット線には上記のような読み出し信号
が現れ、センスアンプにより増幅動作が行われる。ラッ
チ回路に取り込まれたＹアドレス信号は、前記のような
プリデコーダに供給され、その出力信号がＹデコーダに
供給されてビット線ＤＬの選択信号が形成される。Ｘ救
済回路及びＹ救済回路は、不良アドレスの記憶動作と、
記憶された不良アドレスと上記取り込まれたアドレス信
号とを比較し、一致なら予備のワード線又はビット線の
選択をＸデコーダ及びＹデコーダに指示するとともに、
正規ワード線又は正規ビット線の選択動作を禁止させ
る。
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、前記のようなプリデコーダにより供給され、そ
の出力信号がＸデコーダに供給されてワード線ＷＬの選
択信号が形成される。ワード線の選択動作により、メモ
リアレイの相補ビット線には上記のような読み出し信号
が現れ、センスアンプにより増幅動作が行われる。ラッ
チ回路に取り込まれたＹアドレス信号は、前記のような
プリデコーダに供給され、その出力信号がＹデコーダに
供給されてビット線ＤＬの選択信号が形成される。Ｘ救
済回路及びＹ救済回路は、不良アドレスの記憶動作と、
記憶された不良アドレスと上記取り込まれたアドレス信
号とを比較し、一致なら予備のワード線又はビット線の
選択をＸデコーダ及びＹデコーダに指示するとともに、
正規ワード線又は正規ビット線の選択動作を禁止させ
る。
【００６９】センスアンプで増幅された記憶情報は、図
示しないカラムスイッチ回路により選択されものが共通
入出力線に接続されてメインアンプに伝えられる。この
メインアンプは、特に制限されないが、書き込み回路も
兼ねたアンプとされる。つまり、読み出し動作のときに
は、Ｙスイッチ回路を通して読み出された読み出し信号
を増幅して、出力バッファを通して外部端子Ｉ／Ｏから
出力させる。書き込み動作のときには、外部端子Ｉ／Ｏ
から入力された書き込み信号が入力バッファを介して取
り込まれ、メインアンプを介して共通入出力線及び選択
ビット線に伝えられ、選択ビット線では上記センスアン
プの増幅動作により書き込み信号が伝えられてメモリセ
ルのキャパシタにそれに対応した電荷が保持される。
示しないカラムスイッチ回路により選択されものが共通
入出力線に接続されてメインアンプに伝えられる。この
メインアンプは、特に制限されないが、書き込み回路も
兼ねたアンプとされる。つまり、読み出し動作のときに
は、Ｙスイッチ回路を通して読み出された読み出し信号
を増幅して、出力バッファを通して外部端子Ｉ／Ｏから
出力させる。書き込み動作のときには、外部端子Ｉ／Ｏ
から入力された書き込み信号が入力バッファを介して取
り込まれ、メインアンプを介して共通入出力線及び選択
ビット線に伝えられ、選択ビット線では上記センスアン
プの増幅動作により書き込み信号が伝えられてメモリセ
ルのキャパシタにそれに対応した電荷が保持される。
【００７０】クロック発生回路（メインコントロール回
路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力さ
れたアドレス信号の取り込み制御タイミング信号や、セ
ンスアンプの動作タイミング信号等のように、メモリセ
ルの選択動作に必要な各種のタイミング信号を発生させ
る。内部電源発生回路は、電源端子から供給されたＶcc
とＶssのような動作電圧を受け、上記プレート電圧、Ｖ
cc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣ
Ｈ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢ
Ｂのようり各種内部電圧を発生させる。リフレッシュカ
ウンタは、リフモードにされたときにリフレッシュ用の
アドレス信号を生成してＸ系の選択動作に用いられる。
路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力さ
れたアドレス信号の取り込み制御タイミング信号や、セ
ンスアンプの動作タイミング信号等のように、メモリセ
ルの選択動作に必要な各種のタイミング信号を発生させ
る。内部電源発生回路は、電源端子から供給されたＶcc
とＶssのような動作電圧を受け、上記プレート電圧、Ｖ
cc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣ
Ｈ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢ
Ｂのようり各種内部電圧を発生させる。リフレッシュカ
ウンタは、リフモードにされたときにリフレッシュ用の
アドレス信号を生成してＸ系の選択動作に用いられる。
【００７１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部リード端子と接続されるべく半導体チップ
を２分割するように中央部分に並んで電極を設け、上記
電極のうちアドレス信号が供給されるものに隣接してア
ドレスバッファを設け、上記複数からなる電極が形成さ
れるチップ中央部分を挟んで少なくとも２つに分割して
複数のワード線と複数のビット線の交点に複数のメモリ
セルをマトリックス配置してメモリアレイを構成し、半
導体チップの電極が形成されてなる中央部分と反対側と
された半導体チップの周辺側に上記ワード線又はビット
線を選択するアドレスデコーダを設け、上記中央部分か
ら上記アドレスデコーダが設けられた部分に至る中間部
分に、上記アドレス信号の解読を行うプリデコードを配
置することにより、配線の混雑を避けつつ、信号伝達経
路が短くできて高速化を図ることができるという効果が
得られる。
記の通りである。すなわち、 （１） 外部リード端子と接続されるべく半導体チップ
を２分割するように中央部分に並んで電極を設け、上記
電極のうちアドレス信号が供給されるものに隣接してア
ドレスバッファを設け、上記複数からなる電極が形成さ
れるチップ中央部分を挟んで少なくとも２つに分割して
複数のワード線と複数のビット線の交点に複数のメモリ
セルをマトリックス配置してメモリアレイを構成し、半
導体チップの電極が形成されてなる中央部分と反対側と
された半導体チップの周辺側に上記ワード線又はビット
線を選択するアドレスデコーダを設け、上記中央部分か
ら上記アドレスデコーダが設けられた部分に至る中間部
分に、上記アドレス信号の解読を行うプリデコードを配
置することにより、配線の混雑を避けつつ、信号伝達経
路が短くできて高速化を図ることができるという効果が
得られる。
【００７２】（２） 上記メモリアレイには、欠陥救済
用の予備のワード線及び予備のビット線が設けられ、上
記プリデコーダが配置される部分近接して不良アドレス
の検出と予備のワード線又はビット線を選択する救済回
路を配置させることにより、欠陥救済を行う場合におい
ても配線の混雑を避けつつ、信号伝達経路が短くできて
高速化を図ることができるという効果が得られる。
用の予備のワード線及び予備のビット線が設けられ、上
記プリデコーダが配置される部分近接して不良アドレス
の検出と予備のワード線又はビット線を選択する救済回
路を配置させることにより、欠陥救済を行う場合におい
ても配線の混雑を避けつつ、信号伝達経路が短くできて
高速化を図ることができるという効果が得られる。
【００７３】（３） 上記半導体チップの周辺側にビッ
ト線の選択信号を形成するアドレスデコーダを設け、上
記半導体チップの中央部分には上記メモリセルからき読
み出し信号を増幅するメインアンプ及び上記メモリセル
に供給される書き込み信号を形成するライトアンプを設
け、上記プリデコーダが配置される中間部分に沿ってメ
モリアレイに隣接してワード線の選択信号を形成するア
ドレスデコーダを設けることにより、配線の混雑を避け
つつ、Ｙ選択動作からデータの入出力が行われるのに要
する時間を短くすることができるという効果が得られ
る。
ト線の選択信号を形成するアドレスデコーダを設け、上
記半導体チップの中央部分には上記メモリセルからき読
み出し信号を増幅するメインアンプ及び上記メモリセル
に供給される書き込み信号を形成するライトアンプを設
け、上記プリデコーダが配置される中間部分に沿ってメ
モリアレイに隣接してワード線の選択信号を形成するア
ドレスデコーダを設けることにより、配線の混雑を避け
つつ、Ｙ選択動作からデータの入出力が行われるのに要
する時間を短くすることができるという効果が得られ
る。
【００７４】（４） 上記メモリアレイは上記中央部分
で２つに分割し、それと直角方向に４つに分割され、互
いに隣接する２個ずつのメモリアレイの中間部分に上記
プリデコーダを配置させることにより、大記憶容量化を
図りつつ配線の混雑を避けて信号伝達経路が短すること
ができるという効果が得られる。
で２つに分割し、それと直角方向に４つに分割され、互
いに隣接する２個ずつのメモリアレイの中間部分に上記
プリデコーダを配置させることにより、大記憶容量化を
図りつつ配線の混雑を避けて信号伝達経路が短すること
ができるという効果が得られる。
【００７５】（５） 上記ビット線は折り返しビット線
方式とされた一対の相補ビット線かららなり、かかる相
補ビット線の一方と上記ワード線との交点にダイナミッ
ク型メモリセルが配置されてメモリアレイを構成し、上
記相補ビット線とワード線は、複数に分割されて構成さ
れた複数のサブアレイにそれぞれ振り分けられて配置
し、上記サブアレイとして、上記複数からなるサブワー
ド線配列の両端側にサブワード線駆動回路が振り分けら
れて分割して配置し、上記複数からなる相補ビット線配
列の両端側にセンスアンプを振り分けられて分割して配
置し、上記１つのサブアレイは、上記複数のサブワード
線駆動回路列と上記複数のセンスアンプ列とにより囲ま
れるように形成し、上記相補ビット線に対応されてそれ
と直角方向にメインワード線が設けられるとともに上記
１つのメインワード線に対して複数のサブワード線が割
り当てられ、上記１つのメインワード線と複数のサブワ
ード線の中の１つを選択する選択信号が伝えられるサブ
ワード選択線とにより１つのサブワード線が選択する構
成とすることにより、大記憶容量化を実現することがで
きるという効果が得られる。
方式とされた一対の相補ビット線かららなり、かかる相
補ビット線の一方と上記ワード線との交点にダイナミッ
ク型メモリセルが配置されてメモリアレイを構成し、上
記相補ビット線とワード線は、複数に分割されて構成さ
れた複数のサブアレイにそれぞれ振り分けられて配置
し、上記サブアレイとして、上記複数からなるサブワー
ド線配列の両端側にサブワード線駆動回路が振り分けら
れて分割して配置し、上記複数からなる相補ビット線配
列の両端側にセンスアンプを振り分けられて分割して配
置し、上記１つのサブアレイは、上記複数のサブワード
線駆動回路列と上記複数のセンスアンプ列とにより囲ま
れるように形成し、上記相補ビット線に対応されてそれ
と直角方向にメインワード線が設けられるとともに上記
１つのメインワード線に対して複数のサブワード線が割
り当てられ、上記１つのメインワード線と複数のサブワ
ード線の中の１つを選択する選択信号が伝えられるサブ
ワード選択線とにより１つのサブワード線が選択する構
成とすることにより、大記憶容量化を実現することがで
きるという効果が得られる。
【００７６】（６） 上記センスアンプはシェアードセ
ンス方式とされ、それを中心にして隣接するサブアレイ
のビット線に対応して設け、上記サブワード線駆動回路
は、それを中心にして隣接するサブアレイのサブワード
線を選択することにより、サブワード線及びビット線の
ピッチに合わせて上記センスアンプ、サブワード線駆動
回路を効率よくレイアウト配置させることができるとい
う効果が得られる。
ンス方式とされ、それを中心にして隣接するサブアレイ
のビット線に対応して設け、上記サブワード線駆動回路
は、それを中心にして隣接するサブアレイのサブワード
線を選択することにより、サブワード線及びビット線の
ピッチに合わせて上記センスアンプ、サブワード線駆動
回路を効率よくレイアウト配置させることができるとい
う効果が得られる。
【００７７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サブ
アレイの構成、または半導体チップに搭載される複数の
メモリアレイの配置は、その記憶容量等に応じて種々の
実施形態を採ることができる。また、サブワードドライ
バの構成は、種々の実施形態を採ることができる。入出
力インターフェイスの部分は、クロック信号に従ってリ
ード／ライト動作が行われるようなシンクロナスダイナ
ミック型ＲＡＭとしてもよい。１つのメインワード線に
割り当てられるサブワード線の数は、前記のように４本
の他に８本等種々の実施形態を採ることができる。メモ
リセルは、ダイナミック型メモリセルの他、スタティッ
ク型メモリセル、あるいは不揮発性メモリセルであって
もよい。この発明は、半導体記憶装置として広く利用で
きる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サブ
アレイの構成、または半導体チップに搭載される複数の
メモリアレイの配置は、その記憶容量等に応じて種々の
実施形態を採ることができる。また、サブワードドライ
バの構成は、種々の実施形態を採ることができる。入出
力インターフェイスの部分は、クロック信号に従ってリ
ード／ライト動作が行われるようなシンクロナスダイナ
ミック型ＲＡＭとしてもよい。１つのメインワード線に
割り当てられるサブワード線の数は、前記のように４本
の他に８本等種々の実施形態を採ることができる。メモ
リセルは、ダイナミック型メモリセルの他、スタティッ
ク型メモリセル、あるいは不揮発性メモリセルであって
もよい。この発明は、半導体記憶装置として広く利用で
きる。
【００７８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部リード端子と接続され
るべく半導体チップを２分割するように中央部分に並ん
で電極を設け、上記電極のうちアドレス信号が供給され
るものに隣接してアドレスバッファを設け、上記複数か
らなる電極が形成されるチップ中央部分を挟んで少なく
とも２つに分割して複数のワード線と複数のビット線の
交点に複数のメモリセルをマトリックス配置してメモリ
アレイを構成し、半導体チップの電極が形成されてなる
中央部分と反対側とされた半導体チップの周辺側に上記
ワード線又はビット線を選択するアドレスデコーダを設
け、上記中央部分から上記アドレスデコーダが設けられ
た部分に至る中間部分に、上記アドレス信号の解読を行
うプリデコードを配置することにより、配線の混雑を避
けつつ、信号伝達経路が短くできて高速化を図ることが
できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部リード端子と接続され
るべく半導体チップを２分割するように中央部分に並ん
で電極を設け、上記電極のうちアドレス信号が供給され
るものに隣接してアドレスバッファを設け、上記複数か
らなる電極が形成されるチップ中央部分を挟んで少なく
とも２つに分割して複数のワード線と複数のビット線の
交点に複数のメモリセルをマトリックス配置してメモリ
アレイを構成し、半導体チップの電極が形成されてなる
中央部分と反対側とされた半導体チップの周辺側に上記
ワード線又はビット線を選択するアドレスデコーダを設
け、上記中央部分から上記アドレスデコーダが設けられ
た部分に至る中間部分に、上記アドレス信号の解読を行
うプリデコードを配置することにより、配線の混雑を避
けつつ、信号伝達経路が短くできて高速化を図ることが
できる。
【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。
例を示す概略レイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭの動作を
説明するための概略レイアウト図である。
説明するための概略レイアウト図である。
【図３】図１のサブアレイにおける相補ビット線を選択
するためのＹ系のアドレスバッファ、プリデコーダ及び
デコーダを説明するための概略回路図である。
するためのＹ系のアドレスバッファ、プリデコーダ及び
デコーダを説明するための概略回路図である。
【図４】この発明に係るダイナミック型ＲＡＭを説明す
るための概略レイアウト図である。
るための概略レイアウト図である。
【図５】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。
【図６】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路を形成するウェル領域の一実
施例を示す概略レイアウト図である。
サブアレイとその周辺回路を形成するウェル領域の一実
施例を示す概略レイアウト図である。
【図７】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部とその周辺回路の一実施例を示す要部回路図で
ある。
アンプ部とその周辺回路の一実施例を示す要部回路図で
ある。
【図８】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示す概略レイアウト図である。
実施例を示す概略レイアウト図である。
【図９】この発明に係るダイナミック型ＲＡＭの一実施
例を示す全体ブロック図である。
例を示す全体ブロック図である。
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥ
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、ＭＷＬ…メイ
ンワード線、ＳＷＬ…サブワード線、ＹＳ…カラム選択
線、ＳＢＡＲＹ…サブアレイ、Ｑ１〜Ｑ２５…ＭＯＳＦ
ＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＬＩＯ…サブ共
通入出力線、ＭＩＯ…メイン共通入出力線。
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、ＭＷＬ…メイ
ンワード線、ＳＷＬ…サブワード線、ＹＳ…カラム選択
線、ＳＢＡＲＹ…サブアレイ、Ｑ１〜Ｑ２５…ＭＯＳＦ
ＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＬＩＯ…サブ共
通入出力線、ＭＩＯ…メイン共通入出力線。
Claims (6)
- 【請求項１】 半導体チップを２分割するように中央部
分に並んで設けられた複数の電極と、 アドレス信号が供給される上記電極に近接して設けられ
てなるアドレスバッファと、 上記複数からなる電極が形成される上記チップ中央部分
を挟んで少なくとも２つに分割されてなり、複数のワー
ド線と複数のビット線の交点に複数のメモリセルがマト
リックス配置されてなるメモリアレイと、 上記電極が形成されてなる中央部分と反対側とされた半
導体チップの周辺部に設けられてなり、上記ワード線又
はビット線を選択するアドレスデコーダと、 上記中央部分から上記アドレスデコーダが設けられたチ
ップ周辺部分に至る中間部分に、上記アドレス信号の解
読を行うプリデコードを配置してなることを特徴とする
半導体記憶装置。 - 【請求項２】 上記メモリアレイには、欠陥救済用の予
備のワード線及び予備のビット線を含み、 上記プリデコーダが配置される部分近接して不良アドレ
スの検出と予備のワード線又はビット線を選択する救済
回路が配置されるものであることを特徴とする請求項１
の半導体記憶装置。 - 【請求項３】 上記半導体チップの周辺側には、ビット
線の選択信号を形成するアドレスデコーダが設けられ、 上記半導体チップの中央部分には上記メモリセルからき
読み出し信号を増幅するメインアンプ及び上記メモリセ
ルに供給される書き込み信号を形成するライトアンプが
設けられ、 上記プリデコーダが配置される中間部分に沿ってメモリ
アレイに隣接してワード線の選択信号を形成するアドレ
スデコーダが設けられるものであることを特徴とする請
求項２の半導体集積回路装置。 - 【請求項４】 上記メモリアレイは上記中央部分で２つ
に分割され、それと直角方向に４つに分割され、互いに
隣接する２個ずつのメモリアレイの中間部分に上記プリ
デコーダが配置されるものであることを特徴とする請求
項３の半導体記憶装置。 - 【請求項５】 上記ビット線は折り返しビット線方式と
された一対の相補ビット線かららなり、かかる相補ビッ
ト線の一方と上記ワード線との交点にダイナミック型メ
モリセルが配置されてメモリアレイが構成されるもので
あり、 上記相補ビット線とワード線は、複数に分割されて構成
された複数のサブアレイにそれぞれ振り分けられて配置
され、 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
回路列と上記複数のセンスアンプ列とにより囲まれるよ
うに形成されるものであり、 上記相補ビット線に対応されてそれと直角方向にメイン
ワード線が設けられるとともに上記１つのメインワード
線に対して複数のサブワード線が割り当てられ、上記１
つのメインワード線と複数のサブワード線の中の１つを
選択する選択信号が伝えられるサブワード選択線とによ
り１つのサブワード線が選択されるものであることを特
徴とする請求項４の半導体記憶装置。 - 【請求項６】 上記センスアンプはシェアードセンス方
式とされ、それを中心にして隣接するサブアレイのビッ
ト線に対応して設けられるものであり、 上記サブワード線駆動回路は、それを中心にして隣接す
るサブアレイのサブワード線を選択するものであること
を特徴とする請求項５の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983497A JP3970396B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体記憶装置 |
| TW087116451A TW441087B (en) | 1997-10-24 | 1998-10-02 | Semiconductor memory apparatus |
| KR1019980044045A KR19990037241A (ko) | 1997-10-24 | 1998-10-21 | 반도체 기억장치 |
| US09/177,889 US6088252A (en) | 1997-10-24 | 1998-10-23 | Semiconductor storage device with an improved arrangement of electrodes and peripheral circuits to improve operational speed and integration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983497A JP3970396B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135753A true JPH11135753A (ja) | 1999-05-21 |
| JP3970396B2 JP3970396B2 (ja) | 2007-09-05 |
Family
ID=17997835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30983497A Expired - Fee Related JP3970396B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6088252A (ja) |
| JP (1) | JP3970396B2 (ja) |
| KR (1) | KR19990037241A (ja) |
| TW (1) | TW441087B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
| JP2009211796A (ja) * | 2008-02-08 | 2009-09-17 | Elpida Memory Inc | 半導体記憶装置 |
| US7788619B2 (en) | 2006-07-11 | 2010-08-31 | Samsung Electronics Co., Ltd. | Memories, memory compiling systems and methods for the same |
Families Citing this family (16)
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| JP3199987B2 (ja) | 1995-08-31 | 2001-08-20 | 株式会社東芝 | 半導体集積回路装置およびその動作検証方法 |
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| JP4552258B2 (ja) * | 2000-03-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
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| KR102190382B1 (ko) | 2012-12-20 | 2020-12-11 | 삼성전자주식회사 | 반도체 패키지 |
| CN104217751A (zh) * | 2013-06-03 | 2014-12-17 | 辉达公司 | 一种存储器 |
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| US11282819B2 (en) * | 2019-09-26 | 2022-03-22 | SK Hynix Inc. | Semiconductor device having chip-to-chip bonding structure |
| CN115731980A (zh) * | 2021-08-25 | 2023-03-03 | 长鑫存储技术有限公司 | 译码驱动电路及存储芯片 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| JPH05343634A (ja) * | 1992-06-06 | 1993-12-24 | Hitachi Ltd | 半導体記憶装置 |
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-
1997
- 1997-10-24 JP JP30983497A patent/JP3970396B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-02 TW TW087116451A patent/TW441087B/zh not_active IP Right Cessation
- 1998-10-21 KR KR1019980044045A patent/KR19990037241A/ko not_active Application Discontinuation
- 1998-10-23 US US09/177,889 patent/US6088252A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3970396B2 (ja) | 2007-09-05 |
| TW441087B (en) | 2001-06-16 |
| US6088252A (en) | 2000-07-11 |
| KR19990037241A (ko) | 1999-05-25 |
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Legal Events
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|---|---|---|---|
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|
| A521 | Request for written amendment filed |
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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