JP2000036195A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 高速化と高集積化を実現したダイナミック型
ＲＡＭを提供する。 【解決手段】 複数のワード線、複数の相補ビット線対
及びこれらの交点に設けられた複数の上記ダイナミック
型メモリセルによりサブアレイが構成されてワード線方
向及びビット線方向に複数が配列されてなるダイナミッ
ク型ＲＡＭにおいて、上記サブアレイの複数の相補ビッ
ト線対に対応して設けられたローカル入出力線と、上記
ローカル入出力線の複数に対応して設けられたメイン入
出力線とを接続するＩＯスイッチ回路のスイッチ制御に
用いられるハイレベル側の信号電圧を上記ローカル入出
力線及びメイン入出力線に伝えられる信号レベルよりも
高い電圧にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）におけるデータ
の入出力回路に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】低消費電力化や素子の微細化に伴うＭＯ
ＳＦＥＴのゲート酸化膜の薄膜化による電界強度の問題
を解消する等のために部端子から供給された電源電圧を
降圧して内部電圧を用いたダイナミック型ＲＡＭがあ
る。また、外部端子から供給される電源電圧も低電圧化
の傾向にある。

【０００３】

【発明が解決しようとする課題】上記のような動作電圧
の低下に伴い、オン状態でのＭＯＳＦＥＴの抵抗値が大
きくなってしまう。特に、大記憶容量化のためにメモリ
アレイを複数のサブアレイに分割し、サブアレイに対応
してローカル入出力線を設け、上記複数のサブアレイに
対応したローカル入出力線に対してメイン入出力線を設
ける構成において、上記ローカル入出力線とメイン入出
力線とを接続するＩＯスイッチ回路において、上記のよ
うにＭＯＳＦＥＴのオン抵抗値が大きくなると、そこで
の信号遅延が無視できなくなり、書き込み動作や読み出
し動作の高速化を妨げるものになってしまう。

【０００４】この発明の目的は、高速化と高集積化を実
現したダイナミック型ＲＡＭを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線、複数の相
補ビット線対及びこれらの交点に設けられた複数の上記
ダイナミック型メモリセルによりサブアレイが構成され
てワード線方向及びビット線方向に複数が配列されてな
るダイナミック型ＲＡＭにおいて、上記サブアレイの複
数の相補ビット線対に対応して設けられたローカル入出
力線と、上記ローカル入出力線の複数に対応して設けら
れたメイン入出力線とを接続するＩＯスイッチ回路のス
イッチ制御に用いられるハイレベル側の信号電圧を上記
ローカル入出力線及びメイン入出力線に伝えられる信号
レベルよりも高い電圧にする。

【０００６】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００７】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【０００８】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域（メモリアレイ制御回
路）１１が設けられる。このメインロウデコーダの上下
には、メインワードドライバ領域１２が形成されて、上
記上下に分けられたメモリアレイのメインワード線を駆
動する駆動回路が設けられることの他、後述するような
サブワード選択線やセンスアンプを駆動するメモリアレ
イ制御回路が設けられる。

【０００９】上記メモリセルアレイ（以下、サブアレイ
と称する）１５は、その拡大図に示すように、センスア
ンプ領域１６、サブワードドライバ領域１７に囲まれて
形成される。上記センスアンプ領域１６と、上記サブワ
ードドライバ領域１７の交差部は、交差領域（クロスエ
リア）１８とされる。上記センスアンプ領域１６に設け
られるセンスアンプは、シェアードセンス方式により構
成され、上記メモリアレイの両端部に配置されるサブア
レイに対応したものを除いて、センスアンプを中心にし
て左右に相補ビット線が設けられ、左右いずれかのサブ
アレイ１５の相補ビット線に選択的に接続される。

【００１０】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。上記メインワードド
ライバ領域１２にサブワード選択用のサブワード選択線
のドライバも設けられ、後述するように上記メインワー
ド線と平行に延長されてサブワード選択線の選択信号を
形成する。そして、センスアンプを駆動する後述するス
イッチＭＯＳＦＥＴも設けられる。

【００１１】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が２５６本と、それと直交する相補ビット線
（又はデータ線）が２５６対とされる。上記１つのメモ
リアレイにおいて、上記サブアレイ１５がビット線方向
に１６個設けられるからサブワード線が約４Ｋ分設けら
れ、ワード線方向に１６個設けられるから相補ビット線
が約４Ｋ分設けられる。このようなメモリアレイがメモ
リチップ１０の全体で４個設けられるから、メモリチッ
プ１０の全体での記憶容量は、４×４Ｋ×４Ｋ＝６４Ｍ
ビットのようにされる。

【００１２】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１３】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の４つのサブアレイＳＢＡＲＹ
が代表として示されている。図２においては、サブアレ
イＳＢＡＲＹが形成される領域には斜線を付すことによ
って、その周辺に設けられたサブワードドライバ領域、
センスアンプ領域及びクロスエリアとを区別するもので
ある。

【００１４】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、同図の右下に配置される第１のサブアレイ
ＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置さ
れ、相補ビット線対は２５６対から構成される。それ
故、上記２５６本のサブワード線ＳＷＬに対応した２５
６個のサブワードドライバＳＷＤは、かかるサブアレイ
の左右に１２８個ずつに分割して配置される。上記２５
６対の相補ビット線ＢＬに対応して設けられる２５６個
のセンスアンプＳＡは、前記のようなシェアードセンス
アンプ方式に加えて、さらに交互配置とし、かかるサブ
アレイの上下において１２８個ずつに分割して配置され
る。

【００１５】同図の右上配置される第２のサブアレイＳ
ＢＡＲＹは、特に制限されないが、正規のサブワード線
ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線
が設けられ、相補ビット線対は２５６対から構成され
る。それ故、上記２５６＋８本のサブワード線ＳＷＬに
対応した２６４個のサブワードドライバＳＷＤは、かか
るサブアレイの左右に１３２個ずつに分割して配置され
る。センスアンプは、上記同様に１２８個ずつが上下に
配置される。すなわち、上記右側の上下に配置されるサ
ブアレイＳＢＡＲＹに形成される２５６対のうちの１２
８対の相補ビット線は、それに挟まれたセンスアンプＳ
Ａに対してシェアードスイッチＭＯＳＦＥＴを介して共
通に接続される。

【００１６】同図の左下配置される第３のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
２５６本のうちの１２８本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された１２８個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、２５６対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４ＲＥＤが設けられる。それ故、上記２６
０対からなる相補ビット線ＢＬに対応した２６０個のセ
ンスアンプＳＡは、かかるサブアレイの上下に１３０個
ずつに分割して配置される。

【００１７】同図の左上配置される第４のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
が８本設けられ、下隣接のサブアレイと同様に正規の相
補ビット線対の２５６対に加えて、予備のビット線が４
対設けられるので、サブワードドライバは、左右に１３
２個ずつ分割して配置され、センスアンプＳＡは上下に
１３０個ずつが分割して配置される。

【００１８】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図１のように１６ＭビットのＤＲ
ＡＭでは、ビット線方向には８組のサブアレイが形成さ
れ、ワード線方向には８組のサブアレイが構成される。
１つの組が４個のサブアレイで構成されるから、上記１
６Ｍビットのメモリアレイでは、８×８×４＝２５６個
のサブアレイが設けられる。上記２５６個のサブアレイ
を持つメモリアレイがチップ全体では４個設けられるか
ら、メモリチップ全体では２５６×４＝１０２４個もの
サブアレイが形成されるものである。

【００１９】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に８組（１６個）のサブアレイを貫
通するように延長される。そして、サブワード選択線Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂ
からなる４本とが上下のサブアレイ上に分けて延長させ
るようにする。このように２つのサブアレイに対して１
組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
かつ、それらをサブアレイ上を延長させるようにする理
由は、メモリチップサイズの小型化を図るためである。

【００２０】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが上下２つのサブアレイ
に対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７
Ｂを共通に割り当て、しかも、それをサブアレイ上をメ
インワード線と平行に互いに混在させるように配置させ
ることにより、格別な配線専用領域を設けることなく形
成することができる。

【００２１】上記サブアレイ上には、８本のサブワード
線に対して１本のメインワード線が設けられるものであ
り、その８本の中の１本のサブワード線を選択するため
にサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるも
のである。メモリセルのピッチに合わせて形成されるサ
ブワード線ＳＷＬの８本分に１本の割り合いでメインワ
ード線ＭＷＬが形成されるものであるために、メインワ
ード線ＭＷＬの配線ピッチは緩やかになっている。した
がって、メインワード線ＭＷＬと同じ配線層を利用し
て、上記サブワード選択線をメインワード線の間に形成
することは配線ピッチの緩やかさを少し犠牲にするだけ
で比較的容易にできるものである。

【００２２】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００２３】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００２４】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２５】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバＳＷＤ
では、その右側にはサブアレイが存在しないから、左側
だけのサブワード線ＳＷＬのみを駆動する。

【００２６】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線（メインＩＯ線ともいう）ＭＩＯやローカル
入出力線（ローカルＩＯ線ともいう）ＬＩＯに対応して
設けられるＩＯスイッチ回路ＩＯＳＷや、センスアンプ
を駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭ
ＯＳＦＥＴを駆動するための駆動回路、プリチャージＭ
ＯＳＦＥＴを駆動する駆動回路等の周辺回路を形成する
必要があるために、その素子数は少なくする必要があ
る。図２の実施例では、上／下の２つのサブアレイでサ
ブワード選択線駆動回路ＦＸＤを共用して面積増加を抑
えている。

【００２７】上記クロスエリアのうち、第２のサブワー
ド選択線のうち偶数に対応したＦＸ０〜ＦＸ６の延長方
向Ａに配置されたものには、後述するようにセンスアン
プに対してオーバードライブ用の電源電圧ＶＣＣを供給
するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６、内部
降圧電圧ＶＤＬを供給するＮチャンネル型のパワースイ
ッチＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回
路の接地電位ＶＳＳを供給するためのＮチャンネル型の
パワーＭＯＳＦＥＴＱ１４が設けられる。

【００２８】上記クロスエリアのうち、第２のサブワー
ド選択線のうち奇数に対応したＦＸ１〜ＦＸ７の延長方
向Ｂに配置されたものには、ＩＯスイッチ回路（ローカ
ルＩＯ（ＬＩＯ）とメインＩＯ（ＭＩＯ）間のスイッ
チ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００２９】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３０】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。この場合、上記オー
バードライブ用のＭＯＳＦＥＴにより増幅開始時には、
電源電圧ＶＣＣのような高い電圧が供給されるので、ハ
イレベルにされるべきビット線の変化を高速にでき、ビ
ット線の電位がＶＤＬに到達すると上記共通化されたパ
ワースイッチＭＯＳＦＥＴによりＶＤＬが与えられる。

【００３１】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３２】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００３３】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３４】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。

【００３５】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＣＣが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＣＣ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＣＣが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００３６】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。

【００３７】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち下がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００３８】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。なお、この回路図では同じクロスエ
リア１８内に、上記センスアンプに動作電圧を与えるＭ
ＯＳＦＥＴＱ１５、Ｑ１６と、ＩＯスイッチ回路ＩＯＳ
Ｗを構成するＭＯＳＦＥＴＱ１９，Ｑ２０が設けられる
ように示されているが、半導体基板上では前記図２の実
施例で説明した通りにＡ領域とＢ領域のように分散して
配置されるものである。

【００３９】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００４０】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御され、動作
速度の高速化のために後述するようにその選択レベル
は、特に制限されないが、昇圧電圧ＶＰＰのような高い
電圧が用いられる。なお、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チ構成としてもよい。

【００４１】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図２の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００４２】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＣＣにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。

【００４３】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＣＣで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４４】特に制限されないが、上記外部端子から供
給される電源電圧ＶＣＣは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．０Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．６Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにさ
れ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＣＣは、第２の形態では
２．５Ｖのような低電圧にされる。このように低い電源
電圧ＶＣＣのときには、降圧電圧ＶＰＥＲＩが省略さ
れ、上記２．５Ｖの電源電圧ＶＣＣによって上記デコー
ダ回路等の周辺回路が動作させられ、他の電圧は上記と
同様である。

【００４５】図４には、この発明に係るダイナミック型
ＲＡＭのデータの入出力を行う入出力線の構成図が示さ
れている。この実施例は、前記のようにメモリアレイが
４個に分割されたメモリチップのうち、１つのメモリア
レイのワード線方向に分割されたメモリマットの構成が
拡大して示されている。

【００４６】１つのメモリアレイでは、前記のように１
６個のサブアレイが並べられ、サブアレイの両側にはサ
ブワードドライバ１７が設けられる。このサブワードド
ライバ１７は、チップ中央部から＃１から＃１７まで１
７個設けられる。この１７個のサブワードドライバ領域
のうち、偶数番目のサブワードドライバ領域＃２〜＃１
６に、２対ずつのメイン入出力線ＭＩＯが配置される。
上記４個に分割されたメモリアレイをそれぞれメモリバ
ンク（Ｂａｎｋ）０〜３に割り当てて、各メモリバンク
において１本のメインワード線とそれに対応して１６分
割された１６本のサブワード線を選択すると、メモリバ
ンク当たり１６ビットの単位でのデータのリード／ライ
トを行うようにされる。

【００４７】上記のように１６ビット単位でのメモリア
クセスを行う場合には、メインワードドライバ領域１２
に、上記ＩＯスイッチ回路の上記昇圧電圧ＶＰＰを利用
した選択信号を形成するドライバが設けられ、選択され
たメインワード線に属する１６個のサブアレイに対応し
て、それを挟むようにされた一対のセンスアンプ領域上
を上記ＩＯスイッチ回路の選択信号を伝える信号線が延
長させられる。つまり、メインワード線とそれに対応し
たサブワード線が選択された状態では、Ｙ選択信号によ
ってサブアレイを挟んで上下に振り分けられたローカル
入出力線ＬＩＯのいずれかに属する相補ビット線ＢＬが
選択されるかが不定であるので、上記ローカル入出力線
ＬＩＯの両方がＩＯスイッチ回路によりメイン入出力線
ＭＩＯに接続される。それ故、上記両方のＩＯスイッチ
回路をオン状態にするように一対のドライバにより選択
信号が形成される。

【００４８】図５には、この発明に係るダイナミック型
ＲＡＭにおける入出力信号経路の一実施例の概略回路図
が示されている。同図には、代表として２つのサブアレ
イ、それぞれに対応したローカル入出力線ＬＩＯ，ＬＩ
ＯＢ、一対のメインＩＯ線ＭＩＯ，ＭＩＯＢ、上記ＩＯ
スイッチ回路の選択信号を形成する駆動回路ＩＯＳＤ、
ＩＯイコライズ回路、メインアンプＭＡ及びライトドラ
イバＷＤが代表として例示的に示されている。上記のよ
うにサブアレイに対して二対の相補ビット線を選択する
構成では、それに対応してローカル入出力線ＬＩＯ，Ｌ
ＩＯＢ、一対のメインＩＯ線ＭＩＯ，ＭＩＯＢが二対設
けられる。同図では、サブアレイの相補ビット線ＢＬ，
ＢＬＢとセンスアンプＳＡとを接続させるシェアードス
イッチ回路は省略されている。

【００４９】上記ＩＯスイッチ回路は、上記相補のロー
カル入出力線ＬＩＯ，ＬＩＯＢとメインＩＯ線ＭＩＯ，
ＭＩＯＢの間にそれぞれ並列形態にされたＮチャンネル
型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなる
ＣＭＯＳスイッチ回路で構成される。上記Ｎチャンネル
型ＭＯＳＦＥＴのゲートは、選択線ＩＯＳに接続され、
Ｐチャンネル型ＭＯＳＦＥＴのゲートは選択線ＩＯＳＢ
に接続される。上記選択線ＩＯＳは、上記駆動回路ＩＯ
ＳＤにより形成された昇圧電圧ＶＰＰが選択レベルとし
て供給される。これに対して、Ｐチャンネル型ＭＯＳＦ
ＥＴのゲートが接続される選択線ＩＯＳＢは、電源電圧
ＶＣＣ又は前記降圧電圧ＶＰＥＲＩに対応した内部信号
がそのまま供給供給される。

【００５０】上記ローカル入出力線ＬＩＯ，ＬＩＯＢと
メインＩＯ線ＭＩＯ，ＭＩＯＢを通して伝えられる信号
レベルは、センスアンプＳＡの動作電圧ＶＤＬに対応し
たハイレベルの回路の接地電位のようなロウレベルであ
る。したがって、内部降圧電圧ＶＰＥＲＩのようなハイ
レベルの信号を供給しても、ＩＯスイッチ回路のＰチャ
ンネル型ＭＯＳＦＥＴをオフ状態にすることについては
問題ない。選択状態では、Ｐチャンネル型ＭＯＳＦＥＴ
のゲートには回路の接地電位のようなロウレベルが供給
されるのでオン状態にさせることができる。

【００５１】これに対して、Ｎチャンネル型ＭＯＳＦＥ
Ｔは、選択状態では上記３．８Ｖのような昇圧電圧ＶＰ
Ｐが供給されるので、ゲートとソース間に印加される電
圧を大きくできるためにオン抵抗値を十分に小さくする
ことができる。これにより、上記ローカル入出力線ＬＩ
Ｏ，ＬＩＯＢとＩＯスイッチ回路及びメインＩＯ線ＭＩ
Ｏ，ＭＩＯＢの信号伝達経路での寄生抵抗値を小さくで
きる。したがって、書き込み動作ではライトドライバＷ
Ｄの信号を高速に選択されたサブアレイの相補ビット線
ＢＬとＢＬＢに伝えることができ、読み出し動作では選
択されたセンスアンプＳＡの増幅信号をメインアンプＭ
Ａの入力に高速に伝えることができる。

【００５２】上記のようにＮチャンネル型ＭＯＳＦＥＴ
のオン抵抗値を十分に小さくすること及びしきい値電圧
による信号レベルの損失を無くすことができるので、Ｐ
チャンネル型ＭＯＳＦＥＴを省略することができる。こ
のようにＰチャンネル型ＭＯＳＦＥＴを省略した場合に
は、上記交差領域に設けられるＰチャンネル型ＭＯＳＦ
ＥＴの数を減らせることと、そのゲートに供給される選
択信号も省略できるので、高集積化に寄与するものとな
る。上記駆動回路ＩＯＳＤは、面積的に余裕のあるワー
ドドライバ領域１２に設けられるものである。

【００５３】図６には、上記駆動回路ＩＯＳＤの一実施
例の回路図が示されている。図６（Ａ）の実施例では、
入力信号ＩＮ（ＩＯＳ）は、上記内部降圧電圧ＶＰＥＲ
Ｉ（又は電源電圧ＶＣＣ）で動作させられるＣＭＯＳイ
ンバータ回路ＩＶ１の入力に供給される。このＣＭＯＳ
インバータ回路ＩＶ１の出力信号は、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ２３のソースとＱ２４のゲートに供給され
る。上記ＭＯＳＦＥＴＱ２３のゲートには、上記降圧電
圧ＶＰＥＲＩが供給され、ＭＯＳＦＥＴＱ２４のソース
には回路の接地電位が与えられている。

【００５４】上記Ｎチャンネル型ＭＯＳＦＥＴＱ２３と
Ｑ２４のドレインと昇圧電圧ＶＰＰとの間には、昇圧電
圧ＶＰＰにソースが接続され、ゲートとドレインとが交
差接続されてラッチ形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ２１とＱ２２が設けられる。上記ＭＯＳＦＥＴ
Ｑ２２とＱ２４の共通化されたドレインからレベル変換
された選択信号ＩＯＳＴが出力され、前記ＩＯスイッチ
回路のＮチャンネル型ＭＯＳＦＥＴのゲートに供給され
る。前記ＩＯスイッチ回路をＣＭＯＳ構成とした場合に
は、ＩＯスイッチ回路を構成するＰチャンネル型ＭＯＳ
ＦＥＴのゲートが接続される選択線ＩＯＳＢに供給され
る選択信号は、上記インバータ回路ＩＶ１の出力信号が
用いられる。

【００５５】上記回路（Ａ）の動作は次の通りである。
ＣＭＯＳインバータ回路ＩＶ１の出力信号がハイレベル
（ＶＰＥＲＩ）のときには、ＭＯＳＦＥＴＱ２３のゲー
トとソースとが同電位となってオフ状態にされ、ＭＯＳ
ＦＥＴＱ２４がオン状態にされる。このＭＯＳＦＥＴＱ
２４のオン状態によりＰチャンネル型ＭＯＳＦＥＴＱ２
１のゲートを回路の接地電位のようなロウレベルにする
ので、かかるＭＯＳＦＥＴＱ２１がオン状態にされる。
上記ＭＯＳＦＥＴＱ２３がオフ状態であるので、ＭＯＳ
ＦＥＴＱ２１のドレイン電位は、昇圧電圧ＶＰＰに対応
した高電圧となってＭＯＳＦＥＴＱ２２をオフ状態にさ
せる。これにより、出力信号ＩＯＳＴは回路の接地電位
のようなロウレベルとなる。

【００５６】ＣＭＯＳインバータ回路ＩＶ１の出力信号
がロウレベルのときには、ＭＯＳＦＥＴＱ２３のゲート
とソース間にＶＰＥＲＩが印加されてオン状態にされ、
ＭＯＳＦＥＴＱ２４がオフ状態にされる。このＭＯＳＦ
ＥＴＱ２３のオン状態によりＰチャンネル型ＭＯＳＦＥ
ＴＱ２２のゲートを回路の接地電位のようなロウレベル
にするので、かかるＭＯＳＦＥＴＱ２２がオン状態にさ
れる。上記ＭＯＳＦＥＴＱ２４がオフ状態であるので、
ＭＯＳＦＥＴＱ２２のドレイン電位は、昇圧電圧ＶＰＰ
に対応した高電圧となってＭＯＳＦＥＴＱ２１をオフ状
態にさせる。これにより、出力信号ＩＯＳＴは昇圧電圧
ＶＰＰのようなハイレベルにされる。

【００５７】図６（Ｂ）の実施例では、昇圧電圧ＶＰＰ
と回路の接地電位との間にＰチャンネル型ＭＯＳＦＥＴ
Ｑ３１，Ｑ３２とＮチャンネル型ＭＯＳＦＥＴＱ３５と
Ｑ３６が直列接続されて第１の回路が構成される。同様
に昇圧電圧ＶＰＰと回路の接地電位との間にＰチャンネ
ル型ＭＯＳＦＥＴＱ３３，Ｑ３４とＮチャンネル型ＭＯ
ＳＦＥＴＱ３７とＱ３８が直列接続されて第２の回路が
構成される。上記第１の回路のＰチャンネル型ＭＯＳＦ
ＥＴＱ３２とＮチャンネル型ＭＯＳＦＥＴＱ３６のゲー
トには、入力信号ＩＮ（ＩＯＳ）が供給される。この入
力信号ＩＮが上記内部降圧電圧ＶＰＥＲＩ（又は電源電
圧ＶＣＣ）で動作させられるＣＭＯＳインバータ回路Ｉ
Ｖ２により反転させられ、上記第２の回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ３４とＮチャンネル型ＭＯＳＦＥＴ
Ｑ３８のゲートに供給される。

【００５８】上記Ｎチャンネル型ＭＯＳＦＥＴＱ３５と
Ｑ３７のゲートには、内部降圧電圧ＶＰＥＲＩが供給さ
れ、それぞれのドレインと上記Ｐチャンネル型ＭＯＳＦ
ＥＴＱ３１とＱ３３のゲートとが交差接続されてラッチ
形態とされる。上記ＭＯＳＦＥＴＱ３５とＱ３７は、上
記ＶＰＥＲＩによって昇圧電圧ＶＰＰを分割してオフ状
態のＮチャンネル型ＭＯＳＦＥＴＱ３６又はＱ３８のド
レイン，ソース間に印加される電圧をＶＰＲＥＩに制限
する。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ３２とＱ
３４は、上記入力信号ＩＮのハイレベル（ＶＰＥＲＩ）
により、昇圧電圧ＶＰＰを分割してオフ状態のＰチャン
ネル型ＭＯＳＦＥＴＱ３１又はＱ３２のドレイン，ソー
ス間に印加される電圧をＶＰＰ−ＶＰＲＥＩに制限す
る。

【００５９】上記ＭＯＳＦＥＴＱ３２とＱ３５の共通化
されたドレインからレベル変換された選択信号ＩＯＳＴ
が出力され、前記ＩＯスイッチ回路のＮチャンネル型Ｍ
ＯＳＦＥＴのゲートに供給される。前記ＩＯスイッチ回
路をＣＭＯＳ構成とした場合には、ＩＯスイッチ回路を
構成するＰチャンネル型ＭＯＳＦＥＴのゲートが接続さ
れる選択線ＩＯＳＢに供給される選択信号は、上記イン
バータ回路ＩＶ２の出力信号が用いられる。この実施例
回路の動作は、基本的には前記（Ａ）の回路と同様であ
り、入力信号ＩＮのハイレベル／ロウレベルに対応して
Ｎチャンネル型ＭＯＳＦＥＴＱ３６とＱ３８が相補的に
オン／オフとなり、それに対応してラッチ形態のＰチャ
ンネル型ＭＯＳＦＥＴがオン／オフとなるものである。

【００６０】図７には、この発明に係るダイナミック型
ＲＡＭのライト動作の一例を説明するための波形図が示
されている。同図では、特に制限されないが、電源電圧
ＶＣＣが２．５Ｖにされた場合に対応され、それ故、前
記内部降圧電圧ＶＰＥＲＩが省略されている。上記内部
降圧電圧ＶＰＥＲＩを用いた場合に、ＶＣＣがＶＰＥＲ
Ｉに相当するものと理解されたい。つまり、３．３Ｖの
電源電圧ＶＣＣを用いた場合には、入出力回路がＶＣＣ
により動作させられるものである。

【００６１】ロウ系の選択動作によってＩＯスイッチ回
路の選択信号は、選択されたものがＶＰＰのようなハイ
レベルになっている。この状態では、Ｙ系の選択動作に
よってイコライズ回路の信号ＥＱＭＩＯＢがＶＣＣのよ
うな非選択レベルにされてＰチャンネル型ＭＯＳＦＥＴ
からなるイライズＭＯＳＦＥＴがオフ状態にされる。ラ
イトドライバからの書き込み信号に対応してメインＩＯ
線ＭＩＯとＭＩＯＢにＶＤＬと０Ｖのように変化する。
この書き込み信号は、上記ＩＯスイッチ回路を通してロ
ーカルＩＯ線ＬＩＯ０とＬＩＯ０Ｂに伝えられる。この
状態で、ＹＳ選択信号が選択レベルにされると、選択さ
れたサブアレイの相補ビット線ＢＬ０とＢＬ０Ｂの電位
が変化し、それをセンスアンプが増幅することによりメ
モリセルに上記ライトデータが書き込まれる。

【００６２】上記のようにＩＯスイッチ回路でのオン抵
抗が小さいことから、Ｙ選択動作によって相補ビット線
ＢＬ０，ＢＬ０Ｂの変化を高速にでき、ＹＳの切り換え
タイミングｔ１を速くできる。つまり、Ｙスイッチ回路
を開いている期間を短くできるのでサイクル時間高速化
につながる。従来のＩＯスイッチ回路では、細い線で示
したように相補ビット線ＢＬ０，ＢＬ０Ｂの変化タイミ
ングが遅れ、それに対応してＹＳの切り換えもタイミン
グｔ２のように遅くなってしまい、サイクル時間が遅く
なる。また、前記状態では省略されているが、メインＩ
Ｏ線側にしかプリチャージ回路が設けられておらず、ロ
ーカルＩＯ線のプリチャージ動作はメインＩＯ線側のプ
リチャージ電圧がＩＯスイッチ回路を介して行われるた
めに、上記ＩＯスイッチ回路の駆動能力の向上によって
ローカルＩＯ線のプリチャージ完了までの時間もあわせ
て短縮できるものとなる。

【００６３】図８には、この発明に係るダイナミック型
ＲＡＭのリード動作の一例を説明するための波形図が示
されている。同図でも前記同様に、電源電圧ＶＣＣが
２．５Ｖにされた場合に対応され、それ故、前記内部降
圧電圧ＶＰＥＲＩが省略されている。上記内部降圧電圧
ＶＰＥＲＩを用いた場合に、ＶＣＣがＶＰＥＲＩに相当
するものと理解されたい。

【００６４】ロウ系の選択動作によってＩＯスイッチ回
路の選択信号は、選択されたものがＶＰＰのようなハイ
レベルになっている。この状態では、Ｙ系の選択動作に
よってイコライズ回路の信号ＥＱＭＩＯＢがＶＣＣのよ
うな非選択レベルにされてＰチャンネル型ＭＯＳＦＥＴ
からなるイライズＭＯＳＦＥＴがオフ状態にされる。Ｙ
Ｓ選択信号のハイレベルによってＹＳスイッチがオン状
態にされて、ローカルＩＯ線ＬＩＯ０とＬＩＯ０Ｂに選
択されたセンスアンプの増幅信号が伝えらる。同様に上
記オン状態のＩＯスイッチ回路を通してメインＩＯ線Ｍ
ＩＯ，ＭＩＯＢにも上記増幅信号が伝えられる。

【００６５】上記のようにＩＯスイッチ回路でのオン抵
抗が小さいことから、Ｙ選択動作によってメインＩＯ線
ＭＩＯ，ＭＩＯＢに伝えられる信号振幅が短き時間内に
メインアンプの動作に必要な信号振幅にされるので、メ
インアンプの活性化信号を早いタイミングで立ち上げる
ことができる。これによりＹＳの切り換えタイミングｔ
１を速くできる。つまり、Ｙスイッチ回路を開いている
期間を短くできるのでサイクル時間高速化につながる。
従来のＩＯスイッチ回路では、細い線で示したようにメ
インＩＯ線ＭＩＯ，ＭＩＯＢに伝えられる信号振幅の変
化が遅れて、それに対応してメインアンプの活性化タイ
ミング及びＹＳの切り換えもタイミングｔ２のように遅
くなってしまい、サイクル時間が遅くなる。また、前記
同様に上記ＩＯスイッチ回路の駆動能力の向上によって
ローカルＩＯ線のプリチャージ完了までの時間もあわせ
て短縮できるものとなる。

【００６６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数のワード線、複数の相補ビット線対及びこ
れらの交点に設けられた複数の上記ダイナミック型メモ
リセルによりサブアレイが構成されてワード線方向及び
ビット線方向に複数が配列されてなるダイナミック型Ｒ
ＡＭにおいて、上記サブアレイの複数の相補ビット線対
に対応して設けられたローカル入出力線と、上記ローカ
ル入出力線の複数に対応して設けられたメイン入出力線
とを接続するＩＯスイッチ回路のスイッチ制御に用いら
れるハイレベル側の信号電圧を上記ローカル入出力線及
びメイン入出力線に伝えられる信号レベルよりも高い電
圧にすることにより、そこでの駆動能力を大きくでき書
き込み及び読み出し動作の高速化を図ることができると
いう効果が得られる。

【００６７】（２） 上記相補ビット線対に対応して設
けられるセンスアンプの動作電圧は、外部端子から供給
される電源電圧を降圧した内部降圧電圧とし、上記ワー
ド線の選択レベルを上記電源電圧より高くされた昇圧電
圧を用い、上記ＩＯスイッチ回路のスイッチ制御に用い
られるハイレベル側の信号電圧を上記ワード線の選択レ
ベルに対応した昇圧電圧を利用することにより、簡単な
構成により上記高速化を図ることができるという効果が
得られる。

【００６８】（３） 上記ワード線をメインワード線と
上記メインワード線の延長方向に対して分割された長さ
とされ、かつ、上記メインワード線と交差するビット線
方向に対して複数配置され、複数からなるダイナミック
型メモリセルのアドレス選択端子が接続されてなるサブ
ワード線とし、上記複数のサブワード線及び上記複数の
相補ビット線対及びこれらの交点に設けられた複数の上
記ダイナミック型メモリセルによりサブアレイを構成
し、上記複数からなるサブワード線配列の両端側にサブ
ワード線駆動回路が振り分けられて分割して配置し、上
記複数からなる相補ビット線対の両側にセンスアンプが
振り分けられて分割して配置し、上記サブアレイの１つ
は、上記複数のサブワード線駆動回路列と上記複数のセ
ンスアンプ列とにより囲まれるように形成することによ
り高集積化を図りつつ、上記ＩＯスイッチ回路のスイッ
チ制御に用いられるハイレベル側の信号電圧を上記ワー
ド線の選択レベルに対応した昇圧電圧を利用することに
より高速化を図ることができるという効果が得られる。

【００６９】（４） 上記ローカル入出力線をサブアレ
イに対応して設けられた上記センスアンプ例に沿って延
長させ、上記メイン入出力線をサブアレイに対応して設
けられた上記サブワード線駆動回路に沿って延長させ、
上記ＩＯスイッチ回路を上記サブワード線駆動回路とセ
ンスアンプ列に挟まれた交差領域に設けらることにより
高集積化を図りつつ、上記ＩＯスイッチ回路のスイッチ
制御に用いられるハイレベル側の信号電圧を上記ワード
線の選択レベルに対応した昇圧電圧を利用することによ
り高速化を図ることができるという効果が得られる。

【００７０】（５） 上記ＩＯスイッチ回路として、Ｎ
チャンネル型ＭＯＳＦＥＴを含み、かかるＮチャンネル
型ＭＯＳＦＥＴのゲートには上記昇圧電圧がソースに供
給され、ゲートとドレインとがラッチ形態にされたＰチ
ャンネル型ＭＯＳＦＥＴを含むレベル変換回路により形
成される選択信号を供給するという簡単な回路の追加に
より、高速化を図ることができるという効果が得られ
る。

【００７１】（６） メモリアレイをメモリチップに４
個設け、メモリチップの長手方向の中央部にボンディン
グパッドと周辺回路が形成し、メモリチップの短手方向
の中央部にはワード線の選択回路を配置し、上記ワード
線方向に並べられた複数のサブアレイに対応した複数の
ＩＯスイッチ回路に対して共通に選択信号を供給するレ
ベル変換回路を設けることにより、高集積化と高速化と
を有効に発揮させることができるという効果が得られ
る。

【００７２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１に示したダイナミック型ＲＡＭにおいてメモリアレ
イ、サブアレイ及びサブワードドライバの構成は、種々
の実施形態を採ることができるし、ダイナミック型ＲＡ
Ｍの入出力インターフェイスは、シンクロナス仕様やラ
ンバス仕様等に適合したもの等種々の実施形態を採るこ
とができるものである。この発明に係るダイナミック型
ＲＡＭは、１チップマイクロコンピュータ等のようなデ
ィジタル集積回路に内蔵されるものであってもよい。こ
の発明は、ダイナミック型ＲＡＭに広く利用することが
できる。

【００７３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線、複数の相
補ビット線対及びこれらの交点に設けられた複数の上記
ダイナミック型メモリセルによりサブアレイが構成され
てワード線方向及びビット線方向に複数が配列されてな
るダイナミック型ＲＡＭにおいて、上記サブアレイの複
数の相補ビット線対に対応して設けられたローカル入出
力線と、上記ローカル入出力線の複数に対応して設けら
れたメイン入出力線とを接続するＩＯスイッチ回路のス
イッチ制御に用いられるハイレベル側の信号電圧を上記
ローカル入出力線及びメイン入出力線に伝えられる信号
レベルよりも高い電圧にすることにより、そこでの駆動
能力を大きくでき書き込み及び読み出し動作の高速化を
図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図４】この発明に係るダイナミック型ＲＡＭのデータ
の入出力を行う入出力線の構成図である。

【図５】この発明に係るダイナミック型ＲＡＭにおける
入出力信号経路の一実施例を示す概略回路図である。

【図６】この発明に係るダイナミック型ＲＡＭに用いら
れるＩＯスイッチ回路の選択信号を形成する駆動回路Ｉ
ＯＳＤの一実施例を示す回路図である。

【図７】この発明に係るダイナミック型ＲＡＭのライト
動作の一例を説明するための波形図である。

【図８】この発明に係るダイナミック型ＲＡＭのリード
動作の一例を説明するための波形図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＳＢＡ
ＲＹ…サブアレイ、ＳＷＤ…サブワードドライバ、ＳＡ
…センスアンプ、ＩＯＳＷ…ＩＯスイッチ回路、ＭＡ…
メインアンプ、ＷＤ…ライトドライバ、ＩＶ１，ＩＶ２
…ＣＭＯＳインバータ回路、Ｑ１〜Ｑ３８…ＭＯＳＦＥ
Ｔ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 貞幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 厨子 弘文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 宮瀬 崇徳 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 園田 崇宏 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 緒方 宏孝 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 永井 清 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B024 AA07 AA15 BA10 BA13 BA27 BA29 CA07 CA16 CA21 CA27 5F083 AD00 GA01 GA09 LA03 LA04 LA05 LA07 LA16 LA30

Claims (6)

【特許請求の範囲】
1. 【請求項１】 対応するワード線にゲートが接続され、
   対応する相補ビット線の一方にソース，ドレインの一方
   が接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレ
   ス選択ＭＯＳＦＥＴのソース，ドレインの他方に蓄積ノ
   ードが接続され、他方に所定の電圧が与えられた記憶キ
   ャパシタとからなるダイナミック型メモリセルを備え、 上記相補ビット線は、上記ダイナミック型メモリセルの
   入出力端子がその一方に接続された複数の相補ビット線
   対からなり、 上記ワード線の複数、上記相補ビット線対の複数及びこ
   れらの交点に設けられた複数の上記ダイナミック型メモ
   リセルによりサブアレイが構成されてなり、 上記サブアレイをワード線及びビット線方向に複数個を
   設けてメモリアレイが構成されてなり、 上記サブアレイの複数の相補ビット線対に対応して設け
   られたローカル入出力線と、 上記複数の相補ビット線対のうち選択されたものを上記
   ローカル入出力線に接続させるＹスイッチ回路と、 上記ローカル入出力線の複数に対応して設けられたメイ
   ン入出力線と、 上記複数のローカル入出力線のうち選択されたものを上
   記メイン入出力線に接続させるＩＯスイッチ回路とを設
   け、 上記ローカル入出力線及びメイン入出力線を通して伝達
   されるハイレベル側の信号電圧に対して、上記ＩＯスイ
   ッチ回路のスイッチ制御に用いられるハイレベル側の信
   号電圧を高くしてなることを特徴とするダイナミック型
   ＲＡＭ。
2. 【請求項２】 請求項１において、 上記相補ビット線対は、上記メモリセルからの読み出し
   信号を増幅するセンスアンプが設けられるものであり、 上記センスアンプの動作電圧は、外部端子から供給され
   る電源電圧を降圧した内部降圧電圧とされ、 上記ワード線の選択レベルは、上記電源電圧より高くさ
   れた昇圧電圧とされるものであり、 上記ＩＯスイッチ回路のスイッチ制御に用いられるハイ
   レベル側の信号電圧は、上記ワード線の選択レベルに対
   応した昇圧電圧とされるものであることを特徴とするダ
   イナミック型ＲＡＭ。
3. 【請求項３】 請求項１又は請求項２において、 上記ワード線は、メインワード線と上記メインワード線
   の延長方向に対して分割された長さとされ、かつ、上記
   メインワード線と交差するビット線方向に対して複数配
   置され、複数からなるダイナミック型メモリセルのアド
   レス選択端子が接続されてなるサブワード線からなり、 上記複数のサブワード線及び上記複数の相補ビット線対
   及びこれらの交点に設けられた複数の上記ダイナミック
   型メモリセルによりサブアレイが構成され、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線対の両側にセンスアンプ
   が振り分けられて分割して配置され、 上記サブアレイの１つは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成されるものであることを特徴とするダイナミッ
   ク型ＲＡＭ。
4. 【請求項４】 請求項３において、 上記ローカル入出力線は、サブアレイに対応して設けら
   れた上記センスアンプ例に沿って延長されるものであ
   り、 上記メイン入出力線は、サブアレイに対応して設けられ
   た上記サブワード線駆動回路に沿って延長されるもので
   あり、 上記ＩＯスイッチ回路は、上記サブワード線駆動回路と
   センスアンプ列に挟まれた交差領域に設けられるもので
   あることを特徴とするダイナミック型ＲＡＭ。
5. 【請求項５】 請求項４において、 上記ＩＯスイッチ回路は、Ｎチャンネル型ＭＯＳＦＥＴ
   を含み、かかるＮチャンネル型ＭＯＳＦＥＴのゲートに
   は、上記昇圧電圧がソースに供給され、ゲートとドレイ
   ンとがラッチ形態にされたＰチャンネル型ＭＯＳＦＥＴ
   を含むレベル変換回路により形成された選択信号が供給
   されるものであることを特徴とするダイナミック型ＲＡ
   Ｍ。
6. 【請求項６】 請求項５において、 上記サブアレイの複数個がワード線及びビット線方向に
   並べられてメモリアレイが構成され、かかるメモリアレ
   イがメモリチップに４個設けられ、 メモリチップの長手方向の中央部にはボンディングパッ
   ドと周辺回路が形成され、 メモリチップの短手方向の中央部にはワード線の選択回
   路が配置されるものであり、 上記ワード線の選択回路が形成される領域に、上記ワー
   ド線方向に並べられた複数のサブアレイに対応した複数
   のＩＯスイッチ回路に対して共通に選択信号を供給する
   レベル変換回路を設けたことを特徴とするダイナミック
   型ＲＡＭ。