図1には、この発明が適用されるDRAMの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型RAMを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
この実施例では、特に制限されないが、メモリアレイは、全体として4個に分けられる。半導体チップの長手方向に対して左右に分けられて、中央部分14にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分14の両側のメモリアレイに接する部分には、メモリアレイ制御回路(AC)11、メインワードドライバ(MWD)12が配置される。上記メモリアレイ制御回路11は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。上述のように半導体チップの長手方向に対して左右に2個、上下に2個ずつに分けられた4個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域(YDC)13が設けられる。
上述のよう各メモリアレイにおいて、メインワードドライバ12は、それに対応した1つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域12にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ13は、それに対応した1つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
上記各メモリアレイは、複数からなるメモリセルアレイ(以下、メモリマットと称する)15に分割される。メモリマット15は、その拡大図に示すように、センスアンプ領域16、サブワードドライバ領域17に囲まれて形成される。上記センスアンプ領域16と、上記サブワードドライバ領域17の交差部は、交差領域(クロスエリア)18とされる。上記センスアンプ領域16に設けられるセンスアンプは、CMOS構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる1交点方式又はオープンビットライン型とされる。そして、ビット線の配列に対して交互配置させられる。これにより、メモリマットに設けられるビット線が半分に分けられて、それを挟む2つのセンスアンプ列に交互に振り分けられる。
拡大図として示された1つのメモリマット15は、特に制限されないが、サブワード線(ワード線)が512本と、それと直交する相補ビット線の一方(又はデータ線)は1024本とされる。上記1つのメモリアレイにおいて、上記メモリマット15がビット線延長方向に正規用にビット線方向に32個と冗長用に2個設けられる。上記冗長用の2個のメモリマットは、後に説明するように端メモリマットのメモリセルの数が半分になるので、2つの端メモリマットで1つのメモリマットとされる。上記端メモリマットは、参照用としても用いるものであってもよい。この場合には、冗長用に1つのメモリマットが割り当てられる。
上記メモリマット15は、センスアンプ16を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記メモリマット15によって実質的に16分割される。また、上記メモリマット15は、ワード線の延長方向に4個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記メモリマット15によって4分割される。
1つのメモリマット15において、上記端メモリマットを除いてビット線が1024本設けられるので、ワード線方向には約4K分のメモリセルが接続され、サブワード線が512本設けられるので、ビット線方向には512×32=16K分のメモリセルが接続される。これにより、1つのメモリアレイには、4K×16K=64Mビットのような記憶容量を持ち、4つのメモリアレイによりメモリチップ10の全体では4×64M=256Mビットのような記憶容量を持つようにされる。
本願において、用語「MOS」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのMOSは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。CMOSもまた、上のようなMOSに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。MOSFETもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のCMOS、MOSFET等は上記のような一般的呼称に習っている。
図2には、この発明に係るDRAMのメモリマットを説明するための一実施例の構成図が示されている。図2(a)は、前記図1のような階層ワード線方式のDRAMに設けられる2つのメモリマットMAT0,MAT1に対応した回路が示され、図2(b)は、それに対応したレイアウトが示されている。図2(a)において、ビット線BLとサブワード線WLの全ての交点にMOSFETとセル容量CSからなるメモリセルMCが接続されている。ビット線BLはセンスアンプSA、ワード線WLにはサブワードドライバSWDが接続される。
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、後述するように1つのメインワード線に対して、相補ビット線方向に4本からなるサブワード線を配置させる。前記図1のようにメインワード線方向には2本に分割され、及び相補ビット線方向に対して上記4本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向(サブワードドライバ列SWDA)に延長される4本のサブワード選択線の中から1つを選択する選択信号を形成する。メインワード線MWLは、図示しないがサブワード線WLと平行に延長される。カラム選択線YSは図示しないがそれと直交するようビットBLの延長方向とと平行に配置される。
上記2つのメモリマットMAT0とMAT1の間に設けられたセンスアンプ列SAAのセンスアンプSAは、上記2つのメモリマットMAT0とMAT1の両側に延長するような相補ビット線に接続される。これらのセンスアンプSAは、上記センスアンプ列SAAにおいて、特に制限されないが、2つのビット線毎に1つのセンスアンプSAが配置される。したがって、上記メモリマットMAT0とMAT1の間に設けられたセンスアンプ列SAAには、前記のようにビット線BLが1024本ある場合には、その半分の512個のセンスアンプSAが設けられる。
そして、メモリマットMAT0において、残りの512本のビット線は、メモリマットMAT1とは反対側のセンスアンプ列SAAに設けられたセンスアンプSAに接続される。メモリマットMAT1において、残り512本のビット線は、メモリマットMAT0とは反対側に設けられたセンスアンプ列SAAに設けられるセンスアンプSAに接続される。このようなセンスアンプSAのビット線方向の両側の分散配置によって、2本分のビット線に対して1つのセンスアンプをその両端に交互に分散して形成すればよいから、センスアンプSAとビット線BLのピッチを合わせて高密度にメモリマット及びセンスアンプ列を形成することができる。
このことは、サブワードドライバSWDにおいても同様である。メモリマットMAT0に設けられた512本のサブワード線WLは、256本ずつに分けられてメモリマットMAT0の両側に配置されたサブワードドライバ列SWDAの256個のサブワードドライバSWDに接続される。この実施例では、2本のサブワード線WLを1組として、2個ずつのサブワードドライバSWDが分散配置される。つまり、ビット線との接続部を共通とする2つのメモリセルに対応したサブワード線を1組として、2つのサブワードドライバがメモリマットMAT0の一端側(図の上側)に配置され、それと隣接する上記同様の2本のサブワード線を1組として、2つのサブワードトライバがメモリマットMAT0の他端側(図の下側)に配置される。
上記サブワードドライバSWDは、図示しないが、それが形成されるサブワードドライバ列SWDAを挟んで両側に設けられるメモリマットのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバSWDを効率よく分散配置させるとともに、サブワード線WLの選択動作を高速に行なうようにすることができる。
上記のようなサブワードドライバ列SWDAとセンスアンプ列SAAで囲まれるてなるメモリセルアレイ(又はメモリマット)MAT0,MAT1等のビット線BLとサブワード線WLの各交点にメモリセルMCが形成される。上記各メモリセルMCが形成されるメモリマットMAT0において、図2(b)のように、記憶キャパシタCSの上部電極(プレート電極)PLはメモリマットMAT0,MAT1内の全てのメモリセルMCで共通に形成されて平面状の電極とされる。かかるプレート電極PLへの給電は、ビット線BLの延長方向に配線された電源配線VPLTより接続部PLCTを介して、サブワードドライバ列SWDAとメモリマットMAT0,MAT1との境界で行うようにされる。同図において、蓄積ノードSNは記憶キャパシタCSの下部電極であり、アドレス選択MOSFETとの接続部を示す。
この実施例では、図2(b)のように、センスアンプ列SAAの両側に存在するメモリマットMAT0、MAT1にそれぞれ形成される上記のようなプレート電極PL0とPL1を、プレート層自体を用いた配線PLSAで互いに接続する。しかも、この配線PLSAをセンスアンプ例SAAを貫通させるよう多数設けて、2つのプレート電極PL0とPL1の間の抵抗を大幅に下げるようにするものである。これによって、上記メモリマットMAT0とMAT1の相補ビット線BL間に選択されたメモリセルMCから読み出された微小信号をセンスアンプSAによって増幅する際にプレート電極PL0とPL1に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極PL0とPL1に生ずるノイズを大幅に低減することが可能になる。
図3には、この発明に係るDRAMにおけるメモリセルアレイの一実施例の説明図が示されている。図3(a)には、2つのメモリマットMAT0とMAT1のメモリセルアレイのレイアウトが示され、図3(b)には、図3(a)のA−A’部分の素子断面構造が示されている。同図においては、上記MAT0とMAT1間に設けられるセンスアンプSA領域のレイアウト及び断面は省略されている。
ACTはMOSFETの活性領域であり、SNCTはメモリセルの蓄積ノードSNと活性化領域ACTに形成されるMOSFETの上記蓄積ノードSNに対応したソース,ドレイン拡散層とを接続するコンタクト(接続部)であり、BLCTはビット線BLと活性化領域ACTに形成されるMOSFETのビット線BLに対応したメモリセルの入出力端子に対応したソース,ドレイン拡散層とを接続するコンタクト(接続部)である。CPは記憶キャパシタの容量絶縁膜を示す。ここで、第1層目金属層M1とビット線BLは同じ配線層であり、1層目ポリシリコン層FGとサブワード線WLも同じ配線層で構成される。
図3(b)に示すようにSAの両側に設けられるメモリマットMAT0とMAT1のプレート電極PLをセンスアンプSA上で切らずに、プレート電極PLを構成する電極それ自体で接続することにより、メモリマットMAT0のプレート電極PLとメモリマットMAT1のプレート電極PL間の抵抗を大幅に低減することが可能になる。メモリセルはCOB(Capacitor over Bitline)構造を用いている。すなわち、蓄積ノードSNをビット線BL上部に設ける。このことによって、プレート電極PLはメモリマットMAT中でビット線BLと上記アドレス選択MOSFETの接続部BLCTにより分断されることなく、1枚の平面状に形成することができるため、プレート電極PLの抵抗を低減することが可能である。
この実施例では、図3(b)に示すように、プレート電極PLがPL(D)とPL(U)のような積層構造とされ、かかるプレート電極PLのシート抵抗値を下げることができ有利である。一例として、記憶キャパシタの容量絶縁膜CPにBSTやTa2O5のような高誘電体膜を用いた場合、下部電極(蓄積ノード)SN及び上部電極下層PL(D)にはRuを用いると、記憶キャパシタCSの容量を高めることができる。Ruは従来用いられていたポリSiに比べるとシート抵抗値が低いため、プレート電極PLの抵抗値を下げることが出来る。
上記構造のプレート電極PL(U)としてWを積層すると、プレート電極PLの抵抗値をさらに下げることができる。このようにして、プレート電極PL自体の抵抗値を下げると、プレート電極PLにのったノイズが打ち消される速度が高速化され、プレート電極PLノイズが低減される。また、プレート電極PL(D)としてはTiNを用いてもよい。この場合も上記と同様の効果が得られる。
上記のようなメモリセルの構造では、図3(a)から明らかなようにビット線BLに隣接して蓄積ノードSNとMOSFETのソース,ドレイン拡散層とを接続する接続部SNCTが設けられる。つまり、断面の縦方向においてメモリセルの蓄積ノードとビット線BLとの間において寄生容量が存在してビット線BLの電位変化を上記蓄積ノードに伝える信号経路を構成するので、この実施例のようなプレート電極PLをそれ自身を利用した配線によって相互に接続してすることが有益なものとなる。
図4には、この発明に係るDRAMのワード系の制御動作の一実施例の説明図が示されている。メモリマット構成は、ビット線方向に配列された4つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端メモリマット(以下単に端マットという)とされ、センスアンプSAに挟まれたメモリマットは通常メモリマット(以下、単に通常マットという)とされる。センスアンプSAがメモリマットの1つ置きのビット線に接続されるため、上記端マットでは、半分のビット線がダミーとされる。このため、上記端マットのワード線が選択されると、選択されるメモリセルの数は、上記通常マットのワード線が選択される場合の半分の数のメモリセルしか選択されない。
ワード線は、上記メモリマットの上下に分散配置されるサブワードドライバSWDにより選択される。サブワードドライバSWDは、ワード線の延長方向に並べられた図示しないメモリマットに対して共通に設けられるメインワードドライバMWDで形成されたメインワード線の選択信号と、サブワード線選択信号とを受けて、1つのメインワード線に割り当てられた前記4本のサブワード線の中から1本のサブワード線(以下、単にワード線という場合もある)を選択する。
この実施例では、センスアンプをメモリマットのビット線の両側に分散配置し、かかるメモリマットをビット線方向に複数個設けた場合には、端マットは常に一対が両端部に設けられることに着目し、上記のように変則的に半分のメモリセルしか選択できない端マットを、上記通常マットと同様なデータ記憶エリアとして有効に使用することを考え、端マットのワード線を選択するときには両側の端マットのワード線を同時に選択する。
(a)や(b)に例示的に示されているように、通常マット0と1にそれぞれに4本のビット線が存在する場合、センスアンプブロック(SA Block) 0に設けられる2個のセンスアンプSAは、端マットの2本のビット線BLBと通常マット0の2本のビット線BLTに接続される。センスアンプブロック1に設けられる2個のセンスアンプSAは、通常マット0の2本のビット線BLBと通常マット1の2本のビット線BLTに接続される。そして、センスアンプブロック2に設けられる2個のセンスアンプSAは、通常マット1の2本のビット線BLBと端マットの2本のビット線BLTに接続される。端マットにおいては、センスアンプに接続されないビット線はダミーとされる。
例えば、通常マット0のワード線を選択すると、かかるワード線は4本のビット線と交差する4個のメモリセルを選択することができ、通常マット0を挟んで設けられる2つのセンスアンプブロック0と1のセンスアンプによって、上記4つのメモリセルの記憶情報が増幅され、上記ワード線の選択動作によって記憶キャパシタの失われかかった記憶電荷がもとの電荷の状態に戻されるという再書き込み(リフレッシュ動作)が行なわれる。つまり、ダイナミック型メモリセルは、ワード線の選択動作によってアドレス選択MOSFETをオン状態にして、記憶キャパシタをビット線と接続し、ビット線の寄生容量との間でチャージシェアを生じしめてビット線に記憶電荷に対応した微小電圧の変化を生じさせるという破壊的な読み出し動作を行なうので、ワード線を選択した場合には、それと交差するビット線に接続されたセンスアンプの増幅動作によって選択されたメモリセルの再書き込みを必須とするものである。
これに対して、端マットのワード線を選択すると、かかる端マットのワード線は2本のビット線と2本のダミー配線と交差するものであり、2個のメモリセルしか選択することができない。したがって、上記端マットのワード線も選択するようにして、データの書き込みや読み出しを行なうようにした場合には、半分のデータしか入出力できないのでメモリとして使い勝手が悪くなる。そこで、(b)に示すように、端マットのワード線を選択するときは、常に両側の端マットのワード線を選択するものとする。このようにすると、1回のワード線選択によって選択されるメモリセルの数は、通常マットと同じく4個とすることができる。このように端マットに関しては、常に2つのワード線を同時に選択させるという簡単な構成によって、通常マットと同じビット線選択動作により同様なデータの書き込みと読み出しを行なうようにすることができる。
上記構成では、端マットも記憶エリアの一部として有効に利用することができるものであるので、例えば微細化されたメモリセルにおいて、センスアンプの読み出しマージンを確保するために、端マットのビット線をセンスアンプの読み出し用の参照用電圧を形成するためにだけ用いる場合に比べて、上記センスアンプの読み出しマージンを確保した上で、ビット当たりのチップ専有面積を小さくすることができるものである。
図5には、この発明に係るDRAMのメインワードドライバMWDの一実施例の回路図が示されている。同図(a)には、通常マットのメインワードドライバが示され、同図(b)には、2つの端マットに対応したメインワードドライバが示されている。
(a)において、信号RMST<15:0>は、前記図1のように32個のメモリマットを2個ずつを1組として16個に分けた場合のマット選択信号であり、信号RF3TとRF6Tはプリデコード信号である。通常マットでは、プリチャージ信号RMSXDPT<15:0>より、選択マットのプリチャージMOSFETQ3がオフ状態となり、信号RMST<15:0>のロウレベルにより、1つのメモリマット列(図1の例では4つのメモリマット)において、上記プリデコード信号RF3TとRF6Tよりオン状態にされたMOSFETQ1とQ2を通して、インバータ回路IV1の入力端子の上記プリチャージ電圧をディスチャージさせる。この入力端子のロウレベルにより、メインワード線の選択信号RMWLBは、選択レベルのロウレベルにされる。
選択マットにおける非選択ワード線は、上記インバータ回路IV1の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたPチャンネル型の帰還MOSFETQ4がオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。非選択のメモリマットでは、プリチャージ信号RMSXDPT<15:0>がロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。
(b)において、信号RMSETは、端マットの選択信号であり、信号RF3TとRF6Tはプリデコード信号である。端マットでは、それに対応したプリチャージ信号RMSXDPETより、端マットのプリチャージMOSFETがオフ状態となり、信号RMSETのロウレベルにより、2つの端マット列(図1の例では4つのメモリマット)において、上記プリデコード信号RF3TとRF6Tよりオン状態にされたMOSFETを通して、それぞれのインバータ回路の入力端子の上記プリチャージ電圧をディスチャージさせる。この入力端子のロウレベルにより、2つの端マットに対応したメインワード線の選択信号RMWLBは、選択レベルのロウレベルにされる。
端マットにおける非選択ワード線は、前記通常マットの場合と同様に上記インバータ回路の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたPチャンネル型の帰還MOSFETがオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。通常マットのワード線が選択されるときには、端マットでは、プリチャージ信号RMSXDPETがロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。
前記のような階層ワード線方式では、メインワード線の選択動作によって、下層のサブワード線(ワード線)が選択されるものであるので、端マットのメインワードドライバに対しては、同時選択状態を作り出すような簡単な回路変更によって、上記のような端マットのワード線選択を行なわせることができる。
図6には、この発明に係るDRAMのワード系の制御動作の他の一実施例の説明図が示されている。メモリマット構成は、ビット線方向に配列された7つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端とされる。そして、センスアンプSAに挟まれた通常マットのうち、中央に設けられたものを中央マットとし、実質的に端マットとして扱うようにする。この構成は、通常マットを2つ同時に選択する場合に向けられている。つまり、前記図1のように32個のメモリマットを16個ずつ2組に分けて、2つのメモリマットを同時に選択する場合のワード系選択制御にも対応するもきである。
(a)のように通常マット0と2のワード線を同時に選択して、読み書き出しビット数を増加させる場合、(b)のように端マットの2つのワード線と中央マットのワード線を組み合わせる。つまり、中央マットの左側のセンスアンプ(センスアンプブロック)2に接続されたビット線のメモリセルは、左側端マットとビット線に接続されたメモリセルと組み合わせ、中央マットの右側のセンスアンプ(センスアンプブロック)3に接続されたビット線のメモリセルは、右側端マットとビット線に接続されたメモリセルと組み合わせる。
例えば、上記図4に示したマット構成を2組設けても、上記と同じに読み書きビット数を増加させることができる。しかしながら、端マットが4つとなり、それに応じて活性化させるワード線が4本と多くなり、ワード線選択の消費電流も大きくなる。そして、端マットにおいて、ダミービット数が増加してビット当たりの専有面積が増加する。上記のように中央マットを配置し、その半分のビット線を両側の端マットのビット線と組み合わせ構成では、上記ダミービット数の発生を最小にできるので専有面積も小さくなし、ビット線の選択回路も共通化できるものとなる。
上記において、中央マットの定義は、必ずしも複数のメモリマット列の中央に配置されている必要はない。図6において左側の端マットに隣接する通常マット0を上記中央マットとして用いることもできる。ただし、この場合には、左端マットの選択のときと、右端マットの選択のときとで、それと対として選択される中央マット(通常マット0)との距離が大きく異なるために、書き込みや読み出しの信号伝達経路が遅い方に律束されて実質的な動作速度が遅くなってしまう。したがって、図6の実施例のように物理的に複数のメモリマット列の中央部に設けられた通常マットを上記中央マットとして用いるのがよい。
図7には、この発明に係るダイナミック型RAMのセンスアンプ部の一実施例の回路図が示されている。センスアンプSAは、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8からなるCMOSラッチ回路で構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線SDNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線SDPに接続される。上記共通ソース線SDNとSDPには、図示しないパワースイッチMOSFETを通して動作電圧、回路の接地電位VSSと動作電圧VDLが供給される。特に制限されないが、パワースイッチMOSFETは、上記センスアンプ部に分散して設けるようにしてもよい。
上記センスアンプSAの入出力ノードには、相補ビット線BLT0とBLB0を短絡させるイコライズMOSFETQ11と、相補ビット線BLT0とBLB0にハーフプリチャージ電圧VDL/2を供給するスイッチMOSFETQ9とQ10からなるプリチャージ(イコライズ)回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ(ビット線イコライズ)信号BLEQが供給される。このプリチャージ信号BLEQを形成するドライバ回路は、図示しないが、上記図1に示したクロスエリア18にインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア18に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替えるようにするものである。
センスアンプSAの一対の入出力ノードは、相補ビット線BLT0,BLB0に接続されることの他、MOSFETQ12とQ13からなるカラム(Y)スイッチ回路を介してセンスアンプ列に沿って延長されるローカル(サブ)入出力線LIOT,LIOBに接続される。上記MOSFETQ12とQ13のゲートは、カラム選択線YSに接続され、かかるカラム選択線YSが選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプSAの入出力ノードとローカル入出力線LIOTとLIOBを接続させる。例示的に示されている他の相補ビット線BLT1,BLB1、BLT2,BLB2にも上記同様なセンスアンプ、プリチャージ回路及びカラムスイッチ回路が設けられる。
これにより、センスアンプSAの入出力ノードは、それを挟んで設けられる2つのメモリマット(例えば前記MAT0とMAT1)のうち、選択されたメモリマットのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたメモリマット側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線YSにより選択されたものが、上記カラムスイッチ回路(Q12とQ13)等を通してローカル入出力線LIOT,LIOBに伝えられる。
前記図1のように、メインワード線の延長方向に並ぶセンスアンプ列上を上記ローカル入出力線LIOTとLIOB及が延長され、必要に応じてかかるローカル入出力線にサブ増幅回路が設けられて増幅された信号が伝えられる。そして、後述するように上記ビット線方向に並ぶメイン入出力線MIOに接続されて、データ出力回路あるいはデータ入力回路に導かれる。
図8には、この発明に係るDRAMのロウ系の選択回路の一実施例の回路図が示されている。この実施例では、前記端マット又は通常メモリマットの1つを冗長回路として用いる場合のロウ系の選択回路の一部回路図が示されている。図8(a)には、折り返しビット線方式で、かつ、シェアードセンスアンプ方式の場合におけるロウ系選択回路が参考例として示され、図8(b)には、上記冗長用のメモリマットに対応したプリチャージ制御信号発生回路とメインワードドライバの回路図が示されている。
前記のようなシェアードセンスアンプ方式では、センスアンプを挟んで両側に設けられるメモリマットのうち一方を冗長用として用いた場合には、正規メモリマット側にワード線又はビット線不良が存在することの救済判定後のマット選択信号RF9Tにより、上記冗長用のメモリマットに対応したシェアードスイッチ制御信号SHR、プリチャージ信号BLEQを発生し、かかるシェアードスイッチMOSFETのスイッチ制御及びプリチャージ回路の動作終了を遅延回路(ディレイ)で時間合わせを行なって、かかる冗長用メモリマットに対応したメインワード線の選択動作を行なうものである。
これに対して、前記実施例の端マット及び中央マットを冗長回路として用いる場合には、正規回路に対応した通常マットのタイミング信号RACTにより正規回路と同時にプリチャージ制御信号を発生させる。そして、かかる冗長マットのメインワード線は、救済判定後の冗長マットのマット選択信号RF9Tを用いて、上記冗長マットのメインワード線を選択する。この構成では、先行して上記メインワード線を選択状態にするための必要とされるプリチャージ動作が既に終了しているために、前記のような遅延回路(ディレイ)を挿入することく、メインワード線の選択動作を行なわせることができる。
上記構成において、仮に正規回路において不良が存在しない場合には、上記冗長マットのワード線は選択されないから、上記のようなプリチャージ動作を終了させても何ら問題なく、上記正規回路の動作終了によりプリチャージ回路がプリチャージ動作を行なうので、上記正規回路のメモリアクセス時間においてビット線のプリチャージ電圧がリーク電流等により多少減少しても、次のメモリサイクルでの冗長回路の選択動作には何ら問題を生じさせない。
図9には、上記図8のロウ系選択回路の動作を説明するための波形図が示されている。図9(a)は参考例としての前記図8(a)の回路動作に対応し、図9(b)はこの発明に係る前記図8(b)の回路動作に対応している。
図9(a)のように、冗長マットを冗長判定後(ヒット)を待ってシェアードスイッチ選択信号SHR、プリチャージ信号BLEQをロウレベルにする構成では、それらの動作に必要な時間を確保するために、前記のような遅延回路を設けてワード線SWLの選択タイミングを遅らせる必要がある。このとき、正規マットでは、上記冗長判定(ヒット)に従って、マット自体が非選択となるので信号SHR、BLEQ、FXBはハイレベルのままにされ、サブワード線SWLも非選択状態にされる。
これに対して、本願発明では、図9(b)のように、冗長マットを冗長判定後(ヒット)を待たずに、クロック信号CLKに対応して冗長マットのプリチャージ信号BLEQ及びサブワード選択選択線FXBをロウレベルにし、冗長判定(ヒット)によって直ちにサブワード線SWLを選択状態にすることができる。上記サブワード選択線FXBについては後に説明する。正規マットでは、上記クロック信号CLKに対応して上記プリチャージ信号BLEQ及びサブワード選択選択線FXBがロウレベルにされており、冗長判定(ヒット)があると上記プリチャージ信号BLEQ及びサブワード選択線FXBがハイレベルに戻される。
図10には、この発明に係るDRAMのIO(入出力線)系回路の一実施例のブロック図が示されている。この実施例では、前記図4と同様にメモリマットは、端マットと2つの通常マットから構成される。そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック(SA Block) 0、1及び2のそれぞれにローカル入出力線LIO<0>、LIO<1>及びLIO<2>がそれぞれ設けられる。
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線MIO<0>とMIO<1>が設けられる。これにより、上記のようなメモリマット構成で、2ビットの単位でのデータを入出力するとき、ローカル入出力線LIO<0>をメイン入出力線MIO<0>に対応させ、ローカル入出力線LIO<1>をメイン入出力線MIO<1>に対応させた場合、(a)のように通常マット1のワード線を選択した場合には、残りのローカル入出力線LIO<2>は、上記ローカル入出力線LIO<1>がメイン入出力線MIO<1>に対応させられているために、データの衝突を避けるためにメイン入出力線MIO<0>に対応させる必要がある。
しかしながら、前記説明したように端マットにおいて,同時に2つのワード線を選択した場合には、前記のように左端マットに対応したローカル入出力線LIO<0>が上記メイン入出力線MIO<0>に対応させられているため、右端マットに対応した上記ローカル入出力線LIO<2>は、上記通常マット1のワード線が選択された場合とは逆に、データの衝突を避けるためにメイン入出力線MIO<1>に対応させる必要がある。
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック2に設けられるローカル入出力線LIO<2>については、メイン入出力線MIO<0>とMIO<1>との間に切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。
図11には、この発明に係るDRAMのIO(入出力線)系回路の一実施例の回路図が示されている。同図は、前記図10に示した実施例におけるLIO−MIOスイッチ回路の回路図が示されている。この実施例では、CMOSバスゲートタイプのスイッチが示されているが、サブアンプ等による接続の場合も同様である。
前記図10のLIO<0>のようにローカル入出力線LIOとメイン入出力線MIOとを一対一に対応して選択的に接続する場合には、当該メモリマットが非選択のときには、それに対応したプリチャージ信号BLEQがハイレベルとされ、相補のローカル入出力線LIOT0とLIOB0がイコライズMOSFETとプリチャージMOSFETによってプリチャージ電圧VBLRに維持され、CMOSスイッチMOSFETQ20〜Q23はオフ状態となる。
当該メモリマットが選択のときには、それに対応したプリチャージ信号BLEQがロウレベルとされ、相補のローカル入出力線LIOT0とLIOB0のイコライズMOSFETとプリチャージMOSFETがオフ状態となり、CMOSスイッチMOSFETQ20〜Q23がオン状態となって、ローカル入出力線LIOT0とLIOB0をメイン入出力線MIOT0とMIOB0に接続させる。この構成は、前記ローカル入出力線LIO<1>とメイン入出力線MIO<1>との間のスイッチ回路においても同様である。
前記図10のLIO<2>のようにメイン入出力線MIO<0>とMIO<1>とでマット選択状態によって切り換えるものでは、それぞれにCMOSスイッチ回路を構成するMOSFETQ20〜Q23及びQ24〜Q27が設けられる。そして、通常マットが選択のときには、信号MSBがロウレベルとなってスイッチMOSFETQ20〜Q23をオン状態として、前記のように相補のローカル入出力線LIOT2とLIOB2を、メイン入出力線MIOT0とMIOB0に接続させる。端マットが選択のときには、信号MSEBがロウレベルとなってスイッチMOSFETQ24〜Q27をオン状態として、前記のように相補のローカル入出力線LIOT2とLIOB2を、メイン入出力線MIOT1とMIOB2に接続させる。
以上は、ローカル入出力線LIOとメイン入出力線MIOとの間にスイッチを設け、メイン入出力線MIOに複数のローカル入出力線LIOを割り当てて、選択されたもののみを上記メイン入出力線MIOに接続するという階層構造の入出力線に適用した場合について説明したが、上記ローカル入出力線LIOとメイン入出力線MIOとを直結して構成した場合でも、上記のように一方の端マットに対応したローカル入出力線に関しては、前記同様な切り換えスイッチが設けられる。
図12には、この発明に係るDRAMのIO(入出力線)系回路の他の一実施例のブロック図が示されている。この実施例では、前記図6と同様にメモリマットは、端マットと2つの通常マットから構成される。そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック(SA Block) 0ないし5のそれぞれにローカル入出力線LIO<0>〜LIO<5>がそれぞれ設けられる。
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線MIO<0>ないしMIO<3>が設けられる。上記のようなメモリマット構成で、メモリマットを2組に分けて、それぞれの組から2ビットずつ全体で4ビットの単位でのデータを入出力するとき、一方の組におけるローカル入出力線LIO<1>をメイン入出力線MIO<1>に対応させ、ローカル入出力線LIO<2>をメイン入出力線MIO<0>に対応させ、他方の組におけるローカル入出力線LIO<3>をメイン入出力線MIO<2>に対応させ、ローカル入出力線LIO<4>をメイン入出力線MIO<4>に対応させる。
上記の場合、(a)のように通常マット0と3のワード線を選択した場合には、上記ローカル入出力線LIO<1>がメイン入出力線MIO<1>に対応させられ、上記ローカル入出力線LIO<4>がメイン入出力線MIO<3>に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線LIO<0>はメイン入出力線MIO<0>に対応させ、ローカル入出力線LIO<5>はメイン入出力線MIO<2>に対応させる必要がある。
これに対して、(b)のように2つの端マットと中央マットのワード線を選択した場合には、上記ローカル入出力線LIO<2>がメイン入出力線MIO<0>に対応させられ、上記ローカル入出力線LIO<3>がメイン入出力線MIO<2>に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線LIO<0>はメイン入出力線MIO<1>に対応させ、ローカル入出力線LIO<5>はメイン入出力線MIO<3>に対応させる必要がある。
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック0と5に設けられるローカル入出力線LIO<0>とLIO<5>については、メイン入出力線MIO<0>とMIO<1>及びメイン入出力線MIO<2>とMIO<3>との間にそれぞれ切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。
図13には、この発明に係るDRAMにおける端マットのビット線構成の一実施例の概略構成図が示されている。図13(a)は、単純一交点センスアンプ交互配置のアレイ構成図が示されている。端マットに関しては、センスアンプSAに接続されない無効ビット線がそのまま存在する。メモリマットMATnに対応したセンスアンプSAの他端側にも上記同様な端マットが設けられるが、同図では省略されている。上記のような無効ビット線(ダミービット線)が存在するために、端マットに設けられる有効なメモリセルの数が通常マットの半分になるので、前記説明したように両側の端マットのワード線を同時に選択して、2つ合わせて通常マットと同様にメモリアクセスを行なうようにするものである。
図13(b)は、端マットのビット線を折り返しにするものである。つまり、無効ビット線の配線エリアを生かして、端マットのビット線を無効ビット線が存在した配線エリアを活用して折り返して配置するものである。このようなビット線の折り返しにより、端マットのビット線方向の長さが、通常マットのビット線方向の長さが半分に短くすることができるので端マットの面積低減を図ることができる。この面積低減分は、他方のメモリマットでも行なわれるので、結果として通常マット1個分の面積低減を図ることができる。
ワード線方向に複数(N個)のメモリマットが存在する場合には、全体で通常マットのN個分の面積を低減させることができる。ちなみに、図1の実施例のようなダイナミック型RAMにおいて,メモリアレイが全体で4個存在し、各メモリアレイにおいて4個分の通常マットに相当する面積が低減できるので、チップ全体では通常マットが16個分に相当する面積低減を図ることができる。
図14には、上記折り返し型の端マットの読み出し選択動作の波形図が示されている。前記のように端マットの面積低減のためにビット線を折り返し型としたときには、ワード線の選択動作によってビット線には2つのメモリセルからの読み出し電荷が伝えられる。つまり、(a)に示したように通常マットのビット線の読み出し信号量に比べて、(b)に示したように端マットのビット線の読み出し信号量は2倍に大きくなる。
そこで、通常マットのビット線の微小信号を増幅するときにセンスアンプに設定れたオーバードライブ期間に比べて、端マットのビット線の読み出し信号を増幅するセンスアンプのオーバードライブ期間を短くする。あるいは、端マットのビット線の読み出し信号の増幅を行なうときには、センスアンプのオーバードライブを省略する。このようなタイミング調整によって、端マットも通常マットとほぼ同様に読み出し動作を行なうようにすることができる。
図15には、上記センスアンプ制御回路の一実施例の回路図が示されている。端マットのワード線を選択したときには、比較的大きな距離をもって2つのセンスアンプ列が動作し、動作電圧を供給する配線においてセンスアンプの増幅動作に必要な電流の集中が減り、結果として効率のよい電流供給がなされて、言い換えるならば、動作電流の増加による電源供給線での電圧低下が小さくなるからその分センスアンプの増幅動作が速くなる。
その上に、前記のように端マットにおつてビット線を折り返しとして、1つのワード線の選択によって2つのメモリセルを選択したときには、前記のようにビット線に読み出される信号量も2倍に大きくなる。そこで、センスアンプのオーバードライブ期間を、端マットの選択時には小さくするために2つの起動信号が設けられる。信号RSAETは、センスアンプ起動信号であり、端マットが非選択のときには信号MSWEBのハイレベルにより、2つの遅延回路(ディレイ)を通した遅延信号が伝達されてそれらの遅延時間に相当する間、オーバードライブパルスが発生されて、MOSFETQ30をオン状態にしてセンスアンプのPチャンネル型MOSFETの共通ソース線SDPに電源電圧VDDのようなオーバーパルスを供給する。
これに対して、端マットが選択されたときには、信号MSEBがロウレベルになって、1つの遅延回路の遅延出力を伝達するゲートを開くので、その遅延時間に相当する間オーバードライブパルスが発生し、上記MOSFETQ30をオン状態にするものである。これにより、端マットの選択時においてセンスアンプが過剰にオーバードライブされるのを防止することができる。上記オーバードライブに対応した遅延時間の経過の後に、MOSFETQ30はオフ状態に、MOSFETQ31がオン状態になってVDLのような本来のセンスアンプの動作電圧を供給する。なお、Nチャンネル型MOSFETの共通ソース線SDNには、上記起動信号RSAETのハイレベルにより、MOSFETQ32がオン状態にって回路の接地電位Vssが伝えられる。
この実施例のDRAMにおいては、電源電圧VDDは、例えば3.3V又は2.5Vのような比較的高い電圧とされ、上記VDLはそれを降圧して例えば2.2V又は1.8Vのような低電圧とされる。センスアンプの増幅動作開始ときには、上記電圧VDLに対して高い電圧VDDのようなオーバードライブ電圧を用いることによって、相補ビット線BLTとBLBのうち、メモリセルの記憶情報に対応してハイレベル側にされるべくビット線のVDLへの立ち上がりを高速にするものである。端マットのように信号量が大きいときに、オーバードライブ期間が長いと、ビット線のハイレベルがVDLを超えてしまうという不都合が生じるので、前記のようなタイミング調整が必要になるものである。
図16には、上記折り返し型の端マットの一実施例の概略レイアウト図が示されている。図16(a)は、センスアンプSAの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で折り返されるように構成される。つまり、ビット線とそれと隣接する無効ビット線を中間部で接続して折り返すようにし、残り半分を省略するものである。この実施例では、特に制限されないが、センスアンプのレイアウトの関係で、隣接する2本のビット線を有効とし、その両側に無効ビット線を配置し、かかる無効ビット線の部分を利用して上側のビット線は上側に折り返し部を構成し、下側のビット線は下側に折り返し部を構成するものである。以上のパターンの繰り返しにより、端マットが構成される。
上記折り返し部の接続は、特に制限されないが、図17(a)の断面図に示すように、前記3の断面図ようにビット線は第1層目のメタル層M1とされ、上記折り返し部ではMOSFETのゲート電極やワード線を構成する1層目のポリシリコン層FG及びかかるFGとM1を接続するFGコンタクトとを用いて接続される。微細加工技術の1つである位相シフト法を用いた場合には、隣接ビット線は異なる工程で形成されるから、上記FG及びFGコンタクトを利用して相互に接続する必要がある。
図16(b)は、センスアンプSAの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で1つ置きのビット線を用いて折り返されるように構成される。つまり、1つのセンスアンプに接続されるビット線は、センスアンプとの接続部で分岐して、1つ置きのビットとなるよう分岐して通常マットのビット線の半分の長さで延長される。上記センスアンプと隣接するセンスアンプに接続されるビット線は、その接続部から分岐することなく通常マットのビット線の半分の長さまで延長され、そこから折れ曲がり上記分岐したビット線の間のセンスアンプ側に向かって延長される。つまり、上記分岐ビット線と折り返しビット線とが交互になるように配置される。以上のパターンの繰り返しにより、端マットが構成される。
上記折り返し部の接続は、特に制限されないが、図17(b)の断面図に示すように、前記3の断面図ようにビット線は第1層目のメタル層M1により構成される。つまり、上記のような微細加工技術の1つである位相シフト法を用いた場合には、1つ置きでビット線が形成されるから、上記分岐ビット線と折り返しビット線とをそれぞれの工程で一体的に形成することができる。
図18には、この発明に係るDRAMにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。この実施例では、端マットは折り返しビット線にされる。これにより、ワード線とビット線の交点には2つのメモリセルが並列に接続される。このような端マットは、特に制限されないが、通常マットにおいて発生した不良ワード線を救済するための冗長マットとされる。
上記のような端マットを冗長マットとした場合において、ワード線に接続されるメモリセルの数が半分になるので、前記同様に両端マットにおいてワード線の選択が行なわれる。このように端マットを冗長マットとして用い、かつ上記のようにワード線とビット線の交点に2つのメモリセルを配置するという構成は、単に端マットの専有面積を小さくすることに止まらず、救済効率を高くするという優れた効果も奏することができる。
上記のように2つのメモリセルをビット線に対して並列に接続した場合には、前記説明したように信号量を2倍に大きくすることができる。つまり、端マットにおいては、情報保持時間の短いことにより不良になるというメモリセルがほとんど無くすことがができるから、冗長マットに切り換えたときに冗長マットにおいて上記情報保持時間が短いというような不良が発生し、救済不良になる確率を大幅に小さくすることができる。
図19には、この発明に係るDRAMにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。この実施例では、端マットは折り返しビット線にされ、それは通常マットの参照用に用いるようにするものである。この場合、ワード線を回路の接地電位VSS又はビット線のハーフプリチャージ電圧VDL/2に固定するものである。このようなワード線の電位固定によって、読み出し時に端マットで発生するノイズを低減することができる。
図20には、この発明が適用されるDRAMの一実施例の概略レイアウト図が示されている。この実施例では、前記図1と同様にメモリアレイは、全体として4個に分けられ、それぞれがメモリバンBANK0ないし3を構成する。1つのメモリバンクBANK1が代表として例示的に示されているように、ビット線方向(YS)に33個のメモリマットと2個の端マットが設けられ、ワード線方向(MWL)に4個のメモリマットが配置される。
半導体チップの長手方向の中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分に沿ってメインワードドライバMWDが配置され、上記4つのメモリマットを貫通して各サブワードドライバに到達するよう配置されたメインワード線MWLを駆動する。半導体チップの短手方向にチップ端部には、カラムデコーダ領域YDCが設けられ、そこから上記33個の通常マットと1つの端マットを貫通し、それらに対応したセンスアンプ列に到達するようなカラム選択線YSを駆動する。
この実施例では、上記ビット線方向に配列された33個の通常マットのうち中央に設けられた中央マットと、上記端マットとは冗長マットMATとして用いられる。つまり、前記図6又は図12のようにメモリマットを中央部分で2組に分けて、それぞれの組の通常マットでは1本のワード線を選択する。いずれかの組において選択された通常マットにワード線不良があるときには、上記中央マットと端マットとの2つのワード線を選択して、上記ワード線不良の救済を行なうようにするものである。前記のように端マットのビット線を折り返して冗長セルを2個のメモリセルで構成する場合、上記中央マットにおいては2本のワード線を同時に選択するようにすればよい。
図21には、上記図20に示されたメモリバンクBANK1における端マットとそれに隣接する通常マットの拡大図が示されている。この実施例では、階層ワード線方式を採るものであり、メモリマットに設けられたワード線(サブワード線)は、メインワード線MWLとサブワード選択信号FXとの組み合わせにより選択される。サブワード選択信号FXは、後述するようにサブワードドライバSWDの動作電圧であり、その電圧レベルがサブワード線の選択信号とされる。
ダイナミック型メモリセルでは、アドレス選択MOSFETを通して記憶キャパシタに情報電荷を供給するものである。ビット線のハイレベルを上記記憶キャパシタに伝えるためには、上記MOSFETのゲート電圧を上記ビット線のハイレベルに対して、かかるMOSFETのしきい値電圧以上に高くする必要がある。上記アドレス選択MOSFETは、オフ状態でのリーク電流(サブスレッショルドリーク電流)を小さくするために、ゲート絶縁膜を厚く形成したり、基板に負のバックバイアス電圧を供給する等によって実効的なしきい値電圧が大きくされる。
したがって、上記サブワード線の選択レベルは、上記ビット線のハイレベル(VDL又はVDD)に対してMOSFETのしきい値電圧以上に高くされた昇圧電圧VPPにする必要があり、かかる昇圧電圧VPPに対応したサブワード線選択信号を各サブワードドライバSWDに伝えるためのFXドライバを必要とする。通常マットのサブワードドライバSWDに対応したFXドライバは、センスアンプ列SAとサブワードドライバ列SWDとで交差する交差エリアに設けることができる。これに対して、オープンビット構成で、センスアンプの交互配置ではメモリバンク端がメモリセルで終わるために、交差エリアが存在せず上記FXドライバを設けことができない。
前記端マットを単に参照用に使用する場合には、端マットにおいてワード線を前記のように固定レベルにすればよいのでサブワードドライバが不要となり、上記のような問題は生じない。これに対して、この実施例のように冗長マットとして活用する場合には、不良ワード線の救済を行なうときにはサブワードドライバを動作させることが必要となる。この実施例では、端マットにおいて冗長用SWDの一部をFXドライバ領域として用いる。つまり、端マットを冗長マットとして用いる場合、そこに形成される全てのワード線を生かす必要はないので、端部のワード線をダミーワード線とし、それに対応したサブワードドライバ領域を上記FXドライバ領域として用いるようにするものである。
この実施例では、前記のように4本のサブワード線WL0〜WL3に対して1本のメインワード線MWLが設けられるものであり、上記4本の中の1本のサブワード線を選択するためにサブワード選択線FX0〜FX3、FX0B〜FX3Bが必要になるものである。この実施例では、1つのメモリマットに設けられたサブワード線をその両側に設けられたサブワードドライバ列SWDAにより半分ずつを選択する。つまり、前記図2のようにメモリマットにおいて2本のワード線毎にサブワードドライバをメモリマットの両側に振り分け、センスアンプと同様に千鳥配置を行なうようにするものである。したがって、前記のように1つのメインワード線で4つのサブワード線を選択するようにした場合、上記4つのサブワード線の中の1つのサブワード線を選択するためのサブワード選択信号が、メモリマットの1つ置きにFX0とFX2、FX1とFX3のように2組に分けられて設けられる。
図22には、この発明に係るFXドライバとサブワードドライバの一実施例の回路図が示されている。サブワードドライバは、CMOSインバータ回路とその出力と回路の接地電位との間に設けられたNチャンネル型MOSFETとから構成される。上記サブワードドライバ領域に設けられる2つのCMOSインバータ回路の入力端子には、メインワード線からの選択信号MWLBが共通に供給される。このメインワード選択信号MWLBは、同図の冗長マットの他端側に設けられるサブワードドライド領域に設けられる2つのCMOSインバータ回路の入力端子にも共通に供給されて4本分のサブワード線を選択する。
上記2つのCMOSインバータ回路の電源端子、つまり、CMOSインバータ回路を構成するPチャンネル型MOSFETのソース端子には、上記FXドライバで形成されたサブワード線選択信号FX0とFX2とがそれぞれ供給される。これらのFXドライバは動作電圧が昇圧電圧VPPとされて、上記サブワード線選択信号FX0とFX2の選択レベルを上記昇圧電圧VPPとするものである。上記FXドライバの入力端子に供給される入力信号FX0BとFX2Bは、上記サブワードドライバの出力と回路の接地電位との間に設けられたNチャンネル型MOSFETのゲートに供給される。図示しない上記FXドライバと隣接するFXドライバにおいては、サブワード線選択信号FX1とFX3とを形成するものである。
メインワード線の選択信号MWLBがロウレベルのときには、CMOSインバータ回路のPチャンネル型MOSFETがオン状態に、Nチャンネル型MOSFETがオフ状態にされる。したがって、FXドライバによりサブワード線選択信号FX0又はFX2が選択レベルVPPにされたサブワードドライバSWDにおいて、サブワード線SWL0又はSWL2がVPPレベルにされる。このとき、非選択のものは、サブワード線選択信号FX0B又はFX2Bがハイレベルとなり、上記スイッチMOSFETをオン状態にしてサブワード線SWL0又はSWL2を回路の接地電位に固定する。上記FXドライバが設けられた領域に対応するサブワード線SWLは、特に制限されないが、ダミーワード線とされて、特に制限されないが、回路の接地電位のような非選択レベルとされる。
図23には、この発明に係るFXドライバとサブワードドライバの一実施例のレイアウト図が示されている。FXドライバは、複数のサブワードドライバの動作電圧を形成するものであるので、大きな電流供給能力を持つようにするために、同図に例示的に示されているサブワードドライバを構成するMOSFETに比べても大きなサイズのNチャンネル型MOSFET(NMOS)とPチャンネル型MOSFET(PMOS)とから構成される。上記のような大きなサイズのMOSFETによりFXドライバを形成するために、端マットに形成される約36本分のワード線がダミーワード線とされて、それに対応したサブワードドライバの領域が上記FXドライバを形成するために用いられる。
図24には、この発明に係るダイナミック型RAMの他の一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、メモリアレイは、全体として4個に分けられる。半導体チップの長手方向に沿った上下に2個、左右に2個ずつのメモリアレイが分割されて設けられる。ここまでは、前記図1や図20の実施例と同様である。
この実施例では、上記チップの長手方向に沿ってワード線が配置され、チップの短手方向に沿ってビット線が配置される。つまり、前記図1や図20の実施例とはビット線とワード線の方向が逆になっている。上述のように半導体チップの長手方向に沿った上下に2個と、左右に2個ずつに分けられて合計4個からなる各メモリアレイにおいて、長手方向に対した中間部に、特に制限されないが、X系プリデコーダ回路及び救済回路、Y系プリデコーダ回路及び救済回路が配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域MWDが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にYデコーダYDECが設けられる。上記メモリアレイは、前記のように複数のメモリマットに分割される。かかるメモリマットは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。上記センスアンプ領域に設けられるセンスアンプは、前記1交点方式でかつ、千鳥配置とされる。
Y系の選択動作は、チップの中央部分に設けられたアドレスバッファを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたYデコーダYDECに伝えられ、ここでY選択信号が形成される。上記Y選択信号より1つのメモリマット列のビット線が選択されて、それと反対側のチップ中央部に設けられたメインアンプMAに伝えられ、増幅されてチップ中央部に設けられた出力回路を通して出力される。
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のY選択動作を遅らせる原因となる。
メモリアレイでの読み出しのための信号伝達経路を見ると、Yデコーダがチップの中央部分に存在するレイアウト手法では、それと反対側のチップ周辺部のメモリマットの相補ビット線からの読み出しを行うときには、上記Y選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のメモリマットの相補ビット線からの読み出し信号が入出力線を通って上記Y選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。
つまり、ワーストケースでは上記メモリアレイを1往復するように信号の流れとなるために遅くなるが、本願発明では、メモリアレイを挟んでメインアンプMAとYデコーダYDECが両側に配置されるため、メモリマットの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプMAの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように1往復するものの半分に短縮できるものである。
上記のようなレイアウトにおいて、更に好都合なことはチップの中央寄りに前記のような端マットがチップ長手方向に並ぶことである。前記のような1交点方式で、センスアンプが千鳥配置した場合には、メモリアレイ端がメモリセルが終わることになる。つまり、従来のような2交点方式では、メモリアレイ端がセンスアンプが終わるために、Y選択線が上記センスアンプの部分まで延長させる必要があるが、この実施例のような1交点方式のものでは、メモリセルで終わるために上記Y選択線は通常マットと端マットの間に設けられるセンスアンプ列で終端せることができる。
この構成では、端マットが形成される部分では、Y選択線が存在しないことを意味する。この結果、図3の断面図において、第2層目のメタル配線層M2と第3層目のメタル配線層は、Y選択線とメインワード線とに用いらるものであるが、上記端マット上においてY選択線として用いる第2層目又は第3層目の配線のいずれかが空き状態になる。そこで、端マット上の上記Y選択線に対応した第2層目又は第3層目の配線を、中央部分に設けられた周辺回路用の信号配線として利用するものである。
ダイナミック型RAMの多機能化に伴い、チップ中央部に設けられる主辺回路においては、メモリアレイのような規則的な回路構成ではなく、ランダム論理回路で構成されるものであり、信号線が複雑に形成される必要がある。つまり、ダイナミック型RAMにおいて、配線が最も混み合って、多数の信号線を必要とする領域である。したがって、上記端マット上を上記配線領域として用いることにより、チップ中央領域の配線本数を実質的に低減できる。ちなみに、前記のようなマット構成において、約100本程度の信号線を形成することができ、周辺回路において、上記端マットの配列方向に延長される配線は最も多い所で200本程度であるので、上記端マットを配線領域として用いることの意義は大きい。
図25には、この発明に係るダイナミック型RAMの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及び出力イネーブル信号/OEとされる。ここで、/はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Xアドレス信号とYアドレス信号は、共通のアドレス端子Addからロウアドレスストローブ信号/RASとカラムアドレスストローブ信号/CASに同期して時系列的に入力される。
アドレスバッファを通して入力されたXアドレス信号とYアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたXアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がXデコーダに供給されてワード線WLの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたYアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がYデコーダに供給されてビット線DLの選択信号が形成される。X救済回路及びY救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をXデコーダ及びYデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。つまり、読み出し動作のときには、Yスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子I/Oから出力させる。書き込み動作のときには、外部端子I/Oから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
クロック発生回路(メインコントロール回路)は、上記信号/RASと/CASに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたVccとVssのような動作電圧を受け、上記プレート電圧、Vcc/2のようなプリチャージ電圧、内部昇圧電圧VCH、内部降圧電圧VDL、基板バックバイアス電圧VBBのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してX系の選択動作に用いられる。
この実施例では、端マット制御回路が設けられる。つまり、端マットからもデータの読み出しや書き込みを行なうようにした場合、端マットを選択するときにはそれぞれに対応した2本のワード線を選択するようにするとともに、それに対応してメインアンプの切り換えや、前記のようなデータの衝突を避けるようにIOスイッチ回路の切り換えも合わせて行なうものである。端マットを冗長回路として用いる場合には、X救済回路からの信号によって端マットのワード線の選択が行なわれるために、端マット制御回路をそれに置き換えることができる。
上記の実施例から得られる作用効果は、下記の通りである。
(1) 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか1つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たりの占有面積を小さくすることができるという効果が得られる。
(2) 上記に加えて、上記端メモリマットのビット線を、上記通常メモリマットのビット線におけるビット線ピッチの2本分を用いて形成し、そのビット延長方向の長さが通常メモリマットのビット線の延長方向の長さより短くすることによって端マットが占有面積を小さくすることができるという効果が得られる。
(3) 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分以上の距離で折り返すよう形成することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。
(4) 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの2倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される2本からなる第1ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第1ビット線対に挟まれるように折り返されてなる第2ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときに第1と第2ビット線を一体的に形成することができるという効果が得られる。
(5) 上記に加えて、上記端メモリマットのワード線を、1つのビット線に接続された2つのメモリセルのMOSFETのゲートを接続することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。
(6) 上記に加えて、上記センスアンプ列に沿って第1相補入出力線と、それにセンスアンプの動作電圧の中間電圧に対応したプリチャージ電圧を供給するプリチャージ回路とカラム選択スイッチMOSFETとを設けることにより、メモリセルを選択するために必要な各素子を合理的に配置することができるという効果が得られる。
(7) 上記に加えて、上記複数のメモリマットに対応して上記第2相補入出力線の1と2を共通に設け、一方の端メモリマットに対応したセンスアンプ列に設けられた第1相補入出力線は、上記第2相補入出力線の1に接続され、他方の端メモリマットに対応したセンスアンプ列に設けられた第1相補入出力線を通常メモリマットのビット線が選択されたときには上記第2相補入出力線の1に接続し、上記端メモリマットのビット線が選択されたときとには上記2相補入出力線の2に接続する切り換えスイッチが設けることにより、端マットに対してもデータの衝突を防止つつ、書き込みと読み出しデータの入出力を行なうことができるという効果が得られる。
(8) 上記に加えて、上記ビット線の延長方向に配列されたメモリマットのうち、中央部に設けられた中央メモリマットを中心にしてワード線を実質的に2組に分割し、かかる中央メモリマットのうちの半分のビット線と上記端メモリマットのビット線とを組み合わせてメモリセルの選択動作を行なうことにより、より多数のメモリセルに対してデータの入出力を行なうことができるという効果がえられる。
(9) 上記に加えて、上記端メモリマットのワード線が選択されたときは、センスアンプの増幅速度を遅くなるようにタイミング制御を行なうことにより、通常マットからの読み出し動作を合わせるようにすることができるという効果が得られる。
(10) 上記に加えて、上記ワード線をメインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線との階層構成とし、上記分割されたサブワード線に対応してサブワードドライバを設け、上記サブワード線を上記メインワード線に対して複数を割り当て、上記サブワードドライバを、上記メインワード線の信号とサブワード選択線の信号とを受けて上記複数のうちの1つのサブワード線を選択することにより、メインワード線の数を減らすことができるという効果が得られる。
(11) 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用いることにより、その大きな信号量によって不良ワード線の救済効率を高くすることができるという効果が得られる。
(12)上記に加えて、上記端メモリマットに対応して設けられるロウ系選択回路におけるワード線選択の準備動作を、通常メモリマットに設けられるロウ系選択回路におけるワード線選択の準備動作と同じタイミングで行なうことにより、メモリアクセスの高速化を図ることができるという効果が得られる。
(13) 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用い、サブワード選択線の駆動回路を、サブワードドライバが形成される一部の領域に形成し、かかる駆動回路に対応した端メモリマットに設けられるビット線をダミーワード線とすることにより、端マットの選択回路の占有面積を小さくすることができるという効果が得られる。
(14) 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記両端部に設けられた端メモリマットについは、上記MOSFETをオフ状態に維持する固定電圧としてかかるビット線を参照電圧を形成するために用いるとともに、上記通常メモリマットのビット線におけるビット線ピッチの2本分を用いて、その全体の長さ及び接続されるメモリセルの数が実質的に通常メモリマットのビット線と同じくなるようにすることにより、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。
(15) 上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分の距離で折り返すよう形成することによって、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。
(16) 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの2倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される2本からなる第1ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第1ビット線対に挟まれるように折り返されてなる第2ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときにも第1と第2ビット線を一体的に形成することができるという効果が得られる。
(17) 上記に加えて、ビット線方向及びワード線方向に複数組のメモリマットを設けられて1つのメモリアレイを構成し、上記メモリアレイの少なくもと2つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記2つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることより、上記2つのメモリアレイに挟まれたチップ中央部の配線の緩和を図ることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ワード線は、前記のような階層ワード線方式の他にメタル層との2層構造等で構成するものであってもよい。ダイナミック型RAMの入出力インターフェイスは、DDR SDRAMやSDRAM等種々のものに適合するようにするものであってもよいし、ダイナミック型RAMはデジタル集積回路に内蔵されるものであってもよい。この発明は、1交点方式でセンスアンプを千鳥構成とするダイナミック型RAMと半導体装置に広く利用することができる。