JP3855835B2 - 信号レベルシフト回路 - Google Patents
信号レベルシフト回路 Download PDFInfo
- Publication number
- JP3855835B2 JP3855835B2 JP2002128890A JP2002128890A JP3855835B2 JP 3855835 B2 JP3855835 B2 JP 3855835B2 JP 2002128890 A JP2002128890 A JP 2002128890A JP 2002128890 A JP2002128890 A JP 2002128890A JP 3855835 B2 JP3855835 B2 JP 3855835B2
- Authority
- JP
- Japan
- Prior art keywords
- signal level
- conductivity type
- power supply
- circuit
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧が異なる２つの回路系の間で信号レベルをシフトさせ、一方の回路系の信号を他方の回路系に適合した信号に変換する信号レベルシフト回路に関する。
【０００２】
【従来の技術】
図４に、従来技術に係る信号レベルシフト回路の構成例を示す。同図に示す例は、３Ｖの信号レベルを有する信号ＩＮを入力して、５Ｖの信号レベルを有する信号ＯＵＴを出力するものであって、３Ｖの電源ＶＤＤＬで動作するＶＤＤＬ系の回路部分と、５Ｖの電源ＶＤＤＨで動作するＶＤＤＨ系の回路部分とから構成される。この例では、ＶＤＤＬ系の回路部分は、信号ＩＮの相補信号を生成するためのインバータＩＶ１，ＩＶ２から構成され、また、ＶＤＤＨ系の回路部分は、この信号レベルシフト回路の主要部分をなすレベルシフト段ＬＳと、波形整形用のインバータＩＶ３から構成される。
【０００３】
さらに構成を具体的に説明する。
ＶＤＤＬ系の回路部分を構成するするインバータＩＶ１，ＩＶ２は、３Ｖの電源ＶＤＤＬで動作するＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成のインバータであって、このうち、インバータＩＶ１の入力部には外部から信号ＩＮが与えられ、このインバータＩＶ１の出力部にはインバータＩＶ２の入力部が接続される。これにより、信号ＩＮの逆相信号（反転信号）がインバータＩＶ１の出力部に現れ、信号ＩＮの同相信号がインバータＩＶ２の出力部に現れるようになっている。
【０００４】
一方、レベルシフト段ＬＳは、負荷回路部として機能するｐチャネル型のＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）ＴＰ１，ＴＰ２と、この負荷回路部を駆動するための駆動回路部として機能するｎチャネル型のＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）ＴＮ１，ＴＮ２とから構成される。ＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ソースは５Ｖの電源ＶＤＤＨに共通に接続され、これらＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ゲートとドレインは互いに交差接続される。即ち、ＰＭＯＳトランジスタＴＰ１のゲートはＰＭＯＳトランジスタＴＰ２のドレインに接続され、このＰＭＯＳトランジスタＴＰ２のゲートはＰＭＯＳトランジスタＴＰ１のドレインに接続される。
【０００５】
また、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ドレインは、ノードＮａ，Ｎｂで上述のＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ドレインにそれぞれ接続され、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ソースは共通に接地される。ＮＭＯＳトランジスタＴＮ１のゲートには、インバータＩＶ１から信号ＩＮの逆相信号が与えられ、ＮＭＯＳトランジスタＴＮ２のゲートには、インバータＩＶ２から信号ＩＮの同相信号が与えられ、これらＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ゲートには、互いに相補関係にある信号（相補信号）が与えられる。
【０００６】
また、ＰＭＯＳトランジスタＴＰ２のドレインとＮＭＯＳトランジスタＴＮ２のドレインとの間のノードＮｂには、５Ｖで動作するＣＭＯＳ構成のインバータＩＶ３の入力部が接続され、このノードＮｂに現れる信号の反転信号がインバータＩＶ３から信号ＯＵＴとして出力されるようになっている。
【０００７】
上述のＶＤＤＬ系をなすインバータＩＶ１，ＩＶ２と、ＶＤＤＨ系をなすレベルシフト段ＬＳおよびインバータＩＶ３には、０Ｖの接地電位が共通に供給され、この接地電位はＶＤＤＬ系およびＶＤＤＨ系の各信号レベルに対する基準電位を与える。即ち、信号ＩＮを含むＶＤＤＬ系の信号は接地電位を基準とする３Ｖの信号レベルを有し、信号ＯＵＴを含むＶＤＤＨ系の信号も接地電位を基準とする５Ｖの信号レベルを有している。
【０００８】
次に、図４（ｂ）を参照して、図４（ａ）に示す信号レベルシフト回路の動作を説明する。
まず、信号ＩＮがロウレベル（０Ｖ）の場合、ＶＤＤＬ系のインバータＩＶ１およびインバータＩＶ２は、それぞれ３Ｖおよび０Ｖの信号レベルを出力する。従って、ＶＤＤＨ系のＮＭＯＳトランジスタＴＮ１およびＴＮ２の各ゲートには３Ｖおよび０Ｖの信号レベルがそれぞれ与えられ、ＮＭＯＳトランジスタＴＮ１がオン状態となり、ＮＭＯＳトランジスタＴＮ２がオフ状態となる。
【０００９】
この結果、ノードＮａがロウレベルに駆動され、このノードＮａにゲートが接続されたＰＭＯＳトランジスタＴＰ２がオン状態となる。このとき、ＮＭＯＳトランジスタＴＮ２はオフ状態にあるから、ノードＮｂはＰＭＯＳトランジスタＴＰ２によりハイレベル（５Ｖ）に駆動され、このノードＮｂにゲートが接続されたＰＭＯＳトランジスタＴＰ１がオフ状態となる。インバータＩＶ３は、ノードＮｂのハイレベル（５Ｖ）を受けてロウレベルの信号ＯＵＴを出力する。
【００１０】
これに対し、信号ＩＮがハイレベル（３Ｖ）の場合、ＶＤＤＬ系のインバータＩＶ１およびインバータＩＶ２は、上述の場合とは逆にそれぞれ０Ｖおよび３Ｖの信号レベルを出力する。従ってこの場合、上述の場合とは逆にＮＭＯＳトランジスタＴＮ１がオフ状態となり、ＮＭＯＳトランジスタＴＮ２がオン状態となる。この結果、ノードＮｂがロウレベル（０Ｖ）に駆動され、このノードＮｂのロウレベルを受けてインバータＩＶ３がハイレベル（５Ｖ）の信号ＯＵＴを出力する。
上述のように、この信号レベルシフト回路によれば、３Ｖの信号レベルを有する信号ＩＮが、５Ｖの信号レベルを有する信号ＯＵＴに変換される。従って、異なる電源で動作する回路系の間で信号の受け渡しが可能になる。
【００１１】
ここで、電源ＶＤＤＨと接地との間に電流経路が直列接続されたＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１に着目すると、信号ＩＮがロウレベル（０Ｖ）の区間ではＰＭＯＳトランジスタＴＰ１がオフ状態となり、逆に信号ＩＮがハイレベル（３Ｖ）の区間ではＮＭＯＳトランジスタＴＮ１がオフ状態になる。従って、これらのトランジスタを介して電源ＶＤＤＨと接地と間に貫通電流が流れることはない。同様に、電源ＶＤＤＨと接地との間に電流経路が直列接続されたＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２についても何れか一方がオフ状態になるので、これらのトランジスタを介して貫通電流が流れることがない。即ち、信号ＩＮの信号レベルがロウレベルまたはハイレベルに確定していれば、レベルシフト段ＬＳにおいて貫通電流が生じることなく、信号レベルが変換される。
【００１２】
【発明が解決しようとする課題】
ところで、上述の従来技術に係る信号レベルシフト回路によれば、電源ＶＤＤＬの電圧が低下すると、電源ＶＤＤＨが供給されるレベルシフト段ＬＳで貫通電流が発生し得るという問題がある。
以下、レベルシフト段ＬＳにおける貫通電流の発生メカニズムを説明する。上述したように、レベルシフト段ＬＳでは、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の何れかがオフ状態となりさえすれば、ＰＭＯＳトランジスタＴＰ１，ＴＰ２とＮＭＯＳトランジスタＴＮ１，ＴＮ２とが相補的にオン状態となるので、貫通電流は発生し得ない。
【００１３】
しかしながら、何らかの原因で、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の双方がオン状態になると、ノードＮａ，Ｎｂの信号レベルが何れも低下し、これらのノードにゲートが接続されたＰＭＯＳトランジスタＴＰ１，ＴＰ２が共にオン状態となる。結局、ＰＭＯＳトランジスタＴＰ１，ＴＰ２およびＮＭＯＳトランジスタＴＮ１，ＴＮ２の全てがオン状態となり、電源ＶＤＤＨと接地との間に貫通電流が流れる。
【００１４】
ＮＭＯＳトランジスタＴＮ１，ＴＮ２が共にオン状態になる場合としては、電源ＶＤＤＬの電圧が低下することにより、インバータＩＶ１，ＩＶ２の出力が不確定となる場合が挙げられる。即ち、電源ＶＤＤＬが低下すると、ＭＯＳトランジスタのゲート閾値電圧に起因して、インバータＩＶ１，ＩＶ２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが共にオフ状態になる場合が起こり得る。この結果、インバータＩＶ１，ＩＶ２の各出力信号が不確定となって共にハイレベルになる場合が生じ、これをゲートで受けるＮＭＯＳトランジスタＴＮ１，ＴＮ２の双方がオン状態になる。このような現象は、インバータＩＶ１，ＩＶ２を構成するＭＯＳトランジスタのゲート閾値電圧付近（例えば０．５Ｖ）にまで電源ＶＤＤＬが低下した場合に顕著となる。
【００１５】
この発明は、上記事情に鑑みてなされたもので、入力側の信号レベルを与える電源電圧が低下しても貫通電流が発生することのない信号レベルシフト回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、請求項１に記載された発明は、第１の信号レベルを有する信号を入力して、前記第１の信号レベルとは異なる第２の信号レベルを有する信号を出力する信号レベルシフト回路において、前記第２の信号レベルを与える第２の電源と該第２の信号レベルが現れるべきノードとの間に接続された負荷回路部と、接地と前記第２の信号レベルが現れるべきノードとの間に接続され、前記第１の信号レベルを受けて前記負荷回路部を駆動する駆動回路部と、前記第１の信号レベルを与える第１の電源の電圧を検出して、前記負荷回路部および駆動回路部が前記第２の電源と接地との間に形成する電流経路を遮断する遮断回路部と、を備え、前記遮断回路部は、前記第１の電源の電圧低下を検出する電源電圧検出回路と、前記負荷回路部および前記駆動回路部が形成する電流経路上に設けられ、前記第１の電源の電圧低下が検出された場合にオフ状態となる第２導電型のＭＯＳトランジスタからなるスイッチ回路とを備え、前記電源電圧検出回路は、ソースが前記第１の電源に接続され、ゲートが接地された第１導電型のＭＯＳトランジスタと、前記第１導電型のＭＯＳトランジスタのドレインと接地との間に接続された抵抗素子と、を備え、前記スイッチ回路をなす第２導電型のＭＯＳトランジスタのゲートが前記電源電圧検出回路をなす第１導電型のＭＯＳトランジスタと抵抗素子との間のノードに接続されたことを特徴とする。この構成によれば、遮断回路部は、第１の電源の電圧が低下すると、負荷回路部と駆動回路部が形成する電流経路を遮断する。そして、この電流経路を介して流れる貫通電流の発生を阻止する。また、この構成によれば、第１の電源の電圧が低下した場合、スイッチ回路が開放する。従って、負荷回路部と駆動回路部が形成する電流経路が遮断される。更に、この構成によれば、第１の電源の電圧が低下し、第１導電型のＭＯＳトランジスタのゲート閾値電圧以下になると、このトランジスタと抵抗素子との間のノードに現れる電圧が接地の電圧に安定し、第１の電源の電圧低下した状態を安定的に検出する。
【００１９】
請求項２に記載された発明は、請求項１に記載された信号レベルシフト回路において、前記負荷回路部が、ソースが前記第２の電源に共通接続され、ゲートおよびドレインが交差接続された１対の第１導電型のＭＯＳトランジスタからなり、前記駆動回路部が、ドレインが前記負荷回路部をなす１対の第１導電型のＭＯＳトランジスタのドレインにそれぞれ接続され、ゲートに前記第１の信号レベルを有する相補信号がそれぞれ与えられた１対の第２導電型のＭＯＳトランジスタからなり、前記スイッチ回路が、該スイッチ回路をなす前記第２導電型のＭＯＳトランジスタとして、ドレインが前記駆動回路部をなす１対の第２導電型のＭＯＳトランジスタの各ソースに接続され、ソースが接地された第２導電型のＭＯＳトランジスタを備えたことを特徴とする。
【００２０】
請求項３に記載された発明は、請求項１に記載された信号レベルシフト回路において、前記負荷回路部が、ソースが前記第２の電源に共通接続され、ゲートおよびドレインが交差接続された１対の第１導電型のＭＯＳトランジスタからなり、前記駆動回路部が、ドレインが前記負荷回路部をなす１対の第１導電型のＭＯＳトランジスタのドレインにそれぞれ接続され、ゲートに前記第１の信号レベルを有する相補信号がそれぞれ与えられた１対の第２導電型のＭＯＳトランジスタからなり、前記スイッチ回路が、該スイッチ回路をなす前記第２導電型のＭＯＳトランジスタとして、ドレインが前記駆動回路部をなす１対の第２導電型のＭＯＳトランジスタの各ソースにそれぞれ接続され、ソースが共に接地された１対の第２導電型のＭＯＳトランジスタを備えたことを特徴とする。
請求項４に記載された発明は、請求項１ないし３の何れか１項に記載された信号レベルシフト回路において、前記第２の信号レベルが現れるべきノード（例えば後述するノードＮｂに相当する構成要素）に、１対のインバータを交差結合してなるフリップフロップを接続したことを特徴とする。この構成によれば、第２の信号が現れるべきノードの信号レベルが不定になることがない。従って、このノードに入力部が接続される回路内部の貫通電流を防止することが可能になる。
請求項５に記載された発明は、前記第１導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第２導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、本発明の実施の形態に係る信号レベルシフト回路の構成を示す。同図において、前述の図４に示す要素と共通する要素には同一符号を付す。本実施の形態に係る信号レベルシフト回路は、３Ｖの信号レベルを有する信号を入力し、これを５Ｖの信号レベルを有する信号に変換して出力するものである。構成上の特徴としては、図４（ａ）に示す従来回路の構成に対し、電源ＶＤＤＬの電圧低下を検出する電源電圧検出回路ＤＴと、電源ＶＤＤＬの電圧低下が検出された場合に開放して貫通電流の経路を遮断するスイッチ回路（ＮＭＯＳトランジスタＴＮ３）とを備え、さらにレベルシフト段ＬＳの出力部に、ＣＭＯＳ構成の１対のインバータＩＶ３、ＩＶ４を交差結合してなるフリップフロップを備える点で異なる。その他の構成は上記従来回路と同様である。
【００２２】
以下、具体的に構成を説明する。
電源電圧検出回路ＤＴは、電源ＶＤＤＬ（３Ｖ）と接地（０Ｖ）との間に直列接続されたＰＭＯＳトランジスタＴＰ３および抵抗素子Ｒから構成される。ＰＭＯＳトランジスタＴＰ３のソースは電源ＶＤＤＬに接続され、そのゲートは接地される。ＰＭＯＳトランジスタＴＰ３のドレインと接地との間には抵抗素子Ｒが接続される。これらＰＭＯＳトランジスタＴＰ３と抵抗素子Ｒとの間の接続点ははノードＮｃとされる。抵抗素子Ｒの抵抗値は、ＰＭＯＳトランジスタＴＰ３のオン抵抗に比較して十分高く設定され、これらを介して流れる電流が十分小さな値に抑制されている。
【００２３】
レベルシフト段ＬＳ１は、負荷回路部をなすＰＭＯＳトランジスタＴＰ１，ＴＰ２と、駆動回路部をなすＮＭＯＳトランジスタＴＮ１，ＴＮ２と、貫通電流遮断用のＮＭＯＳトランジスタＴＮ３から構成される。ＰＭＯＳトランジスタＴＰ１，ＴＰ２は、５Ｖの信号レベルを与える電源ＶＤＤＨと、この５Ｖの信号レベルが現れるべきノードＮａ，Ｎｂとの間に接続され、ドレインとゲートが互いに交差接続されている。ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、ノードＮａ，ＮｂとＮＭＯＳトランジスタＴＮ３のドレインとの間に接続され、３Ｖの信号レベルをゲートで受けて上述の負荷回路部を駆動する。
【００２４】
また、ＮＭＯＳトランジスタＴＮ３は、貫通電流を遮断するためのスイッチ回路を構成し、ＰＭＯＳトランジスタＴＰ１，ＴＰ２（負荷回路部）とＮＭＯＳトランジスタＴＮ１，ＴＮ２（駆動回路部）とが形成する電流経路上に設けられる。即ち、ＮＭＯＳトランジスタＴＮ１，２のドレインは、ＮＭＯＳトランジスタＴＮ３のドレインに共通に接続され、このＮＭＯＳトランジスタＴＮ３のソースは接地される。ＮＭＯＳトランジスタＴＮ３のゲートは、上述の電源電圧検出回路ＤＴ内のノードＮｃに接続される。即ち、ＮＭＯＳトランジスタＴＮ３からなるスイッチ回路はノードＮｃに現れる電圧に応じて開閉するようになっている。上述の電源電圧検出回路ＤＴと、ＮＭＯＳトランジスタＴＮ３からなるスイッチ回路は、レベルシフト段ＬＳ１での貫通電流を遮断するための遮断回路部として機能する。
【００２５】
さらに、上述のノードＮｂはレベルシフト段ＬＳ１の出力部をなし、このノードＮｂには、５Ｖの電源ＶＤＤＨで動作するＣＭＯＳ構成のインバータＩＶ３の入力部が接続されると共に、このインバータＩＶ３に対してＣＭＯＳ構成のインバータＩＶ４が交差結合されている。即ち、インバータＩＶ３，ＩＶ４はフリップフロップを構成し、このフリップフロップがノードＮｂに接続され、ノードＮｂに現れる信号の反転信号がインバータＩＶ３から信号ＯＵＴとして出力されるようになっている。ここで、インバータＩＶ４をなすＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流駆動能力は、レベルシフト段ＬＳ１を構成するＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ２の電流駆動能力に比べて十分に小さく設定されており、レベルシフト段ＬＳ１からノードＮｂに出力される信号をインバータＩＶ４が阻害しないように配慮されている。
【００２６】
次に、本実施の形態に係る信号レベルシフト回路の動作について、電源ＶＤＤＬが何らかの原因で低下した場合を説明する。なお、説明の便宜上、信号ＩＮはロウレベルに固定されているものとする。
電源ＶＤＤＬが３Ｖの場合、ＰＭＯＳトランジスタＴＰ３がオン状態となり、電源電圧検出回路ＤＴのノードＮｃには、ＰＭＯＳトランジスタＴＰ３を介して電源ＶＤＤＬが供給される。ここで、抵抗素子Ｒの抵抗値はＰＭＯＳトランジスタＴＰ３のオン抵抗に比較して十分に高く設定されているので、ノードＮｃには概ね電源ＶＤＤＬの電圧（３Ｖ）に等しい電圧が現れ、この電圧をゲートで受けるＰＭＯＳトランジスタＴＮ３がオン状態となる。従って、電源ＶＤＤＬが３Ｖにある場合、ＮＭＯＳトランジスタＴＮ１，ＴＮ２のソースはＮＭＯＳトランジスタＴＮ３を介して接地されるので、この信号レベルシフト回路は、上述の図４に示す従来回路と等価になり、この従来回路と同様に動作する。
【００２７】
上述の状態から、図２の上段に示すように、時刻ｔ１で電源ＶＤＤＬが３Ｖから低下を開始した場合を考える。この場合、電源ＶＤＤＬの電圧低下に伴って、電源電圧検出回路ＤＴ内のノードＮｃの電圧も低下する。そして、電源ＶＤＤＬの低下に伴って、ＰＭＯＳトランジスタＴＰ３のオン抵抗が徐々に高くなる傾向を示すと共に、ノードＮｃの電圧がＮＭＯＳトランジスタＴＮ３のゲート閾値電圧ＶＴＮを下回るようになる。この結果、このＮＭＯＳトランジスタＴＮ３がオフ状態となる。さらに電源ＶＤＤＬが低下し、時刻ｔ２でＰＭＯＳトランジスタＴＰ３のゲート閾値電圧ＶＴＰに等しい電圧に達すると、このＰＭＯＳトランジスタＴＰ３がオフ状態となる。従って、時刻ｔ２以後、ノードＮｃは電源ＶＤＤＬから電気的に切り離され、このノードＮｃの電圧は抵抗素子Ｒにより接地電位の０Ｖにまで引き落とされて安定する。
【００２８】
このように、電源ＶＤＤＬが低下すると、ノードＮｃの電圧がＮＭＯＳトランジスタＴＮ３のゲート閾値電圧ＶＴＮを下回り、このＮＭＯＳトランジスタＴＮ３がオフ状態となる。従って、電源ＶＤＤＬの電圧が低下することによりインバータＩＶ１，ＩＶ２の各出力状態が不確定となり、ＮＭＯＳトランジスタＴＮ１，ＴＮ２が共にオン状態になったとしても、これらのトランジスタを流れる電流がＮＭＯＳトランジスタＴＮ３により遮断され、レベルシフト段ＬＳ１での貫通電流が阻止される。
【００２９】
ここで、レベルシフト段ＬＳ１に着目すれば、ＮＭＯＳトランジスタＴＮ３がオフ状態になると、レベルシフト段ＬＳ１の出力状態が不定となる。従って、前述の図４に示すように、レベルシフト段ＬＳの出力信号を単なるＣＭＯＳ構成のインバータＩＶ３で受けると、このインバータＩＶ３の入力レベルが電源ＶＤＤＨと接地電位との中間になる場合が生じ、インバータＩＶ３の内部で貫通電流が発生することになる。これに対し、この実施の形態によれば、レベルシフト段ＬＳ１の出力部に接続されるインバータＩＶ３は、インバータＩＶ４と共にフリップフロップを構成しているので、レベルシフト段ＬＳ１の出力状態が不定になっても、インバータＩＶ３の入力部が接続されるノードＮｂの信号レベルが電源ＶＤＤＨまたは接地電位の何れかに安定する。従って、インバータＩＶ３の内部で貫通電流が発生することはなく、貫通電流を有効に遮断することが可能になる。
【００３０】
以上説明したように、電源ＶＤＤＬの電圧が低下すると、この電圧低下が電源電圧検出回路ＤＴで検出され、ＮＭＯＳトランジスタＴＮ３からなるスイッチ回路が開放する。これにより、ＰＭＯＳトランジスタＴＰ１，ＴＰ２（負荷回路部）とＮＭＯＳトランジスタＴＮ１，ＴＮ２（駆動回路部）とが電源ＶＤＤＨと接地との間に形成する電流経路を遮断し、その貫通電流の発生を阻止する。
【００３１】
また、本実施形態によれば、電源ＶＤＤＬの電圧が低下した状態で、この電源ＶＤＤＬの電圧が０Ｖ付近で揺らいだとしても、ＰＭＯＳトランジスタＴＰ３のゲート閾値電圧を越さない限り、ノードＮｃは電源ＶＤＤＬから電気的に絶縁された状態に保持され、貫通電流遮断用のＮＭＯＳトランジスタＴＮ２のゲートは抵抗素子Ｒにより０Ｖに安定的に固定される。従って、ＭＯＳトランジスタＴＮ３が不用意にオン状態に移行することはなく、貫通電流の発生を有効に阻止することが可能になる。
【００３２】
なお、ＮＭＯＳトランジスタＴＮ３がオフ状態にある場合、レベルシフト段ＬＳ１内のノードＮｂの電圧が中間レベルで安定すると、これを入力するインバータＩＶ３で貫通電流が発生する可能性がある。そこで、このインバータＩＶ３での貫通電流を阻止するために、例えばゲートがノードＮｃに接続されたＰＭＯＳトランジスタ（図示なし）を設け、このトランジスタによりノードＮｂ（即ちインバータＩＶ３の入力部）を電源ＶＤＤＨにプルアップするようにしてもよい。あるいは、単に高抵抗素子を用いてノードＮｂを電源ＶＤＤＨにプルアップするようにしてもよい。
【００３３】
（変形例）
次に、上述の実施形態の変形例を説明する。
図３に、本変形例に係る信号レベルシフト回路の構成を示す。図３において、前述の図１に示す要素と共通する要素には同一符号を付す。本変形例に係る信号レベルシフト回路は、図１に示す実施の形態の構成において、貫通電流遮断用のＮＭＯＳトランジスタＴＮ３に代えて、同じく貫通電流遮断用のＮＭＯＳトランジスタＴＮ３１，ＴＮ３２を備える。
【００３４】
ここで、駆動回路部をなすＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ソースにはＮＭＯＳトランジスタＴＮ３１，ＴＮ３２の各ドレインがそれぞれ接続される。これらＮＭＯＳトランジスタＴＮ３１，ＴＮ３２のソースは共に接地され、ゲートは電源電圧検出回路ＤＴ内のノードＮｃに共通接続される。このように、この変形例では、駆動回路部をなす１対のＮＭＯＳトランジスタＴＮ１，ＴＮ２に対し、貫通電流遮断用のＮＭＯＳトランジスタが別々に設けられている。
【００３５】
この変形例によれば、駆動回路部をなす１対のＮＭＯＳトランジスタＴＮ１，ＴＮ２に対し貫通電流遮断用のＮＭＯＳトランジスタを別々に設けたので、前述の図１に示すようにＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレインに対して共通に電流遮断用のＮＭＯＳトランジスタＴＮ３を設けた場合に比較して、ノードＮａ，Ｎｂ間で信号の干渉が起こりにくくなり、回路動作が安定する。
【００３６】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態では、インバータＩＶ１，ＩＶ２により信号ＩＮの相補信号を生成してレベルシフト段ＬＳ１に供給するものとしたが、あらかじめ信号ＩＮの相補信号が存在する場合には、インバータＩＶ１，ＩＶ２を省いてもよい。波形整形用のインバータＩＶ３についても必要に応じて用いればよい。
【００３７】
また、上述の実施の形態では、３Ｖの信号レベルを５Ｖの信号レベルに変換する場合を例としたが、これに限定されることなく、本発明は、逆に５Ｖの信号レベルを３Ｖの信号レベルに変換する場合にも適用することができ、任意の信号レベルを変換する場合に適用できる。
また、上述の実施の形態では、インバータＩＶ３の入力部を必要に応じてプルアップするものとしたが、レベルシフト段ＬＳ１の構成によってはプルダウンするものとしてもよい。
【００３８】
【発明の効果】
以上説明したように、本発明によれば以下の効果を得ることができる。
即ち、第１の電源（ＶＤＤＬ）の電圧低下を検出して負荷回路部と駆動回路部の電流経路を遮断するようにしたので、入力側の信号レベルを与える第１の電源の電圧が低下しても貫通電流の発生を抑えることが可能になる。
【００３９】
また、第１の電源（ＶＤＤＬ）の電圧低下を検出する電源電圧検出回路と、第１の電源の電圧低下が検出された場合に第２の電源（ＶＤＤＨ）と第３の電源（接地）との間を開放するスイッチ回路とを備えたので、負荷回路部および駆動回路部が第２の電源と接地との間に形成する貫通電流経路を遮断することが可能になる。
【００４０】
さらに、ソースが第１の電源に接続されると共にゲートが第３の電源に接続された第１導電型のＭＯＳトランジスタと、このＭＯＳトランジスタのドレインと第３の電源との間に接続された抵抗素子とを備えたので、第１の電源の電圧低下を検出することが可能になる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る信号レベルシフト回路の構成を示すブロック図である。
【図２】 本発明の実施形態に係る信号レベルシフト回路の動作を説明するための波形図である。
【図３】 本発明の実施形態の変形例を示すブロック図である。
【図４】 従来技術に係る信号レベルシフト回路の構成と動作を説明するための図である。
【符号の説明】
ＩＶ１〜ＩＶ４…インバータ、ＤＴ…電源電圧検出回路、ＬＳ１…レベルシフト段、ＴＰ１，ＴＰ２，ＴＰ３…ＰＭＯＳトランジスタ、ＴＮ１〜ＴＮ３，ＴＮ３１，ＴＮ３２…ＮＭＯＳトランジスタ、Ｒ…抵抗素子。
【発明の属する技術分野】
本発明は、電源電圧が異なる２つの回路系の間で信号レベルをシフトさせ、一方の回路系の信号を他方の回路系に適合した信号に変換する信号レベルシフト回路に関する。
【０００２】
【従来の技術】
図４に、従来技術に係る信号レベルシフト回路の構成例を示す。同図に示す例は、３Ｖの信号レベルを有する信号ＩＮを入力して、５Ｖの信号レベルを有する信号ＯＵＴを出力するものであって、３Ｖの電源ＶＤＤＬで動作するＶＤＤＬ系の回路部分と、５Ｖの電源ＶＤＤＨで動作するＶＤＤＨ系の回路部分とから構成される。この例では、ＶＤＤＬ系の回路部分は、信号ＩＮの相補信号を生成するためのインバータＩＶ１，ＩＶ２から構成され、また、ＶＤＤＨ系の回路部分は、この信号レベルシフト回路の主要部分をなすレベルシフト段ＬＳと、波形整形用のインバータＩＶ３から構成される。
【０００３】
さらに構成を具体的に説明する。
ＶＤＤＬ系の回路部分を構成するするインバータＩＶ１，ＩＶ２は、３Ｖの電源ＶＤＤＬで動作するＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成のインバータであって、このうち、インバータＩＶ１の入力部には外部から信号ＩＮが与えられ、このインバータＩＶ１の出力部にはインバータＩＶ２の入力部が接続される。これにより、信号ＩＮの逆相信号（反転信号）がインバータＩＶ１の出力部に現れ、信号ＩＮの同相信号がインバータＩＶ２の出力部に現れるようになっている。
【０００４】
一方、レベルシフト段ＬＳは、負荷回路部として機能するｐチャネル型のＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）ＴＰ１，ＴＰ２と、この負荷回路部を駆動するための駆動回路部として機能するｎチャネル型のＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）ＴＮ１，ＴＮ２とから構成される。ＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ソースは５Ｖの電源ＶＤＤＨに共通に接続され、これらＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ゲートとドレインは互いに交差接続される。即ち、ＰＭＯＳトランジスタＴＰ１のゲートはＰＭＯＳトランジスタＴＰ２のドレインに接続され、このＰＭＯＳトランジスタＴＰ２のゲートはＰＭＯＳトランジスタＴＰ１のドレインに接続される。
【０００５】
また、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ドレインは、ノードＮａ，Ｎｂで上述のＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ドレインにそれぞれ接続され、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ソースは共通に接地される。ＮＭＯＳトランジスタＴＮ１のゲートには、インバータＩＶ１から信号ＩＮの逆相信号が与えられ、ＮＭＯＳトランジスタＴＮ２のゲートには、インバータＩＶ２から信号ＩＮの同相信号が与えられ、これらＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ゲートには、互いに相補関係にある信号（相補信号）が与えられる。
【０００６】
また、ＰＭＯＳトランジスタＴＰ２のドレインとＮＭＯＳトランジスタＴＮ２のドレインとの間のノードＮｂには、５Ｖで動作するＣＭＯＳ構成のインバータＩＶ３の入力部が接続され、このノードＮｂに現れる信号の反転信号がインバータＩＶ３から信号ＯＵＴとして出力されるようになっている。
【０００７】
上述のＶＤＤＬ系をなすインバータＩＶ１，ＩＶ２と、ＶＤＤＨ系をなすレベルシフト段ＬＳおよびインバータＩＶ３には、０Ｖの接地電位が共通に供給され、この接地電位はＶＤＤＬ系およびＶＤＤＨ系の各信号レベルに対する基準電位を与える。即ち、信号ＩＮを含むＶＤＤＬ系の信号は接地電位を基準とする３Ｖの信号レベルを有し、信号ＯＵＴを含むＶＤＤＨ系の信号も接地電位を基準とする５Ｖの信号レベルを有している。
【０００８】
次に、図４（ｂ）を参照して、図４（ａ）に示す信号レベルシフト回路の動作を説明する。
まず、信号ＩＮがロウレベル（０Ｖ）の場合、ＶＤＤＬ系のインバータＩＶ１およびインバータＩＶ２は、それぞれ３Ｖおよび０Ｖの信号レベルを出力する。従って、ＶＤＤＨ系のＮＭＯＳトランジスタＴＮ１およびＴＮ２の各ゲートには３Ｖおよび０Ｖの信号レベルがそれぞれ与えられ、ＮＭＯＳトランジスタＴＮ１がオン状態となり、ＮＭＯＳトランジスタＴＮ２がオフ状態となる。
【０００９】
この結果、ノードＮａがロウレベルに駆動され、このノードＮａにゲートが接続されたＰＭＯＳトランジスタＴＰ２がオン状態となる。このとき、ＮＭＯＳトランジスタＴＮ２はオフ状態にあるから、ノードＮｂはＰＭＯＳトランジスタＴＰ２によりハイレベル（５Ｖ）に駆動され、このノードＮｂにゲートが接続されたＰＭＯＳトランジスタＴＰ１がオフ状態となる。インバータＩＶ３は、ノードＮｂのハイレベル（５Ｖ）を受けてロウレベルの信号ＯＵＴを出力する。
【００１０】
これに対し、信号ＩＮがハイレベル（３Ｖ）の場合、ＶＤＤＬ系のインバータＩＶ１およびインバータＩＶ２は、上述の場合とは逆にそれぞれ０Ｖおよび３Ｖの信号レベルを出力する。従ってこの場合、上述の場合とは逆にＮＭＯＳトランジスタＴＮ１がオフ状態となり、ＮＭＯＳトランジスタＴＮ２がオン状態となる。この結果、ノードＮｂがロウレベル（０Ｖ）に駆動され、このノードＮｂのロウレベルを受けてインバータＩＶ３がハイレベル（５Ｖ）の信号ＯＵＴを出力する。
上述のように、この信号レベルシフト回路によれば、３Ｖの信号レベルを有する信号ＩＮが、５Ｖの信号レベルを有する信号ＯＵＴに変換される。従って、異なる電源で動作する回路系の間で信号の受け渡しが可能になる。
【００１１】
ここで、電源ＶＤＤＨと接地との間に電流経路が直列接続されたＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１に着目すると、信号ＩＮがロウレベル（０Ｖ）の区間ではＰＭＯＳトランジスタＴＰ１がオフ状態となり、逆に信号ＩＮがハイレベル（３Ｖ）の区間ではＮＭＯＳトランジスタＴＮ１がオフ状態になる。従って、これらのトランジスタを介して電源ＶＤＤＨと接地と間に貫通電流が流れることはない。同様に、電源ＶＤＤＨと接地との間に電流経路が直列接続されたＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２についても何れか一方がオフ状態になるので、これらのトランジスタを介して貫通電流が流れることがない。即ち、信号ＩＮの信号レベルがロウレベルまたはハイレベルに確定していれば、レベルシフト段ＬＳにおいて貫通電流が生じることなく、信号レベルが変換される。
【００１２】
【発明が解決しようとする課題】
ところで、上述の従来技術に係る信号レベルシフト回路によれば、電源ＶＤＤＬの電圧が低下すると、電源ＶＤＤＨが供給されるレベルシフト段ＬＳで貫通電流が発生し得るという問題がある。
以下、レベルシフト段ＬＳにおける貫通電流の発生メカニズムを説明する。上述したように、レベルシフト段ＬＳでは、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の何れかがオフ状態となりさえすれば、ＰＭＯＳトランジスタＴＰ１，ＴＰ２とＮＭＯＳトランジスタＴＮ１，ＴＮ２とが相補的にオン状態となるので、貫通電流は発生し得ない。
【００１３】
しかしながら、何らかの原因で、ＮＭＯＳトランジスタＴＮ１，ＴＮ２の双方がオン状態になると、ノードＮａ，Ｎｂの信号レベルが何れも低下し、これらのノードにゲートが接続されたＰＭＯＳトランジスタＴＰ１，ＴＰ２が共にオン状態となる。結局、ＰＭＯＳトランジスタＴＰ１，ＴＰ２およびＮＭＯＳトランジスタＴＮ１，ＴＮ２の全てがオン状態となり、電源ＶＤＤＨと接地との間に貫通電流が流れる。
【００１４】
ＮＭＯＳトランジスタＴＮ１，ＴＮ２が共にオン状態になる場合としては、電源ＶＤＤＬの電圧が低下することにより、インバータＩＶ１，ＩＶ２の出力が不確定となる場合が挙げられる。即ち、電源ＶＤＤＬが低下すると、ＭＯＳトランジスタのゲート閾値電圧に起因して、インバータＩＶ１，ＩＶ２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが共にオフ状態になる場合が起こり得る。この結果、インバータＩＶ１，ＩＶ２の各出力信号が不確定となって共にハイレベルになる場合が生じ、これをゲートで受けるＮＭＯＳトランジスタＴＮ１，ＴＮ２の双方がオン状態になる。このような現象は、インバータＩＶ１，ＩＶ２を構成するＭＯＳトランジスタのゲート閾値電圧付近（例えば０．５Ｖ）にまで電源ＶＤＤＬが低下した場合に顕著となる。
【００１５】
この発明は、上記事情に鑑みてなされたもので、入力側の信号レベルを与える電源電圧が低下しても貫通電流が発生することのない信号レベルシフト回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、請求項１に記載された発明は、第１の信号レベルを有する信号を入力して、前記第１の信号レベルとは異なる第２の信号レベルを有する信号を出力する信号レベルシフト回路において、前記第２の信号レベルを与える第２の電源と該第２の信号レベルが現れるべきノードとの間に接続された負荷回路部と、接地と前記第２の信号レベルが現れるべきノードとの間に接続され、前記第１の信号レベルを受けて前記負荷回路部を駆動する駆動回路部と、前記第１の信号レベルを与える第１の電源の電圧を検出して、前記負荷回路部および駆動回路部が前記第２の電源と接地との間に形成する電流経路を遮断する遮断回路部と、を備え、前記遮断回路部は、前記第１の電源の電圧低下を検出する電源電圧検出回路と、前記負荷回路部および前記駆動回路部が形成する電流経路上に設けられ、前記第１の電源の電圧低下が検出された場合にオフ状態となる第２導電型のＭＯＳトランジスタからなるスイッチ回路とを備え、前記電源電圧検出回路は、ソースが前記第１の電源に接続され、ゲートが接地された第１導電型のＭＯＳトランジスタと、前記第１導電型のＭＯＳトランジスタのドレインと接地との間に接続された抵抗素子と、を備え、前記スイッチ回路をなす第２導電型のＭＯＳトランジスタのゲートが前記電源電圧検出回路をなす第１導電型のＭＯＳトランジスタと抵抗素子との間のノードに接続されたことを特徴とする。この構成によれば、遮断回路部は、第１の電源の電圧が低下すると、負荷回路部と駆動回路部が形成する電流経路を遮断する。そして、この電流経路を介して流れる貫通電流の発生を阻止する。また、この構成によれば、第１の電源の電圧が低下した場合、スイッチ回路が開放する。従って、負荷回路部と駆動回路部が形成する電流経路が遮断される。更に、この構成によれば、第１の電源の電圧が低下し、第１導電型のＭＯＳトランジスタのゲート閾値電圧以下になると、このトランジスタと抵抗素子との間のノードに現れる電圧が接地の電圧に安定し、第１の電源の電圧低下した状態を安定的に検出する。
【００１９】
請求項２に記載された発明は、請求項１に記載された信号レベルシフト回路において、前記負荷回路部が、ソースが前記第２の電源に共通接続され、ゲートおよびドレインが交差接続された１対の第１導電型のＭＯＳトランジスタからなり、前記駆動回路部が、ドレインが前記負荷回路部をなす１対の第１導電型のＭＯＳトランジスタのドレインにそれぞれ接続され、ゲートに前記第１の信号レベルを有する相補信号がそれぞれ与えられた１対の第２導電型のＭＯＳトランジスタからなり、前記スイッチ回路が、該スイッチ回路をなす前記第２導電型のＭＯＳトランジスタとして、ドレインが前記駆動回路部をなす１対の第２導電型のＭＯＳトランジスタの各ソースに接続され、ソースが接地された第２導電型のＭＯＳトランジスタを備えたことを特徴とする。
【００２０】
請求項３に記載された発明は、請求項１に記載された信号レベルシフト回路において、前記負荷回路部が、ソースが前記第２の電源に共通接続され、ゲートおよびドレインが交差接続された１対の第１導電型のＭＯＳトランジスタからなり、前記駆動回路部が、ドレインが前記負荷回路部をなす１対の第１導電型のＭＯＳトランジスタのドレインにそれぞれ接続され、ゲートに前記第１の信号レベルを有する相補信号がそれぞれ与えられた１対の第２導電型のＭＯＳトランジスタからなり、前記スイッチ回路が、該スイッチ回路をなす前記第２導電型のＭＯＳトランジスタとして、ドレインが前記駆動回路部をなす１対の第２導電型のＭＯＳトランジスタの各ソースにそれぞれ接続され、ソースが共に接地された１対の第２導電型のＭＯＳトランジスタを備えたことを特徴とする。
請求項４に記載された発明は、請求項１ないし３の何れか１項に記載された信号レベルシフト回路において、前記第２の信号レベルが現れるべきノード（例えば後述するノードＮｂに相当する構成要素）に、１対のインバータを交差結合してなるフリップフロップを接続したことを特徴とする。この構成によれば、第２の信号が現れるべきノードの信号レベルが不定になることがない。従って、このノードに入力部が接続される回路内部の貫通電流を防止することが可能になる。
請求項５に記載された発明は、前記第１導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第２導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、本発明の実施の形態に係る信号レベルシフト回路の構成を示す。同図において、前述の図４に示す要素と共通する要素には同一符号を付す。本実施の形態に係る信号レベルシフト回路は、３Ｖの信号レベルを有する信号を入力し、これを５Ｖの信号レベルを有する信号に変換して出力するものである。構成上の特徴としては、図４（ａ）に示す従来回路の構成に対し、電源ＶＤＤＬの電圧低下を検出する電源電圧検出回路ＤＴと、電源ＶＤＤＬの電圧低下が検出された場合に開放して貫通電流の経路を遮断するスイッチ回路（ＮＭＯＳトランジスタＴＮ３）とを備え、さらにレベルシフト段ＬＳの出力部に、ＣＭＯＳ構成の１対のインバータＩＶ３、ＩＶ４を交差結合してなるフリップフロップを備える点で異なる。その他の構成は上記従来回路と同様である。
【００２２】
以下、具体的に構成を説明する。
電源電圧検出回路ＤＴは、電源ＶＤＤＬ（３Ｖ）と接地（０Ｖ）との間に直列接続されたＰＭＯＳトランジスタＴＰ３および抵抗素子Ｒから構成される。ＰＭＯＳトランジスタＴＰ３のソースは電源ＶＤＤＬに接続され、そのゲートは接地される。ＰＭＯＳトランジスタＴＰ３のドレインと接地との間には抵抗素子Ｒが接続される。これらＰＭＯＳトランジスタＴＰ３と抵抗素子Ｒとの間の接続点ははノードＮｃとされる。抵抗素子Ｒの抵抗値は、ＰＭＯＳトランジスタＴＰ３のオン抵抗に比較して十分高く設定され、これらを介して流れる電流が十分小さな値に抑制されている。
【００２３】
レベルシフト段ＬＳ１は、負荷回路部をなすＰＭＯＳトランジスタＴＰ１，ＴＰ２と、駆動回路部をなすＮＭＯＳトランジスタＴＮ１，ＴＮ２と、貫通電流遮断用のＮＭＯＳトランジスタＴＮ３から構成される。ＰＭＯＳトランジスタＴＰ１，ＴＰ２は、５Ｖの信号レベルを与える電源ＶＤＤＨと、この５Ｖの信号レベルが現れるべきノードＮａ，Ｎｂとの間に接続され、ドレインとゲートが互いに交差接続されている。ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、ノードＮａ，ＮｂとＮＭＯＳトランジスタＴＮ３のドレインとの間に接続され、３Ｖの信号レベルをゲートで受けて上述の負荷回路部を駆動する。
【００２４】
また、ＮＭＯＳトランジスタＴＮ３は、貫通電流を遮断するためのスイッチ回路を構成し、ＰＭＯＳトランジスタＴＰ１，ＴＰ２（負荷回路部）とＮＭＯＳトランジスタＴＮ１，ＴＮ２（駆動回路部）とが形成する電流経路上に設けられる。即ち、ＮＭＯＳトランジスタＴＮ１，２のドレインは、ＮＭＯＳトランジスタＴＮ３のドレインに共通に接続され、このＮＭＯＳトランジスタＴＮ３のソースは接地される。ＮＭＯＳトランジスタＴＮ３のゲートは、上述の電源電圧検出回路ＤＴ内のノードＮｃに接続される。即ち、ＮＭＯＳトランジスタＴＮ３からなるスイッチ回路はノードＮｃに現れる電圧に応じて開閉するようになっている。上述の電源電圧検出回路ＤＴと、ＮＭＯＳトランジスタＴＮ３からなるスイッチ回路は、レベルシフト段ＬＳ１での貫通電流を遮断するための遮断回路部として機能する。
【００２５】
さらに、上述のノードＮｂはレベルシフト段ＬＳ１の出力部をなし、このノードＮｂには、５Ｖの電源ＶＤＤＨで動作するＣＭＯＳ構成のインバータＩＶ３の入力部が接続されると共に、このインバータＩＶ３に対してＣＭＯＳ構成のインバータＩＶ４が交差結合されている。即ち、インバータＩＶ３，ＩＶ４はフリップフロップを構成し、このフリップフロップがノードＮｂに接続され、ノードＮｂに現れる信号の反転信号がインバータＩＶ３から信号ＯＵＴとして出力されるようになっている。ここで、インバータＩＶ４をなすＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流駆動能力は、レベルシフト段ＬＳ１を構成するＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ２の電流駆動能力に比べて十分に小さく設定されており、レベルシフト段ＬＳ１からノードＮｂに出力される信号をインバータＩＶ４が阻害しないように配慮されている。
【００２６】
次に、本実施の形態に係る信号レベルシフト回路の動作について、電源ＶＤＤＬが何らかの原因で低下した場合を説明する。なお、説明の便宜上、信号ＩＮはロウレベルに固定されているものとする。
電源ＶＤＤＬが３Ｖの場合、ＰＭＯＳトランジスタＴＰ３がオン状態となり、電源電圧検出回路ＤＴのノードＮｃには、ＰＭＯＳトランジスタＴＰ３を介して電源ＶＤＤＬが供給される。ここで、抵抗素子Ｒの抵抗値はＰＭＯＳトランジスタＴＰ３のオン抵抗に比較して十分に高く設定されているので、ノードＮｃには概ね電源ＶＤＤＬの電圧（３Ｖ）に等しい電圧が現れ、この電圧をゲートで受けるＰＭＯＳトランジスタＴＮ３がオン状態となる。従って、電源ＶＤＤＬが３Ｖにある場合、ＮＭＯＳトランジスタＴＮ１，ＴＮ２のソースはＮＭＯＳトランジスタＴＮ３を介して接地されるので、この信号レベルシフト回路は、上述の図４に示す従来回路と等価になり、この従来回路と同様に動作する。
【００２７】
上述の状態から、図２の上段に示すように、時刻ｔ１で電源ＶＤＤＬが３Ｖから低下を開始した場合を考える。この場合、電源ＶＤＤＬの電圧低下に伴って、電源電圧検出回路ＤＴ内のノードＮｃの電圧も低下する。そして、電源ＶＤＤＬの低下に伴って、ＰＭＯＳトランジスタＴＰ３のオン抵抗が徐々に高くなる傾向を示すと共に、ノードＮｃの電圧がＮＭＯＳトランジスタＴＮ３のゲート閾値電圧ＶＴＮを下回るようになる。この結果、このＮＭＯＳトランジスタＴＮ３がオフ状態となる。さらに電源ＶＤＤＬが低下し、時刻ｔ２でＰＭＯＳトランジスタＴＰ３のゲート閾値電圧ＶＴＰに等しい電圧に達すると、このＰＭＯＳトランジスタＴＰ３がオフ状態となる。従って、時刻ｔ２以後、ノードＮｃは電源ＶＤＤＬから電気的に切り離され、このノードＮｃの電圧は抵抗素子Ｒにより接地電位の０Ｖにまで引き落とされて安定する。
【００２８】
このように、電源ＶＤＤＬが低下すると、ノードＮｃの電圧がＮＭＯＳトランジスタＴＮ３のゲート閾値電圧ＶＴＮを下回り、このＮＭＯＳトランジスタＴＮ３がオフ状態となる。従って、電源ＶＤＤＬの電圧が低下することによりインバータＩＶ１，ＩＶ２の各出力状態が不確定となり、ＮＭＯＳトランジスタＴＮ１，ＴＮ２が共にオン状態になったとしても、これらのトランジスタを流れる電流がＮＭＯＳトランジスタＴＮ３により遮断され、レベルシフト段ＬＳ１での貫通電流が阻止される。
【００２９】
ここで、レベルシフト段ＬＳ１に着目すれば、ＮＭＯＳトランジスタＴＮ３がオフ状態になると、レベルシフト段ＬＳ１の出力状態が不定となる。従って、前述の図４に示すように、レベルシフト段ＬＳの出力信号を単なるＣＭＯＳ構成のインバータＩＶ３で受けると、このインバータＩＶ３の入力レベルが電源ＶＤＤＨと接地電位との中間になる場合が生じ、インバータＩＶ３の内部で貫通電流が発生することになる。これに対し、この実施の形態によれば、レベルシフト段ＬＳ１の出力部に接続されるインバータＩＶ３は、インバータＩＶ４と共にフリップフロップを構成しているので、レベルシフト段ＬＳ１の出力状態が不定になっても、インバータＩＶ３の入力部が接続されるノードＮｂの信号レベルが電源ＶＤＤＨまたは接地電位の何れかに安定する。従って、インバータＩＶ３の内部で貫通電流が発生することはなく、貫通電流を有効に遮断することが可能になる。
【００３０】
以上説明したように、電源ＶＤＤＬの電圧が低下すると、この電圧低下が電源電圧検出回路ＤＴで検出され、ＮＭＯＳトランジスタＴＮ３からなるスイッチ回路が開放する。これにより、ＰＭＯＳトランジスタＴＰ１，ＴＰ２（負荷回路部）とＮＭＯＳトランジスタＴＮ１，ＴＮ２（駆動回路部）とが電源ＶＤＤＨと接地との間に形成する電流経路を遮断し、その貫通電流の発生を阻止する。
【００３１】
また、本実施形態によれば、電源ＶＤＤＬの電圧が低下した状態で、この電源ＶＤＤＬの電圧が０Ｖ付近で揺らいだとしても、ＰＭＯＳトランジスタＴＰ３のゲート閾値電圧を越さない限り、ノードＮｃは電源ＶＤＤＬから電気的に絶縁された状態に保持され、貫通電流遮断用のＮＭＯＳトランジスタＴＮ２のゲートは抵抗素子Ｒにより０Ｖに安定的に固定される。従って、ＭＯＳトランジスタＴＮ３が不用意にオン状態に移行することはなく、貫通電流の発生を有効に阻止することが可能になる。
【００３２】
なお、ＮＭＯＳトランジスタＴＮ３がオフ状態にある場合、レベルシフト段ＬＳ１内のノードＮｂの電圧が中間レベルで安定すると、これを入力するインバータＩＶ３で貫通電流が発生する可能性がある。そこで、このインバータＩＶ３での貫通電流を阻止するために、例えばゲートがノードＮｃに接続されたＰＭＯＳトランジスタ（図示なし）を設け、このトランジスタによりノードＮｂ（即ちインバータＩＶ３の入力部）を電源ＶＤＤＨにプルアップするようにしてもよい。あるいは、単に高抵抗素子を用いてノードＮｂを電源ＶＤＤＨにプルアップするようにしてもよい。
【００３３】
（変形例）
次に、上述の実施形態の変形例を説明する。
図３に、本変形例に係る信号レベルシフト回路の構成を示す。図３において、前述の図１に示す要素と共通する要素には同一符号を付す。本変形例に係る信号レベルシフト回路は、図１に示す実施の形態の構成において、貫通電流遮断用のＮＭＯＳトランジスタＴＮ３に代えて、同じく貫通電流遮断用のＮＭＯＳトランジスタＴＮ３１，ＴＮ３２を備える。
【００３４】
ここで、駆動回路部をなすＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ソースにはＮＭＯＳトランジスタＴＮ３１，ＴＮ３２の各ドレインがそれぞれ接続される。これらＮＭＯＳトランジスタＴＮ３１，ＴＮ３２のソースは共に接地され、ゲートは電源電圧検出回路ＤＴ内のノードＮｃに共通接続される。このように、この変形例では、駆動回路部をなす１対のＮＭＯＳトランジスタＴＮ１，ＴＮ２に対し、貫通電流遮断用のＮＭＯＳトランジスタが別々に設けられている。
【００３５】
この変形例によれば、駆動回路部をなす１対のＮＭＯＳトランジスタＴＮ１，ＴＮ２に対し貫通電流遮断用のＮＭＯＳトランジスタを別々に設けたので、前述の図１に示すようにＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレインに対して共通に電流遮断用のＮＭＯＳトランジスタＴＮ３を設けた場合に比較して、ノードＮａ，Ｎｂ間で信号の干渉が起こりにくくなり、回路動作が安定する。
【００３６】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば上述の実施の形態では、インバータＩＶ１，ＩＶ２により信号ＩＮの相補信号を生成してレベルシフト段ＬＳ１に供給するものとしたが、あらかじめ信号ＩＮの相補信号が存在する場合には、インバータＩＶ１，ＩＶ２を省いてもよい。波形整形用のインバータＩＶ３についても必要に応じて用いればよい。
【００３７】
また、上述の実施の形態では、３Ｖの信号レベルを５Ｖの信号レベルに変換する場合を例としたが、これに限定されることなく、本発明は、逆に５Ｖの信号レベルを３Ｖの信号レベルに変換する場合にも適用することができ、任意の信号レベルを変換する場合に適用できる。
また、上述の実施の形態では、インバータＩＶ３の入力部を必要に応じてプルアップするものとしたが、レベルシフト段ＬＳ１の構成によってはプルダウンするものとしてもよい。
【００３８】
【発明の効果】
以上説明したように、本発明によれば以下の効果を得ることができる。
即ち、第１の電源（ＶＤＤＬ）の電圧低下を検出して負荷回路部と駆動回路部の電流経路を遮断するようにしたので、入力側の信号レベルを与える第１の電源の電圧が低下しても貫通電流の発生を抑えることが可能になる。
【００３９】
また、第１の電源（ＶＤＤＬ）の電圧低下を検出する電源電圧検出回路と、第１の電源の電圧低下が検出された場合に第２の電源（ＶＤＤＨ）と第３の電源（接地）との間を開放するスイッチ回路とを備えたので、負荷回路部および駆動回路部が第２の電源と接地との間に形成する貫通電流経路を遮断することが可能になる。
【００４０】
さらに、ソースが第１の電源に接続されると共にゲートが第３の電源に接続された第１導電型のＭＯＳトランジスタと、このＭＯＳトランジスタのドレインと第３の電源との間に接続された抵抗素子とを備えたので、第１の電源の電圧低下を検出することが可能になる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る信号レベルシフト回路の構成を示すブロック図である。
【図２】 本発明の実施形態に係る信号レベルシフト回路の動作を説明するための波形図である。
【図３】 本発明の実施形態の変形例を示すブロック図である。
【図４】 従来技術に係る信号レベルシフト回路の構成と動作を説明するための図である。
【符号の説明】
ＩＶ１〜ＩＶ４…インバータ、ＤＴ…電源電圧検出回路、ＬＳ１…レベルシフト段、ＴＰ１，ＴＰ２，ＴＰ３…ＰＭＯＳトランジスタ、ＴＮ１〜ＴＮ３，ＴＮ３１，ＴＮ３２…ＮＭＯＳトランジスタ、Ｒ…抵抗素子。
Claims (5)
- 第１の信号レベルを有する信号を入力して、前記第１の信号レベルとは異なる第２の信号レベルを有する信号を出力する信号レベルシフト回路において、
前記第２の信号レベルを与える第２の電源と該第２の信号レベルが現れるべきノードとの間に接続された負荷回路部と、
接地と前記第２の信号レベルが現れるべきノードとの間に接続され、前記第１の信号レベルを受けて前記負荷回路部を駆動する駆動回路部と、
前記第１の信号レベルを与える第１の電源の電圧を検出して、前記負荷回路部および駆動回路部が前記第２の電源と接地との間に形成する電流経路を遮断する遮断回路部と、
を備え、
前記遮断回路部は、
前記第１の電源の電圧低下を検出する電源電圧検出回路と、
前記負荷回路部および前記駆動回路部が形成する電流経路上に設けられ、前記第１の電源の電圧低下が検出された場合にオフ状態となる第２導電型のＭＯＳトランジスタからなるスイッチ回路と、
を備え、
前記電源電圧検出回路は、
ソースが前記第１の電源に接続され、ゲートが接地された第１導電型のＭＯＳトランジスタと、
前記第１導電型のＭＯＳトランジスタのドレインと接地との間に接続された抵抗素子と、
を備え、
前記スイッチ回路をなす第２導電型のＭＯＳトランジスタのゲートが前記電源電圧検出回路をなす第１導電型のＭＯＳトランジスタと抵抗素子との間のノードに接続されたことを特徴とする信号レベルシフト回路。 - 前記負荷回路部は、ソースが前記第２の電源に共通接続され、ゲートおよびドレインが交差接続された１対の第１導電型のＭＯＳトランジスタからなり、
前記駆動回路部は、ドレインが前記負荷回路部をなす１対の第１導電型のＭＯＳトランジスタのドレインにそれぞれ接続され、ゲートに前記第１の信号レベルを有する相補信号がそれぞれ与えられた１対の第２導電型のＭＯＳトランジスタからなり、
前記スイッチ回路は、該スイッチ回路をなす前記第２導電型のＭＯＳトランジスタとして、ドレインが前記駆動回路部をなす１対の第２導電型のＭＯＳトランジスタの各ソースに接続され、ソースが接地された第２導電型のＭＯＳトランジスタを備えたことを特徴とする請求項１に記載された信号レベルシフト回路。 - 前記負荷回路部は、ソースが前記第２の電源に共通接続され、ゲートおよびドレインが交差接続された１対の第１導電型のＭＯＳトランジスタからなり、
前記駆動回路部は、ドレインが前記負荷回路部をなす１対の第１導電型のＭＯＳトランジスタのドレインにそれぞれ接続され、ゲートに前記第１の信号レベルを有する相補信号がそれぞれ与えられた１対の第２導電型のＭＯＳトランジスタからなり、
前記スイッチ回路は、該スイッチ回路をなす前記第２導電型のＭＯＳトランジスタとして、ドレインが前記駆動回路部をなす１対の第２導電型のＭＯＳトランジスタの各ソースにそれぞれ接続され、ソースが共に接地された１対の第２導電型のＭＯＳトランジスタを備えたことを特徴とする請求項１に記載された信号レベルシフト回路。 - 前記第２の信号レベルが現れるべきノードに、１対のインバータを交差結合してなるフリップフロップを接続したことを特徴とする請求項１ないし３の何れか１項に記載された信号レベルシフト回路。
- 前記第１導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第２導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１ないし４の何れか１項記載の信号レベルシフト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002128890A JP3855835B2 (ja) | 2001-09-27 | 2002-04-30 | 信号レベルシフト回路 |
| US10/253,787 US6791392B2 (en) | 2001-09-27 | 2002-09-24 | Circuit for shifting an input signal level including compensation for supply voltage variation |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-298266 | 2001-09-27 | ||
| JP2001298266 | 2001-09-27 | ||
| JP2002128890A JP3855835B2 (ja) | 2001-09-27 | 2002-04-30 | 信号レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174357A JP2003174357A (ja) | 2003-06-20 |
| JP3855835B2 true JP3855835B2 (ja) | 2006-12-13 |
Family
ID=26623156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002128890A Expired - Fee Related JP3855835B2 (ja) | 2001-09-27 | 2002-04-30 | 信号レベルシフト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6791392B2 (ja) |
| JP (1) | JP3855835B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
| US7425860B2 (en) * | 2002-10-31 | 2008-09-16 | Nec Corporation | Level converting circuit |
| JP2004260242A (ja) * | 2003-02-24 | 2004-09-16 | Toshiba Corp | 電圧レベルシフタ |
| JP4173887B2 (ja) * | 2003-08-13 | 2008-10-29 | 富士通株式会社 | パルス生成回路 |
| DE10349464B4 (de) * | 2003-10-23 | 2009-07-30 | Qimonda Ag | Pegelumsetz-Einrichtung |
| KR100528480B1 (ko) * | 2003-12-09 | 2005-11-15 | 삼성전자주식회사 | 반도체장치의 전기적 퓨즈 회로 |
| JP4356836B2 (ja) * | 2004-02-13 | 2009-11-04 | 川崎マイクロエレクトロニクス株式会社 | レベルシフト回路 |
| JP3888464B2 (ja) * | 2004-05-10 | 2007-03-07 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路 |
| TWI246252B (en) * | 2004-12-16 | 2005-12-21 | Faraday Tech Corp | Level shifter |
| KR20070013086A (ko) * | 2005-07-25 | 2007-01-30 | 삼성전자주식회사 | 반도체 메모리 소자의 레벨 쉬프터 회로 |
| JP4772480B2 (ja) * | 2005-11-30 | 2011-09-14 | 株式会社東芝 | 半導体集積装置 |
| US7528628B2 (en) * | 2006-06-22 | 2009-05-05 | Mediatek Inc. | Voltage converter with auto-isolation function |
| KR101265218B1 (ko) * | 2006-08-28 | 2013-05-24 | 삼성전자주식회사 | 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치 |
| JP5095184B2 (ja) * | 2006-11-22 | 2012-12-12 | フリースケール セミコンダクター インコーポレイテッド | レベルシフタ回路 |
| JP5565252B2 (ja) * | 2010-10-04 | 2014-08-06 | 富士通株式会社 | 半導体集積回路 |
| JP2013115621A (ja) * | 2011-11-29 | 2013-06-10 | Seiko Epson Corp | レベルシフター回路、集積回路装置、電子時計 |
| JP6524829B2 (ja) * | 2015-07-13 | 2019-06-05 | 株式会社デンソー | レベルシフト回路 |
| CN117477918B (zh) * | 2023-12-27 | 2024-03-29 | 成都氮矽科技有限公司 | 驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253417A (ja) | 1991-01-29 | 1992-09-09 | Nec Corp | レベルシフト回路 |
| JP3704187B2 (ja) | 1995-07-20 | 2005-10-05 | 株式会社ルネサステクノロジ | レベル変換回路、内部電位発生回路および半導体装置 |
| EP0765035B1 (en) * | 1995-09-21 | 2001-12-19 | Matsushita Electric Industrial Co., Ltd. | Output circuit |
| KR100266633B1 (ko) * | 1997-10-10 | 2000-09-15 | 김영환 | 레벨 쉬프터 회로 |
| US6064229A (en) * | 1998-03-26 | 2000-05-16 | Lucent Technologies Inc. | Voltage translating buffer based on low voltage technology |
| US6127848A (en) * | 1998-07-20 | 2000-10-03 | National Semiconductor Corporation | Voltage translator with gate oxide breakdown protection |
| DE69922637D1 (de) * | 1999-06-04 | 2005-01-20 | St Microelectronics Srl | CMOS Schalter zum Übertragen von hohen Spannungen, insbesondere für Zeilendekodierer in nichtflüchtigen Speichern mit geringem Verbrauch während des Schaltens |
| US6407579B1 (en) * | 2000-01-20 | 2002-06-18 | Koninklijke Philips Electronics N.V. | Fast high voltage level shifter with gate oxide protection |
| JP3658280B2 (ja) * | 2000-06-09 | 2005-06-08 | シャープ株式会社 | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 |
| US7194071B2 (en) | 2000-12-28 | 2007-03-20 | Intel Corporation | Enhanced media gateway control protocol |
-
2002
- 2002-04-30 JP JP2002128890A patent/JP3855835B2/ja not_active Expired - Fee Related
- 2002-09-24 US US10/253,787 patent/US6791392B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6791392B2 (en) | 2004-09-14 |
| JP2003174357A (ja) | 2003-06-20 |
| US20030080796A1 (en) | 2003-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3855835B2 (ja) | 信号レベルシフト回路 | |
| US5969542A (en) | High speed gate oxide protected level shifter | |
| JP3152867B2 (ja) | レベルシフト半導体装置 | |
| US6556061B1 (en) | Level shifter with zero threshold device for ultra-deep submicron CMOS designs | |
| US7348801B2 (en) | Level shifter | |
| US7495483B2 (en) | Input buffer for CMOS integrated circuits | |
| US6489828B1 (en) | Level shifter for ultra-deep submicron CMOS designs | |
| US6194920B1 (en) | Semiconductor circuit | |
| JP2004222272A (ja) | パワー検出部を具備して漏洩電流経路を遮断するレベルシフト | |
| JP4680448B2 (ja) | 高速サンプリングレシーバー | |
| JP5363879B2 (ja) | ドライバ回路 | |
| KR20110099072A (ko) | 고속 조건부 백 바이어스 가상 접지 복구 회로 | |
| JP4731333B2 (ja) | レベルシフト回路 | |
| US20040207450A1 (en) | Voltage level shifter and system mounting voltage level shifter therein | |
| JPH09257839A (ja) | バッファリング回路 | |
| JP3436400B2 (ja) | 半導体集積回路装置 | |
| JP2007180797A (ja) | レベルシフト回路 | |
| US20070279091A1 (en) | Digital Voltage Level Shifter | |
| US6329841B1 (en) | Level-shifter for extremely low power supply | |
| JP3741026B2 (ja) | レベルシフト回路 | |
| KR101056243B1 (ko) | 3치 입력 회로 | |
| TWI822013B (zh) | 包括位準移位器的半導體裝置以及減輕輸入訊號與輸出訊號之間的延遲的方法 | |
| KR101910280B1 (ko) | 레벨 시프터 | |
| JP4386918B2 (ja) | レベルシフト回路及びこれを備えた半導体集積回路 | |
| US5767696A (en) | Tri-state devices having exclusive gate output control |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060904 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |