JPH09257839A - バッファリング回路 - Google Patents
バッファリング回路Info
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- JPH09257839A JPH09257839A JP8093086A JP9308696A JPH09257839A JP H09257839 A JPH09257839 A JP H09257839A JP 8093086 A JP8093086 A JP 8093086A JP 9308696 A JP9308696 A JP 9308696A JP H09257839 A JPH09257839 A JP H09257839A
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【課題】ミラーアンプの出力等のように振幅幅が狭い信
号をバッファリングする場合、特にハイレベルが電源電
圧より低いときに、電源電圧に大きな影響を受けずに低
消費電流かつ高速で動作するバッファリング回路の提
供。 【解決手段】入力インバータの電源電圧側にトランジス
タＱ７を入れて、ノードＡがハイレベルのときに、ノー
ドＤの電位を電源電圧に依存しないノードＲ１のソース
ホロアで発生させ、これにより電源電圧が高いときで
も、トランジスタＱ５がオンすることはなく、入力イン
バータにオン−オン電流は流れず、このため定常状態で
オン−オン電流を流すことはなく低消費電流のバッファ
リング回路となる。
号をバッファリングする場合、特にハイレベルが電源電
圧より低いときに、電源電圧に大きな影響を受けずに低
消費電流かつ高速で動作するバッファリング回路の提
供。 【解決手段】入力インバータの電源電圧側にトランジス
タＱ７を入れて、ノードＡがハイレベルのときに、ノー
ドＤの電位を電源電圧に依存しないノードＲ１のソース
ホロアで発生させ、これにより電源電圧が高いときで
も、トランジスタＱ５がオンすることはなく、入力イン
バータにオン−オン電流は流れず、このため定常状態で
オン−オン電流を流すことはなく低消費電流のバッファ
リング回路となる。
Description
【０００１】
【発明の属する技術分野】本発明は、バッファリング回
路に関し、特に差動増幅回路とバッファリング回路を組
み合わせた電圧モニタ回路の構成に関する。
路に関し、特に差動増幅回路とバッファリング回路を組
み合わせた電圧モニタ回路の構成に関する。
【０００２】
【従来の技術】通常、ＣＭＯＳディジタル回路の信号レ
ベルは、ハイレベルが電源電圧、ローレベルがグランド
電圧とされている。しかし、差動増幅回路の出力、及び
２つの異なる電源系の接続部では、必ずしもこの関係が
成り立つとは限らない。電源電圧と入力信号のハイレベ
ルの電位の差が、ＰチャネルＭＯＳトランジスタのしき
い値電圧（ゲートしきい値電圧）Ｖｔよりも大きな差電
位であった場合に、この入力信号を、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとが電源
と接地間に直列形態に接続された、通常のＣＭＯＳイン
バータ回路でバッファリングを行うと、入力信号がハイ
レベルの時に、ＣＭＯＳインバータを構成するＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とがいずれもオン状態となり、電源側からこのＣＭＯＳ
インバータを介して電流（「貫通電流」又は「オン−オ
ン電流」という）が流れることになり、電流を浪費す
る。
ベルは、ハイレベルが電源電圧、ローレベルがグランド
電圧とされている。しかし、差動増幅回路の出力、及び
２つの異なる電源系の接続部では、必ずしもこの関係が
成り立つとは限らない。電源電圧と入力信号のハイレベ
ルの電位の差が、ＰチャネルＭＯＳトランジスタのしき
い値電圧（ゲートしきい値電圧）Ｖｔよりも大きな差電
位であった場合に、この入力信号を、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとが電源
と接地間に直列形態に接続された、通常のＣＭＯＳイン
バータ回路でバッファリングを行うと、入力信号がハイ
レベルの時に、ＣＭＯＳインバータを構成するＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とがいずれもオン状態となり、電源側からこのＣＭＯＳ
インバータを介して電流（「貫通電流」又は「オン−オ
ン電流」という）が流れることになり、電流を浪費す
る。
【０００３】従って、このような信号を受けるインバー
タには、通常チャネル長を長くして電流能力を小さく抑
えたトランジスタを使用し、浪費電流を抑える方法がと
られる。
タには、通常チャネル長を長くして電流能力を小さく抑
えたトランジスタを使用し、浪費電流を抑える方法がと
られる。
【０００４】図４は、ノード（節点）Ｒの電位をリファ
レンス端子Ｒ０の電位（リファレンス電位）と比較し、
この電位の高低関係をディジタル信号に変換して出力す
る電圧モニタ回路を示す。この電圧モニタ回路は、ソー
スが定電流源Ｔに共通接続され差動対を構成するＰチャ
ネルＭＯＳトランジスタＱ１、Ｑ２と、この差動対のド
レインに接続されカレントミラー構成のＮチャネルＭＯ
ＳトランジスタＱ３、Ｑ４（電流負荷として作用）から
なる差動増幅回路と、ＣＭＯＳインバータ回路を２段接
続してなるバッファリング回路と、から構成されてい
る。
レンス端子Ｒ０の電位（リファレンス電位）と比較し、
この電位の高低関係をディジタル信号に変換して出力す
る電圧モニタ回路を示す。この電圧モニタ回路は、ソー
スが定電流源Ｔに共通接続され差動対を構成するＰチャ
ネルＭＯＳトランジスタＱ１、Ｑ２と、この差動対のド
レインに接続されカレントミラー構成のＮチャネルＭＯ
ＳトランジスタＱ３、Ｑ４（電流負荷として作用）から
なる差動増幅回路と、ＣＭＯＳインバータ回路を２段接
続してなるバッファリング回路と、から構成されてい
る。
【０００５】次に、図４に示した電圧モニタ回路の動作
について、各ノードの動作波形を示した図５を参照して
説明する。
について、各ノードの動作波形を示した図５を参照して
説明する。
【０００６】ノードＲの電位がリファレンスＲ０の電位
よりも高い場合には、ノードＡはグランド電圧の近傍ま
で下がっている。
よりも高い場合には、ノードＡはグランド電圧の近傍ま
で下がっている。
【０００７】次に、ノードＲの電位がリファレンスＲ０
の電位よりも低くなると、トランジスタＱ１、Ｑ２はコ
モンソースのため、トランジスタＱ１はオフ、トランジ
スタＱ２はオンとなり、トランジスタＱ１に電流が流れ
なくなるため、トランジスタＱ４はオフとなる。従っ
て、ノードＡの電荷は、トランジスタＱ２を介して定電
流源Ｔの電流ｉ１によって充電され、ノードＡの電位は
上昇する。
の電位よりも低くなると、トランジスタＱ１、Ｑ２はコ
モンソースのため、トランジスタＱ１はオフ、トランジ
スタＱ２はオンとなり、トランジスタＱ１に電流が流れ
なくなるため、トランジスタＱ４はオフとなる。従っ
て、ノードＡの電荷は、トランジスタＱ２を介して定電
流源Ｔの電流ｉ１によって充電され、ノードＡの電位は
上昇する。
【０００８】このノードＡの電位が、ＰチャネルＭＯＳ
トランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６
とからなるＣＭＯＳインバータのスレッショルド電圧
（論理しきい値電圧）よりも高い場合には、このインバ
ータの出力ノードＢはローレベルとなり、バッファリン
グ回路の出力であるノードＣには電源電圧レベルが出力
される。
トランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６
とからなるＣＭＯＳインバータのスレッショルド電圧
（論理しきい値電圧）よりも高い場合には、このインバ
ータの出力ノードＢはローレベルとなり、バッファリン
グ回路の出力であるノードＣには電源電圧レベルが出力
される。
【０００９】一方、ノードＳ（トランジスタＱ１、Ｑ２
のソースの共通接続点）は、トランジスタＱ１によっ
て、リファレンスＲ０の電位よりも、ＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔだけ高い電位にクラン
プされている。
のソースの共通接続点）は、トランジスタＱ１によっ
て、リファレンスＲ０の電位よりも、ＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔだけ高い電位にクラン
プされている。
【００１０】このため、ＰチャネルＭＯＳトランジスタ
Ｑ２のドレインであるノードＡの電位は、［Ｒ０の電位
＋Ｖｔ］までしか上がらないことになり、ノードＡのハ
イレベル電位が、［電源電圧（Ｖｃｃ）−Ｖｔ］よりも
低い場合、トランジスタＱ５、Ｑ６からなるインバータ
は、オン−オン電流（トランジスタＱ５、Ｑ６が共にオ
ン時に流れる電流）が流れることになる。このため、こ
れを回避するために、トランジスタＱ５、Ｑ６はゲート
長の長いトランジスタを使用する必要がある。
Ｑ２のドレインであるノードＡの電位は、［Ｒ０の電位
＋Ｖｔ］までしか上がらないことになり、ノードＡのハ
イレベル電位が、［電源電圧（Ｖｃｃ）−Ｖｔ］よりも
低い場合、トランジスタＱ５、Ｑ６からなるインバータ
は、オン−オン電流（トランジスタＱ５、Ｑ６が共にオ
ン時に流れる電流）が流れることになる。このため、こ
れを回避するために、トランジスタＱ５、Ｑ６はゲート
長の長いトランジスタを使用する必要がある。
【００１１】さらに、ノードＲの電位がリファレンスＲ
０の電位よりも高くなると、トランジスタＱ１はオン、
トランジスタＱ２はオフとなり、トランジスタＱ１に定
電流源Ｔの電流ｉ１が流れ、トランジスタＱ４がオンす
る。従って、ノードＡの電荷は放電され、ノードＡの電
位はグランド電圧近くまで下がる。そして、バッファリ
ング回路によりノードＣには、グランド電圧レベルが出
力される。
０の電位よりも高くなると、トランジスタＱ１はオン、
トランジスタＱ２はオフとなり、トランジスタＱ１に定
電流源Ｔの電流ｉ１が流れ、トランジスタＱ４がオンす
る。従って、ノードＡの電荷は放電され、ノードＡの電
位はグランド電圧近くまで下がる。そして、バッファリ
ング回路によりノードＣには、グランド電圧レベルが出
力される。
【００１２】以上説明したように、図４に示す電圧モニ
タ回路では、差動増幅回路の出力であるノードＡのハイ
レベルが、［電源電圧（Ｖｃｃ）−Ｖｔ］以下の場合に
は、トランジスタＱ５、Ｑ６はゲート長の長いトランジ
スタを使用する必要がある。
タ回路では、差動増幅回路の出力であるノードＡのハイ
レベルが、［電源電圧（Ｖｃｃ）−Ｖｔ］以下の場合に
は、トランジスタＱ５、Ｑ６はゲート長の長いトランジ
スタを使用する必要がある。
【００１３】しかしながら、このことは以下の理由によ
り、電圧モニタ回路の応答特性を極めて遅くしてしま
う。
り、電圧モニタ回路の応答特性を極めて遅くしてしま
う。
【００１４】すなわち、トランジスタＱ５、Ｑ６はゲー
ト長が長いため、ゲート面積が広く、ゲート容量が大き
い。
ト長が長いため、ゲート面積が広く、ゲート容量が大き
い。
【００１５】一方、差動増幅回路の駆動能力は、定電流
源Ｔを流れる電流ｉ１と同等であり、極めて小さい。
源Ｔを流れる電流ｉ１と同等であり、極めて小さい。
【００１６】このため、差動増幅器の出力であるノード
Ａの電位変化が緩やかになり、加えてトランジスタＱ
５、Ｑ６の電流能力も小さいため、トランジスタＱ５、
Ｑ６からなるインバータの出力ノードであるノードＢの
電位変化は遅い。
Ａの電位変化が緩やかになり、加えてトランジスタＱ
５、Ｑ６の電流能力も小さいため、トランジスタＱ５、
Ｑ６からなるインバータの出力ノードであるノードＢの
電位変化は遅い。
【００１７】従って、ノードＲの電位とリファレンスＲ
０の電位との高低関係が反転してから、バッファリング
回路の出力Ｃのレベルが反転するまでに大きな遅延時間
が発生してしまう。
０の電位との高低関係が反転してから、バッファリング
回路の出力Ｃのレベルが反転するまでに大きな遅延時間
が発生してしまう。
【００１８】この問題を解決するため、例えば特開平６
−１５２３４１号公報には、低消費電流と高速応答性の
両方を備えた電圧モニタ回路として、図６に示すような
差動増幅回路とインバータ２段のバッファリング回路と
の構成が提案され、実用化されている。図６に示すよう
に、差動増幅回路は図４に示したものと同様とされ、バ
ッファリング回路は、トランジスタＱ５、Ｑ６からなる
インバータと電源Ｖｃｃの間に、ダイオード接続された
ＮチャネルＭＯＳトランジスタＱ７を備え、このトラン
ジスタＱ７と並列にＰチャネルＭＯＳトランジスタＱ８
が接続されており、ＰチャネルＭＯＳトランジスタＱ８
のゲートには、トランジスタＱ９、Ｑ１０からなるイン
バータの出力が入力されている。図７は、この回路の各
ノードの動作波形を示した図である。
−１５２３４１号公報には、低消費電流と高速応答性の
両方を備えた電圧モニタ回路として、図６に示すような
差動増幅回路とインバータ２段のバッファリング回路と
の構成が提案され、実用化されている。図６に示すよう
に、差動増幅回路は図４に示したものと同様とされ、バ
ッファリング回路は、トランジスタＱ５、Ｑ６からなる
インバータと電源Ｖｃｃの間に、ダイオード接続された
ＮチャネルＭＯＳトランジスタＱ７を備え、このトラン
ジスタＱ７と並列にＰチャネルＭＯＳトランジスタＱ８
が接続されており、ＰチャネルＭＯＳトランジスタＱ８
のゲートには、トランジスタＱ９、Ｑ１０からなるイン
バータの出力が入力されている。図７は、この回路の各
ノードの動作波形を示した図である。
【００１９】図６及び図７を参照して、この回路では、
差動増幅回路の出力ノードであるノードＡがハイレベル
の場合（ノードＲ０の電位がノードＲの電位よりも高い
場合）、バッファリング回路の出力であるノードＣが電
源電圧レベルとなり、ＰチャネルＭＯＳトランジスタＱ
８はオフし、ＮチャネルＭＯＳトランジスタＱ７のソー
スとＰチャネルＭＯＳトランジスタＱ５のソースの接続
であるノードＤの電位は、ＮチャネルＭＯＳトランジス
タＱ７によって、［電源電圧（Ｖｃｃ）−Ｖｔ］となる
（図７の波形Ｄ参照）。なお、ＶｔはＮチャネルＭＯＳ
トランジスタのしきい値電圧である。
差動増幅回路の出力ノードであるノードＡがハイレベル
の場合（ノードＲ０の電位がノードＲの電位よりも高い
場合）、バッファリング回路の出力であるノードＣが電
源電圧レベルとなり、ＰチャネルＭＯＳトランジスタＱ
８はオフし、ＮチャネルＭＯＳトランジスタＱ７のソー
スとＰチャネルＭＯＳトランジスタＱ５のソースの接続
であるノードＤの電位は、ＮチャネルＭＯＳトランジス
タＱ７によって、［電源電圧（Ｖｃｃ）−Ｖｔ］となる
（図７の波形Ｄ参照）。なお、ＶｔはＮチャネルＭＯＳ
トランジスタのしきい値電圧である。
【００２０】一方、ノードＡのハイレベルは、［Ｒ０の
電位＋Ｖｔ］であるため、電源電圧Ｖｃｃが［Ｒ０の電
位＋３Ｖｔ］以下であれば、ＰチャネルＭＯＳトランジ
スタＱ５はオンすることなく、トランジスタＱ５、Ｑ６
からなるインバータにオン−オン電流が流れることはな
い。
電位＋Ｖｔ］であるため、電源電圧Ｖｃｃが［Ｒ０の電
位＋３Ｖｔ］以下であれば、ＰチャネルＭＯＳトランジ
スタＱ５はオンすることなく、トランジスタＱ５、Ｑ６
からなるインバータにオン−オン電流が流れることはな
い。
【００２１】これにより、トランジスタＱ５、Ｑ６のゲ
ート長を長くする必要はなくなり、ノードＡからノード
Ｃまでの遅延時間も小さくなる。また、トランジスタＱ
５、Ｑ６のゲート面積が小さいため、ノードＡの入力容
量も小さく、駆動能力が小さい差動増幅回路で駆動して
も、ノードＡは高速に動作することができる。
ート長を長くする必要はなくなり、ノードＡからノード
Ｃまでの遅延時間も小さくなる。また、トランジスタＱ
５、Ｑ６のゲート面積が小さいため、ノードＡの入力容
量も小さく、駆動能力が小さい差動増幅回路で駆動して
も、ノードＡは高速に動作することができる。
【００２２】
【発明が解決しようとする課題】以上説明したように、
図６に示す電圧モニタ回路においては、電源電圧が［Ｒ
０の電位＋３Ｖｔ］以下のとき、トランジスタＱ５はオ
フ状態とされるため、トランジスタＱ５、Ｑ６からなる
インバータにオン−オン電流は流れない。
図６に示す電圧モニタ回路においては、電源電圧が［Ｒ
０の電位＋３Ｖｔ］以下のとき、トランジスタＱ５はオ
フ状態とされるため、トランジスタＱ５、Ｑ６からなる
インバータにオン−オン電流は流れない。
【００２３】しかし、電源電圧が、［Ｒ０の電位＋３Ｖ
ｔ］以上のときトランジスタＱ５がオンするため、トラ
ンジスタＱ５、Ｑ６からなるインバータにオン−オン電
流が流れ、消費電流は増大する。従って、電源電圧が
［Ｒ０の電位＋３Ｖｔ］以上に高い場合には、低消費電
流を実現できない。
ｔ］以上のときトランジスタＱ５がオンするため、トラ
ンジスタＱ５、Ｑ６からなるインバータにオン−オン電
流が流れ、消費電流は増大する。従って、電源電圧が
［Ｒ０の電位＋３Ｖｔ］以上に高い場合には、低消費電
流を実現できない。
【００２４】すなわち、従来の技術では、バッファリン
グ回路の入力信号の振幅が極端に狭い場合、特に、ハイ
レベルが、電源電圧よりもスレッショルド電圧以上低い
ときに電源電圧が高いと消費電流が増加する、という問
題点がある。
グ回路の入力信号の振幅が極端に狭い場合、特に、ハイ
レベルが、電源電圧よりもスレッショルド電圧以上低い
ときに電源電圧が高いと消費電流が増加する、という問
題点がある。
【００２５】この問題を解決するためには、ノードＡが
ハイレベルの場合に、ノードＤの電位をトランジスタＱ
５がオンしない電位に下げればよい。
ハイレベルの場合に、ノードＤの電位をトランジスタＱ
５がオンしない電位に下げればよい。
【００２６】この方法として、従来の技術では、図６に
示す回路において、トランジスタＱ５、Ｑ６からなるイ
ンバータのソースと電源電圧の間にソースとゲートを接
続したトランジスタを直列に何段か挿入する方法がとら
れている。
示す回路において、トランジスタＱ５、Ｑ６からなるイ
ンバータのソースと電源電圧の間にソースとゲートを接
続したトランジスタを直列に何段か挿入する方法がとら
れている。
【００２７】通常の使用条件では、この方法でも何ら問
題はない。しかし、バッファリング回路の入力信号の振
幅が極端に狭い場合は、ノードＤの電位を大きく下げる
ために直列トランジスタの段数を増やさなければならな
い。そして、この方法でノードＤの電位を大きく下げた
場合、トランジスタＱ５、Ｑ６からなるインバータの出
力であるノードＢのハイレベルは、直列トランジスタの
段数をＮとすると、［電源電圧−Ｎ×Ｖｔ］となる。
題はない。しかし、バッファリング回路の入力信号の振
幅が極端に狭い場合は、ノードＤの電位を大きく下げる
ために直列トランジスタの段数を増やさなければならな
い。そして、この方法でノードＤの電位を大きく下げた
場合、トランジスタＱ５、Ｑ６からなるインバータの出
力であるノードＢのハイレベルは、直列トランジスタの
段数をＮとすると、［電源電圧−Ｎ×Ｖｔ］となる。
【００２８】ノードＡがローレベルでトランジスタＱ５
がオンしたとき、電源電圧が低いと、ノードＢの電位が
トランジスタＱ１０のしきい値電圧Ｖｔ以下となり、ト
ランジスタＱ１０をオンできなくなる。このため、出力
信号（ノードＣ）がローレベルにならなくなるため、直
列トランジスタの段数を増加する方法にも限界がある。
がオンしたとき、電源電圧が低いと、ノードＢの電位が
トランジスタＱ１０のしきい値電圧Ｖｔ以下となり、ト
ランジスタＱ１０をオンできなくなる。このため、出力
信号（ノードＣ）がローレベルにならなくなるため、直
列トランジスタの段数を増加する方法にも限界がある。
【００２９】従って、本発明は、上記従来技術の問題点
に鑑みてなされたものであって、その目的は、電源電圧
レベルに大きな影響を受けず低消費電流及び高速動作が
可能なバッファリング回路を提供することにある。
に鑑みてなされたものであって、その目的は、電源電圧
レベルに大きな影響を受けず低消費電流及び高速動作が
可能なバッファリング回路を提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１導電型の第１のＭＯＳトランジスタ
と第２導電型の第２のＭＯＳトランジスタとをインバー
タ型に接続した第１のインバータ型回路と、前記第１の
インバータ型回路に供給する第１の電源と前記第１のイ
ンバータ型回路と、の間に接続され、第１の電源の電圧
に依存しない電位又は依存の非常に小さい電位をゲート
に入力する第３のＭＯＳトランジスタと、前記第３のＭ
ＯＳトランジスタに並列に接続され、前記第１のインバ
ータ型回路の出力とは逆相の信号をゲートに入力する第
４のＭＯＳトランジスタとを有することを特徴とするバ
ッファリング回路を提供するものである。
め、本発明は、第１導電型の第１のＭＯＳトランジスタ
と第２導電型の第２のＭＯＳトランジスタとをインバー
タ型に接続した第１のインバータ型回路と、前記第１の
インバータ型回路に供給する第１の電源と前記第１のイ
ンバータ型回路と、の間に接続され、第１の電源の電圧
に依存しない電位又は依存の非常に小さい電位をゲート
に入力する第３のＭＯＳトランジスタと、前記第３のＭ
ＯＳトランジスタに並列に接続され、前記第１のインバ
ータ型回路の出力とは逆相の信号をゲートに入力する第
４のＭＯＳトランジスタとを有することを特徴とするバ
ッファリング回路を提供するものである。
【００３１】
【作用】上記構成のもと、本発明においては、電源電圧
の高低に関わらず、定常的に電流を流すパスがなく、イ
ンバータ回路は、入力信号の遷移時にのみ、電流を消費
するので、消費電流を少なくすることができる。また、
本発明によれば、信号振幅が中間電位、特にハイレベル
が電源電圧よりもスレッショルド電圧Ｖｔ以上低い電位
の入力信号を入力する場合に、電源電圧のレベルに影響
されず、インバータのオン−オン電流は流れず、消費電
流を低減したものである。
の高低に関わらず、定常的に電流を流すパスがなく、イ
ンバータ回路は、入力信号の遷移時にのみ、電流を消費
するので、消費電流を少なくすることができる。また、
本発明によれば、信号振幅が中間電位、特にハイレベル
が電源電圧よりもスレッショルド電圧Ｖｔ以上低い電位
の入力信号を入力する場合に、電源電圧のレベルに影響
されず、インバータのオン−オン電流は流れず、消費電
流を低減したものである。
【００３２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３３】図１を参照して、本発明の実施の形態に係
るバッファリング回路においては、ＰチャネルＭＯＳト
ランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６と
からなるＣＭＯＳインバータ回路のＰチャネルＭＯＳト
ランジスタＱ５のソースと、電源Ｖｃｃとの間に、好ま
しくは電源電圧に依存しない所定の基準電位Ｒ１をゲー
ト入力とするソースフォロワ構成のＮチャネルＭＯＳト
ランジスタＱ７を挿入し、ＰチャネルＭＯＳトランジス
タＱ５のソースと電源Ｖｃｃとの間に、ゲートにこのＣ
ＭＯＳインバータ回路の出力の反転信号を入力とするＰ
チャネルＭＯＳトランジスタＱ８を接続し、ＣＭＯＳイ
ンバータ回路の入力信号電位がハイレベルのときに、ソ
ースフォロワ出力からは電源電圧に依存しない電圧がＣ
ＭＯＳインバータ回路に供給され、これにより、電源電
圧Ｖｃｃが高いときでも、ＣＭＯＳインバータ回路のＰ
チャネルＭＯＳトランジスタＱ５がオンすることがない
ように構成される。一方、入力信号電位がローレベルの
とき、トランジスタＱ５、Ｑ６からなるＣＭＯＳインバ
ータ回路には、オン状態とされたＰチャネルＭＯＳトラ
ンジスタＱ８を介して電源Ｖｃｃから電源電圧が供給さ
れる。
るバッファリング回路においては、ＰチャネルＭＯＳト
ランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６と
からなるＣＭＯＳインバータ回路のＰチャネルＭＯＳト
ランジスタＱ５のソースと、電源Ｖｃｃとの間に、好ま
しくは電源電圧に依存しない所定の基準電位Ｒ１をゲー
ト入力とするソースフォロワ構成のＮチャネルＭＯＳト
ランジスタＱ７を挿入し、ＰチャネルＭＯＳトランジス
タＱ５のソースと電源Ｖｃｃとの間に、ゲートにこのＣ
ＭＯＳインバータ回路の出力の反転信号を入力とするＰ
チャネルＭＯＳトランジスタＱ８を接続し、ＣＭＯＳイ
ンバータ回路の入力信号電位がハイレベルのときに、ソ
ースフォロワ出力からは電源電圧に依存しない電圧がＣ
ＭＯＳインバータ回路に供給され、これにより、電源電
圧Ｖｃｃが高いときでも、ＣＭＯＳインバータ回路のＰ
チャネルＭＯＳトランジスタＱ５がオンすることがない
ように構成される。一方、入力信号電位がローレベルの
とき、トランジスタＱ５、Ｑ６からなるＣＭＯＳインバ
ータ回路には、オン状態とされたＰチャネルＭＯＳトラ
ンジスタＱ８を介して電源Ｖｃｃから電源電圧が供給さ
れる。
【００３４】
【実施例】上記した本発明の実施の形態をより詳細に説
明すべく、本発明の実施例を図面を参照して以下に説明
する。
明すべく、本発明の実施例を図面を参照して以下に説明
する。
【００３５】図１に、本発明の一実施例に係るバッファ
リング回路を用いた電圧モニタ回路の構成を示す。この
電圧モニタ回路は、ノードＲとノードＲ０の電位を比較
して、その高低関係をディジタル信号で出力する回路で
ある。また、この電圧モニタ回路は、差動増幅回路の出
力（ノードＡ信号）を、本実施例に係るバッファリング
回路に入力する構成とされている。
リング回路を用いた電圧モニタ回路の構成を示す。この
電圧モニタ回路は、ノードＲとノードＲ０の電位を比較
して、その高低関係をディジタル信号で出力する回路で
ある。また、この電圧モニタ回路は、差動増幅回路の出
力（ノードＡ信号）を、本実施例に係るバッファリング
回路に入力する構成とされている。
【００３６】図１を参照して、本実施例のバッファリン
グ回路は、ＰチャネルＭＯＳトランジスタＱ５とＮチャ
ネルＭＯＳトランジスタＱ６がインバータ型に接続さ
れ、トランジスタＱ５のソースと電源との間には、電源
電圧に依存しないリファレンス電圧を抵抗分圧して得た
電位（ノードＲ１）をゲートに入力したＮチャネルＭＯ
ＳトランジスタＱ７と、ＰチャネルＭＯＳトランジスタ
Ｑ８とが並列に挿入されている。
グ回路は、ＰチャネルＭＯＳトランジスタＱ５とＮチャ
ネルＭＯＳトランジスタＱ６がインバータ型に接続さ
れ、トランジスタＱ５のソースと電源との間には、電源
電圧に依存しないリファレンス電圧を抵抗分圧して得た
電位（ノードＲ１）をゲートに入力したＮチャネルＭＯ
ＳトランジスタＱ７と、ＰチャネルＭＯＳトランジスタ
Ｑ８とが並列に挿入されている。
【００３７】そして、ＰチャネルＭＯＳトランジスタＱ
８のゲートには、ＰチャネルＭＯＳトランジスタＱ５と
ＮチャネルＭＯＳトランジスタＱ６からなるインバータ
型回路の出力（ノードＢの信号）を、ＰチャネルＭＯＳ
トランジスタＱ９とＮチャネルＭＯＳトランジスタＱ１
０からなるインバータで逆相とした信号（ノードＣの信
号）が入力されている。
８のゲートには、ＰチャネルＭＯＳトランジスタＱ５と
ＮチャネルＭＯＳトランジスタＱ６からなるインバータ
型回路の出力（ノードＢの信号）を、ＰチャネルＭＯＳ
トランジスタＱ９とＮチャネルＭＯＳトランジスタＱ１
０からなるインバータで逆相とした信号（ノードＣの信
号）が入力されている。
【００３８】本実施例をより詳細に示すため、Ｎチャネ
ルＭＯＳトランジスタＱ７のゲートに入力するノードＲ
１の電位の発生回路の一例を図３に示す。この場合、電
源電圧に依存しない又は依存の非常に小さいリファレン
ス電圧（ＶＲＥＦ）を抵抗分圧することによってノード
Ｒ１の電位を発生させる。さらに、差動増幅回路の入力
信号であるノードＲ０の電位も抵抗分圧することによっ
て発生させる。
ルＭＯＳトランジスタＱ７のゲートに入力するノードＲ
１の電位の発生回路の一例を図３に示す。この場合、電
源電圧に依存しない又は依存の非常に小さいリファレン
ス電圧（ＶＲＥＦ）を抵抗分圧することによってノード
Ｒ１の電位を発生させる。さらに、差動増幅回路の入力
信号であるノードＲ０の電位も抵抗分圧することによっ
て発生させる。
【００３９】ここで、ノードＲ０、Ｒ１の電位の発生方
法は、当然の事ながら他の方法を用いてもよい。すなわ
ち、本発明においては、これらのノード電位Ｒ１、Ｒ０
（例えば電位Ｒ１＞電位Ｒ０）が得られればよく、電位
発生の方法は他のいかなる方法でもあってもよい。
法は、当然の事ながら他の方法を用いてもよい。すなわ
ち、本発明においては、これらのノード電位Ｒ１、Ｒ０
（例えば電位Ｒ１＞電位Ｒ０）が得られればよく、電位
発生の方法は他のいかなる方法でもあってもよい。
【００４０】次に、このバッファリング回路の動作につ
いて、図２の各ノードの動作波形図を参照して詳細に説
明する。従来技術でも説明したように、図１に示した差
動増幅回路は、ノードＲの電位とノードＲ０の電位を比
較し、ノードＲの電位がノードＲ０の電位より高いとき
にはローレベル、低いときにはハイレベルの信号をノー
ドＡに出力する。
いて、図２の各ノードの動作波形図を参照して詳細に説
明する。従来技術でも説明したように、図１に示した差
動増幅回路は、ノードＲの電位とノードＲ０の電位を比
較し、ノードＲの電位がノードＲ０の電位より高いとき
にはローレベル、低いときにはハイレベルの信号をノー
ドＡに出力する。
【００４１】ここで、差動増幅回路の出力ノードＡのロ
ーレベルはグランド電圧、ハイレベルは［Ｒ０の電位＋
Ｖｔ］である。ノードＡがローレベルのとき（図２の波
形図において、Ｒ＞Ｒ０の期間参照）、ＰチャネルＭＯ
ＳトランジスタＱ５はオン、ＮチャネルＭＯＳトランジ
スタＱ６はオフし、バッファリング回路の出力であるノ
ードＢはハイレベル、ノードＣの電位はグランド電位と
なる。従って、ＰチャネルＭＯＳトランジスタＱ８がオ
ンするので、ＰチャネルＭＯＳトランジスタＱ５のソー
スであるノードＤの電位は電源電圧Ｖｃｃとなり、イン
バータの出力であるノードＢの電位も電源電圧Ｖｃｃと
なる。
ーレベルはグランド電圧、ハイレベルは［Ｒ０の電位＋
Ｖｔ］である。ノードＡがローレベルのとき（図２の波
形図において、Ｒ＞Ｒ０の期間参照）、ＰチャネルＭＯ
ＳトランジスタＱ５はオン、ＮチャネルＭＯＳトランジ
スタＱ６はオフし、バッファリング回路の出力であるノ
ードＢはハイレベル、ノードＣの電位はグランド電位と
なる。従って、ＰチャネルＭＯＳトランジスタＱ８がオ
ンするので、ＰチャネルＭＯＳトランジスタＱ５のソー
スであるノードＤの電位は電源電圧Ｖｃｃとなり、イン
バータの出力であるノードＢの電位も電源電圧Ｖｃｃと
なる。
【００４２】一方、ノードＡがハイレベルのとき（図２
の波形図において、Ｒ０＞Ｒの期間参照）、Ｎチャネル
ＭＯＳトランジスタＱ６がオンし、ノードＢの電位がグ
ランド電圧となり、ノードＣの電位は電源電圧Ｖｃｃと
なる。従って、ＰチャネルＭＯＳトランジスタＱ８がオ
フし、ノードＤの電位は、ＮチャネルＭＯＳトランジス
タＱ７によってリファレンスＲ１のソースフォロワで発
生した、［リファレンスＲ１の電位−Ｖｔ］となる。
の波形図において、Ｒ０＞Ｒの期間参照）、Ｎチャネル
ＭＯＳトランジスタＱ６がオンし、ノードＢの電位がグ
ランド電圧となり、ノードＣの電位は電源電圧Ｖｃｃと
なる。従って、ＰチャネルＭＯＳトランジスタＱ８がオ
フし、ノードＤの電位は、ＮチャネルＭＯＳトランジス
タＱ７によってリファレンスＲ１のソースフォロワで発
生した、［リファレンスＲ１の電位−Ｖｔ］となる。
【００４３】このとき、リファレンスＲ１の電位を、
［Ｒ０の電位＋３Ｖｔ］以下となるようにしておけば、
ノードＡがハイレベルのとき、電源電圧レベルにかかわ
らず、インバータを構成するＰチャネルＭＯＳトランジ
スタＱ５はオフするため、インバータにオン−オン電流
が流れることはない。
［Ｒ０の電位＋３Ｖｔ］以下となるようにしておけば、
ノードＡがハイレベルのとき、電源電圧レベルにかかわ
らず、インバータを構成するＰチャネルＭＯＳトランジ
スタＱ５はオフするため、インバータにオン−オン電流
が流れることはない。
【００４４】このように、本実施例のバッファリング回
路は、図６に示した、改良された従来の回路と同一レベ
ルの高速性を備えると共に、電源電圧の高い場合でも低
電流消費能力を備えている。
路は、図６に示した、改良された従来の回路と同一レベ
ルの高速性を備えると共に、電源電圧の高い場合でも低
電流消費能力を備えている。
【００４５】以上、上記実施例では、説明を容易化する
ために、ＮチャネルＭＯＳトランジスタのしきい値電圧
ＶTNとＰチャネルＭＯＳトランジスタのしきい値電圧Ｖ
TP（絶対値）の値を区別せずに、同一の値Ｖｔとして説
明したが、本発明においては、ＮチャネルＭＯＳトラン
ジスタのしきい値電圧ＶTNとＰチャネルＭＯＳトランジ
スタのしきい値電圧ＶTPの値が相違してもよいことは勿
論である。
ために、ＮチャネルＭＯＳトランジスタのしきい値電圧
ＶTNとＰチャネルＭＯＳトランジスタのしきい値電圧Ｖ
TP（絶対値）の値を区別せずに、同一の値Ｖｔとして説
明したが、本発明においては、ＮチャネルＭＯＳトラン
ジスタのしきい値電圧ＶTNとＰチャネルＭＯＳトランジ
スタのしきい値電圧ＶTPの値が相違してもよいことは勿
論である。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
信号振幅が中間電位、特にハイレベルが電源電圧Ｖｃｃ
よりもしきい値電圧Ｖｔ以上低い電位の入力信号を入力
する場合に、電源電圧のレベルに影響されず、低消費電
流能力を持ち、高速に動作するバッファリング回路を提
供することができる。
信号振幅が中間電位、特にハイレベルが電源電圧Ｖｃｃ
よりもしきい値電圧Ｖｔ以上低い電位の入力信号を入力
する場合に、電源電圧のレベルに影響されず、低消費電
流能力を持ち、高速に動作するバッファリング回路を提
供することができる。
【図１】本発明の実施例に係るバッファリング回路を使
用した電圧モニタ回路の回路構成を示す図である。
用した電圧モニタ回路の回路構成を示す図である。
【図２】本発明の実施例を説明するための波形図であ
り、図１の電圧モニタ回路の各ノードの動作波形を示す
図である。
り、図１の電圧モニタ回路の各ノードの動作波形を示す
図である。
【図３】本発明の実施例を説明するための図であり、図
１の電圧モニタ回路に入力するノードＲ０、Ｒ１の電圧
発生回路の一例を示す回路図である。
１の電圧モニタ回路に入力するノードＲ０、Ｒ１の電圧
発生回路の一例を示す回路図である。
【図４】従来の電圧モニタ回路の回路構成の一例を示す
図である。
図である。
【図５】図４の回路の各ノードの動作波形を示す図であ
る。
る。
【図６】改良された従来の電圧モニタ回路の回路構成を
示す図である。
示す図である。
【図７】図６の回路の各ノードの動作波形を示す図であ
る。
る。
Ｑ１、Ｑ２、Ｑ５、Ｑ８、Ｑ９ Ｐ型トランジスタ Ｑ３、Ｑ４、Ｑ６、Ｑ７、Ｑ１０ Ｎ型トランジスタ Ｘ１、Ｘ２、Ｘ３ 抵抗 Ｖｃｃ 電源 ＶＲＥＦ リファレンス電圧 Ｔ 定電流源
Claims (4)
- 【請求項１】第１導電型の第１のＭＯＳトランジスタ
と、第２導電型の第２のＭＯＳトランジスタと、をイン
バータ型に接続してなる第１のインバータ型回路と、 前記第１のインバータ型回路に供給する第１の電源と、
前記第１のインバータ型回路と、の間に接続され、前記
第１の電源の電圧に依存しないか又は非常に依存の小さ
い電位をゲートに入力する第３のＭＯＳトランジスタ
と、 前記第３のＭＯＳトランジスタに並列に接続され、前記
第１のインバータ型回路の出力とは逆相の信号をゲート
に入力する第４のＭＯＳトランジスタと、 を有することを特徴とするバッファリング回路。 - 【請求項２】ＣＭＯＳインバータと電源との間に、所定
の基準電圧を入力とするソースフォロワ回路を挿入し、 前記ＣＭＯＳインバータの入力信号がハイレベルのとき
に、前記ソースフォロワ回路の出力から所定の電圧が前
記ＣＭＯＳインバータに供給され、これにより、電源電
圧が前記入力信号のハイレベルに比して高いときでも、
前記ＣＭＯＳインバータを構成するＰチャネルＭＯＳト
ランジスタがオンすることがないように構成されたこと
を特徴とするバッファリング回路。 - 【請求項３】前記入力信号がローレベルのときには、前
記ＣＭＯＳインバータに前記電源電圧が供給されるよう
に切替制御されることを特徴とする請求項２記載のバッ
ファリング回路。 - 【請求項４】前記ソースフォロワ回路に入力される所定
の基準電圧が、前記電源電圧に依存しないか又は前記電
源電圧への依存が小さいことを特徴とする請求項２又は
３記載のバッファリング回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093086A JP2885177B2 (ja) | 1996-03-22 | 1996-03-22 | 電源モニタ回路 |
| US08/823,001 US5929679A (en) | 1996-03-22 | 1997-03-21 | Voltage monitoring circuit capable of reducing power dissipation |
| KR1019970010273A KR100251254B1 (ko) | 1996-03-22 | 1997-03-22 | 파워 손실을 절감할 수 있는 전압 감시 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093086A JP2885177B2 (ja) | 1996-03-22 | 1996-03-22 | 電源モニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09257839A true JPH09257839A (ja) | 1997-10-03 |
| JP2885177B2 JP2885177B2 (ja) | 1999-04-19 |
Family
ID=14072726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8093086A Expired - Fee Related JP2885177B2 (ja) | 1996-03-22 | 1996-03-22 | 電源モニタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5929679A (ja) |
| JP (1) | JP2885177B2 (ja) |
| KR (1) | KR100251254B1 (ja) |
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|---|---|---|---|---|
| WO2004055987A1 (ja) * | 2002-12-13 | 2004-07-01 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置およびこれを用いた表示装置 |
| JP2009058693A (ja) * | 2007-08-30 | 2009-03-19 | Sony Corp | 遅延回路、半導体制御回路、表示装置、および電子機器 |
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| TW466830B (en) * | 2000-05-12 | 2001-12-01 | United Microelectronics Corp | Input buffer |
| JP2002133863A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 電位検出回路 |
| US6650161B2 (en) * | 2000-12-28 | 2003-11-18 | Intel Corporation | Clock distribution network having regulated power supply |
| KR100416625B1 (ko) * | 2002-05-09 | 2004-01-31 | 삼성전자주식회사 | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 |
| JP4245904B2 (ja) * | 2002-11-14 | 2009-04-02 | セイコーインスツル株式会社 | 電圧検出回路 |
| US7327168B2 (en) | 2002-11-20 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
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| KR100535114B1 (ko) * | 2003-03-28 | 2005-12-07 | 주식회사 하이닉스반도체 | 파워 업 검출 장치 |
| US7064586B2 (en) * | 2003-12-19 | 2006-06-20 | Infineon Technologies, Ag | Input buffer circuit including reference voltage monitoring circuit |
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| KR100859832B1 (ko) * | 2006-09-21 | 2008-09-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부전위 모니터 장치 및 모니터방법 |
| KR20150112108A (ko) * | 2014-03-26 | 2015-10-07 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN115308467A (zh) * | 2021-05-07 | 2022-11-08 | 脸萌有限公司 | 集成电路内部电压检测电路、检测方法以及集成电路 |
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|---|---|---|---|---|
| JPS5326175A (en) * | 1976-08-23 | 1978-03-10 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5672522A (en) * | 1979-11-16 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Complementary circuit |
| JPS5877317A (ja) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | シユミツト・トリガ回路 |
| JPS5923915A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| JPS62194732A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | デジタルバツフア回路 |
| JPS63164526A (ja) * | 1986-12-25 | 1988-07-07 | Toshiba Corp | レベルコンバ−タ |
| FR2613491B1 (fr) * | 1987-04-03 | 1989-07-21 | Thomson Csf | Dispositif de detection du niveau haut d'une tension en technologie mos |
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1996
- 1996-03-22 JP JP8093086A patent/JP2885177B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-21 US US08/823,001 patent/US5929679A/en not_active Expired - Lifetime
- 1997-03-22 KR KR1019970010273A patent/KR100251254B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR970068169A (ko) | 1997-10-13 |
| US5929679A (en) | 1999-07-27 |
| JP2885177B2 (ja) | 1999-04-19 |
| KR100251254B1 (ko) | 2000-04-15 |
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