JPH09257839A - バッファリング回路 - Google Patents
バッファリング回路Info
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- JPH09257839A JPH09257839A JP8093086A JP9308696A JPH09257839A JP H09257839 A JPH09257839 A JP H09257839A JP 8093086 A JP8093086 A JP 8093086A JP 9308696 A JP9308696 A JP 9308696A JP H09257839 A JPH09257839 A JP H09257839A
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Abstract
号をバッファリングする場合、特にハイレベルが電源電
圧より低いときに、電源電圧に大きな影響を受けずに低
消費電流かつ高速で動作するバッファリング回路の提
供。 【解決手段】入力インバータの電源電圧側にトランジス
タQ7を入れて、ノードAがハイレベルのときに、ノー
ドDの電位を電源電圧に依存しないノードR1のソース
ホロアで発生させ、これにより電源電圧が高いときで
も、トランジスタQ5がオンすることはなく、入力イン
バータにオン−オン電流は流れず、このため定常状態で
オン−オン電流を流すことはなく低消費電流のバッファ
リング回路となる。
Description
路に関し、特に差動増幅回路とバッファリング回路を組
み合わせた電圧モニタ回路の構成に関する。
ベルは、ハイレベルが電源電圧、ローレベルがグランド
電圧とされている。しかし、差動増幅回路の出力、及び
2つの異なる電源系の接続部では、必ずしもこの関係が
成り立つとは限らない。電源電圧と入力信号のハイレベ
ルの電位の差が、PチャネルMOSトランジスタのしき
い値電圧(ゲートしきい値電圧)Vtよりも大きな差電
位であった場合に、この入力信号を、PチャネルMOS
トランジスタとNチャネルMOSトランジスタとが電源
と接地間に直列形態に接続された、通常のCMOSイン
バータ回路でバッファリングを行うと、入力信号がハイ
レベルの時に、CMOSインバータを構成するNチャネ
ルMOSトランジスタとPチャネルMOSトランジスタ
とがいずれもオン状態となり、電源側からこのCMOS
インバータを介して電流(「貫通電流」又は「オン−オ
ン電流」という)が流れることになり、電流を浪費す
る。
タには、通常チャネル長を長くして電流能力を小さく抑
えたトランジスタを使用し、浪費電流を抑える方法がと
られる。
レンス端子R0の電位(リファレンス電位)と比較し、
この電位の高低関係をディジタル信号に変換して出力す
る電圧モニタ回路を示す。この電圧モニタ回路は、ソー
スが定電流源Tに共通接続され差動対を構成するPチャ
ネルMOSトランジスタQ1、Q2と、この差動対のド
レインに接続されカレントミラー構成のNチャネルMO
SトランジスタQ3、Q4(電流負荷として作用)から
なる差動増幅回路と、CMOSインバータ回路を2段接
続してなるバッファリング回路と、から構成されてい
る。
について、各ノードの動作波形を示した図5を参照して
説明する。
よりも高い場合には、ノードAはグランド電圧の近傍ま
で下がっている。
の電位よりも低くなると、トランジスタQ1、Q2はコ
モンソースのため、トランジスタQ1はオフ、トランジ
スタQ2はオンとなり、トランジスタQ1に電流が流れ
なくなるため、トランジスタQ4はオフとなる。従っ
て、ノードAの電荷は、トランジスタQ2を介して定電
流源Tの電流i1によって充電され、ノードAの電位は
上昇する。
トランジスタQ5とNチャネルMOSトランジスタQ6
とからなるCMOSインバータのスレッショルド電圧
(論理しきい値電圧)よりも高い場合には、このインバ
ータの出力ノードBはローレベルとなり、バッファリン
グ回路の出力であるノードCには電源電圧レベルが出力
される。
のソースの共通接続点)は、トランジスタQ1によっ
て、リファレンスR0の電位よりも、PチャネルMOS
トランジスタのしきい値電圧Vtだけ高い電位にクラン
プされている。
Q2のドレインであるノードAの電位は、[R0の電位
+Vt]までしか上がらないことになり、ノードAのハ
イレベル電位が、[電源電圧(Vcc)−Vt]よりも
低い場合、トランジスタQ5、Q6からなるインバータ
は、オン−オン電流(トランジスタQ5、Q6が共にオ
ン時に流れる電流)が流れることになる。このため、こ
れを回避するために、トランジスタQ5、Q6はゲート
長の長いトランジスタを使用する必要がある。
0の電位よりも高くなると、トランジスタQ1はオン、
トランジスタQ2はオフとなり、トランジスタQ1に定
電流源Tの電流i1が流れ、トランジスタQ4がオンす
る。従って、ノードAの電荷は放電され、ノードAの電
位はグランド電圧近くまで下がる。そして、バッファリ
ング回路によりノードCには、グランド電圧レベルが出
力される。
タ回路では、差動増幅回路の出力であるノードAのハイ
レベルが、[電源電圧(Vcc)−Vt]以下の場合に
は、トランジスタQ5、Q6はゲート長の長いトランジ
スタを使用する必要がある。
り、電圧モニタ回路の応答特性を極めて遅くしてしま
う。
ト長が長いため、ゲート面積が広く、ゲート容量が大き
い。
源Tを流れる電流i1と同等であり、極めて小さい。
Aの電位変化が緩やかになり、加えてトランジスタQ
5、Q6の電流能力も小さいため、トランジスタQ5、
Q6からなるインバータの出力ノードであるノードBの
電位変化は遅い。
0の電位との高低関係が反転してから、バッファリング
回路の出力Cのレベルが反転するまでに大きな遅延時間
が発生してしまう。
−152341号公報には、低消費電流と高速応答性の
両方を備えた電圧モニタ回路として、図6に示すような
差動増幅回路とインバータ2段のバッファリング回路と
の構成が提案され、実用化されている。図6に示すよう
に、差動増幅回路は図4に示したものと同様とされ、バ
ッファリング回路は、トランジスタQ5、Q6からなる
インバータと電源Vccの間に、ダイオード接続された
NチャネルMOSトランジスタQ7を備え、このトラン
ジスタQ7と並列にPチャネルMOSトランジスタQ8
が接続されており、PチャネルMOSトランジスタQ8
のゲートには、トランジスタQ9、Q10からなるイン
バータの出力が入力されている。図7は、この回路の各
ノードの動作波形を示した図である。
差動増幅回路の出力ノードであるノードAがハイレベル
の場合(ノードR0の電位がノードRの電位よりも高い
場合)、バッファリング回路の出力であるノードCが電
源電圧レベルとなり、PチャネルMOSトランジスタQ
8はオフし、NチャネルMOSトランジスタQ7のソー
スとPチャネルMOSトランジスタQ5のソースの接続
であるノードDの電位は、NチャネルMOSトランジス
タQ7によって、[電源電圧(Vcc)−Vt]となる
(図7の波形D参照)。なお、VtはNチャネルMOS
トランジスタのしきい値電圧である。
電位+Vt]であるため、電源電圧Vccが[R0の電
位+3Vt]以下であれば、PチャネルMOSトランジ
スタQ5はオンすることなく、トランジスタQ5、Q6
からなるインバータにオン−オン電流が流れることはな
い。
ート長を長くする必要はなくなり、ノードAからノード
Cまでの遅延時間も小さくなる。また、トランジスタQ
5、Q6のゲート面積が小さいため、ノードAの入力容
量も小さく、駆動能力が小さい差動増幅回路で駆動して
も、ノードAは高速に動作することができる。
図6に示す電圧モニタ回路においては、電源電圧が[R
0の電位+3Vt]以下のとき、トランジスタQ5はオ
フ状態とされるため、トランジスタQ5、Q6からなる
インバータにオン−オン電流は流れない。
t]以上のときトランジスタQ5がオンするため、トラ
ンジスタQ5、Q6からなるインバータにオン−オン電
流が流れ、消費電流は増大する。従って、電源電圧が
[R0の電位+3Vt]以上に高い場合には、低消費電
流を実現できない。
グ回路の入力信号の振幅が極端に狭い場合、特に、ハイ
レベルが、電源電圧よりもスレッショルド電圧以上低い
ときに電源電圧が高いと消費電流が増加する、という問
題点がある。
ハイレベルの場合に、ノードDの電位をトランジスタQ
5がオンしない電位に下げればよい。
示す回路において、トランジスタQ5、Q6からなるイ
ンバータのソースと電源電圧の間にソースとゲートを接
続したトランジスタを直列に何段か挿入する方法がとら
れている。
題はない。しかし、バッファリング回路の入力信号の振
幅が極端に狭い場合は、ノードDの電位を大きく下げる
ために直列トランジスタの段数を増やさなければならな
い。そして、この方法でノードDの電位を大きく下げた
場合、トランジスタQ5、Q6からなるインバータの出
力であるノードBのハイレベルは、直列トランジスタの
段数をNとすると、[電源電圧−N×Vt]となる。
がオンしたとき、電源電圧が低いと、ノードBの電位が
トランジスタQ10のしきい値電圧Vt以下となり、ト
ランジスタQ10をオンできなくなる。このため、出力
信号(ノードC)がローレベルにならなくなるため、直
列トランジスタの段数を増加する方法にも限界がある。
に鑑みてなされたものであって、その目的は、電源電圧
レベルに大きな影響を受けず低消費電流及び高速動作が
可能なバッファリング回路を提供することにある。
め、本発明は、第1導電型の第1のMOSトランジスタ
と第2導電型の第2のMOSトランジスタとをインバー
タ型に接続した第1のインバータ型回路と、前記第1の
インバータ型回路に供給する第1の電源と前記第1のイ
ンバータ型回路と、の間に接続され、第1の電源の電圧
に依存しない電位又は依存の非常に小さい電位をゲート
に入力する第3のMOSトランジスタと、前記第3のM
OSトランジスタに並列に接続され、前記第1のインバ
ータ型回路の出力とは逆相の信号をゲートに入力する第
4のMOSトランジスタとを有することを特徴とするバ
ッファリング回路を提供するものである。
の高低に関わらず、定常的に電流を流すパスがなく、イ
ンバータ回路は、入力信号の遷移時にのみ、電流を消費
するので、消費電流を少なくすることができる。また、
本発明によれば、信号振幅が中間電位、特にハイレベル
が電源電圧よりもスレッショルド電圧Vt以上低い電位
の入力信号を入力する場合に、電源電圧のレベルに影響
されず、インバータのオン−オン電流は流れず、消費電
流を低減したものである。
図面を参照して詳細に説明する。
るバッファリング回路においては、PチャネルMOSト
ランジスタQ5とNチャネルMOSトランジスタQ6と
からなるCMOSインバータ回路のPチャネルMOSト
ランジスタQ5のソースと、電源Vccとの間に、好ま
しくは電源電圧に依存しない所定の基準電位R1をゲー
ト入力とするソースフォロワ構成のNチャネルMOSト
ランジスタQ7を挿入し、PチャネルMOSトランジス
タQ5のソースと電源Vccとの間に、ゲートにこのC
MOSインバータ回路の出力の反転信号を入力とするP
チャネルMOSトランジスタQ8を接続し、CMOSイ
ンバータ回路の入力信号電位がハイレベルのときに、ソ
ースフォロワ出力からは電源電圧に依存しない電圧がC
MOSインバータ回路に供給され、これにより、電源電
圧Vccが高いときでも、CMOSインバータ回路のP
チャネルMOSトランジスタQ5がオンすることがない
ように構成される。一方、入力信号電位がローレベルの
とき、トランジスタQ5、Q6からなるCMOSインバ
ータ回路には、オン状態とされたPチャネルMOSトラ
ンジスタQ8を介して電源Vccから電源電圧が供給さ
れる。
明すべく、本発明の実施例を図面を参照して以下に説明
する。
リング回路を用いた電圧モニタ回路の構成を示す。この
電圧モニタ回路は、ノードRとノードR0の電位を比較
して、その高低関係をディジタル信号で出力する回路で
ある。また、この電圧モニタ回路は、差動増幅回路の出
力(ノードA信号)を、本実施例に係るバッファリング
回路に入力する構成とされている。
グ回路は、PチャネルMOSトランジスタQ5とNチャ
ネルMOSトランジスタQ6がインバータ型に接続さ
れ、トランジスタQ5のソースと電源との間には、電源
電圧に依存しないリファレンス電圧を抵抗分圧して得た
電位(ノードR1)をゲートに入力したNチャネルMO
SトランジスタQ7と、PチャネルMOSトランジスタ
Q8とが並列に挿入されている。
8のゲートには、PチャネルMOSトランジスタQ5と
NチャネルMOSトランジスタQ6からなるインバータ
型回路の出力(ノードBの信号)を、PチャネルMOS
トランジスタQ9とNチャネルMOSトランジスタQ1
0からなるインバータで逆相とした信号(ノードCの信
号)が入力されている。
ルMOSトランジスタQ7のゲートに入力するノードR
1の電位の発生回路の一例を図3に示す。この場合、電
源電圧に依存しない又は依存の非常に小さいリファレン
ス電圧(VREF)を抵抗分圧することによってノード
R1の電位を発生させる。さらに、差動増幅回路の入力
信号であるノードR0の電位も抵抗分圧することによっ
て発生させる。
法は、当然の事ながら他の方法を用いてもよい。すなわ
ち、本発明においては、これらのノード電位R1、R0
(例えば電位R1>電位R0)が得られればよく、電位
発生の方法は他のいかなる方法でもあってもよい。
いて、図2の各ノードの動作波形図を参照して詳細に説
明する。従来技術でも説明したように、図1に示した差
動増幅回路は、ノードRの電位とノードR0の電位を比
較し、ノードRの電位がノードR0の電位より高いとき
にはローレベル、低いときにはハイレベルの信号をノー
ドAに出力する。
ーレベルはグランド電圧、ハイレベルは[R0の電位+
Vt]である。ノードAがローレベルのとき(図2の波
形図において、R>R0の期間参照)、PチャネルMO
SトランジスタQ5はオン、NチャネルMOSトランジ
スタQ6はオフし、バッファリング回路の出力であるノ
ードBはハイレベル、ノードCの電位はグランド電位と
なる。従って、PチャネルMOSトランジスタQ8がオ
ンするので、PチャネルMOSトランジスタQ5のソー
スであるノードDの電位は電源電圧Vccとなり、イン
バータの出力であるノードBの電位も電源電圧Vccと
なる。
の波形図において、R0>Rの期間参照)、Nチャネル
MOSトランジスタQ6がオンし、ノードBの電位がグ
ランド電圧となり、ノードCの電位は電源電圧Vccと
なる。従って、PチャネルMOSトランジスタQ8がオ
フし、ノードDの電位は、NチャネルMOSトランジス
タQ7によってリファレンスR1のソースフォロワで発
生した、[リファレンスR1の電位−Vt]となる。
[R0の電位+3Vt]以下となるようにしておけば、
ノードAがハイレベルのとき、電源電圧レベルにかかわ
らず、インバータを構成するPチャネルMOSトランジ
スタQ5はオフするため、インバータにオン−オン電流
が流れることはない。
路は、図6に示した、改良された従来の回路と同一レベ
ルの高速性を備えると共に、電源電圧の高い場合でも低
電流消費能力を備えている。
ために、NチャネルMOSトランジスタのしきい値電圧
VTNとPチャネルMOSトランジスタのしきい値電圧V
TP(絶対値)の値を区別せずに、同一の値Vtとして説
明したが、本発明においては、NチャネルMOSトラン
ジスタのしきい値電圧VTNとPチャネルMOSトランジ
スタのしきい値電圧VTPの値が相違してもよいことは勿
論である。
信号振幅が中間電位、特にハイレベルが電源電圧Vcc
よりもしきい値電圧Vt以上低い電位の入力信号を入力
する場合に、電源電圧のレベルに影響されず、低消費電
流能力を持ち、高速に動作するバッファリング回路を提
供することができる。
用した電圧モニタ回路の回路構成を示す図である。
り、図1の電圧モニタ回路の各ノードの動作波形を示す
図である。
1の電圧モニタ回路に入力するノードR0、R1の電圧
発生回路の一例を示す回路図である。
図である。
る。
示す図である。
る。
Claims (4)
- 【請求項1】第1導電型の第1のMOSトランジスタ
と、第2導電型の第2のMOSトランジスタと、をイン
バータ型に接続してなる第1のインバータ型回路と、 前記第1のインバータ型回路に供給する第1の電源と、
前記第1のインバータ型回路と、の間に接続され、前記
第1の電源の電圧に依存しないか又は非常に依存の小さ
い電位をゲートに入力する第3のMOSトランジスタ
と、 前記第3のMOSトランジスタに並列に接続され、前記
第1のインバータ型回路の出力とは逆相の信号をゲート
に入力する第4のMOSトランジスタと、 を有することを特徴とするバッファリング回路。 - 【請求項2】CMOSインバータと電源との間に、所定
の基準電圧を入力とするソースフォロワ回路を挿入し、 前記CMOSインバータの入力信号がハイレベルのとき
に、前記ソースフォロワ回路の出力から所定の電圧が前
記CMOSインバータに供給され、これにより、電源電
圧が前記入力信号のハイレベルに比して高いときでも、
前記CMOSインバータを構成するPチャネルMOSト
ランジスタがオンすることがないように構成されたこと
を特徴とするバッファリング回路。 - 【請求項3】前記入力信号がローレベルのときには、前
記CMOSインバータに前記電源電圧が供給されるよう
に切替制御されることを特徴とする請求項2記載のバッ
ファリング回路。 - 【請求項4】前記ソースフォロワ回路に入力される所定
の基準電圧が、前記電源電圧に依存しないか又は前記電
源電圧への依存が小さいことを特徴とする請求項2又は
3記載のバッファリング回路。
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