KR100528480B1 - 반도체장치의 전기적 퓨즈 회로 - Google Patents

반도체장치의 전기적 퓨즈 회로 Download PDF

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KR100528480B1 KR10-2003-0089049A KR20030089049A KR100528480B1 KR 100528480 B1 KR100528480 B1 KR 100528480B1 KR 20030089049 A KR20030089049 A KR 20030089049A KR 100528480 B1 KR100528480 B1 KR 100528480B1
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Abstract

본 발명은 정확한 프로그램이 가능한 퓨즈회로에 관한 것이다.
본 발명은 퓨즈소자를 프로그램하기 위한 트랜지스터의 게이트전압을 칩내에서 가장 높은 전압을 사용함으로써 보다 정확한 퓨즈의 프로그램을 할 수 있는 퓨즈회로를 개시한다.

Description

반도체장치의 전기적 퓨즈 회로{ELECTRICAL-FUSE CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 반도체 집적 회로에 구비되는 퓨즈 회로에 관한 것이다.
반도체 메모리 장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 메모리 셀의 결함(defect) 발생 가능성을 증가시키고 이는 곧 생산 수율을 저하시키는 요인이 된다. 일반적으로 반도체 메모리 장치가 몇 개의 결함 메모리 셀들, 심지어는 단 한 개의 결함 셀만을 가지더라도 그 메모리 장치는 제품으로서 출하될 수 없다.
이와 같이, 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 시도들이 진행되고 있으며, 그 대표적인 것이 퓨즈회로를 이용한 리던던시회로를 사용하는 것이다.
반도체장치에 있어서, 불량이 발생한 셀을 정상적인 셀로의 교체하여 칩이 정상적인 동작을 할 수 있도록 사용되고 있는 리던던시 기술은 일반적으로 두 가지 정도 있는데, 첫 번째 방법은, 레이저(Laser) 장치를 이용한 퓨즈 컷팅(Cutting) 방법이고, 두 번째 방법은 퓨즈를 구성하고 있는 재질에 일정량의 전류를 흐르게 함으로서 퓨즈의 재질의 상태변화를 유도하여 결국에는 전기적으로 퓨즈의 상태가 단락되도록 하는 방법이다.
특히 두 번째 방법의 경우에는, 칩의 패키지 조립이 완료된 이후에 사용할 수 있는 방법으로서 이를 전기적퓨즈(Electrical Fuse, E-FUSE) 방식이라고 하며, 패키지 상태에서 발생하는 불량셀을 정상적인 셀로의 교체가 가능하다는 점에서, 칩을 제조하는 제조자의 입장에서 레이저를 이용한 퓨즈 컷팅 방식에 비하여 E-FUSE 방식을 선호하고 있다.
그러나, E-FUSE는 레이저 커팅방식의 퓨즈에 비해 퓨즈의 단락 유무에 대한 정확도가 떨어진다는 단점이 있다.
E-FUSE를 이용한 퓨즈회로의 일 예가 U.S. Pat. No. 6,498,526에 "FUSE CIRCUIT AND PROGRAM STATUS DETECTING METHOD THEREOF" 이라는 제목으로 개시되어 있다.
도 1은 상기 특허의 도 2에 도시된 퓨즈회로를 보여주는 도면이다.
도 1에 도시된 종래의 퓨즈회로는 제 1 퓨즈 저항 소자 (R1)와 제 2 퓨즈 저항 소자 (R2)를 포함하며, 상기 퓨즈 저항 소자들 (R1, R2)은 서로 다른 저항값들을 갖도록 구현된다. PMOS트랜지스터(P1)는 상기 퓨즈 저항 소자 (R1)의 제 2 단자에 연결된 소오스 및 A로 표기된 노드에 연결된 드레인을 갖는다. 게이트가 노드 (A)에 연결된 PMOS 트랜지스터(P2)는 상기 퓨즈 저항 소자 (R2)의 제 2 단자에 연결된 소오스 및 B로 표기된 노드에 연결된 드레인을 갖는다. 상기 PMOS트랜지스터(P1)의 게이트는 노드(B)에 연결된다. NMOS트랜지스터(N1)는 노드(A)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 노드 (B)에 연결된 게이트를 갖는다. NMOS트랜지스터(N2)의 게이트는 노드(A)에 연결되고, 드레인은 노드(B)에 연결되며, 소오스는 접지 전압에 연결된다. 상기 트랜지스터들 (P1, P2, N1, N2)은 도면에 도시된 바와 같이 상보 래치 회로 (complementary latch circuit)를 구성한다.
그러나, 이와 같은 종래의 퓨즈회로는 상기에서 지적한 바와 같이 퓨즈의 단락 유무에 대한 정확도, 즉 퓨즈회로의 신뢰성이 낮다는 단점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 퓨즈의 단락 유무에 대한 정확성을 높일 수 있는 회로를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은 복수의 동작전압들로 동작하는 반도체장치의 퓨즈회로에 있어서, 전원전압에 제 1단자가 연결되는 퓨즈저항과; 상기 퓨즈저항의 제 2단자와 접지전압 사이에 형성된 전류통로를 갖는 트랜지스터;를 포함하여 구성되며, 상기 트랜지스터의 게이트에는 상기 동작전압들 중 반도체장치에 인가되는 외부전원전압보다 높은 전압레벨을 갖는 동작전압이 인가되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 게이트에 인가되는 동작전압은 상기 반도체장치의 동작전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 퓨즈저항의 제 1단자에 연결되는 전원전압은 상기 반도체장치에 인가되는 외부전원전압을 승압한 승압전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 승압전압은 상기 반도체장치 내에서 발생하는 전원전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 외부전원전압 레벨로 입력된 신호를 상기 외부전원전압을 승압한 승압전압 레벨의 신호로 출력하며, 출력단자가 상기 트랜지스터의 게이트에 연결되는 레벨시프트회로를 포함하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 다른 구성은 복수의 동작전압들로 동작하는 반도체장치의 퓨즈회로에 있어서, 전원전압에 연결된 제 1단자 및 제 2단자를 갖는 제 1퓨즈저항소자와; 상기 전원전압에 연결된 제 1단자 및, 제 2단자를 갖는 제 2퓨즈저항소자와; 상기 제 1 및 제 2퓨즈저항소자들의 제 2단자들에 각각 연결된 제 1 및 제 2노드들과; 상기 제 1 및 제 2퓨즈저항소자들을 통해 흐르는 전류들의 차를 감지하고, 그렇게 감지된 전류차에 따라 상기 제 1 및 제 2노드들의 전압들을 설정하는 수단; 상기 제 1 및 제 2 노드들의 전압들을 상기 전원전압 또는 접지전압으로 각각 증폭하는 수단; 상기 제 1퓨즈저항소자의 제 2단자와 상기 접지전압 사이에 전류통로를 형성하며, 게이트에 인가되는 신호에 따라 스위치 온/오프되는 프로그램 트랜지스터;로 구성되며, 상기 게이트에 인가되는 신호는 상기 반도체장치에 인가되는 외부전원전압보다 높은 전압레벨을 갖는 동작전압이 인가되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 게이트에 인가되는 동작전압은 상기 반도체장치 내에서 발생하는 동작전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1퓨즈저항소자 및 제 2퓨즈저항소자의 제 1단자에 연결되는 전원전압은 상기 반도체장치에 인가되는 외부전원전압을 승압한 승압전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 승압전압은 상기 반도체장치 내에서 발생하는 전원전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 프로그램 트랜지스터는: 상기 제 1퓨즈저항소자의 제 2단자와 상기 접지전압 사이에 전류통로를 갖는 다수 개의 트랜지스터들로 이루어진 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 반도체장치의 퓨즈회로는 외부전원전압 레벨로 입력된 신호를 상기 외부전원전압을 승압한 승압전압 레벨의 신호로 출력하며, 출력단자가 상기 트랜지스터의 게이트에 연결되는 레벨시프트회로를 포함하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a는 퓨즈저항(R)과 상기 퓨즈저항(R)을 프로그래밍하기 위한 트랜지스터(TR)로 구성된 기본적인 퓨즈회로를 보여주는 도면이다.
도 2a에서와 같은 퓨즈회로의 프로그래밍을 정확하게 하기 위해서는 상기 퓨즈저항(R)을 통하여 흐르는 전류, 즉 트랜지스터(TR)를 통과하는 전류를 크게 하여야 하는데, 상기 전류를 크게 하는 방법은 다음의 두 가지가 있다.
첫째는 상기 트랜지스터(TR)의 게이트전압, 즉 프로그램신호의 전압레벨을 증가시키는 방법이고, 둘째는 상기 퓨즈회로의 전원전압인(VCC)의 전압레벨을 증가시키는 방법이다.
도 2b는 일반적인 트랜지스터의 전류·전압 특성을 보여주는 도면으로, 도 2b를 참조하여 상기의 두 가지 방법에 대하여 설명하면 다음과 같다.
먼저, 상기 첫 번째 방법인 게이트전압을 증가시키는 방법에 대하여 살펴본다.
트랜지스터가 포화영역에서 동작한다고 가정하면, 트랜지스터의 드레인과 소오스간의 전류인 IDS는 트랜지스터의 게이트와 소오스간의 전압인 VGS의 전압의 크기에 따라 달라진다. 즉, VGS가 큰 값을 가질수록 IDS역시 큰 전류값을 갖는다. 소오스가 접지전압에 연결되어 있다고 하면 VGS는 결국 트랜지스터의 게이트에 인가되는 전압이 된다.
따라서, 상기 본 발명의 실시예에서는 트랜지스터의 게이트전압, 즉 프로그램신호의 전압레벨을 증가시킴으로써 트랜지스터를 통과하는 전류의 양을 크게 할 수 있으며, 결과적으로 트랜지스터에 연결된 퓨즈저항에 흐르는 전류를 크게 하여 퓨즈회로의 프로그램을 정확하게 할 수가 있다.
다음으로, 게이트전압이 일정한 경우의 IDS의 변화를 살펴본다.
게이트전압이 일정할 경우, 포화영역에서는 IDS의 변화가 상기 게이트전압이 변하는 경우에 비해 크게 일어나지 않지만, 소량의 IDS의 변화가 일어난다. 도면에서 게이트전압이 일정하더라도 포화영역에서도 평행한 그래프가 아닌 조금 경사진 그래프로 나타나는 것을 볼 수 있다. 하변의 변수는 트랜지스터의 드레인과 소오스간의 전압인 VDS이므로 VDS가 증가함에 따라 트랜지스터를 통과하여 흐르는 전류 역시 소량 증가하는 것을 볼 수 있다. 그러나 이러한 IDS의 변화가 게이트전압이 변화할 때와 같이 급격한 변화는 아니다. 소오스가 접지전압에 연결되어 있다고 하면 VGS는 결국 트랜지스터의 게이트에 인가되는 전압이 된다.
따라서 본 발명의 실시예에서는 트랜지스터의 드레인에 인가되는 전압인 퓨즈회로의 전원전압(VCC)을 증가시킴으로써 트랜지스터를 통과하여 흐르는 전류의 양을 소량 증가시킬 수 있으며, 결과적으로 트랜지스터에 연결된 퓨즈저항에 흐르는 전류를 소량 증가시켜 퓨즈회로의 커팅을 보다 정확하게 할 수가 있다.
도 3은 본 발명의 제 1실시예에 따른 퓨즈회로의 회로구성도이다. 도 3에서는 레벨시프트회로에서 출력된 전압을 트랜지스터의 게이트에 인가하도록 구현한 퓨즈회로를 보여주고 있다.
도면을 참조하면, 본 발명의 제 1실시예에 따른 퓨즈회로에서는 트랜지스터(TR)의 게이트에 인가되는 프로그램신호의 전압레벨을 외부에서 인가되는 외부인가전압(VCC)의 전압레벨을 사용하지 않고, 외부전압(VCC)을 승압한 전압인 승압전압(VPP)의 전압레벨을 사용하기 위하여 승압전압(VPP)을 전원전압으로 사용하는 레벨시프트회로를 사용하고 있다.
상기 레벨시프트회로는 전원전압으로 인가되는 승압전압(VPP)을 이용하여 외부인가전압(VCC)의 전압레벨로 들어오는 입력신호를 승압전압(VPP)의 전압레벨을 갖는 신호로 레벨을 바꿔 트랜지스터(TR)의 게이트 단자로 출력한다.
도 4는 본 발명의 제 2 실시예에 따른 퓨즈회로의 구성을 보여주는 도면이다.
도면을 참조하면, 본 발명의 제 2 실시예에 따른 퓨즈회로는 퓨즈회로(100)와 레벨시프트회로(200)으로 구성된다.
상기 퓨즈회로(100)의 구성은 도 1에서 보인 퓨즈회로(100)와 동일한 구성을 가지므로 별도의 설명을 생략한다. 그러나, 퓨즈회로(100)의 트랜지스터의 게이트에 인가되는 신호의 전압레벨이 도 1에서는 외부인가전압(VCC)의 전압레벨이었으나 본 발명의 실시예에서는 트랜지스터의 게이트에 인가되는 신호의 전압레벨이 외부인가전압(VCC)을 승압한 전압인 승압전압(VPP)의 전압레벨이라는 점이 다른 점이다.
본 발명의 제 2 실시예에서도 레벨시프트회로를 이용하여 상기 트랜지스터의 게이트에 퓨즈 프로그램신호를 인가하고 있다.
상기 레벨시프트회로는 전원전압으로 인가되는 승압전압(VPP)을 이용하여 외부인가전압(VCC)의 전압레벨로 들어오는 입력신호를 승압전압(VPP)의 전압레벨을 갖는 신호로 레벨을 바꿔 트랜지스터의 게이트 단자로 출력하여 퓨즈를 프로그램한다.
도 4에서, 레벨시프트회로의 외부전압(VCC)레벨의 입력(MRS2)이 "논리하이"이면 트랜지스터(N10) 및 트랜지스터(N12)가 턴온되고, 트랜지스터(N11) 및 트랜지스터(N13)에는 상기 입력(MRS2)이 인버팅(Inverting)된 "논리로우"의 신호(MRS2B)가 게이트에 입력되므로 턴오프되며 트랜지스터(P11)의 게이트전압이 트랜지스터(N10)에 의해 0V로 하강하므로 트랜지스터(P11)도 턴온된다. 따라서 출력단(LS_MRS2)에는 승압전압(VPP)이 전달된다.
레벨시프트회로의 입력(MRS2)이 "논리로우"이면 트랜지스터(N10) 및 트랜지스터(N12)가 턴오프되고, 트랜지스터(N11) 및 트랜지스터(N13)에는 상기 입력(MRS2)이 인버팅(Inverting)된 "논리하이"의 신호(MRS2B)가 게이트에 입력되므로 턴온되며 트랜지스터(P10)의 게이트전압이 트랜지스터(N11)에 의해 0V로 하강하므로 트랜지스터(P10)도 턴온된다. 이때 트랜지스터(P11)의 게이트전압이 승압전압(VPP)까지 상승되어 완전히 턴오프되므로 출력단 전압은 트랜지스터(N11)을 통해 0V까지 하강한다.
따라서 레벨시프트회로에 의해 고속으로 0V/VCC 진폭의 신호를 0V/VPP 진폭의 신호로 변환할 수가 있다.
도 5는 레벨시프트회로에 입력되는 MRS2신호의 전압레벨과 레벨시프트회로에서 출력되는 LS_MRS2신호의 전압레벨을 보여주는 도면이다. 도 5에서 볼 수 있는 바와 같이 0V/VCC 진폭으로 레벨시프트회로에 입력된 신호는 0V/VPP 진폭의 신호로 변환되어 출력된다.
상기 레벨시프트호로에서 출력된 0V/VPP 진폭의 신호는 상기 퓨즈회로의 프로그램신호로 입력된다. 퓨즈회로에 승압전압(VPP)레벨의 "논리하이"의 퓨즈프로그램신호(LS_MRS2)가 입력되면 트랜지스터가 턴온되고 트랜지스터에 전류통로가 형성되고 상기 전류통로를 통하여 흐르는 전류가 퓨즈저항소자를 통해서도 흐르게 되어 퓨즈저항소자가 프로그램된다. 특히 종래와 같이 외부전압(VCC) 레벨의 신호가 게이트에 인가되는 것과 비교할 때 승압전압(VPP)레벨의 신호가 게이트에 인가될 경우 트랜지스터에는 더 큰 전류가 흐르게 되므로 퓨즈저항소자를 보다 정확한 퓨즈 프로그램이 가능하다.
도 6은 본 발명의 제 3 실시예에 따른 퓨즈회로의 구성을 보여주는 도면이다.
퓨즈저항소자의 프로그래밍을 정확하게 하기 위해서는 퓨즈저항소자를 흐르는 전류의 양을 크게 하여야 하므로, 도 4b에서 보인 퓨즈회로에서는 프로그래밍을 하기 위하여 다수 개의 트랜지스터들(N5,N6,N7)을 사용하고 있다. 다수 개의 트랜지스터를 사용할 경우 하나의 트랜지스터를 사용하는 경우에 비하여 많은 전류를 흘려줄 수 있기 때문이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 퓨즈를 프로그램하기 위한 트랜지스터의 게이트에 높은 전압레벨을 인가하여 트랜지스터 및 퓨즈소자를 통하여 흐르는 전류를 크게 해 줌으로써 퓨즈소자를 정확하게 프로그램할 수 있다는 장점이 있다.
도 1은 종래의 퓨즈회로를 보여주는 도면,
도 2a는 퓨즈저항(R)과 상기 퓨즈저항(R)을 프로그래밍하기 위한 트랜지스터(TR)로 구성된 기본적인 퓨즈회로를 보여주는 도면,
도 2b는 일반적인 트랜지스터의 전류·전압 특성을 보여주는 도면,
도 3은 본 발명의 제 1실시예에 따른 퓨즈회로의 회로구성도,
도 4는 본 발명의 제 2 실시예에 따른 퓨즈회로의 구성을 보여주는 도면,
도 5는 레벨시프트회로에 입력되는 MRS2신호의 전압레벨과 레벨시프트회로에서 출력되는 LS_MRS2신호의 전압레벨을 보여주는 도면,
도 6은 본 발명의 제 3 실시예에 따른 퓨즈회로의 구성을 보여주는 도면이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.

Claims (11)

  1. 복수의 동작전압들로 동작하는 반도체장치의 퓨즈회로에 있어서,
    전원전압에 제 1단자가 연결되는 퓨즈저항과;
    상기 퓨즈저항의 제 2단자와 접지전압 사이에 형성된 전류통로를 갖는 트랜지스터;를 포함하여 구성되며,
    상기 트랜지스터의 게이트에는 상기 동작전압들 중 반도체장치에 인가되는 외부전원전압보다 높은 전압레벨을 갖는 동작전압이 인가되는 것을 특징으로 하는 반도체장치의 퓨즈회로.
  2. 제 1항에 있어서,
    상기 게이트에 인가되는 동작전압은 상기 반도체장치의 동작전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 하는 반도체장치의 퓨즈회로.
  3. 제 1항에 있어서,
    상기 퓨즈저항의 제 1단자에 연결되는 전원전압은 상기 반도체장치에 인가되는 외부전원전압을 승압한 승압전압인 것을 특징으로 하는 반도체장치의 퓨즈회로.
  4. 제 3항에 있어서,
    상기 승압전압은 상기 반도체장치 내에서 발생하는 동작전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 하는 반도체장치의 퓨즈회로.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    외부전원전압 레벨로 입력된 신호를 상기 외부전원전압을 승압한 승압전압 레벨의 신호로 출력하며, 출력단자가 상기 트랜지스터의 게이트에 연결되는 레벨시프트회로를 포함하는 것을 특징으로 하는 반도체장치의 퓨즈회로.
  6. 복수의 동작전압들로 동작하는 반도체장치의 퓨즈회로에 있어서,
    전원전압에 연결된 제 1단자 및 제 2단자를 갖는 제 1퓨즈저항소자와;
    상기 전원전압에 연결된 제 1단자 및, 제 2단자를 갖는 제 2퓨즈저항소자와;
    상기 제 1 및 제 2퓨즈저항소자들의 제 2단자들에 각각 연결된 제 1 및 제 2노드들과;
    상기 제 1 및 제 2퓨즈저항소자들을 통해 흐르는 전류들의 차를 감지하고, 그렇게 감지된 전류차에 따라 상기 제 1 및 제 2노드들의 전압들을 설정하는 수단;
    상기 제 1 및 제 2 노드들의 전압들을 상기 전원전압 또는 접지전압으로 각각 증폭하는 수단;
    상기 제 1퓨즈저항소자의 제 2단자와 상기 접지전압 사이에 전류통로를 형성하며, 게이트에 인가되는 신호에 따라 스위치 온/오프되는 프로그램 트랜지스터;로 구성되며,
    상기 게이트에 인가되는 신호는 상기 반도체장치에 인가되는 외부전원전압보다 높은 전압레벨을 갖는 동작전압이 인가되는 것을 특징으로 하는 반도체장치의 퓨즈회로.
  7. 제 6항에 있어서,
    상기 게이트에 인가되는 동작전압은 상기 반도체장치 내에서 발생하는 동작전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 하는 반도체장치의 퓨즈회로.
  8. 제 6항에 있어서,
    상기 제 1퓨즈저항소자 및 제 2퓨즈저항소자의 제 1단자에 연결되는 전원전압은 상기 반도체장치에 인가되는 외부전원전압을 승압한 승압전압인 것을 특징으로 하는 반도체장치의 퓨즈회로.
  9. 제 8항에 있어서,
    상기 승압전압은 상기 반도체장치 내에서 발생하는 동작전압들 중 직류전압레벨이 가장 높은 레벨을 갖는 전압인 것을 특징으로 하는 반도체장치의 퓨즈회로.
  10. 제 6항에 있어서,
    프로그램 트랜지스터는:
    상기 제 1퓨즈저항소자의 제 2단자와 상기 접지전압 사이에 전류통로를 갖는 다수 개의 트랜지스터들로 이루어진 것을 특징으로 하는 반도체장치의 퓨즈회로.
  11. 제 6항 내지 제 10항 중 어느 한 항에 있어서,
    외부전원전압 레벨로 입력된 신호를 상기 외부전원전압을 승압한 승압전압 레벨의 신호로 출력하며, 출력단자가 상기 트랜지스터의 게이트에 연결되는 레벨시프트회로를 포함하는 것을 특징으로 하는 반도체장치의 퓨즈회로.
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