JP3704187B2 - レベル変換回路、内部電位発生回路および半導体装置 - Google Patents

レベル変換回路、内部電位発生回路および半導体装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換するレベル変換回路、内部電位を発生する内部電位発生回路および半導体装置に関し、特に、貫通電流を阻止することのできるレベル変換回路、内部電位発生の効率を良くすることのできる内部電流発生回路および信頼性の高い半導体装置に関する。
【０００２】
【従来の技術】
従来のレベル変換回路は、たとえば、特開平４−２２３７１３号公報、特開平４−２６９０１１号公報および特開平２−３７８２３号公報に開示されている。
【０００３】
図７５は、従来のレベル変換回路の詳細を示す回路図である。
図７５において、従来のレベル変換回路は、ＰＭＯＳトランジスタ３，９、ＮＭＯＳトランジスタ５，１３およびインバータ１７を含む。ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ５とは、昇圧電位Ｖｐｐを有するノードと接地ノードとの間に直列に接続される。
【０００４】
ＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１３とは、昇圧電位Ｖｐｐを有するノードと接地ノードとの間に直列に接続される。ＰＭＯＳトランジスタ３のゲートは、ＮＭＯＳトランジスタ１３のドレインに接続される。ＰＭＯＳトランジスタ９のゲートは、ＮＭＯＳトランジスタ５のドレインに接続される。
【０００５】
ＮＭＯＳトランジスタ５のゲートには信号ＩＮが入力される。ＮＭＯＳトランジスタ１３のゲートには、インバータ１７により反転された信号ＩＮが入力される。ＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１３との間のノードは出力ノードであり、そこからレベル変換された信号ＯＵＴが出力される。
【０００６】
動作について説明する。信号ＩＮは、電源電位Ｖｃｃと接地電位ＧＮＤをそれぞれ、「Ｈ」レベルと「Ｌ」レベルとするクロック信号である。信号ＩＮが、「Ｈ」レベルのときには、ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ９がオンになる。このため、昇圧電位Ｖｐｐのレベルを有する信号ＯＵＴが出力されることになる。すなわち、電源電位Ｖｃｃレベルの信号ＩＮが、それより高いレベルの昇圧電位Ｖｐｐを有する信号ＯＵＴに変換されたことになる。
【０００７】
信号ＩＮが「Ｌ」レベルのときには、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３がオンになる。このため、接地電位のレベルを有する信号ＯＵＴが出力されることになる。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のレベル変換回路においては、ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１３とが同時にオンする場合がある。信号ＩＮが「Ｌ」レベルのときには、ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ９はオフになっている。次に信号ＩＮが、「Ｈ」レベルになったときには、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３がオフする前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ５がオンする場合がある。
【０００９】
また、信号ＩＮが、「Ｈ」レベルの場合には、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３はオフになっている。次に「Ｌ」レベルの信号ＩＮが入力されたときに、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ５がオフする前にＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３がオンになる場合もある。
【００１０】
以上のことから、従来のレベル変換回路においては、昇圧電位Ｖｐｐを有するノードから接地ノードへ貫通電流が流れるという問題点があった。
【００１１】
この発明は、このような問題点を解決するためになされたもので、貫通電流を阻止することのできるレベル変換回路を提供することを目的とする。
【００１２】
この発明の他の目的は、効率的に内部電位を発生することのできる内部電位発生回路を提供することである。
【００１４】
この発明のさらに他の目的は、信頼性の高い半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明の請求項１のレベル変換回路では、第１のレベルの信号に応じて、第２のレベルの信号を出力するレベルシフト手段を備え、レベルシフト手段は、第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、第１のレベルの信号が入力される入力部と、第１のノードと、第２のノードとの間に接続され、入力部に第１のレベルの信号が入力されたことに応じて、第２のレベルの信号を出力する出力部とを含み、入力部または出力部は、第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、レベルシフト手段と、第１のノードとの間に接続される第１の電流遮断手段と、レベルシフト手段と、第２のノードとの間に接続される第２の電流遮断手段とをさらに備え、第１の電流遮断手段は、第１のレベルの信号が入力される前に、第１のノードと入力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、第１のノードと出力部との間の電流経路を遮断し、第２の電流遮断手段は、第１のレベルの信号が入力される前に、第２のノードと出力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、第２のノードと入力部との間の電流経路を遮断する。
【００１７】
本発明の請求項２のレベル変換回路では、請求項１に記載のレベル変換回路において、入力部は、入力部用の第１導電型トランジスタと、入力部用の第１導電型トランジスタと直列に接続され、第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタとを含み、入力部用の第１導電型トランジスタと、入力部用の第２導電型トランジスタとは、第１のレベルの信号の遷移時に、同時にオンし、出力部は、出力部用の第１導電型トランジスタと、出力部用の第１導電型トランジスタと直列に接続され、第１のレベルの信号を反転した信号を、その制御電極に受ける、出力部用の第２導電型トランジスタとを含み、出力部用の第１導電型トランジスタと、出力部用の第２導電型トランジスタとは、第１のレベルの信号の遷移時に、同時にオンし、第１の電流遮断手段は、第１のノードと、入力部用の第１導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第１導電型トランジスタと、第１のノードと、出力部用の第１導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第１導電型トランジスタとを含み、第２の電流遮断手段は、第２のノードと、入力部用の第２導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第２導電型トランジスタと、第２のノードと、出力部用の第２導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第２導電型トランジスタとを含み、入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号が、入力部用の第２の導電型トランジスタに入力される前に、オフになり、出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、入力部用の第２導電型トランジスタへの、第１のレベルの信号の入力が停止される前にオフになる。
【００１８】
本発明の請求項３のレベル変換回路では、第１のレベルの信号に応じて第２のレベルの信号を出力するレベルシフト手段を備え、レベルシフト手段は、第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、第１のレベルの信号が入力される入力部と、第１のノードと、第２のノードとの間に接続され、入力部に第１のレベルの信号が入力されたことに応じて、第２のレベル信号を出力する出力部とを含み、入力部または出力部は、第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、レベルシフト手段と、第１のノードとの間に接続される第１の電流遮断手段と、レベルシフト手段と、第２のノードとの間に接続される第２の電流遮断手段とをさらに備え、第１の電流遮断手段は、第１のレベルの信号が入力されるときに、第１のノードと入力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、第１のノードと出力部との間の電流経路を遮断し、第２の電流遮断手段は、第１のレベルの信号が入力されるときに、第２のノードと出力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、第２のノードと入力部との間の電流経路を遮断する。
【００１９】
本発明の請求項４のレベル変換回路では、請求項３に記載のレベル変換回路において、入力部は、入力部用の第１導電型トランジスタと、入力部用の第１導電型と直列に接続され、第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタとを含み、入力部用の第１導電型トランジスタと、入力部用の第２導電型トランジスタとは、第１のレベルの信号の遷移時に、同時にオンし、出力部は、出力部用の第１導電型トランジスタと、出力部用の第１導電型トランジスタと直列に接続され、第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタとを含み、出力部用の第１導電型トランジスタと、出力部用の第２導電型トランジスタとは、第１のレベルの信号の遷移時に、同時にオンし、第１の電流遮断手段は、第１のノードと、入力部用の第１導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第１導電型トランジスタと、第１のノードと、出力部用の第１導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第１導電型トランジスタとを含み、第２の電流遮断手段は、第２のノードと、入力部用の第２導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第２導電型トランジスタと、第２のノードと、出力部用の第２導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第２導電型トランジスタとを含み、入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号が、入力部用の第２導電型トランジスタに入力されるときに、オフになり、出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは入力部用の第２導電型トランジスタへの、第１のレベルの信号の入力が停止されるときにオフになる。
【００２０】
本発明の請求項５のレベル変換回路では、請求項２または４に記載のレベル変換回路において、第１の電流遮断手段は、入力部電流遮断用の第１導電型トランジスタと、入力部用の第１導電型トランジスタとの間のノードの電位を設定するための第１の入力部電位設定手段と、出力部電流遮断用の第１導電型トランジスタと、出力部用の第１導電型トランジスタとの間のノードの電位を設定するための第１の出力部電位設定手段とをさらに含み、第２の電流遮断手段は、入力部電流遮断用の第２導電型トランジスタと、入力部用の第２導電型トランジスタとの間のノードの電位を設定するための第２の入力部電位設定手段と、出力部電流遮断用の第２導電型トランジスタと、出力部用の第２導電型トランジスタとの間のノードの電位を設定するための第２の出力部電位設定手段とをさらに含む。
【００２１】
本発明の請求項６のレベル変換回路では、請求項５に記載のレベル変換回路において、第１の入力部電位設定手段は、入力部電流遮断用の第１導電型トランジスタに並列に接続される第１の入力部用の抵抗であり、第１の出力部電位設定手段は、出力部電流遮断用の第１導電型トランジスタに並列に接続される第１の出力部用の抵抗であり、第２の入力部電位設定手段は、入力部電流遮断用の第２導電型トランジスタに並列に接続される第２の入力部用の抵抗であり、第２の出力部電位設定手段は、出力部電流遮断用の第２導電型トランジスタに並列に接続される第２の出力部用の抵抗である。
【００２２】
本発明の請求項７のレベル変換回路では、請求項５に記載のレベル変換回路において、第１の入力部電位設定手段は、入力部電流遮断用の第１導電型トランジスタに並列に接続される第１導電型トランジスタであり、第１の出力部電位設定手段は、出力部電流遮断用の第１導電型トランジスタに並列に接続される第１導電型トランジスタであり、第２の入力部電位設定手段は、入力部電流遮断用の第２導電型トランジスタに並列に接続される第２導電型トランジスタであり、第２の出力部電位設定手段は、出力部電流遮断用の第２導電型トランジスタに並列に接続される第２導電型トランジスタである。
【００２３】
本発明の請求項８のレベル変換回路では、請求項１に記載のレベル変換回路において、第１のレベルの信号を遅延させて、入力部に入力する遅延手段をさらに備え、第１の電流遮断手段は、第１の電流遮断手段への、遅延前の第１のレベルの信号の入力に応じて、第１のノードと入力部との間の電流経路を遮断し、第１の電流遮断手段への、遅延前の第１のレベルの信号の入力停止に応じて、第１のノードと出力部との間の電流経路を遮断し、第２の電流遮断手段は、第２の電流遮断手段への、遅延前の第１のレベルの信号の入力に応じて、第２のノードと出力部との間の電流経路を遮断し、第２の電流遮断手段への、遅延前の第１のレベルの信号の入力停止に応じて、第２のノードと入力部との間の電流経路を遮断する。
【００２４】
本発明の請求項９のレベル変換回路では、請求項８に記載のレベル変換回路において、入力部は、入力部用の第１導電型トランジスタと、入力部用の第１導電型トランジスタと直列に接続され、遅延された第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタとを含み、入力部用の第１導電型トランジスタと、入力部用の第２導電型トランジスタとは、第１のレベルの信号の遷移時に、同時にオンし、出力部は、出力部用の第１導電型トランジスタと、出力部用の第１導電型トランジスタと直列に接続され、遅延された第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタとを含み、出力部用の第１導電型トランジスタと、出力部用の第２導電型トランジスタとは、第１のレベルの信号の遷移時に、同時にオンし、第１の電流遮断手段は、第１のノードと、入力部用の第１導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第１導電型トランジスタと、第１のノードと、出力部用の第１導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第１導電型トランジスタとを含み、第２の電流遮断手段は、第２のノードと、入力部用の第２導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第２導電型トランジスタと、第２のノードと、出力部用の第２導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第２導電型トランジスタとを含み、入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号に応じてオフになり、出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号の入力停止に応じてオフになる。
【００２５】
本発明の請求項１０の内部電位発生回路では、パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、レベル変換手段は、そこから出力される第２のレベルの信号の供給源となる第２のレベルの電位を有する第１のノードと、第３のレベルの電位を有する第２のノードとの間に接続され、レベル変換手段は、第１のレベルの信号に応じて第２のレベルの信号を出力するレベルシフト手段を含み、レベルシフト手段は、第１のレベルの信号が入力される入力部と、入力部に第１のレベルの信号が入力されたことに応じて、第２のレベルの信号を出力する出力部とを含み、入力部または出力部は、第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、レベルシフト手段は、レベルシフト手段と、第１のノードとの間に接続される第１の電流遮断手段と、レベルシフト手段と、第２のノードとの間に接続される第２の電流遮断手段とをさらに含み、第１の電流遮断手段は、第１のレベルの信号が入力される前に、第１のノードと入力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、第１のノードと出力部との間の電流経路を遮断し、第２の電流遮断手段は、第１のレベルの信号が入力される前に、第２のノードと出力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、第２のノードと入力部との間の電流経路を遮断し、レベル変換手段からパルスとして出力される第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、ポンプ手段の出力ノードである第３のノードは、断続的に出力される電荷により、内部電位としての第２のレベルの電位にされ、第１のノードと第３のノードとが接続され、ポンプ手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードに、その制御電極が接続される電荷伝達トランジスタを含み、電荷伝達トランジスタは、第４のノードの電位が、第２のレベルの信号の出力に応じた第４のレベルになったときにオンし、電荷を第３のノードに出力し、第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値より大きい。
【００２６】
本発明の請求項１１の内部電位発生回路は、パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、レベル変換手段は、そこから出力される第２のレベルの信号の供給源となる第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間に接続され、レベル変換手段は、第１のレベルの信号に応じて第２のレベルの信号を出力するレベルシフト手段を含み、レベルシフト手段は、第１のレベルの信号が入力される入力部と、入力部に第１のレベルの信号が入力されたことに応じて、第２のレベルの信号を出力する出力部とを含み、入力部または出力部は、第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、レベルシフト手段は、レベルシフト手段と、第１のノードとの間に接続される第１の電流遮断手段と、レベルシフト手段と、第２のノードとの間に接続される第２の電流遮断手段とをさらに含み、第１の電流遮断手段は、第１のレベルの信号が入力されるときに、第１のノードと入力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、第１のノードと出力部との間の電流経路を遮断し、第２の電流遮断手段は、第１のレベルの信号が入力されるときに、第２のノードと出力部との間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、第２のノードと入力部との間の電流経路を遮断し、レベル変換手段からパルスとして出力される第２のレベルの信号およびパルスとして入力されるポンプ駆動信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、ポンプ手段の出力ノードである第３のノードは、断続的に出力される電荷により、内部電位としての第２のレベルの電位にされ、第１のノードと第３のノードとは接続され、ポンプ手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードに、その制御電極が接続される電荷伝達トランジスタを含み、電荷伝達トランジスタは、第４のノードの電位が、第２のレベルの信号の出力に応じた第４のレベルになったときにオンし、電荷を第３のノードに出力し、第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値より大きい。
【００２７】
本発明の請求項１２の内部電位発生回路では、請求項１０または１１に記載の内部電位発生回路において、ポンプ手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第４のノードの電位を決定する電位決定手段を含む。
【００２８】
本発明の請求項１３の内部電位発生回路では、請求項１２に記載の内部電位発生回路において、電位決定手段は、第３のノードと、第４のノードとの間に直列に接続される少なくとも１つのトランジスタであり、少なくとも１つのトランジスタはダイオード接続される。
【００２９】
本発明の請求項１４の内部電位発生回路では、請求項１０または１１に記載の内電位発生回路において、ポンプ手段は、その一方の電極が、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードに接続されるトランジスタを含み、トランジスタは、第４のノードに接続された一方の電極に第４のレベルの電位が繰り返し印加されても、破壊されない。
【００３０】
本発明の請求項１５の内部電位発生回路では、パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、レベル変換手段は、そこから出力される第２のレベルの信号の供給源となる第２のレベルの電位を有する第１のノードと、第３のレベルの電位を有する第２のノードとの間に接続され、レベル変換手段は、第１のノードと、第２のノードとの間に接続され、第１のレベルの信号が入力される入力部と、第１のノードと、第２のノードとの間に接続され、入力部に第１のレベルの信号が入力されることに応じて、第２のレベルの信号を出力する出力部とを含み、入力部は、その一方電極が第１のノードに接続される入力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタと、入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、入力部用の第２導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第２電流遮断手段とを含み、入力部用の第１電流遮断手段は、第１のレベルの信号が入力される前に入力部用の第１導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、入力用の第１導電型トランジスタと第３のノードとの間を導通させ、入力部用の第２電流遮断手段は、第１のレベルの信号の入力が停止される前に、入力部用の第２導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号が入力される前に、入力部用の第２導電型トランジスタと第３のノードとの間を導通させ、出力部は、その一方電極が第１のノードに接続される出力部用の第１導電型トランジスタト、その一方電極が第２のノードに接続され、第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、出力部用の第２導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、出力部用の第１電流遮断手段は、第１のレベルの信号の入力が停止される前に出力部用の第１導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号が入力される前に、出力部用の第１導電型トランジスタと前記第４のノードとの間を導通させ、出力部用の第２電流遮断手段は、第１のレベルの信号が入力される前に、出力部用の第２導電型トランジスタと第４のノードとの間に電経路を遮断し、第１のレベルの信号の入力が停止される前に、出力部用の第２導電型トランジスタと第４のノードとの間を導通させ、入力部用の第１導電型トランジスタの制御電極は、第４のノードに接続され、出力部用の第１導電型トランジスタの制御電極は、第３のノードに接続され、レベル変換手段からパルスとして出力される第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、ポンプ手段の出力ノードである第５のノードは断続的に出力される電荷により、内部電位としての前記第２のレベルの電位にされ、第１のノードと第５のノードとが接続され、ポンプ手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードに、その制御電極が接続される電荷伝達トランジスタを含み、電荷伝達トランジスタは、第６のノードの電位が、第２のレベルの信号の出力に応じて第４のレベルになったときにオンし、電荷を第５のノードに出力し、第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値より大きい。
【００３１】
本発明の請求項１６の内部電位発生回路では、パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、レベル変換手段は、そこから出力される第２のレベルの信号の供給源となる第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間に接続され、レベル変換手段は、第１のノードと、第２のノードとの間に接続され、第１のレベルの信号が入力される入力部と、第１のノードと、第２のノードとの間に接続され、入力部に第１のレベルの信号が入力されたことに応じて、第２のレベルの信号を出力する出力部とを含み、入力部は、その一方電極が第１のノードに接続される入力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号をその制御電極に受ける入力部用の第２導電型トランジスタと、入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、入力部用の第２導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第２電流遮断手段とを含み、入力部用の第１電流遮断手段は、第１のレベルの信号が入力されるときに、入力部用の第１導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号の入力部が停止されるときに、入力部用の第１導電型トランジスタと第３のノードとの間を導通させ、入力部用の第２電流遮断手段は、第１のレベルの信号の入力が停止されるときに、入力部用の第２導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号が入力されるときに、入力第用の第２導電型トランジスタと第３のノードとの間を導通させ、出力部は、その一方電極が第１のノードに接続される出力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号を反転した信号をその制御電極に受ける出力部用の第２導電型トランジスタと、出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、出力部用の第２導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、出力部用の第１電流遮断手段は、第１のレベルの信号の入力が停止されるときに出力部用の第１導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号が入力されるときに、出力部用の第１導電型トランジスタと第４のノードとの間を導通させ、出力部用の第２電流遮断手段は、第１のレベルの信号が入力されるときに、出力部用の第２導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、出力部用の第２導電型トランジスタと第４のノードとの間を導通させ、入力部用の第１導電型トランジスタの制御電極は第４のノードに接続され、出力部用の第１導電型トランジスタの制御電極は、第３のノードに接続され、レベル変換手段からパルスとして出力される第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、ポンプ手段の出力ノードである第５のノードは、断続的に出力される電荷により、内部電位としての第２のレベルの電位にされ、第１のノードと第５のノードとは接続され、ポンプ手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードに、その制御電極が接続される電荷伝達トランジスタを含み、電荷伝達トランジスタは、第６のノードの電位が、第２のレベルの信号の出力に応じた第４のレベルになったときにオンし、電荷を第５のノードに出力し、第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値より大きい。
【００３２】
本発明の請求項１７の内部電位発生回路では、請求項１５または１６に記載の内部電位発生回路において、ポンプ手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第６のノードの電位を決定する電位決定手段を含む。
【００３３】
本発明の請求項１８の内部電位発生回路では、請求項１７に記載の内部電位発生回路において、電位決定手段は、第５のノードと、第６のノードとの間に直列に接続される少なくとも１つのトランジスタであり、少なくとも１つのトランジスタはダイオード接続される。
【００３４】
本発明の請求項１９の内部電位発生回路では、請求項１５または１６に記載の内部電位発生回路において、ポンプ手段は、その一方電極が、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードに接続されるトランジスタを含み、そのトランジスタは、第６のノードに接続された一方の電極に第４のレベルの電位が繰返し印加されても破壊されない。
【００３５】
本発明の請求項２０の内部電位発生回路では、請求項１３、１４、１８または１９のいずれか１項に記載の内部電位発生回路において、そのトランジスタにおいては、異方性エッチングを経て、その制御電極の側壁に絶縁膜を形成し、その絶縁膜に覆われていない不純物を含む領域の表面上にレジストを形成し、不純物を含む領域の濃度より高い不純物を、レジストが形成されていない、不純物を含む領域に注入することにより、不純物を含む領域に濃度の高い部分が作られる。
【００３６】
本発明の請求項２１の内部電位発生回路では、請求項１０、１１、１５または１６のいずれか１項に記載の内部電位発生回路において、ポンプ手段は、チャージポンプを行なう少なくとも１つのキャパシタと、少なくとも１つのノードを所定の電位に固定する少なくとも１つの電位固定ＭＯＳトランジスタとを含み、キャパシタはＭＯＳトランジスタであり、キャパシタ、電位固定ＭＯＳトランジスタまたは電荷伝達トランジスタは、ウェルを形成することなく、半導体基板上に直接、第１電極および第２電極が形成される。
【００３７】
本発明の請求項２２の内部電位発生回路では、請求項１０、１１、１５または１６のいずれか１項に記載の内部電位発生回路において、ポンプ手段は、チャージポンプを行なうキャパシタを含み、キャパシタは、ディプリーショントランジスタである。
【００３８】
本発明の請求項２３の内部電位発生回路では、請求項２２に記載の内部電位発生回路において、ディプリーショントランジスタは、ウェルを形成することなく、半導体基板上に直接、第１および第２電極が形成される。
【００４１】
本発明の請求項２４のレベル変換回路では、第１のレベルの信号に応じて、第２のレベルの信号を出力するレベル変換回路であって、第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、第１のレベルの信号が入力される入力部と、第１のノードと、第２のノードとの間に接続され、入力部に第１のレベルの信号が入力されたことに応じて、第２のレベルの信号を出力する出力部とを含み、入力部は、その一方電極が第１のノードに接続される入力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタと、入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、入力部用の第２導電型トランジスタの他方電極と第３のノードとの間接続される入力部用の第２電流遮断手段とを含み、入力部用の第１電流遮断手段は、第１のレベルの信号が入力される前に入力部用の第１導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、入力部用の第１導電型トランジスタと第３のノードとの間を導通させ、入力部用の第２電流遮断手段は、第１のレベルの信号の入力が停止される前に、入力部用の第２導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号が入力される前に、入力部用の第２導電型トランジスタと第３のノードとの間を導通させ、出力部はその一方電極が第１のノードとに接続される出力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、出力部用の第２導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、出力部用の第１電流遮断手段は、第１のレベルの信号の入力が停止される前に出力部用の第１導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号が入力される前に、出力部用の第１導電型トランジスタと第４のノードとの間を導通させ、出力部用の第２電流遮断手段は、第１のレベルの信号が入力される前に、出力部用の第２導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号の入力が停止される前に、出力部用の第２導電型トランジスタと第４のノードとの間を導通させ、入力部用の第１導電型トランジスタの制御電極は、第４のノードに接続され、出力部用の第１導電型トランジスタの制御電極は、第３のノードに接続される。
本発明の請求項２５のレベル変換回路では、請求項２４に記載のレベル変換回路において、入力部用の第１電流遮断手段および出力部用の第１電流遮断手段は、第１導電型トランジスタであり、その第１導電型トランジスタは、その制御電極に、第４のレベルの信号が入力されたときにオフになり、第４のレベルの信号の入力が停止されたときにオンになり、入力部用の第２電流遮断手段および出力部用の第２電流遮断手段は、第２導電型トランジスタであり、その第２導電型トランジスタは、その制御電極に第４のレベルの信号が入力されたときにオンになり、第４のレベルの信号の入力が停止されたときにオフになり、第４のレベルの信号は、第１のレベルの信号よりも早いタイミングで入力または停止される。
【００４２】
本発明の請求項２６のレベル変換回路では、第１のレベルの信号に応じて、第２のレベルの信号を出力するレベル変換回路であって、第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、第１のレベルの信号が入力される入力部と、第１のノードと、第２のノードとの間に接続され、入力部に第１のレベルの信号が入力されることに応じて、第２のレベルの信号を出力する出力部とを含み、入力部は、その一方電極が第１のノードに接続される入力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタと、入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、入力部用の第２の導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第２電流遮断手段とを含み、入力部用の第１電流遮断手段は、第１のレベルの信号が入力されるときに入力部用の第１導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、入力部用の第１導電型トランジスタと第３のノードとの間を導通させ、入力部用の第２電流遮断手段は、第１のレベルの信号の入力が停止されるときに、入力部用の第２導電型トランジスタと第３のノードとの間の電流経路を遮断し、第１のレベルの信号が入力されるときに、入力部用の第２導電型トランジスタと第３のノードとの間を導通させ、出力部は、その一方電極が第１のノードに接続される出力部用の第１導電型トランジスタと、その一方電極が第２のノードに接続され、第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、出力部用の第２導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、出力部用の第１電流遮断手段は、第１のレベルの信号の入力が停止されるときに出力部用の第１導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号が入力されるときに、出力部用の第１導電型トランジスタと第４のノードとの間を導通させ、出力部用の第２電流遮断手段は、第１のレベルの信号が入力されるときに、出力部用の第２導電型トランジスタと第４のノードとの間の電流経路を遮断し、第１のレベルの信号の入力が停止されるときに、出力部用の第２導電型トランジスタと前記第４のノードとの間を導通させ、入力部用の第１導電型トランジスタの制御電極は第４のノードに接続され、出力部用の第１導電型トランジスタの制御電極は、第３のノードに接続される。
【００４３】
本発明の請求項２７のレベル変換回路では、請求項２６に記載のレベル変換回路において、入力部用の第１電流遮断手段および出力部用の第１電流遮断手段は、第１導電型トランジスタであり、その第１導電型トランジスタは、その制御電極に第４のレベルの信号が入力されたときにオフになり、第４のレベルの信号が停止されたときにオンになり、入力部用の第２電流遮断手段および出力部用の第２電流遮断手段は、第２導電型トランジスタであり、その第２導電型トランジスタは、その制御電極に第４のレベルの信号が入力されたときにオンになり、第４のレベルの信号の入力が停止されたときにオフになり、第４のレベルの信号は、第１のレベルの信号と同じタイミングで、入力または停止される。
【００４４】
本発明の請求項２８の半導体装置では、第１のトランジスタと、第２のトランジスタとを備え、第１のトランジスタは、制御電極と、第１電極と、第２電極とを含み、第１電極は、第１不純物領域と、第２電極側に設けられ、第１不純物領域より低い濃度を有する第２不純物領域とを含み、第２不純物領域の、制御電極長方向の長さは、制御電極の側壁に異方性エッチングを経て形成された絶縁膜の制御電極長方向の長さによって決定され、第２のトランジスタは、制御電極と、第１電極と、第２電極とを含み、第２電極は、第１不純物領域と、第２電極側に設けられ、第１不純物領域より低い濃度を有する第２不純物領域とを含み、第２のトランジスタの第２不純物領域の、制御電極長方向の長さは、第１のトランジスタの第２不純物領域の、制御電極長方向の長さより長い。
【００４８】
請求項１のレベル変換回路においては、第１および第２の電流遮断手段は、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【００４９】
本発明の請求項２のレベル変換回路においては、入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは第１のレベルの信号が入力される前にオフになる。出力部電流遮断用第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号の入力が停止される前にオフになる。
【００５０】
すなわち、入力部電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用第１導電型トランジスタまたは入力部電流遮断用の第２導電型トランジスタは、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【００５１】
本発明の請求項３のレベル変換回路においては、第１および第２の電流遮断手段は、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になるときに、第１のノードと第２のノードとの間の電流経路を遮断する。
【００５２】
本発明の請求項４のレベル変換回路においては、入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号が入力されるときにオフになる。出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号の入力が停止されるときにオフになる。
【００５３】
すなわち、入力部電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用の第１導電型トランジスタまたは入力部電流遮断用の第２導電型トランジスタは、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になるときに、第１のノードと第２のノードとの間の電流経路を遮断する。
【００５４】
本発明の請求項５のレベル変換回路においては、第１の入力部電位設定手段、第１の出力部電位設定手段、第２の入力部電位設定手段および第２の出力部電位設定手段は、それぞれ、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードの電位を所定の電位に設定する。
【００５５】
本発明の請求項６のレベル変換回路においては、第１の入力部用の抵抗、第１の出力部用の抵抗、第２の入力部用の抵抗および第２の出力部用の抵抗は、それぞれ、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードの電位を所定の電位に設定する。
【００５６】
本発明の請求項７のレベル変換回路においては、第１の入力部電位設定手段としての第１導電型トランジスタ、第１の出力部電位設定手段としての第１導電型トランジスタ、第２の入力部電位設定手段としての第２導電型トランジスタおよび第２の出力部電位設定手段としての第２導電型トランジスタは、それぞれ、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードの電位を所定の電位に設定する。
【００５７】
本発明の請求項８のレベル変換回路においては、遅延手段により、遅延させた第１のレベルの信号がレベルシフト手段に入力される。すなわち、レベルシフト手段の入力部または出力部は、遅延後の第１のレベルの信号に基づいて、貫通電流が流れる状態になる。
【００５８】
第１および第２の電流遮断手段は、遅延前の第１のレベルの信号に基づき、第１のノードと第２のノードとの間の電流経路を遮断する。
【００５９】
本発明の請求項９のレベル変換回路においては、遅延手段により、遅延させた第１のレベルの信号がレベルシフト手段に入力される。すなわち、レベルシフト手段の入力部または出力部は、遅延後の第１のレベルの信号に基づいて貫通電流が流れる状態になる。
【００６０】
入力部電流遮断用第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号の入力に応じてオフになる。出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号の入力停止に応じてオフになる。
【００６１】
すなわち、入力部電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用の第１導電型トランジスタまたは入力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号に応じて、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【００６２】
本発明の請求項１０のレベル変換回路においては、レベル変換手段は、そこに貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。このため、レベル変換手段に流れる貫通電流を抑えることができる。
【００６３】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第３のノードに出力する。これにより、第３のノードは、第２のレベルの内部電位になる。
【００６４】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第３のノードと第１のノードとは接続されており、レベル変換手段は、第３のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【００６５】
本発明の請求項１１の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になるときに、第１のノードと第２のノードとの間の電流経路を遮断する。このため、レベル変換手段に流れる貫通電流を抑えることができる。
【００６６】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第３のノードに出力する。これにより、第３のノードは、第２のレベルの内部電位になる。
【００６７】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第３のノードと第１のノードとは接続されており、レベル変換手段は、第３のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【００６８】
本発明の請求項１２の内部電位発生回路においては、ポンプ手段に含まれる電位決定手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第４のノードの電位を決定する。
【００６９】
本発明の請求項１３の内部電位発生回路においては、ダイオード接続されたトランジスタは、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第４のノードの電位を決定する。
【００７０】
本発明の請求項１４の内部電位発生回路においては、トランジスタは、その制御電極に第４のレベルの電位が繰り返し印加されても、破壊されない、高耐圧トランジスタである。
【００７１】
本発明の請求項１５の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。このため、レベル変換手段に流れる貫通電流を抑えることができる。
【００７２】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第２のレベルの電位を受けたときにオンし、電荷を第５のノードに出力する。これにより、第５のノードは、第２のレベルの内部電位になる。
【００７３】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第５のノードと第１のノードとは接続されており、レベル変換手段は、第５のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【００７４】
本発明の請求項１６の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になるときに、第１のノードと第２のノードとの間の電流経路を遮断する。このためレベル変換手段に流れる貫通電流を抑えることができる。
【００７５】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第５のノードに出力する。これにより、第５のノードは、第２のレベルの内部電位になる。
【００７６】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第５のノードと第１のノードとが接続されており、レベル変換手段は、第５のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【００７７】
本発明の請求項１７の内部電位発生回路においては、ポンプ手段に含まれる電位決定手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第６のノードの電位を決定する。
【００７８】
本発明の請求項１８の内部電位発生回路においては、ダイオード接続されたトランジスタは、レベル変換手段からパルスとして出力される第２のレベルの信号に応答し、その電位が変化する第６のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第６のノードの電位を決定する。
【００７９】
本発明の請求項１９の内部電位発生回路においては、トランジスタは、その制御電極に第４のレベルの電位が繰返し印加されても、破壊されない高耐圧トランジスタである。
【００８０】
本発明の請求項２０の内部電位発生回路においては、トランジスタの不純物を含む領域の濃度の高い部分と制御電極のエッジとの間の距離が、制御電極の側壁に形成された絶縁膜により、制御電極のエッジと不純物を含む領域の濃度の高い部分との間の距離が決定されるトランジスタに比し、長い。
【００８１】
本発明の請求項２１の内部電位発生回路においては、キャパシタ、電位固定ＭＯＳトランジスタまたは電荷伝達トランジスタは、ウェルを形成することなく、半導体基板上に直接、第１電極および第２電極が形成されるため、しきい値電圧の絶対値が小さくなる。
【００８２】
本発明の請求項２２の内部電位発生回路においては、チャージポンプを行なうキャパシタがディプリーショントランジスタであるため、内部電位発生回路の動作範囲で、常にチャネルが形成されている。
【００８３】
本発明の請求項２３の内部電位発生回路においては、チャージポンプを行なうキャパシタとしてのディプリーショントランジスタは、ウェルを形成することなく、半導体基板上に直接、第１電極および第２電極が形成されるため、しきい値電圧の絶対値が小さくなる。
【００８６】
本発明の請求項２４のレベル変換回路においては、入力部用の第１および第２電流遮断手段は、入力部用の第１および第２導電型トランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、出力部用の第１および第２の電流遮断手段は、出力部用の第１および第２導電型トランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【００８７】
本発明の請求項２５のレベル変換回路においては、第１導電型トランジスタである入力部用の第１電流遮断手段および第２導電型トランジスタである入力部用の第２電流遮断手段は、入力部用の第１および第２導電型のトランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、第１導電型トランジスタである出力部用の第１電流遮断手段および第２導電型トランジスタである出力部用の第２電流遮断手段は、出力用の第１および第２導電型のトランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【００８８】
本発明の請求項２６のレベル変換回路においては、入力部用の第１および第２の電流遮断手段は、入力部用の第１および第２導電型のトランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、出力部用の第１および第２の電流遮断手段は、出力部用の第１および第２導電型のトランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。
【００８９】
本発明の請求項２７のレベル変換回路においては、第１導電型トランジスタである入力部用の第１電流遮断手段および第２導電型トランジスタである入力部用の第２電流遮断手段は、入力部用の第１および第２導電型のトランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、第１導電型トランジスタである出力部用の第１電流遮断手段および第２導電型トランジスタである出力部用の第２電流遮断手段は、出力部用の第１および第２導電型のトランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【００９０】
本発明の請求項２８の半導体装置においては、第２のトランジスタの第２不純物領域の、制御電極長方向の長さは、第１のトランジスタの第２不純物領域の、制御電極長方向の長さより長いため、第２のトランジスタに高電圧が印加されても、第１のトランジスタに比し、パンチスルーが生じにくく高電圧が印加されても破壊されにくい。
【００９４】
【発明の実施の形態】
以下、本発明によるレベル変換回路、内部電位発生回路および内部電位発生ユニットについて図面を参照しながら説明する。
【００９５】
（実施の形態１）
図１は、本発明の実施の形態１によるレベル変換回路を詳細に示す回路図である。
【００９６】
図１において、実施の形態１によるレベル変換回路は、入力部電流遮断用ＰＭＯＳトランジスタ１、入力部用ＰＭＯＳトランジスタ３、入力部用ＮＭＯＳトランジスタ５、入力部電流遮断用ＮＭＯＳトランジスタ７、出力部電流遮断用ＰＭＯＳトランジスタ９、出力部用ＰＭＯＳトランジスタ１１、出力部用ＮＭＯＳトランジスタ１３、出力部電流遮断用ＮＭＯＳトランジスタ１５およびインバータ１７，１９を含む。
【００９７】
ここで、入力部電流遮断用ＰＭＯＳトランジスタ１、入力部用ＰＭＯＳトランジスタ３、出力部電流遮断用ＰＭＯＳトランジスタお９よび出力部用ＰＭＯＳトランジスタ１１は、それぞれ、ＰＭＯＳトランジスタ１，３，９，１１と呼ぶことにする。入力部用ＮＭＯＳトランジスタ５、入力部電流遮断用ＮＭＯＳトランジスタ７、出力部用ＮＭＯＳトランジスタ１３および出力部電流遮断用ＮＭＯＳトランジスタ１５は、それぞれ、ＮＭＯＳトランジスタ５，７，１３，１５と呼ぶことにする。
【００９８】
ＰＭＯＳトランジスタ１およびＰＭＯＳトランジスタ９は、第１の電流遮断回路を構成する。ＰＭＯＳトランジスタ３，１１およびＮＭＯＳトランジスタ５，１３は、レベルシフト回路を構成する。ＰＭＯＳトランジスタ３およびＮＭＯＳ５は、入力部を構成する。
【００９９】
ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３は、出力部を構成する。ＮＭＯＳトランジスタ７およびＮＭＯＳトランジスタ１５は、第２の電流遮断回路を構成する。ここで、図７５と同一の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１００】
ＰＭＯＳトランジスタ１は、昇圧電位Ｖｐｐを有するノードと、ＰＭＯＳトランジスタ３との間に接続される。ＰＭＯＳトランジスタ９は、昇圧電位Ｖｐｐを有するノードとＰＭＯＳトランジスタ１１との間に接続される。ＮＭＯＳトランジスタ７は、ＮＭＯＳトランジスタ５と接地ノードとの間に接続される。ＮＭＯＳトランジスタ１５は、ＮＭＯＳトランジスタ１３と接地ノードとの間に接続される。
【０１０１】
ＮＭＯＳトランジスタ５に入力される信号ＩＮ１は、図２２の信号ＩＮに対応する。ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ７のゲートには、信号ＩＮ２が入力される。ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のゲートには、インバータ１９を介して、信号ＩＮ２が反転して入力される。次に、動作をタイミング図に基づいて説明する。
【０１０２】
図２は、図１のレベル変換回路の動作を説明するためのタイミング図である。図１および図２を参照して、電源電位Ｖｃｃを「Ｈ」レベル、接地電位ＧＮＤを「Ｌ」レベルとする。ＮＭＯＳトランジスタ５のゲートに、「Ｈ」レベルの信号ＩＮ１が入力される前に、「Ｈ」レベルの信号ＩＮ２が、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ７のゲートに入力される。このため、「Ｈ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ１がオフになり、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１０３】
「Ｈ」レベルの信号ＩＮ１がＮＭＯＳトランジスタ５のゲートに入力される前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のゲートには、信号ＩＮ２を反転した信号、すなわち、「Ｌ」レベルの信号が入力される。すなわち、「Ｈ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ１５がオフになり、昇圧電位Ｖｐｐのノードと接地ノードとの間の貫通電流を阻止できる。
【０１０４】
ＮＭＯＳトランジスタ５のゲートに入力されている「Ｈ」レベルの信号ＩＮ１が、「Ｌ」レベルになる前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ７のゲートに入力されている「Ｈ」レベルの信号ＩＮ２を「Ｌ」レベルにする。すなわち、「Ｈ」レベルから「Ｌ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ７がオフになり、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１０５】
ＮＭＯＳトランジスタ５のゲートに「Ｈ」レベルの信号ＩＮ１を「Ｌ」レベルにする前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のゲートに入力されている信号ＩＮ２を反転した「Ｌ」レベルの信号を「Ｈ」レベルにする。すなわち、「Ｈ」レベルから「Ｌ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ１１およびＮＭＯＳ１３が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ９がオフになり、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１０６】
なお、「Ｈ」レベルの信号ＩＮ１が入力されているときには、信号ＯＵＴの電位は、電源電位Ｖｃｃよりも高いレベルの昇圧電位Ｖｐｐである。すなわち、電源電位Ｖｃｃを有する信号ＩＮ１が、昇圧電位Ｖｐｐを有する信号ＯＵＴに変換されたことになる。
【０１０７】
以上のように、実施の形態１によるレベル変換回路においては、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１５または、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ７がオフになるため、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止することができる。
【０１０８】
信号ＩＮ１を「Ｈ」レベルにするタイミングと信号ＩＮ２を「Ｈ」レベルにするタイミングを同時にし、信号ＩＮ１を「Ｌ」レベルにするタイミングと信号ＩＮ２を「Ｌ」レベルにするタイミングとを同時にすることによっても、上記したと同様の効果を奏する。
【０１０９】
すなわち、この場合には、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５または、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする場合でも、それと同時に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１５またはＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ７がオフすることになり、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１１０】
（実施の形態２）
図３は、本発明の実施の形態２によるレベル変換回路の詳細を示す回路図である。
【０１１１】
図１のレベル変換回路は、電源電位Ｖｃｃのレベルを、それより高いレベルの昇圧電位Ｖｐｐのレベルにするものであったが、本実施の形態のレベル変換回路は、接地電位ＧＮＤのレベルを、それよりも低い降圧電位Ｖｂｂのレベルにするものである。
【０１１２】
図３を参照して、本実施の形態のレベル変換回路は、入力部電流遮断用ＮＭＯＳトランジスタ２１、入力部用ＮＭＯＳトランジスタ２３、入力部用ＰＭＯＳトランジスタ２５、入力部電流遮断用ＰＭＯＳトランジスタ２７、出力部電流遮断用ＮＭＯＳトランジスタ２９、出力部ＮＭＯＳトランジスタ３１、出力部ＰＭＯＳトランジスタ３３、出力部電流遮断用ＰＭＯＳトランジスタ３５およびインバータ３７，３９を含む。
【０１１３】
以下、入力部電流遮断用ＮＭＯＳトランジスタ２１、入力部ＮＭＯＳトランジスタ２３、出力部電流遮断用ＮＭＯＳトランジスタ２９および出力部ＮＭＯＳトランジスタ３１を、それぞれ、ＮＭＯＳトランジスタ２１，２３，２９，３１と呼ぶことにする。
【０１１４】
また、入力部電流遮断用ＰＭＯＳトランジスタ２７、入力部用ＰＭＯＳトランジスタ２５、出力部ＰＭＯＳトランジスタ３３および出力部電流遮断用ＰＭＯＳトランジスタ３５を、それぞれ、ＰＭＯＳトランジスタ２７，２５，３３，３５と呼ぶことにする。
【０１１５】
入力部電流遮断用ＮＭＯＳトランジスタ２１および出力部電流遮断用ＮＭＯＳトランジスタ２９は、第１の電流遮断回路を構成する。入力部電流遮断用ＰＭＯＳトランジスタ２７および出力部電流遮断用ＰＭＯＳトランジスタ３５は、第２の電流遮断回路を構成する。
【０１１６】
入力部ＰＭＯＳトランジスタ２５、入力部ＮＭＯＳトランジスタ２３、出力部ＰＭＯＳトランジスタ３３、出力部ＮＭＯＳトランジスタ３１は、レベルシフト回路を構成する。入力部ＰＭＯＳトランジスタ２５および入力部ＮＭＯＳトランジスタ２３は、入力部を構成する。出力部ＰＭＯＳトランジスタ３３および出力部ＮＭＯＳトランジスタ３１は、出力部を構成する。
【０１１７】
ＰＭＯＳトランジスタ２７、ＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２１は、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間に直列に接続される。ＰＭＯＳトランジスタ３５、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ２９は、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間に直列に接続される。
【０１１８】
Ｎチャネルトランジスタ２３のゲートとＰＭＯＳトランジスタ３３のドレインとが接続される。ＮＭＯＳトランジスタ３１のゲートとＰＭＯＳトランジスタ２５のドレインが接続される。ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３１との間のノードは、出力ノードであり、そこから信号ＯＵＴが出力される。
【０１１９】
ＰＭＯＳトランジスタ２５のゲートには信号ＩＮ１が入力される。ＰＭＯＳトランジスタ３３のゲートには、インバータ３７により反転された信号ＩＮ１が入力される。ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２１のゲートには、信号ＩＮ２が入力される。ＰＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ２９のゲートには、インバータ３９を介して反転された信号ＩＮ２が入力される。次に、本実施の形態のレベル変換回路の動作についてタイミング図を用いて説明する。
【０１２０】
図４は、本発明の実施の形態２によるレベル変換回路の動作を説明するためのタイミング図である。電源電位Ｖｃｃを「Ｈ」レベル、接地電位ＧＮＤを「Ｌ」レベルとする。
【０１２１】
ＰＭＯＳトランジスタ２５のゲートに「Ｌ」レベルの信号が入力される前に、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２１のゲートに「Ｌ」レベルの信号ＩＮ２が入力される。すなわち、「Ｌ」レベルの信号ＩＮ１に応じて、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ２１がオフすることになり、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止できる。
【０１２２】
ＰＭＯＳトランジスタ２５のゲートに「Ｌ」レベルの信号ＩＮ１が入力される前に、ＰＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ２９のゲートには、反転された信号ＩＮ２、すなわち、「Ｈ」レベルの信号が入力される。すなわち、「Ｌ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ３５がオフになり、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止できる。
【０１２３】
ＰＭＯＳトランジスタ２５のゲートに入力されている「Ｌ」レベルの信号ＩＮ１が、「Ｈ」レベルになる前に、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２１のゲートに入力されている「Ｌ」レベルの信号ＩＮ２のレベルを「Ｈ」レベルの信号にする。すなわち、「Ｌ」レベルから「Ｈ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３が同時にオンするときでも、その前に、ＰＭＯＳトランジスタ２７がオフすることになり、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止できる。
【０１２４】
ＰＭＯＳトランジスタ２５のゲートに入力されている「Ｌ」レベルの信号ＩＮ１を「Ｈ」レベルにする前に、ＰＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ２５のゲートには、反転した信号ＩＮ２、すなわち、「Ｌ」レベルの信号が入力される。すなわち、「Ｌ」レベルから「Ｈ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ２９がオフすることになり、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止できる。
【０１２５】
なお、「Ｌ」レベルの信号ＩＮ１が入力されているときには、信号ＯＵＴの電位は接地電位ＧＮＤより低いレベルの降圧電位Ｖｂｂである。すなわち、接地電位ＧＮＤを有する信号ＩＮ１が、降圧電位Ｖｂｂを有する信号ＯＵＴに変換されたことになる。
【０１２６】
以上ように、実施の形態２によるレベル変換回路においては、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３またはＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンする前に、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ３５またはＮＭＯＳトランジスタ２９およびＰＭＯＳトランジスタ２７をオフにすることにより、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止できる。
【０１２７】
信号ＩＮ１を「Ｌ」レベルにするタイミングと信号ＩＮ２を「Ｌ」レベルにするタイミングとを同時にし、信号ＩＮ１を「Ｈ」レベルにするタイミングと信号ＩＮ２を「Ｈ」レベルにするタイミングとを同時にすることによっても、上記したと同様の効果を奏する。すなわち、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３またはＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンすると同時に、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ３５またはＮＭＯＳトランジスタ２９およびＰＭＯＳトランジスタ２７がオフし、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止できる。
【０１２８】
（実施の形態３）
図５は本発明の実施の形態３によるレベル変換回路の詳細を示す回路図である。
【０１２９】
図５を参照して、本発明の実施の形態３によるレベル変換回路は、図１のレベル変換回路のＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ７、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のそれぞれに、第１の入力部用抵抗４１、第２の入力部用抵抗４３、第１の出力部用抵抗４５および第２の出力部用抵抗４７を並列に接続したものである。
【０１３０】
図１と同一の部分については同一の参照符号を付し、その説明を適宜省略する。第１の入力部用抵抗４１、第２の入力部用抵抗４３、第１の出力部用抵抗４５および第２の出力部抵抗４７は、それぞれ、抵抗４１，４３，４５，４７と呼ぶことにする。
【０１３１】
抵抗４１がＰＭＯＳトランジスタ１に並列に接続されていない場合、ノードＮ３１の電位は、ＰＭＯＳトランジスタ１およびＰＭＯＳトランジスタ３がオフのときには、決まっていない。
【０１３２】
このため、他のノードの電位の変化によるカップリングなどで他のノードの電位の変化の影響を受けやすい。すなわち、ノードＮ３１にはノイズが乗りやすくなり、ラッチアップなどの要因になる。そこで、本実施の形態においては、ＰＭＯＳトランジスタ１に抵抗４１を並列に接続することにより、リークパスを付けてある程度、ノードＮ３１の電位を固定している。
【０１３３】
これと同様の理由により、ＮＭＯＳトランジスタ７、ＮＭＯＳトランジスタ１５およびＰＭＯＳトランジスタ９のそれぞれにも抵抗４３，４７，４５が並列に接続されている。
【０１３４】
以上のように本発明の実施の形態３によるレベル変換回路においては、ＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ７、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のそれぞれに、抵抗４１，４３，４５，４７を並列に接続することにより、ノードＮ３１、Ｎ３２、Ｎ３３およびＮ３４の電位を固定している。このため、ノードＮ３１、Ｎ３２、Ｎ３３およびＮ３４にノイズが乗るのを防止でき、ラッチアップなどの要因を除去できる。
【０１３５】
なお、図３のＰＭＯＳトランジスタ２７、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ２９に並列に抵抗を接続することによっても、上記したと同様の効果を奏する。
【０１３６】
図６は、本発明の実施の形態３によるレベル変換回路の変更例の詳細を示す回路図である。
【０１３７】
図６のレベル変換回路においては、図５の抵抗４１，４３，４５，４７の代わりに、ＭＯＳトランジスタを用いたものである。すなわち、ＰＭＯＳトランジスタ１およびＰＭＯＳトランジスタ９にはそれぞれ、並列に、ＰＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５５が接続される。
【０１３８】
ＮＭＯＳトランジスタ７およびＮＭＯＳトランジスタ１５には、それぞれ、並列にＮＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５７が接続される。ＰＭＯＳトランジスタ５１，５５およびＮＭＯＳトランジスタ５３，５７は、ダイオード接続される。
【０１３９】
このため、ノードＮ３１およびＮ３３は、昇圧電位Ｖｐｐよりしきい値電圧Ｖｔｈ高い電位に固定される。ノードＮ３２およびＮ３４は、接地電位よりしきい値電圧Ｖｔｈ低い電位に固定される。なお、しきい値電圧Ｖｔｈは、ＰＭＯＳトランジスタ５１，５５およびＮＭＯＳトランジスタ５３，５７のしきい値電圧Ｖｔｈである。
【０１４０】
以上のように構成されているため、実施の形態３によるレベル変換回路の変更例においても、実施の形態３と同様の効果を奏する。
【０１４１】
なお、図３のレベル変換回路のＰＭＯＳトランジスタ２７、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ２９に並列に、ＰＭＯＳトランジスタを接続することによっても、上記したと同様の効果を奏する。
【０１４２】
（実施の形態４）
図７は、本発明の実施の形態４によるレベル変換回路の詳細を示す回路図である。
【０１４３】
本実施の形態は、図１のレベル変換回路に、遅延回路５９を設けたものである。図１と同一の部分については同一の参照符号を付し、その説明を適宜省略する。
【０１４４】
ＮＭＯＳトランジスタ５のゲートには、遅延回路５９を介して、遅延された信号ＩＮが入力される。ＮＭＯＳトランジスタ１３のゲートには、遅延された信号ＩＮを反転した信号が入力される。ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ７には、遅延前の信号ＩＮが入力される。ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のゲートには、遅延前の、信号ＩＮを反転した信号が入力される。
【０１４５】
遅延回路５９を有するため、ＮＭＯＳトランジスタ５のゲートに「Ｈ」レベルの信号が入力される前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ７のゲートに「Ｈ」レベルの信号ＩＮが入力されることになる。遅延回路５９を有するため、ＮＭＯＳトランジスタ５のゲートに、「Ｈ」レベルの信号が入力される前に、すなわち、ＮＭＯＳトランジスタ１３のゲートに「Ｌ」レベルの信号ＩＮが入力される前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のゲートには、「Ｌ」レベルの信号が入力されることになる。
【０１４６】
このため、「Ｈ」レベルの信号ＩＮの入力に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンするときでも、その前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１５がオフにされるため、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１４７】
遅延回路５９を有するため、ＮＭＯＳトランジスタ５のゲートに入力されている「Ｈ」レベルの信号ＩＮを「Ｌ」レベルの信号にする前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ７のゲートに入力されている「Ｈ」レベルの信号ＩＮを「Ｌ」レベルにする。
【０１４８】
遅延回路５９を有するため、ＮＭＯＳトランジスタ５のゲートに入力されている「Ｈ」レベルの信号ＩＮを「Ｌ」レベルの信号にする前に、すなわち、ＮＭＯＳトランジスタ１３のゲートに入力されている「Ｌ」レベルの信号を「Ｈ」レベルの信号にする前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１５のゲートに入力されている「Ｌ」レベルの信号を「Ｈ」レベルの信号にする。
【０１４９】
このため、「Ｌ」レベルの信号ＩＮの入力に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ７がオフになり、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１５０】
以上のように、本発明の実施の形態４によるレベル変換回路においては、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１５またはＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ７をオフにすることにより、昇圧電位Ｖｐｐを有するノードと接地ノードとの間の貫通電流を阻止できる。
【０１５１】
さらに、実施の形態４によるレベル変換回路においては、遅延回路５９を設けたことにより、１つの信号（信号ＩＮ）を用いて、レベル変換回路を制御できるため、図１のように２つの信号（ＩＮ１、信号ＩＮ２）を用いてレベル変換回路を制御する場合に比べ、信号配線の本数を減らすことができる。
【０１５２】
なお、本実施の形態は、図３、図５および図６のレベル変換回路においても適用することができ、その場合にも上記したと同様の効果を奏する。
【０１５３】
（実施の形態５）
図８は、一般的な昇圧電位発生回路の詳細を示す回路図である。
【０１５４】
図８を参照して、一般的な昇圧電位発生回路は、インバータ６１、キャパシタ６３〜６７、ＮＭＯＳトランジスタ６９〜７７を含む。ＮＭＯＳトランジスタ６９，７１は、ダイオード接続されている。
【０１５５】
一般的な昇圧電位発生回路は、信号ＩＮに応じて昇圧電位Ｖｐｐを発生する。なお、信号ＩＮは、電源電位Ｖｃｃおよび接地電位ＧＮＤをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとするクロック信号である。次に、タイミング図を用いて動作を説明する。
【０１５６】
図９は、図８の一般的な昇圧電位発生回路の動作を説明するためのタイミング図である。
【０１５７】
図８および図９を参照して、信号ＩＮが、「Ｈ」レベルになると、キャパシタ６３に「Ｈ」レベルの電位が伝達される。このため、ＮＭＯＳトランジスタ７３，７５がオンする。
【０１５８】
一方、信号ＩＮが「Ｈ」レベルのときには、インバータ６１を介して、キャパシタ６５，６７には、「Ｌ」レベルの電位が伝達される。このため、ノードＮ１、Ｎ２が降圧されて、ＮＭＯＳトランジスタ７７がオフする。以上により、ノードＮ１、Ｎ２は、電源電位Ｖｃｃにプリチャージされる。なお、キャパシタ６５，６７に、「Ｌ」レベルの電位が伝達される前は、ノードＮ１、Ｎ２の電位は、２Ｖｃｃとしている。
【０１５９】
信号ＩＮが、「Ｌ」レベルになると、キャパシタ６３には、「Ｌ」レベルの電位が伝達される。このため、ＮＭＯＳトランジスタ７３，７５はオフする。
【０１６０】
一方、信号ＩＮが「Ｌ」レベルになるときには、インバータ６１により、キャパシタ６５，６７には、「Ｈ」レベルの電位が伝達される。このため、ノードＮ１、Ｎ２が、２Ｖｃｃまで昇圧される。そして、ＮＭＯＳトランジスタ７７がオンになり、ノードＮ１の電位がノードＮ３に出力される。
【０１６１】
しかし、ノードＮ１およびＮ２の電位は２Ｖｃｃであるため、ノードＮ３には、ＮＭＯＳトランジスタ７７のしきい値電圧Ｖｔｈを２Ｖｃｃから差引いた電位（２Ｖｃｃ−Ｖｔｈ）しか伝えることができないという問題点がある。なお、一般的な昇圧電位発生回路は、以上のような動作を繰り返すことにより、ノードＮ３の電位を電源電位Ｖｃｃより高い昇圧電位Ｖｐｐにする。
【０１６２】
本発明の実施の形態５による内部電位発生回路としての昇圧電位発生回路は、以上のような問題点を解決するためになされたものである。
【０１６３】
図１０は、本発明の実施の形態５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。図１０を参照して、本実施の形態による昇圧電位発生回路は、レベル変換回路８１、キャパシタ８３，８５，８７，８９およびＮＭＯＳトランジスタ９１，９３，９４，９５，９７を含む。レベル変換回路８１は、図１のレベル変換回路と同様である。図１と同一の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１６４】
キャパシタ８９は信号ＩＮ１を受ける。キャパシタ８７は、信号ＩＮ２を受ける。キャパシタ８５は、レベル変換回路８１からの出力信号を受ける。レベル変換回路８１は、信号ＩＮ３，ＩＮ４を受ける。キャパシタ８３は、信号ＩＮ５を受ける。
【０１６５】
ＮＭＯＳトランジスタ９７は、キャパシタ８９とノードＮ５４との間に接続される。ＮＭＯＳトランジスタ９５は、電源電位Ｖｃｃを有するノードとノードＮ５１との間に接続され、そのゲートは、キャパシタ８７に接続される。ノードＮ５２には、キャパシタ８５、ＮＭＯＳトランジスタ９７のゲートおよびＮＭＯＳトランジスタ９３の一方電極に接続される。ＮＭＯＳトランジスタ９４は、キャパシタ８７とＶｃｃを有するノードとの間に接続され、かつ、ダイオード接続される。
【０１６６】
ＮＭＯＳトランジスタ９３のゲートは、キャパシタ８３に接続され、他方の電極は、電源電位Ｖｃｃを有するノードに接続される。ＮＭＯＳトランジスタ９１は、電源電位Ｖｃｃを有するノードとキャパシタ８３との間に接続される。なお、ＮＭＯＳトランジスタ９１はダイオード接続されている。
【０１６７】
ノードＮ５４とノードＮ５５とが接続される。ここで、信号ＩＮ４および信号ＩＮ３は、それぞれ、図１の信号ＩＮ１および信号ＩＮ２に対応する。信号ＩＮ１〜信号ＩＮ５は、電源電位Ｖｃｃおよび接地電位ＧＮＤをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとするクロック信号である。
【０１６８】
図１１は、図１０の昇圧電位発生回路の動作を説明するためのタイミング図である。
【０１６９】
図１０および図１１を参照して、待機時においては、信号ＩＮ１〜ＩＮ５はすべて「Ｌ」レベルである。このとき、ノードＮ５１、Ｎ５２は、電源電位Ｖｃｃにプリチャージされ、ＮＭＯＳトランジスタ９７はオフしている。
【０１７０】
「Ｈ」レベルの信号ＩＮ１、ＩＮ４が入力される前に、レベル変換回路８１に「Ｈ」レベルの信号ＩＮ３が入力される。このため、ＰＭＯＳトランジスタ１はニアリーオフし、ＮＭＯＳトランジスタ１５がオフになる。また、このとき、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１７はオンである。次に、「Ｈ」レベルの信号ＩＮ４がレベル変換回路８１に入力され、ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ１１がオンになり、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３がオフして、レベル変換回路８１は、ノードＮ５５の電位である昇圧電位Ｖｐｐを出力する。このため、ノードＮ５３は、昇圧電位Ｖｐｐになる。なお、図１で説明したように、ノードＮ５５と接地ノードとの間の貫通電流は阻止されている。
【０１７１】
一方、信号ＩＮ１が、「Ｈ」レベルになると、ノードＮ５１は、２Ｖｃｃまで昇圧される。このとき、キャパシタ８５により、ノードＮ５３の電位が昇圧電位Ｖｐｐになるのに応答して、ノードＮ５２の電位が電源電位Ｖｃｃ＋昇圧電位Ｖｐｐにまで昇圧される。これにより、ＮＭＯＳトランジスタ９７がオンし、ノードＮ５１の電位（２Ｖｃｃ）がノードＮ５４に伝えられる。
【０１７２】
次に、信号ＩＮ１および信号ＩＮ４が「Ｌ」レベルにされる前に、信号ＩＮ３が「Ｌ」レベルにされる。これにより、ＰＭＯＳトランジスタ９がニアリーオフし、ＮＭＯＳトランジスタ７がオフする。さらに、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１５はオンする。
【０１７３】
その次に、信号ＩＮ４が「Ｌ」レベルにされると、ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ１１がオフし、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３がオンする。このため、ノードＮ５３の電位は、昇圧電位Ｖｐｐから接地電位ＧＮＤにされる。
【０１７４】
一方、信号ＩＮ１が「Ｌ」レベルにされると、ノードＮ５１の電位は、電源電位Ｖｃｃにされる。このとき、キャパシタ８５により、ノードＮ５３の電位が接地電位ＧＮＤになるのに応答して、ノードＮ５２の電位が電源電位Ｖｃｃにされる。そして、ＮＭＯＳトランジスタ９７がオフになる。
【０１７５】
次に、信号ＩＮ２および信号ＩＮ５が「Ｈ」レベルにされると、ＮＭＯＳトランジスタ９３およびＮＭＯＳトランジスタ９５がオンになり、ノードＮ５２およびＮ５１を電源電位Ｖｃｃにプリチャージする。そして、信号ＩＮ２およびＩＮ５は、「Ｌ」レベルにされる。
【０１７６】
昇圧電位発生回路は、以上のような動作を繰り返して、ノードＮ５４を電源電位Ｖｃｃより高い昇圧電位Ｖｐｐにする。
【０１７７】
以上に説明したように、ノードＮ５４に、ノードＮ５１の電位を出力するときには、ＮＭＯＳトランジスタ９７のゲートには、レベル変換回路８１に基づき電源電位Ｖｃｃ＋昇圧電位Ｖｐｐが与えられる。
【０１７８】
このため、ＮＭＯＳトランジスタ９７のソース電位Ｖｐｐより、ＮＭＯＳトランジスタ９７のゲート電位が、しきい値電圧Ｖｔｈより高いので、ノードＮ５１の電位（２Ｖｃｃ）はすべて、ノードＮ５４に伝えられるころになる。なお、ＮＭＯＳトランジスタ９７のソースは、ノードＮ５４に接続されており、しきい値電圧Ｖｔｈは、ＮＭＯＳトランジスタ９７のしきい値電圧である。
【０１７９】
さらに、図１で説明したと同様の理由により、レベル変換回路８１に流れる貫通電流を阻止できるため、昇圧電位発生回路の、効率をよくすることができる。すなわち、ノードＮ５４とノードＮ５５が接続されているため、レベル変換回路８１に貫通電流が流れると、昇圧電位Ｖｐｐが、接地ノードに流れ、昇圧電位発生回路の効率が悪くなるが、実施の形態５による昇圧電位発生回路においては、このような弊害がなくなるため、昇圧電位Ｖｐｐの発生の効率をよくすることができる。
【０１８０】
なお、レベル変換回路８１は、図５、図６および図７のレベル変換回路を用いることもでき、その場合にも、上記したと同様の効果を奏する。
【０１８１】
また、このような昇圧電位発生回路によって発生された昇圧電位Ｖｐｐは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のワード線電位に用いることができる。さらに、ＤＲＡＭにおいて、２組のビット線対に対して１つのセンスアンプ（シェアードセンスアンプ）を用いる場合、そのセンスアンプと２組のビット線対との接続および切離しを制御する信号としても昇圧電位Ｖｐｐは用いることができる。
【０１８２】
（実施の形態６）
図１２は、本発明の実施の形態６による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。
【０１８３】
図１２を参照して、本実施の形態の降圧電位発生回路は、レベル変換回路１０１、キャパシタ１０３，１０５，１０７，１０９およびＰＭＯＳトランジスタ１１１，１１３，１１５，１１７，１１９を含む。レベル変換回路１０１は、図３のレベル変換回路と同様である。図３と同一の部分については同一の参照符号を付し、その説明を適宜省略する。
【０１８４】
キャパシタ１０３は信号ＩＮ１を受ける。キャパシタ１０５は信号ＩＮ２を受ける。レベル変換回路１０１は、信号ＩＮ４および信号ＩＮ３を受ける。キャパシタ１０９は信号ＩＮ５を受ける。なお、信号ＩＮ３および信号ＩＮ４はそれぞれ図３の信号ＩＮ２および信号ＩＮ１に対応している。
【０１８５】
ＰＭＯＳトランジスタ１１１は、キャパシタ１０３とノードＮ６４との間に接続される。ＰＭＯＳトランジスタ１１３は、ノードＮ６１と接地ノードとの間に接続され、そのゲートはキャパシタ１０５に接続される。ＰＭＯＳトランジスタ１１５は、キャパシタ１０５と接地ノードとの間に接続され、かつ、ダイオード接続される。
【０１８６】
ノードＮ６２は、キャパシタ１０７、ＰＭＯＳトランジスタ１１１のゲートおよびＰＭＯＳトランジスタ１１７のソースに接続される。ＰＭＯＳトランジスタ１１７のゲートはキャパシタ１０９に接続され、そのドレインは接地ノードに接続される。ＰＭＯＳトランジスタ１１９は、キャパシタ１０９と接地ノードとの間に接続され、かつ、ダイオード接続される。ノードＮ６４とノードＮ６５とが接続される。
【０１８７】
本実施の形態による降圧電位発生回路は、信号ＩＮ１〜ＩＮ５に応じて、電源電位Ｖｃｃより小さい降圧電位Ｖｂｂを発生する。なお、レベル変換回路１０１は、電源電位Ｖｃｃ〜接地電位ＧＮＤ振幅である信号ＩＮ４を電源電位Ｖｃｃ〜降圧電位Ｖｂｂ振幅に変換する。信号ＩＮ１〜信号ＩＮ５は、電源電位Ｖｃｃおよび接地電位ＧＮＤをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとするクロック信号である。
【０１８８】
図１３は、図１２の降圧電位発生回路の動作を説明するためのタイミング図である。
【０１８９】
図１２および図１３を参照して、待機時には、信号ＩＮ１〜信号ＩＮ５はすべて「Ｈ」レベルである。このとき、ノードＮ６１およびＮ６２は、接地電位ＧＮＤにプリチャージされており、ＰＭＯＳトランジスタ１１１はオフしている。
【０１９０】
「Ｌ」レベルの信号ＩＮ１および信号ＩＮ４が入力される前に、レベル変換回路１０１には、「Ｌ」レベルの信号ＩＮ３が入力される。このため、ＮＭＯＳトランジスタ２１がニアリーオフし、ＰＭＯＳトランジスタ３５がオフする。さらに、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２９がオンする。
【０１９１】
次に、レベル変換回路１０１には、「Ｌ」レベルの信号ＩＮ４が入力され、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ３１がオンになり、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ２３がオフになる。これにより、レベル変換回路１０１は、ノードＮ６５からノードＮ６３に降圧電位Ｖｂｂを出力し、ノードＮ６３の電位は、降圧電位Ｖｂｂになる。なお、図３で説明したと同様の理由により、レベル変換回路１０１に流れる貫通電流は阻止されている。
【０１９２】
一方、信号ＩＮ１が「Ｌ」レベルになると、ノードＮ６１は、−Ｖｃｃまで降圧される。このとき、キャパシタ１０７により、ノードＮ６３の電位がＶｂｂになるのに応答して、ノードＮ６２の電位が−Ｖｃｃ＋Ｖｂｂまで降圧される。このため、ＰＭＯＳトランジスタ１１１がオンし、ノードＮ６１の電位（−Ｖｃｃ）がノードＮ６４に伝えられる。
【０１９３】
「Ｌ」レベルの信号ＩＮ１および信号ＩＮ４が「Ｈ」レベルにされる前に、「Ｌ」レベルの信号ＩＮ３は「Ｈ」レベルの信号にされる。これにより、ＰＭＯＳトランジスタ２７がオフし、ＮＭＯＳトランジスタ２９がニアリーオフする。さらに、ＰＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ２１はオンする。
【０１９４】
次に、信号ＩＮ４が、「Ｌ」レベルから「Ｈ」レベルにされる。これにより、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ３１がオフになり、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ２３がオンになって、レベル変換回路は、ノードＮ６３に電源電位Ｖｃｃを出力する。なお、図３で説明したと同様の理由により、レベル変換回路１０１に流れる貫通電流は阻止される。
【０１９５】
信号ＩＮ１が、「Ｌ」レベルから「Ｈ」レベルにされた場合には、ノードＮ６１の電位は、接地電位ＧＮＤにされる。このとき、キャパシタ１０７により、ノードＮ６３の電位が電源電位Ｖｃｃにされるのに応答して、ノードＮ６２の電位が接地電位ＧＮＤにされる。このため、ＰＭＯＳトランジスタ１１１は、オフになる。
【０１９６】
次に、信号ＩＮ２および信号ＩＮ５が「Ｈ」レベルから「Ｌ」レベルにされる。このため、ＰＭＯＳトランジスタ１１３およびＰＭＯＳトランジスタ１１７がオンになり、ノードＮ６１およびノードＮ６２が接地電位ＧＮＤにプリチャージされる。そして、信号ＩＮ２および信号ＩＮ５は「Ｈ」レベルにされる。
【０１９７】
降圧電位発生回路は、以上のような動作を繰り返して、ノードＮ６４の電位を降圧電位Ｖｂｂにする。
【０１９８】
以上に説明したように、ノードＮ６１からノードＮ６４に電位を伝達するときには、ＰＭＯＳトランジスタ１１１のゲートには、レベル変換回路１０１により、−Ｖｃｃ＋Ｖｂｂが与えられる。
【０１９９】
このため、ＰＭＯＳトランジスタ１１１のソース電位Ｖｂｂの絶対値より、ＰＭＯＳトランジスタ１１１のゲート電位の絶対値が、しきい値電圧Ｖｔｈの絶対値より大きいので、ノードＮ６１の電位（−Ｖｃｃ）はすべてノードＮ６４に伝えられる。なお、ＰＭＯＳトランジスタ１１１のソースは、ノードＮ６４に接続され、しきい値電圧Ｖｔｈは、ＰＭＯＳトランジスタ１１１のしきい値電圧である。
【０２００】
さらに、図３と同様のレベル変換回路１０１を用いているため、図３に説明したと同様の理由により、レベル変換回路１０１に流れる貫通電流を阻止できる。このため、実施の形態６による降圧電位発生回路においては、降圧電位発生の効率をよくすることができる。すなわち、ノードＮ６４とノードＮ６５とが接続されているため、レベル変換回路１０１に貫通電流が流れた場合には、降圧電位Ｖｂｂが電源電位Ｖｃｃを有するノードＮに流れ込むことになるため、降圧電位Ｖｂｂを発生する効率が悪くなるが、本実施の形態においては、レベル変換回路１０１に流れる貫通電流を阻止しているため、降圧電位Ｖｂｂの発生効率はよくなる。
【０２０１】
なお、この降圧電位発生回路により発生された降圧電位は、ＤＲＡＭの基板電位などに用いることができる。
【０２０２】
（実施の形態７）
図１４は、本発明の実施の形態７による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【０２０３】
図１４を参照して、実施の形態７による昇圧電位発生回路は、図１０の昇圧電位発生回路のノードＮ５２とノードＮ５４との間に、直列に接続されたＮＭＯＳトランジスタ１２１，１２３，１２５を設けたものである。ＮＭＯＳトランジスタ１２１，１２３，１２５は、それぞれダイオード接続されている。なお、図１０と同一の部分には、同一の参照符号を付し、その説明を適宜省略する。
【０２０４】
ＮＭＯＳトランジスタ１２１〜１２５は、ノードＮ５２の電位がＶｐｐ＋３Ｖｔｈより大きくならないように、ＮＭＯＳ５２の電位を固定している。すなわち、ノードＮ５２の電位が、Ｖｐｐ＋３Ｖｔｈを超えた場合には、ＮＭＯＳトランジスタ１２１〜１２５がオンして、正電荷をノードＮ５４に流し、ノードＮ５２の電位を調節する。なお、しきい値電圧Ｖｔｈは、ＮＭＯＳトランジスタ１２１〜１２５のしきい値電圧である。
【０２０５】
ここで、従来においては、ノードＮ５２の余分な正電荷を、電源電位Ｖｃｃを有するノードや、接地電位ＧＮＤを有するノードに流していたが、本実施の形態においては、昇圧電位Ｖｐｐの出力ノードであるノードＮ５４に正電荷を流しているため、昇圧電位Ｖｐｐの発生効率を損うことはない。
【０２０６】
以上のように、本発明の実施の形態７においては、ＮＭＯＳトランジスタ１２１〜１２５を用いて、ノードＮ５２の電位を調節している。このため、キャパシタ８５により、ノードＮ５２の電位が昇圧されるときに、ノードＮ５２の電位が高くなりすぎるのを容易に防止することができる。
【０２０７】
（実施の形態８）
図１５は、実施の形態８による内部電位発生回路としての降圧電位発生回路の詳細を締す回路図である。
【０２０８】
図１５を参照して、実施の形態８による降圧電位発生回路は、図１２の降圧電位発生回路のノードＮ６２とノードＮ６４との間に直列に接続されたＰＭＯＳトランジスタ１２７，１２９，１３１を設けたものである。なお、ＰＭＯＳトランジスタ１２７〜１３１は、ダイオード接続されている。図１２と同一の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０２０９】
ＰＭＯＳトランジスタ１２７〜１３１は、ノードＮ６２の電位が、Ｖｂｂ−３Ｖｔｈより低くなった場合に、オンになり、余分な負電荷をノードＮ６２からノードＮ６４に流す。
【０２１０】
従来は、ノードＮ６２の余分な負電荷を、電源電位Ｖｃｃを有するノードや接地電位ＧＮＤを有するノードに流していたが、本実施の形態においては、降圧電位Ｖｂｂの出力ノードであるノードＮ６４に余分な負電荷を流しているため、降圧電位Ｖｂｂの発生の効率を損うことはない。なお、しきい値電圧Ｖｔｈは、ＰＭＯＳトランジスタ１２７〜１３１のしきい値電圧である。
【０２１１】
以上のように、実施の形態８による降圧電位発生回路においては、ＰＭＯＳトランジスタ１２７〜１３１を用いて、ノードＮ６２の電位を調節している。このため、ノードＮ６２が、キャパシタ１０７により降圧されるときに、ノードＮ６２の電位が下がりすぎるのを容易に防止することができる。
【０２１２】
（実施の形態９）
図１６は、一般的なＮＭＯＳトランジスタの構成を示す図である。
【０２１３】
図１６を参照して、一般的なＮＭＯＳトランジスタは、Ｐ型半導体基板の上に、Ｐウェルを形成している。Ｐウェルの上に、ソース電極１４７およびドレイン電極１４９を形成している。すなわち、ソース電極１４７およびドレイン電極１４９として、Ｎ型不純物を、Ｐウェルに注入して、Ｎ+ 層を形成する。そして、ポリシリコンなどによりゲート電極１４５が形成される。なお、ＰＭＯＳトランジスタについても同様である。
【０２１４】
図１７は、本発明の実施の形態９による内部電位発生回路としての昇圧電位発生回路に用いるＮＭＯＳトランジスタの構成を示す図である。
【０２１５】
図１７を参照して、ＮＭＯＳトランジスタは、Ｐ型半導体基板上に直接、ソース電極１４７およびドレイン電極１４９を形成する。すなわち、Ｐ型半導体基板上に直接、Ｎ型不純物を注入して、Ｎ+ 層を形成することにより、ソース電極１４７およびドレイン電極１４９を形成している。ポリシリコンなどによりゲート電極１４５が形成される。
【０２１６】
このようにすることで、図１７のＮＭＯＳトランジスタは、図１６のＮＭＯＳトランジスタより、しきい値電圧Ｖｔｈが小さくなる。なお、ＰＭＯＳトランジスタについても同様のことがいえる。
【０２１７】
実施の形態９による昇圧電位発生回路は、このような、ＮＭＯＳトランジスタを、図１０または図１４の昇圧電位発生回路のＮＭＯＳトランジスタ９１，９３，９４，９５，９７に用いたものである。
【０２１８】
以上のことから、本発明の実施の形態９による昇圧電位発生回路においては、小さいしきい値電圧ＶｔｈのＮＭＯＳトランジスタを用いているため、図１６のＮＭＯＳトランジスタに比し、ドレインからソースへの正電荷の伝達を効率よくすることができる。このため、昇圧電位発生回路全体としての効率を良くすることができる。さらに、図１０または図１４の昇圧電位発生回路の効果に加えて、確実に、昇圧電位Ｖｐｐを発生することができる。
【０２１９】
さらに、実施の形態９による昇圧電位発生回路の変更例は、図１７の小さいしきい値電圧を有するＮＭＯＳトランジスタをキャパシタとして、図１０および図１４の昇圧電位発生回路のキャパシタ８３，８５，８７，８９に用いたものである。小さいしきい値電圧を有するＮＭＯＳトランジスタは、ソースからドレインへのチャネルが形成されやすいため、低いしきい値電圧を有するＮＭＯＳトランジスタは、キャパシタになりやすくなる。
【０２２０】
このため、実施の形態９による昇圧電位発生回路の変更例においては、昇圧電位発生回路全体としての効率をよくすることができる。
【０２２１】
なお、図１７のＮＭＯＳトランジスタと同様にして作られた、しきい値電圧の絶対値が小さいＰＭＯＳトランジスタを、図１２または図１５の降圧電位発生回路のＰＭＯＳトランジスタ１１１，１１３，１１５，１１７，１１９およびキャパシタ１０３，１０５，１０７，１０９に用いることによっても、上記したと同様の効果を奏する。
【０２２２】
（実施の形態１０）
実施の形態１０による内部電位発生回路は、図１０のＮＭＯＳトランジスタ９３、図１２のＰＭＯＳトランジスタ１１７、図１４のＮＭＯＳトランジスタ９３および図１５のＰＭＯＳトランジスタ１１７のそれぞれに、高耐圧のＭＯＳトランジスタを用いたものである。
【０２２３】
図１０の昇圧電位発生回路のＮＭＯＳトランジスタ９３に高耐圧ＮＭＯＳトランジスタを用いた場合について説明する。図１０および図１１を参照して、ＮＭＯＳトランジスタ９３のゲート〜ソース（ノードＮ５２側）間電位は、最大Ｖｐｐになり、通常のＮＭＯＳトランジスタでは破損してしまうおそれがある。
【０２２４】
このため、ＮＭＯＳトランジスタ９３は、ゲート〜ソース間電位が繰り返しＶｐｐになったときでも、容易に破損しない高耐圧ＮＭＯＳトランジスタである。このことは、図１４のＮＭＯＳトランジスタ９３についても同様である。
すなわち、図１０のレベル変換回路８１により、繰り返しノードＮ５２の電位がＶｃｃ＋Ｖｐｐに昇圧されるため、それに伴う、ＮＭＯＳトランジスタ９３の破壊を防止したものである。
【０２２５】
次に、図１２の降圧電位発生回路のＰＭＯＳトランジスタ１１７に、高耐圧ＰＭＯＳトランジスタを用いた場合について説明する。図１２および図１３を参照して、ＰＭＯＳトランジスタ１１７のゲート〜ソース（ノードＮ６２側）間電位の絶対値は、最大−Ｖｃｃ＋Ｖｂｂの絶対値になる。
【０２２６】
このため、通常のＰＭＯＳトランジスタでは、破損してしまうおそれがある。したがって、ＰＭＯＳトランジスタ１１７は、そのゲート〜ソース間電位の絶対値が繰り返し、−Ｖｃｃ＋Ｖｂｂの絶対値になっても、容易に破損しない高耐圧ＰＭＯＳトランジスタである。すなわち、図１２のレベル変換回路１０１により、繰り返し、ノードＮ６２の電位が−Ｖｃｃ＋Ｖｂｂに降圧されるため、それに伴う、ＰＭＯＳトランジスタ１１７の破壊を防止したものである。
【０２２７】
以上のように、本発明の実施の形態１０による内部電位発生回路においては、ＭＯＳトランジスタ９３，１１７のゲート〜ソース間電位の絶対値が、Ｖｐｐまたは−Ｖｃｃ＋Ｖｂｂの絶対値の大きさに繰り返しなったときでも、破損しない高耐圧のＭＯＳトランジスタを用いている。このため、ＭＯＳトランジスタ９３，１１７が破損することはなく、内部電位発生回路の信頼性が高くなる。
【０２２８】
（実施の形態１１）
図１８は、本発明の実施の形態１１による内部電位発生ユニットを示す概略ブロック図である。
【０２２９】
図１８を参照して、実施の形態１１による内部電位発生ユニットは、インバータ１５１，１５３、制御信号発生回路１５５、ＮＡＮＤ回路１５７、第１の波形発生部１５９、第２の波形発生部１６１、第１の内電位発生回路１６３および第２の内部電位発生回路１６５を含む。
【０２３０】
インバータ１５１の入力ノードにはクロック信号ＣＳが入力される。ＮＡＮＤ回路１５７の２つの入力ノードにはそれぞれ、インバータ１５１の出力ノードおよび制御信号発生回路１５５の出力ノードが接続される。第１の波形発生部１５９は、インバータ１５３に接続される。第１の波形発生部１５９と第１の内部電圧発生回路１６３が接続される。ＮＡＮＤ回路５７の出力ノードと第２の波形発生部１６１が接続される。第２の内部電位発生回路１６５と第２の波形発生部１６１が接続される。第１の内部電位発生回路１６３と第２の内部電位発生回路１６５の出力ノードは共通となっている。
【０２３１】
第１の内部電位発生回路１６３および第２の内部電位発生回路１６５は、たとえば図１０または図１４の昇圧電位発生回路や、図１２または図１５の降圧電位発生回路などである。第１の波形発生部１５９および第２の波形発生部１６１からそれぞれ出力される第１の駆動信号Ａ１および第２の駆動信号Ａ２は、図示しないが複数ある。たとえば、第１の駆動信号Ａ１および第２の駆動信号Ａ２は、図１０、図１２、図１４または図１５の信号ＩＮ１〜ＩＮ５などである。
【０２３２】
図１９は、図１８の内部電位発生ユニットの動作を説明するためのタイミング図である。
【０２３３】
図１８および図１９を参照して、クロック信号ＣＳがインバータ１５１に入力され、インバータ１５１は、クロック信号ＣＳの反転信号である反転クロック信号ＣＳＯを出力する。ここで、制御信号発生回路１５５から出力される制御信号Ｃが「Ｈ」レベルである場合には、ＮＡＮＤ回路１５７が、クロック信号ＣＳと同様のパルス信号である信号ＮＳを第２の波形発生部１６１に出力する。
【０２３４】
第２の波形発生部１６１は、このパルス信号である信号ＮＳに応じて、パルス信号である第２の駆動信号Ａ２を第２の内部電位発生回路１６５に出力する。そして、第２の内部電位発生回路１６５は、このパルス信号である第２の駆動信号Ａ２に応じて、第２の内部電位をノードＮに出力する。
【０２３５】
一方、第１の波形発生部１５９は、インバータ１５１，１５３を介したクロック信号ＣＳを受けて、パルス信号である第１の駆動信号Ａ１を発生する。第１の内部電位発生回路１６３は、パルス信号である第１の駆動信号Ａ１に応じて、第１の内部電位をノードＮに出力する。すなわち、ノードＮの電位は、第１の内部電位発生回路１６３から出力された第１の内部電位と第２の内部電位発生回路１６５から出力された第２の内部電位との和である出力電位Ｖになる。
【０２３６】
次に、クロック信号ＣＳが入力されている場合において、制御信号発生回路１５５からの制御信号Ｃが、「Ｌ」レベルにされた場合には、ＮＡＮＤ回路１５７からのの信号ＮＳは、「Ｈ」レベルに固定される。そして、「Ｈ」レベルに固定された信号ＮＳを第２の波形発生部１６１は受けて、「Ｈ」レベルに固定した第２の駆動信号Ａ２を第２の内部電位発生回路１６５に出力する。これにより、第２の内部電位発生回路１６５は、その動作を停止する。なお、「Ｈ」レベルの信号ＮＳが第２の波形発生部１６１に入力されたときに、「Ｈ」レベルに信号Ａ２が固定される場合について説明したが、第２の駆動信号Ａ２は、「Ｌ」レベルに固定してもよい。
【０２３７】
一方、第１の波形発生部１５９には、インバータ１５１，１５３を介してクロック信号ＣＳが入力されているため、第１の内部電位発生回路１６３は動作しており、第１の内部電位をノードＮに出力している。この場合には、第１の内部電位が出力電位Ｖとして出力されることになる。
【０２３８】
以上説明したように、本発明の実施の形態１１による内部電位発生ユニットにおいては、制御信号発生回路１５５からの制御信号Ｃのレベルを変えるだけで、第２の内部電位発生回路１６５のオン／オフを制御でき、内部電位発生ユニットの能力を容易に切換えることができる。
【０２３９】
なお、従来の内部電位発生ユニットにおいては、内部電位発生ユニットの能力を切換えるときには、アルミ配線を切換えることにより行なっていたため、手間がかかっていたが、本実施の形態においては、制御信号Ｃのレベルを変えることにより、簡易に、その能力を切換えることができる。
【０２４０】
本実施の形態は、たとえば、ＤＲＡＭにおいて、４Ｋリフレッシュ（４Ｋ回で全メモリセルをリフレッシュすることをいう）と８Ｋリフレッシュ（８Ｋ回で全メモリセルをリフレッシュすることをいう）を切換えるときなどに適用できる。４Ｋリフレッシュのときには、第１の内部電位発生回路１６３および第２の内部電位発生回路１６５をともに動作させる。８Ｋリフレッシュのときには、第１の内部電位発生回路１６３のみを動作させる。
【０２４１】
（実施の形態１２）
図２０は、本発明の実施の形態１２による内部電位発生ユニットを示す概略ブロック図である。
【０２４２】
図２０を参照して、実施の形態１２による内部電位発生ユニットは、波形発生部１７１、制御信号発生回路１７３、インバータ１７５，１７７、ＮＡＮＤ回路１７９、第１の内部電位発生回路１６３および第２の内部電位発生回路１６５を含む。
【０２４３】
図１８と同一の部分については、同一の参照符号を付し、その説明を適宜省略する。波形発生部１７１はクロック信号ＣＳを受ける。波形発生部１７１の出力ノードは、インバータ１７５の入力ノードに接続される。インバータ１７５の出力ノードは、インバータ１７７の入力ノードおよびＮＡＮＤ回路１７９の一方の入力ノードに接続される。
【０２４４】
インバータ１７７の出力ノードは第１の内部電位発生回路１６３に接続される。ＮＡＮＤ回路１７９の他方の入力ノードは、制御信号発生回路１７３と接続される。ＮＡＮＤ回路１７９の出力ノードは、第２の内部電位発生回路に接続される。第１の内部電位発生回路１６３および第２の内部電位発生回路６１５の出力ノードは、ノードＮである。
【０２４５】
波形発生部１７１からの出力信号はインバータ１７５により反転されて駆動信号Ａとなる。駆動信号Ａは、実際には複数あり、たとえば、図１０、図１２、図１４および図１５の信号ＩＮ１〜ＩＮ５などである。したがって、信号ＮＳも実際には複数ある。
【０２４６】
図２１は、図２０の内部電位発生ユニットの動作を説明するためのタイミング図である。
【０２４７】
図２０および図２１を参照して、波形発生部１７１にはクロック信号ＣＳが入力される。そして波形発生部１７１は、パルス信号である駆動信号Ａを出力する。
【０２４８】
制御信号発生回路１７３から、「Ｈ」レベルの制御信号ＣがＮＡＮＤ回路１７９に入力されている場合には、ＮＡＮＤ回路１７９は、パルス信号である信号ＮＳを出力する。なお、パルス信号である信号ＮＳは、パルス信号である駆動信号Ａを反転した信号である。第２の内部電位発生回路１６５は、パルス信号である信号ＮＳを受けて、第２の内部電位をノードＮに出力する。
【０２４９】
一方、第１の内部電位発生回路１６３はパルス信号である駆動信号Ａを受けて第１の内部電位をノードＮに出力する。すなわち、ノードＮには、第１の内部電位と第２の内部電位が出力されるため、第１の内部電位と第２の内部電位との和が出力電位Ｖとなる。
【０２５０】
次に、制御信号発生回路１７３からの制御信号Ｃが「Ｌ」レベルにされた場合には、信号ＮＳは、「Ｈ」レベルに固定される。したがって、第２の内部電位発生回路１６５は、その動作を停止する。このため、ノードＮには、第１の内部電位発生回路１６３からの第１の内部電位のみが出力され、第１の内部電位が出力電位Ｖとなる。
【０２５１】
以上のように、本発明の実施の形態１２による内部電位発生ユニットにおいては、制御信号Ｃにより、第２の内部電位発生回路１６５のオン／オフを制御している。このため、内部電位発生ユニットの能力を容易に切換えることが可能となる。
【０２５２】
ＤＲＡＭにおいて、４Ｋリフレッシュの場合には、第１の内部電位発生回路１６３および第２の内部電位発生回路１６５の双方を動作させるように、制御信号Ｃを「Ｈ」レベルにする。８Ｋリフレッシュをする場合には、制御信号Ｃを「Ｌ」レベルにし第１の内部電位発生回路１６３のみを動作させる。
【０２５３】
従来において、内部電位発生ユニットの能力を切換えるときには、アルミ配線を切換えることで行なっていたため手間がかかっていた。本実施の形態においては、制御信号Ｃのレベルを切換えることで、簡易に、内部電位発生ユニットの能力を切換ることができる。
【０２５４】
（実施の形態１３）
図２２は、本発明の実施の形態１３によるレベル変換回路の詳細を示す回路図である。なお、図１と同様の部分については同一の参照符号を付しその説明は適宜省略する。また、図２２において、入力される信号ＩＮ１、ＩＮ２は、図１のレベル変換回路に入力される信号ＩＮ１、ＩＮ２と同様である。したがって、実施の形態１３によるレベル変換回路の説明においては、図２のタイミング図を用いて説明する。
【０２５５】
図２２を参照して、実施の形態１３によるレベル変換回路は、ＰＭＯＳトランジスタ３，１１，１００１，１００３、ＮＭＯＳトランジスタ５，１３，１００５，１００７およびインバータ１７，１９を含む。
【０２５６】
ＰＭＯＳトランジスタ３，１００１およびＮＭＯＳトランジスタ１００５，５は入力部を構成する。ＰＭＯＳトランジスタ１００１は、入力部用の第１電流遮断手段である。ＮＭＯＳトランジスタ１００５は入力部用の第２電流遮断手段である。
【０２５７】
ＰＭＯＳトランジスタ１１，１００３およびＮＭＯＳトランジスタ１００７，１３は、出力部を構成する。ＰＭＯＳトランジスタ１００３は、出力部用の第１電流遮断手段である。ＮＭＯＳトランジスタ１００７は、出力部用の第２電流遮断手段である。
【０２５８】
ＰＭＯＳトランジスタ３，１００１およびＮＭＯＳトランジスタ１００５，５は、昇圧電位Ｖｐｐを有するノードＮ１と接地電位を有するノードＮ２との間に直列に接続される。ＰＭＯＳトランジスタ３のソースはノードＮ１に、ドレインはＰＭＯＳトランジスタ１００１のソースに接続される。ＰＭＯＳトランジスタ１００１のドレインはノードＮ３に接続される。ＮＭＯＳトランジスタ５のソースはノードＮ２に接続され、ドレインはＮＭＯＳトランジスタ１００５のソースに接続される。ＮＭＯＳトランジスタ１００５のドレインはノードＮ３に接続される。ＰＭＯＳトランジスタ１００１およびＮＭＯＳトランジスタ１００５のゲートには信号ＩＮ２が入力される。ＮＭＯＳトランジスタ５のゲートには信号ＩＮ１が入力される。
【０２５９】
ＰＭＯＳトランジスタ１１，１００３およびＮＭＯＳトランジスタ１３，１００７は、ノードＮ１とノードＮ２との間に直列に接続される。ＰＭＯＳトランジスタ１１のソースはノードＮ１に接続され、ドレインはＰＭＯＳトランジスタ１００３のソースに接続される。ＰＭＯＳトランジスタ１００３のドレインはノードＮ４に接続される。ＮＭＯＳトランジスタ１３のソースはノードＮ２に接続され、ドレインはＮＭＯＳトランジスタ１００７のソースに接続される。ＮＭＯＳトランジスタ１００７のドレインはノードＮ４に接続される。ＰＭＯＳトランジスタ１００３およびＮＭＯＳトランジスタ１００７のゲートには、インバータ１９により反転された信号ＩＮ２が入力される。ＮＭＯＳトランジスタ１３のゲートには、インバータ１７により反転された信号ＩＮ１が入力される。
【０２６０】
ＰＭＯＳトランジスタ３のゲートは、ノードＮ４に接続される。ＰＭＯＳトランジスタ１１のゲートはノードＮ３に接続される。ノードＮ４は出力ノードであり、信号ＯＵＴを出力する。
【０２６１】
図２２および図２を参照して、ＮＭＯＳトランジスタ５のゲートに、「Ｈ」レベルの信号ＩＮ１が入力される前に、「Ｈ」レベルの信号ＩＮ２が、ＰＭＯＳトランジスタ１００１およびＮＭＯＳトランジスタ１００５のゲートに入力される。このため、「Ｈ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ１００１がニアリオフになり（高抵抗になり；以下、単に「オフ」という）、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２６２】
「Ｈ」レベルの信号ＩＮ１がＮＭＯＳトランジスタ５のゲートに入力される前に、ＰＭＯＳトランジスタ１００３およびＮＭＯＳトランジスタ１００７のゲートには、信号ＩＮ２を反転した信号、すなわち、「Ｌ」レベルの信号が入力される。すなわち、入力部への「Ｈ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ１００７がオフになり、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２６３】
ＮＭＯＳトランジスタ５のゲートに入力されている「Ｈ」レベルの信号ＩＮ１が、「Ｌ」レベルになる前に、ＰＭＯＳトランジスタ１００１およびＮＭＯＳトランジスタ１００５のゲートに入力されている「Ｈ」レベルの信号ＩＮ２を「Ｌ」レベルにする。すなわち、「Ｈ」レベルから「Ｌ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ１００５がオフになり、ノードＮ１とノードＮ２との間の貫通電流が阻止できる。
【０２６４】
ＮＭＯＳトランジスタ５のゲートに「Ｈ」レベルの信号ＩＮ１を、「Ｌ」レベルにする前に、ＰＭＯＳトランジスタ１００３およびＮＭＯＳトランジスタ１００７のゲートに入力されている信号ＩＮ２を反転した「Ｌ」レベルの信号を「Ｈ」レベルにする。すなわち、「Ｈ」レベルから「Ｌ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ１００３がニアリオフになり（高抵抗になり；以下、単に「オフ」という）、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２６５】
なお、「Ｈ」レベルの信号ＩＮ１が入力されているときには、信号ＯＵＴの電位は、電源電位Ｖｃｃよりも高いレベルの昇圧電位Ｖｐｐである。すなわち、電源電位Ｖｃｃを有する信号ＩＮ１は、昇圧電位Ｖｐｐを有する信号ＯＵＴに変換されたことになる。
【０２６６】
以上のように、実施の形態１３によるレベル変換回路においては、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする前に、ＰＭＯＳトランジスタ１００１およびＮＭＯＳトランジスタ１００７または、ＰＭＯＳトランジスタ１００３およびＮＭＯＳトランジスタ１００５がオフするため、ノードＮ１とノードＮ２との間の貫通電流を阻止することができる。
【０２６７】
信号ＩＮ１を「Ｈ」レベルにするタイミングと信号ＩＮ２を「Ｈ」レベルにするタイミングを同時にし、信号ＩＮ１を「Ｌ」レベルにするタイミングと信号ＩＮ２を「Ｌ」レベルにするタイミングと同時にすることによっても、上記したと同様の効果を奏する。
【０２６８】
すなわち、この場合には、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５または、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１３が同時にオンする場合でも、それと同時に、ＰＭＯＳトランジスタ１００１およびＮＭＯＳトランジスタ１００７または、ＰＭＯＳトランジスタ１００３およびＮＭＯＳトランジスタ１００５がオフすることになり、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２６９】
また、図７に示すように、信号ＩＮを遅延回路５９によって遅延した信号を図２２の信号ＩＮ１とし、遅延しない信号ＩＮを図２２の信号ＩＮ２とすることもできる。
【０２７０】
（実施の形態１４）
図２３は、本発明の実施の形態１４によるレベル変換回路の詳細を示す回路図である。なお、図３と同様の部分について同一の参照符号を付しその説明は適宜省略する。また、図２３のレベル変換回路に入力される信号ＩＮ１、ＩＮ２は、図３のレベル変換回路に入力される信号ＩＮ１、ＩＮ２と同様である。したがって、図２３のレベル変換回路の説明では、図４のタイミング図を用いる。
【０２７１】
図２２のレベル変換回路は、電源電位Ｖｃｃのレベルを、それより高いレベルの昇圧電位Ｖｐｐのレベルにするものであったが、本実施の形態のレベル変換回路は、接地電位ＧＮＤのレベルを、それよりも低い降圧電位Ｖｂｂのレベルに刷るもである。
【０２７２】
図２３を参照して、本実施の形態のレベル変換回路は、ＰＭＯＳトランジスタ２５，３３，１００９，１０１１、ＮＭＯＳトランジスタ１０１３，２３，１０１５，３１およびインバータ３７，３９を含む。
【０２７３】
ＰＭＯＳトランジスタ２５，１００９およびＮＭＯＳトランジスタ１０１３，２３は入力部を構成する。ＮＭＯＳトランジスタ１０１３は入力部用の第１電流遮断手段である。ＰＭＯＳトランジスタ１００９は入力部用の第２電流遮断手段である。
【０２７４】
ＰＭＯＳトランジスタ３３，１０１１およびＮＭＯＳトランジスタ１０１５，３１は出力部を構成する。ＮＭＯＳトランジスタ１０１５は出力部用の第１電流遮断手段である。ＰＭＯＳトランジスタ１０１１は、出力部用の第２電流遮断手段である。
【０２７５】
ＰＭＯＳトランジスタ２５，１００９およびＮＭＯＳトランジスタ１０１３，２３は、降圧電位Ｖｂｂを有するノードＮ１と電源電位Ｖｃｃを有するノードＮ２との間に直列に接続される。ＮＭＯＳトランジスタ２３のソースはノードＮ１に接続され、ドレインはＮＭＯＳトランジスタ１０１３のソースに接続される。ＮＭＯＳトランジスタ１０１３のドレインはノードＮ３に接続される。ＰＭＯＳトランジスタ２５のソースはノードＮ２に接続され、ドレインはＰＭＯＳトランジスタ１００９のソースに接続される。ＰＭＯＳトランジスタ１００９のドレインはノードＮ３に接続される。ＰＭＯＳトランジスタ２５のゲートには信号ＩＮ１が入力される。ＰＭＯＳトランジスタ１００９およびＮＭＯＳトランジスタ１０１３のゲートには信号ＩＮ２が入力される。
【０２７６】
ＰＭＯＳトランジスタ３３，１０１１およびＮＭＯＳトランジスタ１０１５，３１は、ノードＮ１とノードＮ２との間に直列に接続される。ＮＭＯＳトランジスタ３１のソースはノードＮ１に接続され、ドレインはＮＭＯＳトランジスタ１０１５のソースに接続される。ＮＭＯＳトランジスタ１０１５のドレインはノードＮ４に接続される。ＰＭＯＳトランジスタ３３のソースはノードＮ２に接続され、ドレインはＰＭＯＳトランジスタ１０１１のソースに接続される。ＰＭＯＳトランジスタ１０１１のドレインはノードＮ４に接続される。ＰＭＯＳトランジスタ３３のゲートには、インバータ３７により反転された信号ＩＮ１が入力される。ＰＭＯＳトランジスタ１０１１およびＮＭＯＳトランジスタ１０１５のゲートには、インバータ３９により反転された信号ＩＮ２が入力される。
【０２７７】
ＮＭＯＳトランジスタ２３のゲートはノードＮ４と接続される。ＮＭＯＳトランジスタ３１のゲートはノードＮ３と接続される。ノードＮ４は出力ノードであり、信号ＯＵＴを出力する。
【０２７８】
図２３および図４を参照して、ＰＭＯＳトランジスタ２５のゲートに「Ｌ」レベルの信号が入力される前に、ＰＭＯＳトランジスタ１００９およびＮＭＯＳトランジスタ１０１３のゲートに「Ｌ」レベルの信号ＩＮ２が入力される。すなわち、「Ｌ」レベルの信号ＩＮ１に応じて、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ１０１３がニアリオフすることになり（高抵抗になり；以下、単に「オフ」という）、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２７９】
ＰＭＯＳトランジスタ２５のゲートに「Ｌ」レベルの信号ＩＮ１が入力される前に、ＰＭＯＳトランジスタ１０１１およびＮＭＯＳトランジスタ１０１５のゲートには反転された信号ＩＮ２、すなわち、「Ｈ」レベルの信号が入力される。すなわち、「Ｌ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンする場合でも、その前に、ＰＭＯＳトランジスタ１０１１がオフになり、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２８０】
ＰＭＯＳトランジスタ２５のゲートに入力されている「Ｌ」レベルの信号ＩＮ１が、「Ｈ」レベルになる前に、ＰＭＯＳトランジスタ１００９およびＮＭＯＳトランジスタ１０１３のゲートに入力されている「Ｌ」レベルの信号ＩＮ２のレベルを「Ｈ」レベルの信号にする。すなわち、「Ｌ」レベルから「Ｈ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３が同時にオンするときでも、その前に、ＰＭＯＳトランジスタ１００９がオフすることになり、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２８１】
ＰＭＯＳトランジスタ２５のゲートに入力されている「Ｌ」レベルの信号ＩＮ１を「Ｈ」レベルにする前に、ＰＭＯＳトランジスタ１０１１およびＮＭＯＳトランジスタ１０１５のゲートには、反転した信号ＩＮ２、すなわち「Ｌ」レベルの信号が入力される。すなわち、「Ｌ」レベルから「Ｈ」レベルになる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンする場合でも、その前に、ＮＭＯＳトランジスタ１０１５がニアリオフすることになり（高抵抗になり；以下、単に「オフ」という）、ノードＮ１とノードＮ２の間の貫通電流を阻止できる。
【０２８２】
なお、「Ｌ」レベルの信号ＩＮ１が入力されているときには、信号ＯＵＴの電位は接地電位ＧＮＤより低いレベルの降圧電位Ｖｂｂである。すなわち、接地電位ＧＮＤを有する信号ＩＮ１が、降圧電位Ｖｂｂを有する信号ＯＵＴに変換されたことになる。
【０２８３】
以上のように、実施の形態１４によるレベル変換回路においては、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３または、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンする前に、ＰＭＯＳトランジスタ１００９およびＮＭＯＳトランジスタ１０１５または、ＰＭＯＳトランジスタ１０１１およびＮＭＯＳトランジスタ１０１３をオフにすることにより、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２８４】
信号ＩＮ１を「Ｌ」レベルにするタイミングと信号ＩＮ２を「Ｌ」レベルにするタイミングを同時にし、信号ＩＮ１と「Ｈ」レベルにするタイミングと信号ＩＮ２を「Ｈ」レベルにするタイミングとを同時にすることによっても、上記したと同様の効果を奏する。すなわち、ＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２３またはＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３１が同時にオンすると同時に、ＮＭＯＳトランジスタ１０１３およびＰＭＯＳトランジスタ１０１１または、ＮＭＯＳトランジスタ１０１５およびＰＭＯＳトランジスタ１００９がオフし、ノードＮ１とノードＮ２との間の貫通電流を阻止できる。
【０２８５】
また、信号ＩＮ１として、信号ＩＮ２を図７に示すような遅延回路５９によって遅延させた信号を用いることもできる。
【０２８６】
（実施の形態１５）
図２４は、一般的な昇圧電位発生回路の詳細を示す回路図である。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。図２４の昇圧電位発生回路が図８の昇圧電位発生回路と異なるのは、ノードＮ１とインバータ６１との間に接続されるキャパシタである。すなわち、図８の昇圧電位発生回路のキャパシタ６７と図２４の昇圧電位発生回路のキャパシタ１０１７とが異なっている。
【０２８７】
図２４を参照して、キャパシタ１０１７は、ＰＭＯＳトランジスタである。このキャパシタ１０１７としてのＰＭＯＳトランジスタは、エンハンスメント型である。このエンハンスメント型のＰＭＯＳトランジスタ１０１７のゲートを信号ＩＮの入力側、すなわちノードＮ４に接続し、ソースおよびドレインを昇圧電位発生回路の出力側であるノードＮ１に接続している。そして、エンハンスメント型のＰＭＯＳトランジスタ１０１７にチャネルを発生させて、ゲート側と、ソースおよびドレイン側をキャパシタの平行平板の両サイドとして用いている。
【０２８８】
図２５は、図２４のキャパシタ１０１７のとしてのエンハンスメント型のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ７７の構造を示す図である。なお、図２４と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【０２８９】
図２４および図２５を参照して、キャパシタ１０１７としてのエンハンスメント型のＰＭＯＳトランジスタは次のようにして形成されている。Ｐ型半導体基板１０１９にＮウェル１０２１が形成されている。Ｎウェル１０２１には、Ｐ+ ソース／ドレイン電極１０２７，１０２９および電位固定相１０３５が形成されている。チャネルが形成される領域の上には、絶縁膜が形成されその上にゲート電極１０２３が形成される。
【０２９０】
ＮＭＯＳトランジスタ７７は以下のようにして形成される。Ｐ型半導体基板１０１９の上にＮ+ ソース／ドレイン電極１０３１，１０３３が形成される。チャネルが形成される領域の上に絶縁膜が形成され、その上にゲート電極１０２５が形成される。
【０２９１】
図２６は、図２４の一般的な昇圧電位発生回路の動作を説明するためのタイミング図である。
【０２９２】
図２４、図２５および図２６を参照して、時刻ｔ１において、信号ＩＮが「Ｈ」レベルのとき、ノードＮ４は接地電位ＧＮＤレベルであり、ノードＮ１は電源電位Ｖｃｃレベルである。このため、ＰＭＯＳトランジスタ１０１７のゲート・ソース間電位は、−Ｖｃｃとなり、ＰＭＯＳトランジスタ１０１７にはチャネルが形成される（ホール１０３７が形成される）。すなわち、ゲート１０２３とチャネルとの間でキャパシタが形成される。
【０２９３】
時刻ｔ２において、信号ＩＮが「Ｌ」レベルになると、ノードＮ４もＧＮＤレベルからＶｃｃレベルになる。ノードＮ４が、ＧＮＤレベルからＶｃｃレベルに昇圧されるのに応じて、ノードＮ１も昇圧されるため、ＰＭＯＳトランジスタ１０１７はチャネルを形成したままである。
【０２９４】
時刻ｔ３において、ノードＮ１の電位がノードＮ３に伝えられ、ノードＮ１の電位がＶｃｃ（電源電位）＋Ｖｔｈ（ＰＭＯＳトランジスタ１０１７のしきい値電圧）以下に下がると、ＰＭＯＳトランジスタ１０１７のソース・ドレイン間電位Ｖｇｓは−Ｖｔｈより大きくなる。このため、チャネルが解消され、すなわち、ゲート電極１０２３の下に集まってチャネルを形成していたホール１０３７が矢印ａに示すようにＰ型半導体基板１０１９を突き抜けて、リーク電流になるおそれがある。実施の形態１５による内部電位発生回路としての昇圧電位発生回路はこのような問題を解消するためになされたものである。
【０２９５】
図２７は、本発明の実施の形態１５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図１０と同様の部分について同一の参照符号を付しその説明を適宜省略する。図１０の昇圧電位発生回路と図２７の昇圧電位発生回路が異なるのは、信号ＩＮ１が入力されるキャパシタである。すなわち、図１０の昇圧電位発生回路のキャパシタ８９と図２７の昇圧電位発生回路のキャパシタ１０３９が異なっている。
【０２９６】
図２７を参照して、実施の形態１５による昇圧電位発生回路は、キャパシタ１０３９として、ディプリーション型（depression型）のＰＭＯＳトランジスタを用いている。ディプリーション型のＰＭＯＳトランジスタのゲートはノードＮ５６に接続され、ソースおよびドレインはノードＮ５１に接続される。
【０２９７】
図２８は、図２７の昇圧電位発生回路のキャパシタ１０３９としてのディプリーション型のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ９７の構造を示す図である。なお、図２７と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【０２９８】
図２８を参照して、ディプリーション型のＰＭＯＳトランジスタ１０３９は以下のようにして形成されている。Ｐ型半導体基板１０１９にＮウェル１０２１が形成される。Ｎウェル１０２１に、Ｐ+ ソース／ドレイン電極１０２７，１０２９および電位固定相１０３５が形成される。領域１０４１の上には絶縁膜が形成されその上にゲート電極１０２３が形成される。本実施の形態による昇圧電位発生回路においては、常に領域１０４１にホール１０３７が集まってチャネルを形成している。これは、キャパシタ３９がディプリーション型のＰＭＯＳトランジスタであることに基づいている。
【０２９９】
ＮＭＯＳトランジスタ９７は以下のようにして形成される。Ｐ型半導体基板１０１９に、Ｎ+ ソース／ドレイン電極１０３１，１０３３が形成される。チャネルが形成される領域の上に絶縁膜が形成され、その上にゲート電極１０２５が形成される。
【０３００】
図２９は、図２７の昇圧電位発生回路の動作を説明するためのタイミング図である。
【０３０１】
図２９を参照して、すべての時刻において、ノードＮ５６とノードＮ５１との間の電位差、すなわち、ディプリーション型のＰＭＯＳトランジスタ１０３９のゲート・ソース間電位は常に負である。このため、常にＰＭＯＳトランジスタ１０３９にはチャネルが形成された状態にある。したがって、図２４の昇圧電位発生回路のキャパシタ１０１７としてエンハンスメント型のＰＭＯＳトランジスタを用いたときのように、リーク電流は発生しない。以上のことは、ゲート・ソース間電位Ｖｇｓが、負でさえあれば、常にチャネルが形成されるというディプリーション型のＰＭＯＳトランジスタの性質を利用したものである。
【０３０２】
以上のように、実施の形態１５による昇圧電位発生回路においては、キャパシタ１０３９としてディプリーション型のＰＭＯＳトランジスタを用いている。このため、昇圧電位発生回路が動作している間は、常にＰＭＯＳトランジスタ１０３９にチャネルが形成されているため（ＰＭＯＳトランジスタ１０３９はキャパシタとして作用するため）、チャネルの解消を原因としたリーク電流の発生を防止することができる。
【０３０３】
また、実施の形態１５による昇圧電位発生回路が、図１０に示した実施の形態５による昇圧電位発生回路と異なるのは、信号ＩＮ１が入力されるキャパシタだけである。このため、実施の形態１５による昇圧電位発生回路は、実施の形態５による昇圧電位発生回路と同様の効果を奏する。
【０３０４】
なお、図２７のレベル変換回路８１として、図２２のレベル変換回路を用いることもできる。
【０３０５】
（実施の形態１６）
図３０は実施の形態１６による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図２７と同様の部分について同一の参照符号を付しその説明を適宜省略する。図２７の昇圧電位発生回路と図３０の昇圧電位発生回路とが異なるのは、信号ＩＮ１が入力されるキャパシタである。すなわち、図２７の昇圧電位発生回路のキャパシタ１０３９としてはディプリーション型のＰＭＯＳトランジスタを用いているのに対し、図３０の昇圧電位発生回路のキャパシタ１０４３としてはディプリーション型のＮＭＯＳトランジスタを用いている点が異なっている。図２７の昇圧電位発生回路と図３０の昇圧電位発生回路との相違点は、この点のみであるため、図３０の昇圧電位発生回路の説明には、図２９のタイミング図を用いる。
【０３０６】
図３０を参照して、ディプリーション型のＮＭＯＳトランジスタ１０４３のゲートはノードＮ５１に接続され、ソースおよびドレインはノードＮ５６に接続されている。
【０３０７】
図３１は、図３０の昇圧電位発生回路のキャパシタ１０４３としてのディプリーション型のＮＭＯＳトランジスタおよびＮＭＯＳトランジスタ９７の構造を示す図である。なお、図３０と同様の部分について同一の参照符号を付しその説明を適宜省略する。
【０３０８】
図３１を参照して、キャパシタ１０４３としてのディプリーション型のＮＭＯＳトランジスタは以下のようにして形成されている。Ｐ型半導体基板１０１９に、Ｎ+ ソース／ドレイン電極１０４７，１０４９が形成される。領域１０５１の上には絶縁膜が形成されその上にゲート電極１０４５が形成されている。ディプリーション型のＮＭＯＳトランジスタ１０４３では、ゲート電極１０４５に印加される電位が正でさえあれば、領域１０５１には常に電子１０５３が集まっており、チャネルを形成している。このディプリーション型のＮＭＯＳトランジスタ１０４３の特徴としては、ウェルを形成することなく、直接Ｐ型半導体基板１０１９上にＮ+ ソース／ドレイン電極１０４７，１０４９が形成されていることである。
【０３０９】
図３０、図３１および図２９を参照して、昇圧電位発生回路が動作中は、常に、ノードＮ５１とノードＮ５６との間の電位差、すなわち、ＮＭＯＳトランジスタ１０４３のゲート・ソース間電位Ｖｇｓは、正である。このため、ＮＭＯＳトランジスタ１０４３には常にチャネルが形成された状態にある。したがって、チャネルの解消を原因としたリーク電流は流れない。
【０３１０】
以上のように、実施の形態１６による昇圧電位発生回路においては、キャパシタ１０４３としてディプリーション型のＮＭＯＳトランジスタを用いているため、昇圧電位発生回路の動作中は常に、ＮＭＯＳトランジスタ１０４３にチャネルが形成されている（常にＮＭＯＳトランジスタ１０４３がキャパシタとして作用している）。このため、チャネルの解消を原因とするリーク電流の発生を防止することができる。
【０３１１】
また、実施の形態１６による昇圧電位発生回路のキャパシタ１０４３として用いるディプリーション型のＮＭＯＳトランジスタは、Ｐ型半導体基板１０１９にウェルを形成することなく直接Ｎ+ ソース／ドレイン電極１０４７，１０４９を形成している。このため、ウェルを形成してＮ+ ソース／ドレイン電極を形成したＮＭＯＳトランジスタに比し、しきい値電圧が小さくなるため、チャネルが形成されやすく、キャパシタとしての性能が向上する。
【０３１２】
なお、図３０のレベル変換回路８１としては、図２２のレベル変換回路を用いることができる。
【０３１３】
（実施の形態１７）
図３２は、本発明の実施の形態１７による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。なお、図１２と同様の部分については同様の参照符号を付しその説明を適宜省略する。図３２の降圧電位発生回路と図１２の降圧電位発生回路が異なるのは、信号ＩＮ１が入力されるキャパシタである。すなわち、図３２の降圧電位発生回路のキャパシタ１０５５としては、ディプリーション型のＰＭＯＳトランジスタを用いている。ディプリーション型のＰＭＯＳトランジスタ１０５５は、図２７のディプリーション型のＰＭＯＳトランジスタ１０３９と同様であり、ゲート・ソース間電位Ｖｇｓが、負でありさえすれば、常にチャネルが形成されている。
【０３１４】
図３２を参照して、キャパシタ１０５５としてのディプリーション型のＰＭＯＳトランジスタのゲートは昇圧電位発生回路の出力側にあるノードＮ６１に接続され、ソースおよびドレインは信号ＩＮ１の入力側であるノードＮ６６に接続されている。また、キャパシタ１０５５としてのディプリーション型のＰＭＯＳトランジスタの構造は、図２７および図２８に示したキャパシタ１０３９としてのＰＭＯＳトランジスタの構造と同様である。
【０３１５】
図３３は、図３２の降圧電位発生回路の動作を説明するためのタイミング図である。
【０３１６】
図３３を参照して、図３２の降圧電位発生回路が動作状態にあるときには、常に、ノードＮ６１とノードＮ６６との間の電位差、すなわち、ディプリーション型のＰＭＯＳトランジスタ１０５５のゲート・ソース間電位Ｖｇｓは、常に負である。このため、ＰＭＯＳトランジスタ１０５５には、常にチャネルが形成された状態にある。したがって、チャネルの解消を原因としてリーク電流が流れない。
【０３１７】
以上のように、本発明の実施の形態１７による降圧電位発生回路においては、キャパシタ１０５５としてディプリーション型のＰＭＯＳトランジスタを用いているため、降圧電位発生回路が動作状態にあるときには、常に、ＰＭＯＳトランジスタ１０５５にチャネルが形成されている（ＰＭＯＳトランジスタ１０５５がキャパシタとして作用している）。このため、リーク電流の発生を防止することができる。
【０３１８】
また、実施の形態１７による降圧電位発生回路と、図１２の降圧電位発生回路とが異なるのは、信号ＩＮ１が入力されるキャパシタだけである。このため、実施の形態１７による降圧電位発生回路は、実施の形態６による降圧電位発生回路と同様の効果を奏する。
【０３１９】
なお、図３２のレベル変換回路１０１としては、図２３のレベル変換回路を用いることができる。
【０３２０】
（実施の形態１８）
図３４は、本発明の実施の形態１８による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。なお、図３２と同様の部分については同一の参照符号を付しその説明を適宜省略する。図３４の降圧電位発生回路が図３２の降圧電位発生回路と異なるのは、信号ＩＮ１が入力されるキャパシタである。すなわち、図３２のキャパシタ１０５５としてはディプリーション型のＰＭＯＳトランジスタを用いているのに対し、図３４のキャパシタ１０５７としては、ディプリーション型のＮＭＯＳトランジスタを用いてる点で異なっている。相違点はこの点のみであるため、図３４の降圧電位発生回路の説明には、図３３のタイミング図を用いる。
【０３２１】
図３４を参照して、本発明の実施の形態１８による降圧電位発生回路のキャパシタ１０５７として用いるディプリーション型のＮＭＯＳトランジスタのゲートは信号ＩＮ１の入力側であるノードＮ６６に接続され、ソースおよびドレインは降圧電位発生回路の出力側であるノードＮ６１に接続されている。キャパシタ１０５７としてのディプリーション型のＮＭＯＳトランジスタは、図３０のキャパシタ１０４３としてのディプリーション型のＮＭＯＳトランジスタと同様に、ゲート・ソース間電位Ｖｇｓが正でありさえすれば、常にチャネルが形成された状態にある。また、キャパシタ１０５７としてのディプリーション型のＮＭＯＳトランジスタの構造は、図３１に示したキャパシタ１０４３としてのディプリーション型のＮＭＯＳトランジスタと同様である。
【０３２２】
図３３を参照して、図３４の降圧電位発生回路が動作状態にあるときは、常に、ノードＮ６６とノードＮ６１との間の電位差、すなわち、ＮＭＯＳトランジスタ１０５７のゲート・ソース間電位Ｖｇｓは、正である。このため常にＮＭＯＳトランジスタ１０５７にはチャネルが形成された状態にある。したがって、チャネルの解消を原因としたリーク電流は流れない。
【０３２３】
以上のように、本発明の実施の形態１８による降圧電位発生回路においては、信号ＩＮ１が入力されるキャパシタ１０５７としてディプリーション型のＮＭＯＳトランジスタを用いている。このため、降圧電位発生回路が動作状態にあるときには常に、ＮＭＯＳトランジスタ１０５７にチャネルが形成されている（ＮＭＯＳトランジスタ１０５７はキャパシタとして作用している）。このため、リーク電流の発生を防止することができる。
【０３２４】
また、本発明の実施の形態１８による降圧電位発生回路のキャパシタ１０５７としてのＮＭＯＳトランジスタは、図３０のキャパシタ１０４３のＮＭＯＳトランジスタと同様に、Ｐ型半導体基板１０１９にウェルを形成することなく直接Ｎ+ ソース／ドレイン電極１０４７，１０４９が形成されているため、ウェルにＮ+ ソース／ドレイン電極を形成したＮＭＯＳトランジスタに比し、しきい値電圧を低くすることができる。このため、ＮＭＯＳトランジスタ１０５７にはチャネルが形成されやすくキャパシタとしての性能が向上する。
【０３２５】
なお、レベル変換回路１０１としては、図２３のレベル変換回路を用いることもできる。
【０３２６】
（実施の形態１９）
まず、一般的な、ＬＤＤ（lightly doped drain ）構造を有するＮＭＯＳトランジスタの製造方法について説明する。
【０３２７】
図３５は、一般的なＮＭＯＳトランジスタの製造方法の第１のステップを示す図である。
【０３２８】
図３５（ａ）は、シリコン基板１０６５を示す。図３５（ｂ）は、図３５（ａ）の上面図である。このようなシリコン基板１０６５を用いて、ＮＭＯＳトランジスタを形成することになる。
【０３２９】
図３６は、一般的なＮＭＯＳトランジスタの製造方法の第２のステップを説明するための図である。
【０３３０】
図３６（ａ）を参照して、シリコン基板１０６５上に、シリコン酸化膜（SiO2）１０６７を形成する。図３６（ｂ）は、図３６（ａ）の上面図である。
【０３３１】
図３７は、一般的なＮＭＯＳトランジスタの製造方法の第３のステップを説明するための図である。
【０３３２】
図３７（ａ）を参照して、シリコン酸化膜１０６７上にレジスト１０６９を形成する。すなわちレジスト１０６９でマスクする。そして、ボロン１０７１を注入し、Ｐウェル１０７３を、シリコン基板１０６５に形成する。図３７（ｂ）は、図３７（ａ）の上面図である。
【０３３３】
図３８は、一般的なＮＭＯＳトランジスタの製造方法の第４のステップを説明するための図である。
【０３３４】
図３８（ａ）を参照して、Ｐウェル１０７３上に、図示しない絶縁膜が形成され、その上にトランスファゲート１０７５が形成される。トランスファゲート１０７５は、たとえば、ポリシリコンとタングステンシリサイド（WSi ）との２層構造からなる。なお、この場合には、ポリシリコンの上にタングステンシリサイドが形成されることになる。図３８（ｂ）は、図３８（ａ）の上面図である。
【０３３５】
図３９は、一般的なＮＭＯＳトランジスタの製造方法の第５のステップを説明するための図である。
【０３３６】
図３９（ａ）を参照して、濃度の低いヒソ（ｎ- ）１０７７がＰウェル１０７３に注入され、濃度の低いｎ- 領域１０７９が形成される。図３９（ｂ）は、図３９（ａ）の上面図である。
【０３３７】
図４０は、一般的なＮＭＯＳトランジスタの製造方法の第６のステップを説明するための図である。
【０３３８】
図４０（ａ）を参照して、高温酸化膜１０８１が、トランスファゲート１０７５の側壁に形成される。この高温酸化膜１０８１をトランスファゲート１０７５の側壁に形成するためには、まず、シリコン酸化膜１０６７、ｎ- 領域１０７９およびトランスファゲート１０７５上に高温酸化膜を形成する。そして、異方性エッチングを行なう。こうすることにより、トランスファゲート１０７５の側壁に、高温酸化膜１０８１を形成することができる。なお、高温酸化膜１０８１としては、たとえば、テトラ・エチル・オルソ・シリケート（Tetra Ethyl Ortho Silicate;TEOS ）を用いることができる。
【０３３９】
図４１は、一般的なＮＭＯＳトランジスタの製造方法の第７のステップを説明するための図である。
【０３４０】
図４１（ａ）を参照して、シリコン酸化膜１０６７上にレジスト１０８７を形成する。そして、濃度の高いヒソ（ｎ+ ）１０８３を注入することにより、濃度の高いｎ+ 領域１０８５を形成する。図４１（ｂ）は、図４１（ａ）の上面図である。
【０３４１】
図４２は、一般的なＮＭＯＳトランジスタの製造方法の第８のステップを説明するための図である。
【０３４２】
図４２（ａ）を参照して、トランスファゲート１０７５の側壁に形成された高温酸化膜１０８１をエッチングにより除去する。図４２（ｂ）は、図４２（ａ）の上面図である。
【０３４３】
図４３は、一般的なＮＭＯＳトランジスタの製造方法の第９のステップを説明するための図である。
【０３４４】
図４３（ａ）を参照して、シリコン酸化膜１０６７、ｎ+ 領域１０８５、ｎ- 領域１０７９およびトランスファゲート１０７５上に絶縁膜１０９１を形成する。絶縁膜１０９１には、コンタクトホール１０９３が形成される。そして、絶縁膜１０９１上に形成されたアルミ配線１０８９と、ｎ+ 領域１０８５とは、コンタクトホール１０９３に形成された導電層を介して接続される。図４３（ｂ）は、図４３（ｂ）の上面図である。なお、絶縁膜１０９１としては、たとえば、上述したＴＥＯＳを用いる。
【０３４５】
以上のようにして形成された一般的なＮＭＯＳトランジスタにおいては、トランスファゲート１０７５のエッジと濃度の高いｎ+ 領域１０８５との間の距離（濃度の低いｎ- 領域１０７９のゲート長方向の長さ）ＬＬａは、トランスファゲート１０７５の側壁に形成された高温酸化膜１０８１のゲート長方向の長さによって決定される（図４１）。このため、トランスファゲート１０７５のエッジと濃度の高いｎ+ 領域１０８５との間の距離が短くなってしまう。このため、パンチスルーが生じやすく（パンチスルー電圧が低く）、２つのｎ+ 領域１０８５間に高電圧が印加された場合には、トランジスタが破壊される場合がある。実施の形態１９によるＮＭＯＳトランジスタは、このような問題を解消するためになされたものであり、トランスファゲートのエッジと濃度の高いｎ+ 領域との間の距離を上述した一般的なＮＭＯＳトランジスタよりも長くしている。
【０３４６】
次に、半導体記憶装置、たとえば、ＤＲＡＭのメモリセルに用いられるＮＭＯＳトランジスタの製造方法について説明する。
【０３４７】
図４４は、メモリセルに用いられるＮＭＯＳトランジスタの製造方法の第１ステップを説明するための図である。なお、図３５と同様の部分について同一の参照符号を付し説明を省略する。メモリセルに用いるＮＭＯＳトランジスタの製造方法の第１ステップは、図３５に示した一般的なＮＭＯＳトランジスタの製造方法の第１ステップと同様である。
図４５は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第２ステップを説明するための図である。なお、図３６と同様の部分については同一の参照符号を付し説明を省略する。メモリセルに用いるＮＭＯＳトランジスタの製造方法の第２ステップは、図３６に示した一般的なＮＭＯＳトランジスタの製造方法の第２ステップと同様である。
【０３４８】
図４６は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第３ステップを説明するための図である。なお、図３７と同様の部分については同一の参照符号を付し説明を省略する。メモリセルに用いるＮＭＯＳトランジスタの製造方法の第３ステップは、図３７に示した一般的なＮＭＯＳトランジスタの製造方法の第３ステップと同様である。
【０３４９】
図４７は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第４ステップを説明するための図である。なお、図３８と同様の部分については同一の参照符号を付し説明を省略する。メモリセルを用いるＮＭＯＳトランジスタの製造方法の第４ステップは、図３８に示した一般的なＮＭＯＳトランジスタの製造方法の第４ステップと同様である。
【０３５０】
図４８は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第５ステップを説明するための図である。なお、図３９と同様の部分については同一の参照符号を付し説明を省略する。メモリセルを用いるＮＭＯＳトランジスタの製造方法の第５ステップは、図３９に示した一般的なＮＭＯＳトランジスタの製造方法の第５ステップと同様である。
【０３５１】
図４９は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第６ステップを説明するための図である。なお、図４０と同様の部分については同一の参照符号を付し説明を省略する。メモリセルに用いるＮＭＯＳトランジスタの製造方法の第６ステップは、図４０に示した一般的なＮＭＯＳトランジスタの製造方法の第６ステップと同様である。
【０３５２】
図５０は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第７ステップを説明するための図である。なお、図４１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３５３】
図５０（ａ）を参照して、シリコン酸化膜１０６７、ｎ- 領域１０７９および高温酸化膜１０８１上にレジスト１０８７を形成する。すなわち、ヒソ（ｎ+ ）１０８３が、注入されないように、レジスト１０８７で全体をマスクしたものである。このように、ヒソ（ｎ+ ）１０８３の注入が、メモリセルに用いるＮＭＯＳトランジスタには不要であるにもかかわらず、このようなヒソ（ｎ+ ）１０８３を注入するステップがあるのは、図３５〜図４３に示した一般的なＮＭＯＳトランジスタの製造工程を利用しているからである。図５０（ｂ）は、図５０（ａ）の上面図である。
【０３５４】
図５１は、メモリセルに用いるＮＭＯＳトランジスタの製造方法の第８ステップを説明するための図である。なお、図４２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３５５】
図５１（ａ）を参照して、レジスト１０８７および高温酸化膜１０８１を除去する。
【０３５６】
なお、図４４（ｂ）〜図５１（ｂ）は、それぞれ、図４４（ａ）〜図５１（ａ）の上面図である。
【０３５７】
以上のように、メモリセルに用いるＮＭＯＳトランジスタには、一般的なＮＭＯＳトランジスタに存在する濃度の高いｎ+ 領域１０８５は形成せずに、濃度の低いｎ- 領域１０７９のみを形成する。
【０３５８】
次に、基板トランジスタの製造方法について説明する。なおこの基板トランジスタは、Ｎ型である。
【０３５９】
図５２は、基板トランジスタの製造方法の第１ステップを説明するための図である。なお、図３５と同様の部分については同一の参照符号を付し説明を省略する。基板トランジスタの製造方法の第１ステップは、図３５に示した一般的なＮＭＯＳトランジスタの第１ステップと同様である。
【０３６０】
図５３は、基板トランジスタの製造方法の第２ステップを説明するための図である。なお、図３６と同様の部分については同一の参照符号を付し説明を省略する。基板トランジスタの製造方法の第２ステップは、図３６に示した一般的なＮＭＯＳトランジスタの製造方法の第２ステップと同様である。
【０３６１】
図５４は、基板トランジスタの製造方法の第３ステップを説明するための図である。なお、図３７と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３６２】
図５４（ａ）を参照して、シリコン酸化膜１０６７およびシリコン基板１０６５の全面にレジスト１０６９を形成する。すなわち、ボロン１０７１が、注入されないようにレジスト１０６９でマスクしたものである。なお、基板トランジスタでは、ボロン１０７１を注入する必要がないにもかかわらず、このようなボロン１０７１を注入するためのステップが存在するのは、図３５〜図４３に示した一般的なＮＭＯＳトランジスタの製造工程を利用して、基板トランジスタを作製するからである。図５４（ｂ）は、図５４（ａ）の上面図である。
【０３６３】
図５５は、基板トランジスタの製造方法の第４ステップを説明するための図である。なお、図３８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３６４】
図５５（ａ）を参照して、シリコン基板１０６５の上に図示しない絶縁膜が形成される。そしてその図示しない絶縁膜の上にトランスファゲート１０７５が形成される。図５５（ｂ）は、図５５（ａ）の上面図である。
【０３６５】
図５６は、基板トランジスタの製造方法の第５ステップを説明するための図である。なお、図３９と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３６６】
図５６（ａ）を参照して、濃度の低いヒソ（ｎ- ）１０７７を注入することにより、濃度の低いｎ- 領域１０７９を、シリコン基板１０６５の上に形成する。図３９と異なるのは、図３９は、Ｐウェル１０７３の上にｎ- 領域１０７９が形成されているのに対し、図５６では、シリコン基板１０６５の上に直接ｎ- 領域１０７９が形成されている点である。図５６（ｂ）は、図５６（ａ）の上面図である。
【０３６７】
図５７は、基板トランジスタの製造方法の第６ステップを説明するための図である。なお、図４０と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３６８】
図５７（ａ）を参照して、トランスファゲート１０７５の側壁に高温酸化膜１０８１が形成される。図５７（ｂ）は、図５７（ａ）の上面図である。
【０３６９】
図５８は、基板トランジスタの製造方法の第７ステップを説明するための図である。なお、図４１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３７０】
図５８（ａ）を参照して、シリコン酸化膜１０６７上にレジスト１０８７を形成する。そして、濃度の高いヒソ（ｎ+ ）１０８３を注入し、シリコン基板１０６５に濃度の高いｎ+ 領域１０８５を形成する。図５８（ｂ）は、図５８（ａ）の上面図である。
【０３７１】
図５９は基板トランジスタの製造方法の第８ステップを説明するための図である。なお、図４２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３７２】
図５９（ａ）を参照して、トランスファゲート１０７５の側壁に形成された高温酸化膜１０８１をエッチングにより除去する。図５９（ｂ）は、図５９（ａ）の上面図である。
【０３７３】
図６０は、基板トランジスタの製造方法の第８ステップを説明するための図である。なお、図４３と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３７４】
図６０（ａ）を参照して、シリコン酸化膜１０６７、ｎ+ 領域１０８５、ｎ- 領域１０７９およびトランスファゲート１０７５の上面に絶縁膜１０９１が形成される。この絶縁膜１０９１にはコンタクトホール１０９３が形成される。絶縁膜１０９１上に形成されたアルミ配線１０８９とｎ+ 領域１０８５とは、コンタクトホール１０９３に形成された導電層によって接続される。図６０（ｂ）は、図６０（ａ）の上面図である。
【０３７５】
このようにして形成された基板トランジスタの特徴は、シリコン基板１０６５に直接ｎ- 領域１０７９およびｎ+ 領域１０８５を形成したことである。なお、一般的なＮＭＯＳトランジスタは、Ｐウェル１０７３にｎ+ 領域１０８５およびｎ- 領域１０７９を形成する（図４３）。
【０３７６】
なお、図５２（ｂ）〜図６０（ｂ）は、それぞれ、図５２（ａ）〜図６０（ａ）の上面図である。
【０３７７】
このような基板トランジスタは、シリコン基板１０６５に直接、ｎ+ 領域１０８５およびｎ- 領域１０７９を形成しているため、一般的なＮＭＯＳトランジスタに比し、しきい値電圧が低くなる。この性質を利用して、基板トランジスタは、図１０のキャパシタ８３，８５，８７，８９、図１２のキャパシタ１０３，１０５，１０７，１０９、図１４のキャパシタ８３，８５，８７，８９、図１５のキャパシタ１０３，１０５，１０７，１０９、図２７のキャパシタ８３，８５，８７、図３０のキャパシタ８３，８１，８７，１０４３、図３２のキャパシタ１０５，１０７，１０９および図３４のキャパシタ１０５７，１０５，１０７，１０９に用いることができる。
【０３７８】
基板トランジスタは図３５〜図４３で説明したような一般的なＮＭＯＳトランジスタに比し、しきい値電圧が小さいため、チャネルが形成されやすく、キャパシタになりやすくなる。すなわち、しきい値の低い基板トランジスタを用いることにより、キャパシタとしての性能を向上させることができる。
【０３７９】
また、このような基板トランジスタは、図１０、図１４、図２７および図３０のＮＭＯＳトランジスタ９１，９３，９４，９５，９７に用いることができる。その場合には、図３５〜図４３で説明した一般的なＮＭＯＳトランジスタのしきい値電圧より、基板トランジスタのしきい値電圧が小さいことから、一般的なＮＭＯＳトランジスタに比し、ドレインからソースへの正電荷の伝達を効率よくすることができる。このため、基板トランジスタを用いて昇圧電位発生回路全体としての効率をよくすることができる。なお、実施の形態９で説明した図１７のＮＭＯＳトランジスタは、図５２〜図６０で説明した基板トランジスタと同様のものである。
【０３８０】
さらに、基板トランジスタは、ディプリーション型にもすることができる。
本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法について説明する。
【０３８１】
図６１は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第１ステップを説明するための図である。なお、図３５と同様の部分については同一の参照符号を付し説明は省略する。実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第１ステップは、図３５に示した一般的なＮＭＯＳトランジスタの製造方法の第１ステップと同様である。
【０３８２】
図６２は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第２ステップを説明するための図である。なお、図３６と同様の部分については同一の参照符号を付し、説明は省略する。
【０３８３】
図６２（ａ）を参照して、シリコン基板１０６５上にシリコン酸化膜１０６７が形成される。なお、シリコン基板１０６５にシリコン酸化膜１０６７が形成されていない部分の幅Ｌは、図３６のシリコン基板１０６５にシリコン酸化膜１０６７が形成されていない部分の幅Ｌより長くしている。図６２（ｂ）は、図６２（ａ）の上面図である。
【０３８４】
図６３は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第３ステップを説明するための図である。なお、図３７と同様の部分については同一の参照符号を付しその説明は省略する。
【０３８５】
図６３（ａ）を参照して、Ｐウェル１０７３が形成される幅は、図３７のＰウェル１０７３の幅より広くなる。図６３（ｂ）は、図６３（ａ）の上面図である。
【０３８６】
図６４は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第４ステップを説明するための図である。なお、図３８と同様の部分については同一の参照符号を付しその説明は省略する。実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第４ステップは、図３８に示した一般的なＮＭＯＳトランジスタの製造方法の第４ステップと同様である。
【０３８７】
図６５は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第５ステップを説明するための図である。なお、図３９と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３８８】
図６５（ａ）を参照して、濃度の低いｎ- 領域１０７９のゲート長方向の長さは、図３９のｎ- 領域１０７９のゲート長方向の長さよりも長くしている。図６５（ｂ）は、図６５（ａ）の上面図である。
【０３８９】
図６６は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第６ステップを説明するための図である。なお、図４０と同様の部分については同一の参照符号を付しその説明を省略する。実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第６ステップは、図４０に示した一般的なＮＭＯＳトランジスタの製造方法の第６ステップと同様である。
【０３９０】
図６７は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第７ステップを説明するための図である。なお、図４１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０３９１】
図６７（ａ）を参照して、濃度の高いｎ+ 領域１０８５を形成しようとする部分を除いて、シリコン酸化膜１０６７、ｎ- 領域１０７９および高温酸化膜１０８１上にレジスト１０８７を形成する。そして、濃度の高いヒソ（ｎ+ ）１０８３を注入することにより、濃度の高いｎ+ 領域１０８５を、Ｐウェル１０７３に形成する。
【０３９２】
ここで、レジスト１０８７は、トランスファゲート１０７５のエッジとｎ+ 領域１０８５との間のゲート長方向の距離ＬＬｂが、図４１に示した一般的なＮＭＯＳトランジスタのトランスファゲート１０７５のエッジとｎ+ 領域１０８５との間の距離ＬＬａより長くなるように、図６７のレジスト１０８７を形成する。すなわち、ＬＬｂ＞ＬＬａとなるように、図６７のレジスト１０８７を形成する。なお、レジスト１０８７がある部分は、ヒソ（ｎ+ ）１０８３は注入されない。
【０３９３】
また、高耐圧ＮＭＯＳトランジスタの製造方法の第７ステップにおいて、レジスト１０８７を形成する工程は、図５０で示したメモリセルに用いるＮＭＯＳトランジスタの製造方法の第７ステップでレジスト１０８７を形成する工程を用いることができる。このため、メモリセルを有する半導体記憶装置において、実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いる場合には、新たな工程を追加する必要がない。
【０３９４】
図６８は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第８ステップを説明するための図である。なお、図４２と同様の部分については同一の参照符号を付し説明を省略する。実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第８ステップは、図４２で示した一般的なＮＭＯＳトランジスタの製造方法の第８ステップと同様である。
【０３９５】
図６９は、実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第９ステップを説明するための図である。なお、図４３と同様の部分については同一の参照符号を付し説明を省略する。実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第９ステップは、図４３に示した一般的なＮＭＯＳトランジスタの製造方法の第９ステップと同様である。
【０３９６】
図６１（ｂ）〜図６９（ｂ）は、それぞれ、図６１（ａ）〜図６９（ａ）の上面図である。
【０３９７】
以上の、図６１〜６９で説明した製造方法によって作成された実施の形態１９による高耐圧ＮＭＯＳトランジスタのトランスファゲート１０７５のエッジと濃度の高いｎ+ 領域１０８５との間の距離ＬＬｂ（図６７）は、図３５〜図４３で説明した製造方法によって作成された一般的なＮＭＯＳトランジスタのトランスファゲート１０７５のエッジと濃度の高いｎ+ 領域１０８５との間の距離ＬＬａよりも長くなる。このため、実施の形態１９による高耐圧ＮＭＯＳトランジスタでは、一般的なＮＭＯＳトランジスタに比し、パンチスルーが生じにくい。すなわち、実施の形態１９による高耐圧ＮＭＯＳトランジスタでは、一般的なＮＭＯＳトランジスタに比し、パンチスルーが生じる電圧が高くなる。このため、２つのｎ+ 領域１０８５間に高い電圧が印加されても、一般的なＮＭＯＳトランジスタに比し、パンチスルーを起こしにくく、トランジスタの破壊を防止することができる。
【０３９８】
実施の形態１９による高耐圧ＮＭＯＳトランジスタは、実施の形態１０で用いた高耐圧ＮＭＯＳトランジスタとして用いることができる。すなわち、図１０および図１４のＮＭＯＳトランジスタ９３として、実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いることができる。さらに、図２７および図３０のＮＭＯＳトランジスタ９３として実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いることができる。
【０３９９】
このように、内部電位発生回路、すなわち、半導体装置に含まれているＮＭＯＳトランジスタのうち、ソース・ドレイン間に高電圧が印加されるＮＭＯＳトランジスタとして実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いることにより、高電圧が印加されてもパンチスルーを起こしにくく、トランジスタの破壊を防止できる。すなわち、図３５〜図４３で説明した製造方法によって作成された一般的なＮＭＯＳトランジスタを、高電圧が印加される部分に用いる場合に比し、実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いた方が、高電圧が印加された場合にパンチスルーが生じにくく、トランジスタの破壊を防止できる。このことは、内部電位発生回路（半導体装置）の信頼性を向上させることにつながる。
【０４００】
（実施の形態２０）
図７０は、本発明の実施の形態２０による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。なお、図１４および図２７と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【０４０１】
図７０の実施の形態２０による昇圧電位発生回路は、図２７の昇圧電位発生回路のノードＮ５２とノードＮ５４との間に直列に接続された高耐圧ＮＭＯＳトランジスタ１０５９およびＮＭＯＳトランジスタ１２３，１２５を設けたものである。その他の部分は、図２７の昇圧電位発生回路と同様である。なお、図７０の高耐圧ＮＭＯＳトランジスタ１０５９およびＮＭＯＳトランジスタ１２３，１２５は、それぞれ、図１４の昇圧電位発生回路のＮＭＯＳトランジスタ１２１，１２３，１２５に相当するものであり、図７０の高耐圧ＮＭＯＳトランジスタ１０５９およびＮＭＯＳトランジスタ１２３，１２５の機能は、図１４のＮＭＯＳトランジスタ１２１，１２３，１２５と同様である。ただ異なるのは、図１４のノードＮ５２に接続されるＮＭＯＳトランジスタ１２１と、図７０のノードＮ５２に接続される高耐圧ＮＭＯＳトランジスタ１０５９である。なお、高耐圧ＮＭＯＳトランジスタ１０５９は、実施の形態１９による高耐圧ＮＭＯＳトランジスタと同様である。
【０４０２】
このように、ノードＮ５２に接続されるＮＭＯＳトランジスタを高耐圧ＮＭＯＳトランジスタ１０５９にした理由は以下のとおりである。まず、図３５〜図４３で説明した製造方法によって作成される一般的なＮＭＯＳトランジスタにおいては、ｎ+ 領域１０８５とＰウェル１０７３との接合部（図４３）に加え得る最大の電圧は７〜８Ｖである。すなわち、これ以上の電圧が接合部に印加された場合には、パンチスルーを起こしやすく、トランジスタが破壊されてしまう恐れがある。
【０４０３】
ここで、図７０のような昇圧電位発生回路では、ノードＮ５２の電位は、最大で約８．６Ｖである。すなわち、昇圧電位Ｖｐｐ＋電源電位Ｖｃｃ＝５Ｖ＋３．６Ｖ＝８．６Ｖである。一方、基板電位Ｖｂｂは、−１Ｖである。したがって、ノードＮ５２に接続される高耐圧ＮＭＯＳトランジスタ１０５９のｎ+ ソース／ドレイン電極と図示しない基板との間の接合部には、約１０Ｖの電圧が加わることになる。すなわち、接合部に印加される電圧は、Ｖｐｐ＋Ｖｃｃ＋｜Ｖｂｂ｜≒１０Ｖである。したがって、高耐圧ＮＭＯＳトランジスタ１０５９が用いられている部分に、一般的なＮＭＯＳトランジスタを用いた場合には、パンチスルーが生じやすく、トランジスタの破壊を招く恐れがある。
【０４０４】
以上のような理由から、ノードＮ５２に接続されるＮＭＯＳトランジスタとして、高耐圧ＮＭＯＳトランジスタ１０５９を用いている。この高耐圧ＮＭＯＳトランジスタ１０５９として、実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いた場合には、その接合部に加え得る最大の電圧はたとえば、１２〜１３Ｖにすることができる。このため、ノードＮ５２に、Ｖｐｐ＋Ｖｃｃ＝５Ｖ＋３．６Ｖの電位が印加され、基板電位Ｖｂｂ＝−１Ｖであっても、高耐圧ＮＭＯＳトランジスタ１０５９はパンチスルーを起こしにくく、破壊されることもない。
【０４０５】
以上のように、実施の形態２０による昇圧電位発生回路では、高電圧が印加される部分、すなわち、ノードＮ５２とノードＮ５４との間に直列に接続される３つのＮＭＯＳトランジスタのうちノードＮ５２に接続されるＮＭＯＳトランジスタとして、高耐圧ＮＭＯＳトランジスタ１０５９（実施の形態１９による高耐圧ＮＭＯＳトランジスタ）を用いている。このため、ノードＮ５２に高電圧が印加されても、高耐圧ＮＭＯＳトランジスタ１０５９はパンチスルーを起こしにくく、破壊されにくい。すなわち、実施の形態２０による昇圧電位発生回路においては、高耐圧ＮＭＯＳトランジスタ１０５９を用いることにより、その信頼性を向上させることができる。
【０４０６】
また、実施の形態２０による昇圧電位発生回路は、図１４の昇圧電位発生回路の構成および図２７の昇圧電位発生回路の構成を含んでいる。このため、実施の形態２０による昇圧電位発生回路は、実施の形態７による昇圧電位発生回路および実施の形態１５による昇圧電位発生回路と同様の効果を奏する。
【０４０７】
なお、図１４のレベル変換回路８１として、図２２のレベル変換回路を用いることができる。そして、さらに、図１４のＮＭＯＳトランジスタ１２１として実施の形態１９による高耐圧ＮＭＯＳトランジスタを用いることができる。そして、さらに、図１４のキャパシタ８９として、図２７のキャパシタ１０３９または図３０のキャパシタ１０４３を用いることができる。
【０４０８】
図７１は、実施の形態２０による内部電位発生回路としての昇圧電位発生回路の変更例を詳細に示す回路図である。なお、図７０と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【０４０９】
図７１の昇圧電位発生回路は、図７０の昇圧電位発生回路のＮＭＯＳトランジスタ１２３，１２５として、高耐圧ＮＭＯＳトランジスタ１０６１，１０６３を設けたものである。なお、この高耐圧ＮＭＯＳトランジスタ１０６１，１０６３は、実施の形態１９による高耐圧ＮＭＯＳトランジスタと同様である。
【０４１０】
このように、実施の形態２０による昇圧電位発生回路の変更例においては、ノードＮ５２とノードＮ５４との間に直列に接続される３つのＮＭＯＳトランジスタのすべてを、高耐圧ＮＭＯＳトランジスタ１０５９，１０６１，１０６３としている。このため、実施の形態２０による昇圧電位発生回路の変更例は、図７０に示した実施の形態２０による昇圧電位発生回路と同様の効果を奏する。
【０４１１】
なお、図１４のレベル変換回路８１として図２２のレベル変換回路を用いることもできる。そして、さらに、図１４のＮＭＯＳトランジスタ１２１，１２３，１２５をすべて、実施の形態１９による高耐圧ＮＭＯＳトランジスタにすることもできる。そして、さらに、図１４のキャパシタ８９として、図２７のキャパシタ１０３９または図３０のキャパシタ１０４３を用いることができる。
【０４１２】
（実施の形態２１）
図７２は、昇圧電位発生回路、内部電源電位発生回路および基板電位発生回路を有する、一般的な半導体装置において、昇圧電位発生回路、内部電源電位発生回路および基板電位発生回路の動作開始のタイミングを説明するための図である。図７２を参照して、縦軸は電圧を示し、横軸は時間を示している。
【０４１３】
図７２を参照して、一般的な半導体装置においては、外部電源電位ｅｘｔＶｃｃがまず入力される。そして、この外部電源電位ｅｘｔＶｃｃを受けて、内部電源電位発生回路が動作を開始し、内部電源電位ｉｎｔＶｃｃを発生する。この内部電源電位ｉｎｔＶｃｃを受けて、昇圧電位発生回路が動作を開始し、昇圧電位Ｖｐｐを発生し始める。一方、基板電位発生回路もまた内部電源電位ｉｎｔＶｃｃを受けて、動作を開始し、基板電位Ｖｂｂを発生し始める。
【０４１４】
ここで、外部電源電位ｅｘｔＶｃｃが入力されると、それに応じて、基板電位発生回路の動作が開始していないにもかかわらず、基板電位Ｖｂｂが上昇する。このため、基板電位Ｖｂｂが上昇した時刻（基板電位Ｖｂｂが正である時刻）に、昇圧電位発生回路が動作し始め、昇圧電位Ｖｐｐを発生した場合には半導体装置を構成するトランジスタが破壊される恐れがある。実施の形態２１による半導体装置はこのような問題点を解決するためになされたものである。
【０４１５】
図７３は、本発明の実施の形態２１による半導体装置の概略を示すブロック図である。
【０４１６】
図７３を参照して、実施の形態２１による半導体装置は、基板電位発生回路１０９５、内部電源電位発生回路１０９７および昇圧電位発生回路１０９９を含む。
【０４１７】
基板電位発生回路１０９５は、外部電源電位ｅｘｔＶｃｃを受けて、動作を開始し始め、基板電位Ｖｂｂを発生する。内部電源電位発生回路１０９７は、外部電源電位ｅｘｔＶｃｃを受けて、動作を開始し、内部電源電位ｉｎｔＶｃｃを発生する。そして、昇圧電位発生回路１０９９は、内部電源電位ｉｎｔＶｃｃを受けて、動作を開始し、昇圧電位Ｖｐｐを発生する。
【０４１８】
図７４は、図７３の半導体装置を構成する基板電位発生回路１０９５、内部電源電位発生回路１０９７および昇圧電位発生回路１０９９が動作を開始するタイミングを説明するための図である。図７４を参照して、縦軸は電圧を示し、横軸は時間を示している。
【０４１９】
まず、半導体装置には、外部電源電位ｅｘｔＶｃｃが入力される。それに応じて、半導体装置の基板電位が上昇する。時刻ａにおいて、基板電位発生回路は外部電源電位ｅｘｔＶｃｃに基づき動作を開始する。そして、基板電位Ｖｂｂを発生し、時間とともに、基板電位Ｖｂｂは負になっていく。
【０４２０】
次に、基板電位発生回路１０９５が動作を開始した後、内部電源電位発生回路１０９７が動作を開始し、時刻ｂにおいて、内部電源電位ｉｎｔＶｃｃが急速に立上がり始める。
【０４２１】
次に、昇圧電位発生回路１０９９は、内部電源電位発生回路１０９７からの内部電源電位ｉｎｔＶｃｃを受けて、動作を開始し始め、時刻ｃにおいて、昇圧電位Ｖｐｐは急速に立上がり始める。
【０４２２】
以上のように、実施の形態２１による半導体装置においては、基板電位発生回路１０９５を外部電源電位ｅｘｔＶｃｃに基づき動作させるとともに、昇圧電位発生回路１０９９は内部電源電位発生回路１０９７からの内部電源電位ｉｎｔＶｃｃに基づき動作するようにしている。このため、基板電位発生回路１０９５が動作した後に、昇圧電位発生回路１０９９が動作する。したがって、基板電位Ｖｂｂが正のときに大きな昇圧電位Ｖｐｐが半導体装置に印加されることはなく、すなわち、基板電位Ｖｂｂが十分負になったときに大きな昇圧電位Ｖｐｐが半導体装置に印加されるため、半導体装置を構成するトランジスタの破壊を防止することができる。すなわち、実施の形態２１による半導体装置においては、その信頼性を向上させることができる。
【０４２３】
なお、図７３の基板電位発生回路１０９５としては、図１２、図１５、図３２および図３４の降圧電位発生回路を用いることができる。また、図７３の昇圧電位発生回路１０９９としては、図１０、図１４、図２７、図３０、図７０および図７１の昇圧電位発生回路を用いることができる。
【０４２４】
【発明の効果】
以上ように、本発明の請求項１のレベル変換回路においては、第１および第２の電流遮断手段は、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【０４２５】
このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
本発明の請求項２のレベル変換回路においては、入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは第１のレベルの信号が入力される前にオフになる。出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号の入力か停止される前にオフになる。
【０４２６】
すなわち、入力部電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用第１導電型トランジスタまたは入力部電流遮断用の第２導電型トランジスタは、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断する。
【０４２７】
このため、第１のノードと第２のノードとの間の貫通電流を阻止することができる。
【０４２８】
本発明の請求項３のレベル変換回路においては、第１および第２の電流遮断手段は、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になるときに、第１のノードと第２のノードとの間の電流経路を遮断する。
【０４２９】
このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
本発明の請求項４のレベル変換回路においては、入力部遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号が入力されるときにオフになる。出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、第１のレベルの信号の入力が停止されることきにオフになる。
【０４３０】
すなわち、入力部電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用の第１導電型トランジスタまたは入力部電流遮断用の第２導電型トランジスタは、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になるときに、第１のノードと第２のノードとの間の電流経路を遮断する。
【０４３１】
このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
本発明の請求項５のレベル変換回路においては、第１の入力部電位設定手段、第１の出力部電位設定手段、第２の入力部電位設定手段および第２の出力部電位設定手段は、それぞれ、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードの電位を所定の電位に設定する。
【０４３２】
このため、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードにノイズが乗るのを防止でき、ラッチアップの要因を除去できる。
【０４３３】
本発明の請求項６のレベル変換回路においては、第１の入力部用の抵抗、第１の出力部用の抵抗、第２の入力部用の抵抗および第２の出力部用の抵抗は、それぞれ、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードの電位を所定の電位に設定する。
【０４３４】
このため、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電流遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードにノイズが乗るのを防止でき、ラッチアップの要因を除去できる。
【０４３５】
本発明の請求項７のレベル変換回路においては、第１の入力部電位設定手段としての第１導電型トランジスタ、第１の出力部電位設定手段としての第１導電型トランジスタ、第２の入力部電位設定手段としての第２導電型トランジスタおよび第２の出力部電位設定手段としての第２導電型トランジスタは、それぞれ、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力部電力遮断用の第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタとを出力部第２導電型トランジスタとの間のノードの電位を所定の電位に設定する。
【０４３６】
このため、入力部電流遮断用の第１導電型トランジスタと入力部第１導電型トランジスタとの間のノード、出力部電流遮断用の第１導電型トランジスタと出力部第１導電型トランジスタとの間のノード、入力電流遮断用第２導電型トランジスタと入力部第２導電型トランジスタとの間のノードおよび出力部電流遮断用の第２導電型トランジスタと出力部第２導電型トランジスタとの間のノードにノイズが乗るのを防止でき、ラッチアップの要因を除去できる。
【０４３７】
本発明の請求項８のレベル変換回路においては、遅延手段により、遅延させた第１のレベルの信号がレベルシフト手段に入力される。すなわち、レベルシフト手段の入力部または出力部は、遅延後の第１のレベルの信号に基づいて、貫通電流が流れる状態になる。
【０４３８】
第１および第２の電流遮断手段は、遅延前の第１のレベルの信号に基づき、第１のノードと第２のノードとの間の電流経路を遮断し、貫通電流を阻止する。
【０４３９】
このように、遅延手段を設けることにより、レベルシフト手段に入力する信号と、第１および第２の電流遮断手段に入力する信号とを共通にして、貫通電流を阻止しているため、別々にする場合に比し、信号配線の本数を減らすことができる。
【０４４０】
本発明の請求項９のレベル変換回路においては、遅延手段により遅延させた第１のレベルの信号がレベルシフト手段に入力される。すなわち、レベルシフト手段の入力部または出力部は、遅延後の第１のレベルの信号に基づいて、貫通電流が流れる状態になる。
【０４４１】
入力部電流遮断用の第１導電型トランジスタおよび出力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号の入力に応じてオフになる。出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号の入力停止に応じてオフになる。
【０４４２】
すなわち、入力電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用の第１導電型トランジスタまたは入力部電流遮断用の第２導電型トランジスタは、遅延前の第１のレベルの信号に応じて、レベルシフト手段の入力部または出力部に貫通電流が流れる状態になる前に、第１のノードと第２のノードとの間の電流経路を遮断し、貫通電流を阻止する。
【０４４３】
このように、遅延手段を設けることにより、レベルシフト手段に入力する信号と、入力部電流遮断用の第１導電型トランジスタ、出力部電流遮断用の第２導電型トランジスタ、出力部電流遮断用の第１導電型トランジスタおよび入力部電流遮断用の第２導電型トランジスタに入力する信号とを共通にして、貫通電流を阻止しているため、別々にする場合に比し、信号配線の本数を減らすことができる。
【０４４４】
本発明の請求項１０の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になる前に、第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
【０４４５】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第３のノードに出力する。これにより、第３のノードは、第２のレベルの電位になる。
【０４４６】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第３のノードと第１のノードとは接続されており、レベル変換手段は、第３のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【０４４７】
このように、第３のノードの電位と電荷伝達トランジスタの制御電極の電位との電位差の絶対値が、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きいため、効率よく第３のノードに電荷を伝達できる。
【０４４８】
さらに、第３のノードと第１のノードとが接続されているが、第１のノードと第２のノードとの間の貫通電流を阻止できるため、効率よく、内部電位を発生できる。
【０４４９】
本発明の請求項１１の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になるときに、第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
【０４５０】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第３のノードに出力する。これにより、第３のノードは、第２のレベルの電位になる。
【０４５１】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第３のノードと第１のノードとは接続されており、レベル変換手段は、第３のノードの第２のレベルの電位に基づき第２のレベルの信号を出力する。
【０４５２】
このように、第３のノードの電位と電荷伝達トランジスタの制御電極の電位との電位差の絶対値が、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きいため、効率よく第３のノードに電荷を出力できる。
【０４５３】
さらに、第３のノードと第１のノードとが接続されているが、第１のノードと第２のノードとの間の貫通電流を阻止できるため、効率よく内部電位を発生できる。
【０４５４】
本発明の請求項１２の内部電位発生回路においては、ポンプ手段に含まれる電位決定手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第４のノードの電位を決定する。このため、第４のノードの電位の、上がりすぎ、または下がりすぎを防止できる。
【０４５５】
本発明の請求項１３の内部電位発生回路においては、ダイオード接続されたトランジスタは、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第４のノードの電位の変化の絶対値が、所定値よりも小さく変化するように第４のノードの電位を決定する。このため、第４のノードの電位の上がりすぎ、または下がりすぎを防止することができる。
【０４５６】
本発明の請求項１４の内部電位発生回路においては、トランジスタは、その制御電極に第４のレベルの信号が繰り返し印加されても破壊されない、高耐圧トランジスタである。このため、内部電位発生回路の信頼性を向上させることができる。
【０４５７】
本発明の請求項１５の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になる前に、第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
【０４５８】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第５のノードに出力する。これにより、第５のノードは、第２のレベルの電位になる。
【０４５９】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第５のノードと第１のノードとは接続されており、レベル変換手段は、第５のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【０４６０】
このように、第５のノードの電位と電荷伝達トランジスタの制御電極の電位との電位差の絶対値が、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きいため、効率よく第５のノードに電荷を伝達できる。
【０４６１】
さらに、第５のノードと第１のノードとが接続されているが、第１のノードと第２のノードとの間の貫通電流を阻止できるため、効率よく、内部電位を発生できる。
【０４６２】
本発明の請求項１６の内部電位発生回路においては、レベル変換手段は、そこに貫通電流が流れる状態になるときに、第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
【０４６３】
ポンプ手段の電荷伝達トランジスタは、その制御電極に、第４のレベルの電位を受けたときにオンし、電荷を第５のノードに出力する。これにより、第５のノードは、第２のレベルの電位になる。
【０４６４】
第４のレベルの電位と第２のレベルの電位との電位差の絶対値は、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きい。第５のノードと第１のノードとは接続されており、レベル変換手段は、第５のノードの第２のレベルの電位に基づき、第２のレベルの信号を出力する。
【０４６５】
このように、第５のノードの電位と電荷伝達トランジスタの制御電極の電位との電位差の絶対値が、電荷伝達トランジスタのしきい値電圧の絶対値よりも大きいため、効率よく第５のノードに電荷を出力できる。
【０４６６】
さらに、第５のノードと第１のノードとが接続されているが、第１のノードと第２のノードとの間の貫通電流を阻止できるため、効率よく内部電位を発生できる。
【０４６７】
本発明の請求項１７の内部電位発生回路においては、ポンプ手段に含まれる電位決定手段は、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、第６のノードの電位を決定する。このため、第６のノードの電位の上がりすぎ、または下がりすぎを防止できる。
【０４６８】
本発明の請求項１８の内部電位発生回路においては、ダイオード接続されたトランジスタは、レベル変換手段からパルスとして出力される第２のレベルの信号に応答して、その電位が変化する第６のノードの電位の変化の絶対値が、所定値よりも小さく変化するように第６のノードの電位を決定する。このため、第６のノードの電位の上がりすぎ、または下がりすぎを防止することができる。
【０４６９】
本発明の請求項１９の内部電位発生回路においては、トランジスタは、その制御電極に第４のレベルの信号が繰返し印加されても破壊されない、高耐圧トランジスタである。このため、内部電位発生回路の信頼性を向上させることができる。
【０４７０】
本発明の請求項２０の内部電位発生回路においては、トランジスタの不純物を含む領域の濃度の高い部分と制御電極のエッジとの間の距離が、制御電極の側壁に形成された絶縁膜により、制御電極のエッジと不純物を含む領域の濃度の高い部分との間の距離が決定されるトランジスタに比し、長い。
【０４７１】
このため、本発明の請求項２０の内部電位発生回路が有するトランジスタは、制御電極の側壁に形成された絶縁膜により制御電極のエッジと不純物を含む領域の濃度の高い部分との間の距離が決定されるトランジスタに比し、高電圧が印加されてもパンチスルーを起こしにくく、破壊されにくい。すなわち、この内部電位発生回路は高電圧が印加されても破壊されにくいトランジスタを有しているため、その信頼性が高い。
【０４７２】
本発明の請求項２１の内部電位発生回路においては、ＭＯＳトランジスタからなるキャパシタ、電位固定ＭＯＳトランジスタまたは電荷伝達トランジスタは、ウェルを形成することなく、半導体基板上に直接、第１電極および第２電極が形成されているため、しきい値電圧の絶対値が小さくなる。このため、ＭＯＳトランジスタは、キャパシタになりやすい。さらに、電位固定ＭＯＳトランジスタおよび電荷伝達トランジスタは、効率よく電荷を伝達することができる。
【０４７３】
本発明の請求項２２の内部電位発生回路においては、チャージポンプを行なうキャパシタがディプリーショントランジスタであるため、内部電位発生回路の動作範囲で、常にチャネルが形成されている。このため、チャネルの解消によるリーク電流の発生を防止できる。
【０４７４】
本発明の請求項２３の内部電位発生回路においては、チャージポンプを行なうキャパシタとしてのディプリーショントランジスタは、ウェルを形成することなく、半導体基板上に直接、第１電極および第２電極が形成するため、しきい値電圧の絶対値が小さくなる。このため、ディプリーショントランジスタは、キャパシタになりやすい。
【０４７９】
本発明の請求項２４のレベル変換回路においては、入力部用の第１および第２電流遮断手段は、入力部用の第１および第２導電型トランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、出力部用の第１および第２の電流遮断手段は、出力部用の第１および第２導電型トランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
【０４８０】
本発明の請求項２５のレベル変換回路においては、第１導電型トランジスタである入力部用の第１電流遮断手段および第２導電型トランジスタである入力部用の第２電流遮断手段は、入力部用の第１および第２導電型トランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、第１導電型トランジスタである出力部用の第１電流遮断手段および第２導電型トランジスタである出力部用の第２電流遮断手段は、出力部用の第１および第２導電型トランジスタが同時にオンになる前に、第１のノードと第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止することができる。
【０４８１】
本発明の請求項２６のレベル変換回路においては、入力部用の第１および第２の電流遮断手段は、入力部用の第１および第２導電型トランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、出力部用の第１および第２の電流遮断手段は、出力部用の第１および第２導電型トランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止できる。
【０４８２】
本発明の請求項２７のレベル変換回路において、第１導電型トランジスタである入力部用の第１電流遮断手段および第２導電型トランジスタである入力部用の第２電流遮断手段は、入力部用の第１および第２導電型トランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。さらに、第１導電型トランジスタである出力部用の第１電流遮断手段および第２導電型トランジスタである出力部用の第２電流遮断手段は、出力部用の第１および第２導電型トランジスタが同時にオンになるときに、第１のノードと第２のノードとの間の電流経路を遮断する。このため、第１のノードと第２のノードとの間の貫通電流を阻止することができる。
【０４８３】
本発明の請求項２８の半導体装置においては、第２のトランジスタの第２不純物領域の、制御電極長方向の長さは、第１のトランジスタの第２不純物領域の、制御電極長方向の長さより長いため、第２のトランジスタに高電圧が印加されても、第１のトランジスタに比し、パンチスルーが生じにくく、破壊されにくい。このため第２のトランジスタを有する半導体装置は、その信頼性を向上できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるレベル変換回路の詳細を示す回路図である。
【図２】 図１のレベル変換回路の動作を説明するためのタイミング図である。
【図３】 本発明の実施の形態２によるレベル変換回路の詳細を示す回路図である。
【図４】 図３のレベル変換回路の動作を説明するためのタイミング図である。
【図５】 本発明の実施の形態３によるレベル変換回路の詳細を示す回路図である。
【図６】 本発明の実施の形態３によるレベル変換回路の変更例の詳細を示す回路図である。
【図７】 本発明の実施の形態４によるレベル変換回路の詳細を示す回路図である。
【図８】 一般的な、昇圧電位発生回路の詳細を示す回路図である。
【図９】 図８の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１０】 本発明の実施の形態５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１１】 図１０の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図１２】 本発明の実施の形態６による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。
【図１３】 図１２の降圧電位発生回路の動作を説明するためのタイミング図である。
【図１４】 本発明の実施の形態７による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図１５】 本発明の実施の形態８による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。
【図１６】 一般的な、ＭＯＳトランジスタの構造を示す図である。
【図１７】 本発明の実施の形態９による内部電位発生回路に用いられるＭＯＳトランジスタの構造を示す図である。
【図１８】 本発明の実施の形態１１による内部電位発生ユニットを示す概略ブロック図である。
【図１９】 図１８の内部電位発生ユニットの動作を説明するためのタイミング図である。
【図２０】 本発明の実施の形態１２による内部電位発生ユニットを示す概略ブロック図である。
【図２１】 図２０の内部電位発生ユニットの動作を説明するためのタイミング図である。
【図２２】 本発明の実施の形態１３によるレベル変換回路の詳細を示す回路図である。
【図２３】 本発明の実施の形態１４によるレベル変換回路の詳細を示す回路図である。
【図２４】 一般的な内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図２５】 図２４のキャパシタ１０１７およびＮＭＯＳトランジスタ７７の構造を示す図である。
【図２６】 図２４の一般的な昇圧電位発生回路の動作を説明するためのタイミング図である。
【図２７】 本発明の実施の形態１５による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図２８】 図２７のキャパシタ１０３９およびＮＭＯＳトランジスタ９７の構造を示す図である。
【図２９】 図２７の昇圧電位発生回路の動作を説明するためのタイミング図である。
【図３０】 本発明の実施の形態１６による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図３１】 図３０のキャパシタ１０４３およびＮＭＯＳトランジスタ９７の構造を示す図である。
【図３２】 本発明の実施の形態１７による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。
【図３３】 図３２の降圧電位発生回路の動作を説明するためのタイミング図である。
【図３４】 本発明の実施の形態１８による内部電位発生回路としての降圧電位発生回路の詳細を示す回路図である。
【図３５】 一般的なＮＭＯＳトランジスタの製造方法の第１のステップを説明するための図である。
【図３６】 一般的なＮＭＯＳトランジスタの製造方法の第２のステップを説明するための図である。
【図３７】 一般的なＮＭＯＳトランジスタの製造方法の第３のステップを説明するための図である。
【図３８】 一般的なＮＭＯＳトランジスタの製造方法の第４のステップを説明するための図である。
【図３９】 一般的なＮＭＯＳトランジスタの製造方法の第５のステップを説明するための図である。
【図４０】 一般的なＮＭＯＳトランジスタの製造方法の第６のステップを説明するための図である。
【図４１】 一般的なＮＭＯＳトランジスタの製造方法の第７のステップを説明するための図である。
【図４２】 一般的なＮＭＯＳトランジスタの製造方法の第８のステップを説明するための図である。
【図４３】 一般的なＮＭＯＳトランジスタの製造方法の第９のステップを説明するための図である。
【図４４】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第１のステップを説明するための図である。
【図４５】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第２のステップを説明するための図である。
【図４６】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第３のステップを説明するための図である。
【図４７】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第４のステップを説明するための図である。
【図４８】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第５のステップを説明するための図である。
【図４９】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第６のステップを説明するための図である。
【図５０】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第７のステップを説明するための図である。
【図５１】 メモリセルに用いるＮＭＯＳトランジスタの製造方法の第８のステップを説明するための図である。
【図５２】 基板トランジスタの製造方法の第１のステップを説明するための図である。
【図５３】 基板トランジスタの製造方法の第２のステップを説明するための図である。
【図５４】 基板トランジスタの製造方法の第３のステップを説明するための図である。
【図５５】 基板トランジスタの製造方法の第４のステップを説明するための図である。
【図５６】 基板トランジスタの製造方法の第５のステップを説明するための図である。
【図５７】 基板トランジスタの製造方法の第６のステップを説明するための図である。
【図５８】 基板トランジスタの製造方法の第７のステップを説明するための図である。
【図５９】 基板トランジスタの製造方法の第８のステップを説明するための図である。
【図６０】 基板トランジスタの製造方法の第９のステップを説明するための図である。
【図６１】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第１のステップを説明するための図である。
【図６２】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第２のステップを説明するための図である。
【図６３】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第３のステップを説明するための図である。
【図６４】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第４のステップを説明するための図である。
【図６５】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第５のステップを説明するための図である。
【図６６】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第６のステップを説明するための図である。
【図６７】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第７のステップを説明するための図である。
【図６８】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第８のステップを説明するための図である。
【図６９】 本発明の実施の形態１９による高耐圧ＮＭＯＳトランジスタの製造方法の第９のステップを説明するための図である。
【図７０】 本発明の実施の形態２０による内部電位発生回路としての昇圧電位発生回路の詳細を示す回路図である。
【図７１】 本発明の実施の形態２０による内部電位発生回路としての昇圧電位発生回路の変更例を詳細に示す回路図である。
【図７２】 昇圧電位発生回路、内部電源電位発生回路および基板電位発生回路を有する一般的な半導体装置において、昇圧電位発生回路、内部電源電位発生回路および基板電位発生回路が動作を開始するタイミングを説明するための図である。
【図７３】 本発明の実施の形態２１による半導体装置の概略を示すブロック図である。
【図７４】 図７３の半導体装置を構成する基板電位発生回路、内部電源電位発生回路および昇圧電位発生回路が動作を開始するタイミングを説明するための図である。
【図７５】 従来のレベル変換回路の詳細を示す回路図である。
【符号の説明】
１，２７ 入力部電流遮断用ＰＭＯＳトランジスタ、３，２５ 入力部用ＰＭＯＳトランジスタ、５，２３ 入力部用ＮＭＯＳトランジスタ、７，２１ 入力部電流遮断用ＮＭＯＳトランジスタ、９，３５ 出力部電流遮断用ＰＭＯＳトランジスタ、１１，３３ 出力部用ＰＭＯＳトランジスタ、１３，３１ 出力部用ＮＭＯＳトランジスタ、１５，２９ 出力部電流遮断用ＮＭＯＳトランジスタ、１７，１９，３７，３９，６１，１５１，１５３，１７５，１７７ インバータ、４１ 第１の入力部用抵抗、４３ 第２の入力部用抵抗、４５ 第１の出力部用抵抗、４７ 第２の出力部用抵抗、５１，５５，１１１〜１１７，１２７〜１３１，１００１，１００３，１００９，１０１１ ＰＭＯＳトランジスタ、５３，５７，６９〜７７，９１〜９７，１２１〜１２５，１００５，１００７，１０１３，１０１５ ＮＭＯＳトランジスタ、５９ 遅延回路、６３，６５，６７，８３〜８９，１０３〜１０９，１０１７，１０３９，１０４３，１０５５，１０５７ キャパシタ、８１，１０１ レベル変換回路、１４１，１０１９ Ｐ型半導体基板、１４３，１０７３ Ｐウェル、１４５，１０２３，１０２５，１０４５ ゲート電極、１４７ ソース電極、１４９ ドレイン電極、１５５，１７３制御信号発生回路、１５７，１７９ ＮＡＮＤ回路、１５９ 第１の波形発生部、１６１ 第２の波形発生部、１６３ 第１の内部電位発生回路、１６５ 第２の内部電位発生回路、１７１ 波形発生部，１０２１ Ｎウェル、１０２７，１０２９ Ｐ+ ソース／ドレイン電極、１０３１，１０３３，１０４７，１０４９ Ｎ+ ソース／ドレイン電極、１０３５ 電位固定層、１０３７ ホール、１０４１，１０５１ 領域、１０５３ 電子、１０５９，１０６１，１０６３ 高耐圧ＮＭＯＳトランジスタ、１０６５ シリコン基板、１０６７ シリコン酸化膜、１０６９，１０８７ レジスト、１０７１ ボロン、１０７５ トランスファゲート、１０７７ ヒソ（ｎ- ）、１０７９ ｎ- 領域、１０８１ 高温酸化膜、１０８３ ヒソ（ｎ+ ）、１０８５ ｎ+ 領域、１０８９ アルミ配線、１０９１ 絶縁膜、１０９３ コンタクトホール、１０９５ 基板電位発生回路、１０９７ 内部電源電位発生回路、１０９９ 昇圧電位発生回路。

Claims (28)

  1. 第１のレベルの信号に応じて、第２のレベルの信号を出力するレベルシフト手段を備え、
    前記レベルシフト手段は、
    前記第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、前記第１のレベルの信号が入力される入力部と、
    前記第１のノードと、前記第２のノードとの間に接続され、前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベルの信号を出力する出力部とを含み、
    前記入力部または前記出力部は、前記第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、
    前記レベルシフト手段と、前記第１のノードとの間に接続される第１の電流遮断手段と、
    前記レベルシフト手段と、前記第２のノードとの間に接続される第２の電流遮断手段とをさらに備え、
    前記第１の電流遮断手段は、
    前記第１のレベルの信号が入力される前に、前記第１のノードと前記入力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記第１のノードと前記出力部との間の電流経路を遮断し、
    前記第２の電流遮断手段は、
    前記第１のレベルの信号が入力される前に、前記第２のノードと前記出力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記第２のノードと前記入力部との間の電流経路を遮断する、レベル変換回路。
  2. 前記入力部は、
    入力部用の第１導電型トランジスタと、
    前記入力部用の第１導電型トランジスタと直列に接続され、前記第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタとを含み、 前記入力部用の第１導電型トランジスタと、前記入力部用の第２導電型トランジスタとは、前記第１のレベルの信号の遷移時に、同時にオンし、
    前記出力部は、
    出力部用の第１導電型トランジスタと、
    前記出力部用の第１導電型トランジスタと直列に接続され、前記第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタとを含み、
    前記出力部用の第１導電型トランジスタと、前記出力部用の第２導電型トランジスタとは、前記第１のレベルの信号の遷移時に、同時にオンし、
    前記第１の電流遮断手段は、
    前記第１のノードと、前記入力部用の第１導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第１導電型トランジスタと、
    前記第１のノードと、前記出力部用の第１導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第１導電型トランジスタとを含み、
    前記第２の電流遮断手段は、
    前記第２のノードと、前記入力部用の第２導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第２導電型トランジスタと、
    前記第２のノードと、前記出力部用の第２導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第２導電型トランジスタとを含み、
    前記入力部電流遮断用の第１導電型トランジスタおよび前記出力部電流遮断用の第２導電型トランジスタは、前記第１のレベルの信号が、前記入力部用の第２の導電型トランジスタに入力される前に、オフになり、
    前記出力部電流遮断用の第１導電型トランジスタおよび前記入力部電流遮断用の第２導電型トランジスタは、前記入力部用の第２導電型トランジスタへの、前記第１のレベルの信号の入力が停止される前にオフになる、請求項１に記載のレベル変換回路。
  3. 第１のレベルの信号に応じて第２のレベルの信号を出力するレベルシフト手段を備え、
    前記レベルシフト手段は、
    前記第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、前記第１のレベルの信号が入力される入力部と、
    前記第１のノードと、前記第２のノードとの間に接続され、前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベル信号を出力する出力部とを含み、
    前記入力部または前記出力部は、前記第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、
    前記レベルシフト手段と、前記第１のノードとの間に接続される第１の電流遮断手段と、
    前記レベルシフト手段と、前記第２のノードとの間に接続される第２の電流遮断手段とをさらに備え、
    前記第１の電流遮断手段は、
    前記第１のレベルの信号が入力されるときに、前記第１のノードと前記入力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記第１のノードと前記出力部との間の電流経路を遮断し、
    前記第２の電流遮断手段は、
    前記第１のレベルの信号が入力されるときに、前記第２のノードと前記出力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記第２のノードと前記入力部との間の電流経路を遮断する、レベル変換回路。
  4. 前記入力部は、
    入力部用の第１導電型トランジスタと、
    前記入力部用の第１導電型と直列に接続され、前記第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタとを含み、
    前記入力部用の第１導電型トランジスタと、前記入力部用の第２導電型トランジスタとは、前記第１のレベルの信号の遷移時に、同時にオンし、
    前記出力部は、
    出力部用の第１導電型トランジスタと、
    前記出力部用の第１導電型トランジスタと直列に接続され、前記第１のレベルの信号を反転した信号を、その制御電極に受ける、出力部用の第２導電型トランジスタとを含み、
    前記出力部用の第１導電型トランジスタと、前記出力部用の第２導電型トランジスタとは、前記第１のレベルの信号の遷移時に、同時にオンし、
    前記第１の電流遮断手段は、
    前記第１のノードと、前記入力部用の第１導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第１導電型トランジスタと、
    前記第１のノードと、前記出力部用の第１導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第１導電型トランジスタとを含み、
    前記第２の電流遮断手段は、
    前記第２のノードと、前記入力部用の第２導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第２導電型トランジスタと、
    前記第２のノードと、前記出力部用の第２導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第２導電型トランジスタとを含み、
    前記入力部電流遮断用の第１導電型トランジスタおよび前記出力部電流遮断用の第２導電型トランジスタは、前記第１のレベルの信号が、前記入力部用の第２導電型トランジスタに入力されるときに、オフになり、
    前記出力部電流遮断用の第１導電型トランジスタおよび前記入力部電流遮断用の第２導電型トランジスタは前記入力部用の第２導電型トランジスタへの、前記第１のレベルの信号の入力が停止されるときにオフになる、請求項３に記載のレベル変換回路。
  5. 前記第１の電流遮断手段は、
    前記入力部電流遮断用の第１導電型トランジスタと、前記入力部用の第１導電型トランジスタとの間のノードの電位を設定するための第１の入力部電位設定手段と、
    前記出力部電流遮断用の第１導電型トランジスタと、前記出力部用の第１導電型トランジスタとの間のノードの電位を設定するための第１の出力部電位設定手段とをさらに含み、
    前記第２の電流遮断手段は、
    前記入力部電流遮断用の第２導電型トランジスタと、前記入力部用の第２導電型トランジスタとの間のノードの電位を設定するための第２の入力部電位設定手段と、
    前記出力部電流遮断用の第２導電型トランジスタと、前記出力部用の第２導電型トランジスタとの間のノードの電位を設定するための第２の出力部電位設定手段とをさらに含む、請求項２または４に記載のレベル変換回路。
  6. 前記第１の入力部電位設定手段は、
    前記入力部電流遮断用の第１導電型トランジスタに並列に接続される第１の入力部用の抵抗であり、
    前記第１の出力部電位設定手段は、
    前記出力部電流遮断用の第１導電型トランジスタに並列に接続される第１の出力部用の抵抗であり、
    前記第２の入力部電位設定手段は、
    前記入力部電流遮断用の第２導電型トランジスタに並列に接続される第２の入力部用の抵抗であり、
    前記第２の出力部電位設定手段は、
    前記出力部電流遮断用の第２導電型トランジスタに並列に接続される第２の出力部用の抵抗である、請求項５に記載のレベル変換回路。
  7. 前記第１の入力部電位設定手段は、
    前記入力部電流遮断用の第１導電型トランジスタに並列に接続される第１導電型トランジスタであり、
    前記第１の出力部電位設定手段は、
    前記出力部電流遮断用の第１導電型トランジスタに並列に接続される第１導電型トランジスタであり、
    前記第２の入力部電位設定手段は、
    前記入力部電流遮断用の第２導電型トランジスタに並列に接続される第２導電型トランジスタであり、
    前記第２の出力部電位設定手段は、
    前記出力部電流遮断用の第２導電型トランジスタに並列に接続される第２導電型トランジスタである、請求項５に記載のレベル変換回路。
  8. 前記第１のレベルの信号を遅延させて、前記入力部に入力する遅延手段をさらに備え、
    前記第１の電流遮断手段は、
    前記第１の電流遮断手段への、遅延前の前記第１のレベルの信号の入力に応じて、前記第１のノードと前記入力部との間の電流経路を遮断し、前記第１の電流遮断手段への、遅延前の前記第１のレベルの信号の入力停止に応じて、前記第１のノードと前記出力部との間の電流経路を遮断し、
    前記第２の電流遮断手段は、
    前記第２の電流遮断手段への、遅延前の前記第１のレベルの信号の入力に応じて、前記第２のノードと前記出力部との間の電流経路を遮断し、前記第２の電流遮断手段への、遅延前の前記第１のレベルの信号の入力停止に応じて、前記第２のノードと前記入力部との間の電流経路を遮断する、請求項１に記載のレベル変換回路。
  9. 前記入力部は、
    入力部用の第１導電型トランジスタと、
    前記入力部用の第１導電型トランジスタと直列に接続され、遅延された前記第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタとを含み、
    前記入力部用の第１導電型トランジスタと、前記入力部用の第２導電型トランジスタとは、前記第１のレベルの信号の遷移時に、同時にオンし、
    前記出力部は、
    出力部用の第１導電型トランジスタと、
    前記出力部用の第１導電型トランジスタと直列に接続され、遅延された前記第１のレベルの信号を反転した信号を、その制御電極に受ける、出力部用の第２導電型トランジスタとを含み、
    前記出力部用の第１導電型トランジスタと、前記出力部用の第２導電型トランジスタとは、前記第１のレベルの信号の遷移時に、同時にオンし、
    前記第１の電流遮断手段は、
    前記第１のノードと、前記入力部用の第１導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第１導電型トランジスタと、
    前記第１のノードと、前記出力部用の第１導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第１導電型トランジスタとを含み、
    前記第２の電流遮断手段は、
    前記第２のノードと、前記入力部用の第２導電型トランジスタの一方の電極との間に接続される入力部電流遮断用の第２導電型トランジスタと、
    前記第２のノードと、前記出力部用の第２導電型トランジスタの一方の電極との間に接続される出力部電流遮断用の第２導電型トランジスタとを含み、
    前記入力部電流遮断用の第１導電型トランジスタおよび前記出力部電流遮断用の第２導電型トランジスタは、遅延前の前記第１のレベルの信号に応じてオフになり、
    前記出力部電流遮断用の第１導電型トランジスタおよび前記入力部電流遮断用の第２導電型トランジスタは、遅延前の前記第１のレベルの信号の入力停止に応じてオフになる、請求項８に記載のレベル変換回路。
  10. パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、
    前記レベル変換手段は、
    そこから出力される前記第２のレベルの信号の供給源となる前記第２のレベルの電位を有する第１のノードと、第３のレベルの電位を有する第２のノードとの間に接続され、
    前記レベル変換手段は、
    前記第１のレベルの信号に応じて前記第２のレベルの信号を出力するレベルシフト手段を含み、
    前記レベルシフト手段は、
    前記第１のレベルの信号が入力される入力部と、
    前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベルの信号を出力する出力部とを含み、
    前記入力部または前記出力部は、前記第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、
    前記レベルシフト手段は、
    前記レベルシフト手段と、前記第１のノードとの間に接続される第１の電流遮断手段と、
    前記レベルシフト手段と、前記第２のノードとの間に接続される第２の電流遮断手段とをさらに含み、
    前記第１の電流遮断手段は、
    前記第１のレベルの信号が入力される前に、前記第１のノードと前記入力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記第１のノードと前記出力部との間の電流経路を遮断し、
    前記第２の電流遮断手段は、
    前記第１のレベルの信号が入力される前に、第２のノードと前記出力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記第２のノードと前記入力部との間の電流経路を遮断し、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、
    前記ポンプ手段の出力ノードである第３のノードは、断続的に出力される前記電荷により、内部電位としての前記第２のレベルの電位にされ、
    前記第１のノードと前記第３のノードとが接続され、
    前記ポンプ手段は、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する第４のノードに、その制御電極が接続される電荷伝達トランジスタを含み、
    前記電荷伝達トランジスタは、前記第４のノードの電位が、前記第２のレベルの信号の出力に応じた第４のレベルになったときにオンし、前記電荷を前記第３のノードに出力し、
    前記第４のレベルの電位と前記第２のレベルの電位との電位差の絶対値は、前記電荷伝達トランジスタのしきい値電圧の絶対値より大きい、内部電位発生回路。
  11. パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、
    前記レベル変換手段は、
    そこから出力される前記第２のレベルの信号の供給源となる前記第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間に接続され、
    前記レベル変換手段は、
    前記第１のレベルの信号に応じて前記第２のレベルの信号を出力するレベルシフト手段を含み、
    前記レベルシフト手段は、
    前記第１のレベルの信号が入力される入力部と、
    前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベルの信号を出力する出力部とを含み、
    前記入力部または前記出力部は、前記第１のレベルの信号の遷移に応じて、貫通して電流が流れる状態になり、
    前記レベルシフト手段は、
    前記レベルシフト手段と、前記第１のノードとの間に接続される第１の電流遮断手段と、
    前記レベルシフト手段と、前記第２のノードとの間に接続される第２の電流遮断手段とをさらに含み、
    前記第１の電流遮断手段は、
    前記第１のレベルの信号が入力されるときに、前記第１のノードと前記入力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記第１のノードと前記出力部との間の電流経路を遮断し、
    前記第２の電流遮断手段は、
    前記第１のレベルの信号が入力されるときに、第２のノードと前記出力部との間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記第２のノードと前記入力部との間の電流経路を遮断し、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、
    前記ポンプ手段の出力ノードである第３のノードは、断続的に出力される前記電荷により、内部電位としての前記第２のレベルの電位にされ、
    前記第１のノードと前記第３のノードとは接続され、
    前記ポンプ手段は、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する第４のノードに、その制御電極が接続される電荷伝達トランジスタを含み、
    前記電荷伝達トランジスタは、前記第４のノードの電位が、前記第２のレベルの信号の出力に応じた第４のレベルになったときにオンし、前記電荷を前記第３のノードに出力し、
    前記第４のレベルの電位と前記第２のレベルの電位との電位差の絶対値は、前記電荷伝達トランジスタのしきい値電圧の絶対値より大きい、内部電位発生回路。
  12. 前記ポンプ手段は、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する前記第４のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、前記第４のノードの電位を決定する電位決定手段を含む、請求項１０または１１に記載の内部電位発生回路。
  13. 前記電位決定手段は、
    前記第３のノードと、前記第４のノードとの間に直列に接続される少なくとも１つのトランジスタであり、前記少なくとも１つのトランジスタはダイオード接続される、請求項１２に記載の内部電位発生回路。
  14. 前記ポンプ手段は、
    その一方の電極が、前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する第４のノードに接続されるトランジスタを含み、
    前記トランジスタは、
    前記第４のノードに接続された一方の電極に前記第４のレベルの電位が繰り返し印加されても破壊されない、請求項１０または１１に記載の内部電位発生回路。
  15. パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、
    前記レベル変換手段は、
    そこから出力される前記第２のレベルの信号の供給源となる前記第２のレベルの電位を有する第１のノードと、第３のレベルの電位を有する第２のノードとの間に接続され、
    前記レベル変換手段は、
    前記第１のノードと、前記第２のノードとの間に接続され、前記第１のレベルの信号が入力される入力部と、
    前記第１のノードと、前記第２のノードとの間に接続され、前記入力部に前記第１のレベルの信号が入力されることに応じて、前記第２のレベルの信号を出力する出力部と含み、
    前記入力部は、
    その一方電極が前記第１のノードに接続される入力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタと、
    前記入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、
    前記入力部用の第２導電型トランジスタの他方電極と前記第３のノードとの間に接続される入力部用の第２電流遮断手段とを含み、
    前記入力部用の第１電流遮断手段は、
    前記第１のレベルの信号が入力される前に前記入力部用の第１導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記入力部用の第１導電型トランジスタと前記第３のノードとの間を導通させ、
    前記入力部用の第２電流遮断手段は、
    前記第１のレベルの信号の入力が停止される前に、前記入力部用の第２導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力される前に、前記入力部用の第２導電型トランジスタと前記第３のノードとの間を導通させ、
    前記出力部は、
    その一方電極が前記第１のノードに接続される出力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、
    前記出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、
    前記出力部用の第２導電型トランジスタの他方電極と前記第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、
    前記出力部用の第１電流遮断手段は、
    前記第１のレベルの信号の入力が停止される前に前記出力部用の第１導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力される前に、前記出力部用の第１導電型トランジスタと前記第４のノードとの間を導通させ、
    前記出力部用の第２電流遮断手段は、
    前記第１のレベルの信号が入力される前に、前記出力部用の第２導電型トランジスタと第４のノードとの間に電経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記出力部用の第２導電型トランジスタと前記第４のノードとの間を導通させ、
    前記入力部用の第１導電型トランジスタの制御電極は前記第４のノードに接続され、
    前記出力部用の第１導電型トランジスタの制御電極は、前記第３のノードに接続され、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、
    前記ポンプ手段の出力ノードである第５のノードは断続的に出力される前記電荷により、内部電位としての前記第２のレベルの電位にされ、
    前記第１のノードと前記第５のノードとが接続され、
    前記ポンプ手段は、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する第６のノードに、その制御電極が接続される電荷伝達トランジスタを含み、
    前記電荷伝達トランジスタは、前記第６のノードの電位が、前記第２のレベルの信号の出力に応じて第４のレベルになったときにオンし、前記電荷を前記第５のノードに出力し、
    前記第４のレベルの電位と前記第２のレベルの電位との電位差の絶対値は、前記電荷伝達トランジスタのしきい値電圧の絶対値より大きい、内部電位発生回路。
  16. パルスとして入力される第１のレベルの信号に応じて、第２のレベルの信号をパルスとして出力するレベル変換手段を備え、
    前記レベル変換手段は、
    そこから出力される前記第２のレベルの信号の供給源となる前記第２のレベルの電位を有する第１のノードと第３のレベルの電位を有する第２のノードとの間に接続され、
    前記レベル変換手段は、
    前記第１のノードと、前記第２のノードとの間に接続され、前記第１のレベルの信号が入力される入力部と、
    前記第１のノードと、前記第２のノードとの間に接続され、前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベルの信号を出力する出力部とを含み、
    前記入力部は、
    その一方電極が前記第１のノードに接続される入力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号をその制御電極に受ける入力部用の第２導電型トランジスタと、
    前記入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、
    前記入力部用の第２導電型トランジスタの他方電極と前記第３のノードとの間に接続される入力部用の第２電流遮断手段とを含み、
    前記入力部用の第１電流遮断手段は、
    前記第１のレベルの信号が入力されるときに前記入力部用の第１導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記入力部用の第１導電型トランジスタと前記第３のノードとの間を導通させ、
    前記入力部用の第２電流遮断手段は、
    前記第１のレベルの信号の入力が停止されるときに、前記入力部用の第２導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力されるときに、前記入力第用の第２導電型トランジスタと前記第３のノードとの間を導通させ、
    前記出力部は、
    その一方電極が前記第１のノードに接続される出力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、
    前記出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、
    前記出力部用の第２導電型トランジスタの他方電極と前記第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、
    前記出力部用の第１電流遮断手段は、
    前記第１のレベルの信号の入力が停止されるときに前記出力部用の第１導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力されるときに、前記出力部用の第１導電型トランジスタと前記第４のノードとの間を導通させ、
    前記出力部用の第２電流遮断手段は、
    前記第１のレベルの信号が入力されるときに、前記出力部用の第２導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記出力部用の第２導電型トランジスタと前記第４のノードとの間を導通させ、
    前記入力部用の第１導電型トランジスタの制御電極は、前記第４のノードに接続され、
    前記出力部用の第１導電型トランジスタの制御電極は、前記第３のノードに接続され、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応じて、電荷を断続的に出力するポンプ手段をさらに備え、
    前記ポンプ手段の出力ノードである第５のノードは、断続的に出力される前記電荷により、内部電位としての前記第２のレベルの電位にされ、
    前記第１のノードと前記第５のノードとが接続され、
    前記ポンプ手段は、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する第６のノードに、その制御電極が接続される電荷伝達トランジスタを含み、
    前記電荷伝達トランジスタは、前記第６のノードの電位が、前記第２のレベルの信号の出力に応じた第４のレベルになったときにオンし、前記電荷を前記第５のノードに出力し、
    前記第４のレベルの電位と前記第２のレベルの電位との電位差の絶対値は、前記電荷伝達トランジスタのしきい値電圧の絶対値より大きい、内部電位発生回路。
  17. 前記ポンプ手段は、
    前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する前記第６のノードの電位の変化の絶対値が、所定値よりも小さく変化するように、前記第６のノードの電位を決定する電位決定手段を含む、請求項１５または１６に記載の内部電位発生回路。
  18. 前記電位決定手段は、
    前記第５のノードと前記第６のノードとの間に直列に接続される少なくとも１つのトランジスタであり、前記少なくとも１つのトランジスタはダイオード接続される、請求項１７に記載の内部電位発生回路。
  19. 前記ポンプ手段は、
    その一方電極が、前記レベル変換手段からパルスとして出力される前記第２のレベルの信号に応答して、その電位が変化する第６のノードに接続されるトランジスタを含み、
    前記トランジスタは、
    前記第６のノードに接続された前記一方の電極に前記第４のレベルの電位が繰返し印加されても破壊されない、請求項１５または１６に記載の内部電位発生回路。
  20. 前記トランジスタにおいては、
    異方性エッチングを経て、その制御電極の側壁に絶縁膜を形成し、その絶縁膜に覆われていない不純物を含む領域の表面上にレジストを形成し、前記不純物を含む領域の濃度より高い前記不純物を、前記レジストが形成されていない、前記不純物を含む領域に注入することにより、前記不純物を含む領域に濃度の高い部分が作られる、請求項１３、１４、１８または１９のいずれか１項に記載の内部電位発生回路。
  21. 前記ポンプ手段は、
    チャージポンプを行なう少なくとも１つのキャパシタと、
    少なくとも１つのノードを所定の電位に固定する少なくとも１つの電位固定ＭＯＳトランジスタとを含み、
    前記キャパシタはＭＯＳトランジスタであり、
    前記キャパシタ、前記電位固定ＭＯＳトランジスタまたは前記電荷伝達トランジスタは、
    ウェルを形成することなく、半導体基板上に直接、第１電極および第２電極が形成される、請求項１０、１１、１５または１６のいずれか１項に記載の内部電位発生回路。
  22. 前記ポンプ手段は、チャージポンプを行なうキャパシタを含み、
    前記キャパシタは、ディプリーショントランジスタである、請求項１０、１１、１５または１６のいずれか１項に記載の内部電位発生回路。
  23. 前記ディプリーショントランジスタは、ウェルを形成することなく、半導体基板上に直接、第１および第２電極が形成される、請求項２２に記載の内部電位発生回路。
  24. 第１のレベルの信号に応じて、第２のレベルの信号を出力するレベル変換回路であって、
    前記第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、前記第１のレベルの信号が入力される入力部と、
    前記第１のノードと、前記第２のノードとの間に接続され、前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベルの信号を出力する出力部とを含み、
    前記入力部は、
    その一方電極が前記第１のノードに接続される入力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタと、
    前記入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、
    前記入力部用の第２導電型トランジスタの他方電極と前記第３のノードとの間接続される入力部用の第２電流遮断手段とを含み、
    前記入力部用の第１電流遮断手段は、
    前記第１のレベルの信号が入力される前に前記入力部用の第１導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される 前に、前記入力部用の第１導電型トランジスタと前記第３のノードとの間を導通させ、
    前記入力部用の第２電流遮断手段は、
    前記第１のレベルの信号の入力が停止される前に、前記入力部用の第２導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力される前に、前記入力部用の第２導電型トランジスタと前記第３のノードとの間を導通させ、
    前記出力部は、
    その一方電極が前記第１のノードとに接続される出力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、
    前記出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、
    前記出力部用の第２導電型トランジスタの他方電極と前記第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、
    前記出力部用の第１電流遮断手段は、
    前記第１のレベルの信号の入力が停止される前に前記出力部用の第１導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力される前に、前記出力部用の第１導電型トランジスタと前記第４のノードとの間を導通させ、
    前記出力部用の第２電流遮断手段は、
    前記第１のレベルの信号が入力される前に、前記出力部用の第２導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止される前に、前記出力部用の第２導電型トランジスタと前記第４のノードとの間を導通させ、
    前記入力部用の第１導電型トランジスタの制御電極は、前記第４のノードに接続され、
    前記出力部用の第１導電型トランジスタの制御電極は、前記第３のノードに接続される、レベル変換回路。
  25. 前記入力部の第１電流遮断手段および前記出力部用の第１電流遮断手段は、第１導電型トランジスタであり、その第１導電型トランジスタは、その制御電極に、第４のレベルの信号が入力されたときに、オフになり、前記第４のレベルの信号の入力が停止されたときにオンになり、
    前記入力部用の第２電流遮断手段および前記出力部用の第２電流遮断手段は、第２導電型トランジスタであり、その第２導電型トランジスタは、その制御電極に、前記第４のレベルの信号が入力されたときにオンになり、前記第４のレベルの信号の入力が停止されたときにオフになり、
    前記第４のレベルの信号は、前記第１のレベルの信号よりも早いタイミングで入力または停止される、請求項２４に記載のレベル変換回路。
  26. 第１のレベルの信号に応じて、第２のレベルの信号を出力するレベル変換回路であって、
    前記第２のレベルの電位を供給する第１のノードと、第３のレベルの電位を供給する第２のノードとの間に接続され、前記第１のレベルの信号が入力される入力部と、
    前記第１のノードと、前記第２のノードとの間に接続され、前記入力部に前記第１のレベルの信号が入力されたことに応じて、前記第２のレベルの信号を出力する出力部とを含み、
    前記入力部は、
    その一方電極が前記第１のノードに接続される入力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を、その制御電極に受ける入力部用の第２導電型トランジスタと、
    前記入力部用の第１導電型トランジスタの他方電極と第３のノードとの間に接続される入力部用の第１電流遮断手段と、
    前記入力部用の第２の導電型トランジスタの他方電極と前記第３のノードとの間に接続される入力部用の第２電流遮断手段とを含み、
    前記入力部用の第１電流遮断手段は、
    前記第１のレベルの信号が入力されるときに前記入力部用の第１導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記入力部用の第１導電型トランジスタと前記第３のノードとの間を導通させ、
    前記入力部用の第２電流遮断手段は、
    前記第１のレベルの信号の入力が停止されるときに、前記入力部用の第２導電型トランジスタと前記第３のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力されるときに、前記入力部用の第２導電型トランジスタと前記第３のノードとの間を導通させ、
    前記出力部は、
    その一方電極が前記第１のノードに接続される出力部用の第１導電型トランジスタと、
    その一方電極が前記第２のノードに接続され、前記第１のレベルの信号を反転した信号を、その制御電極に受ける出力部用の第２導電型トランジスタと、
    前記出力部用の第１導電型トランジスタの他方電極と第４のノードとの間に接続される出力部用の第１電流遮断手段と、
    前記出力部用の第２導電型トランジスタの他方電極と前記第４のノードとの間に接続される出力部用の第２電流遮断手段とを含み、
    前記出力部用の第１電流遮断手段は、
    前記第１のレベルの信号の入力が停止されるときに前記出力部用の第１導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号が入力されるときに、前記出力部用の第１導電型トランジスタと前記第４のノードとの間を導通させ、
    前記出力部用の第２電流遮断手段は、
    前記第１のレベルの信号が入力されるときに、前記出力部用の第２導電型トランジスタと前記第４のノードとの間の電流経路を遮断し、前記第１のレベルの信号の入力が停止されるときに、前記出力部用の第２導電型トランジスタと前記第４のノードとの間を導通させ、
    前記入力部用の第１導電型トランジスタの制御電極は前記第４のノードとに接続され、
    前記出力部用の第１導電型トランジスタの制御電極は、前記第３のノードに接続される、レベル変換回路。
  27. 前記入力部用の第１電流遮断手段および前記出力部用の第１電流遮断手段は、第１導電型トランジスタであり、その第１導電型トランジスタは、その制御電極に第４のレベルの信号が入力されたときにオフになり、前記第４のレベルの信号が停止されたときにオンになり、
    前記入力部用の第２電流遮断手段および前記出力部用の第２電流遮断手段は、第２導電型トランジスタであり、その第２導電型トランジスタは、その制御電極に、前記第４のレベルの信号が入力されたときにオンになり、前記第４のレベルの信号の入力が停止されたときにオフになり、
    前記第４のレベルの信号は、前記第１のレベルの信号と同じタイミングで、入力または停止される、請求項２６に記載のレベル変換回路。
  28. 第１のトランジスタと、
    第２のトランジスタとを備え、
    前記第１のトランジスタは、
    制御電極と、
    第１電極と、
    第２電極とを含み、
    前記第１電極は、
    第１不純物領域と、
    前記第２電極側に設けられ、前記第１不純物領域より低い濃度を有する第２不純物領域 とを含み、
    前記第２不純物領域の、前記制御電極長方向の長さは、前記制御電極の側壁に異方性エッチングを経て形成された絶縁膜の前記制御電極長方向の長さによって決定され、
    前記第２のトランジスタは、
    制御電極と、
    第１電極と、
    第２電極とを含み、
    前記第２電極は、
    第１不純物領域と、
    前記第２電極側に設けられ、前記第１不純物領域より低い濃度を有する第２不純物領域とを含み、
    前記第２のトランジスタの前記第２不純物領域の、前記制御電極長方向の長さは、前記第１のトランジスタの前記第２不純物領域の、前記制御電極長方向の長さより長い、半導体装置。
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