JP2013115621A - レベルシフター回路、集積回路装置、電子時計 - Google Patents
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- 239000000872 buffer Substances 0.000 claims abstract description 38
- 230000004044 response Effects 0.000 abstract description 23
- 230000003071 parasitic effect Effects 0.000 description 59
- 238000010586 diagram Methods 0.000 description 32
- 239000000758 substrate Substances 0.000 description 24
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000010408 film Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
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- H—ELECTRICITY
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Abstract
【解決手段】 第1の高電位と第1の低電位とを電源電位とする第1の電位系の入力信号Aを受け取り、第1の電位系の信号である第1の信号XAを出力する第1の回路10と、第2の高電位と第2の低電位とを電源電位とする第2の電位系の、入力信号に応じた出力信号Yを生成する第2の回路20と、入力信号を受け取り、第1の電位系の信号であって入力信号と論理的に等価な第2の信号Bを生成するバッファー回路と、を含み、第2の回路は、第2の信号を受け取り、第3の信号XDを出力する初段インバーターと、第1の信号に基づいて、初段インバーターと第2の高電位を供給する電源又は第2の低電位を供給する電源との接続、切断を切り換える初段スイッチと、を含み、第3の信号に基づいて出力信号を生成する。
【選択図】 図1
Description
1.1.比較回路の構成
比較例であるレベルシフター回路(以下、比較回路)について図7を参照して説明する。比較回路100は、入力信号Aを受け取り、出力信号Yを生成して後段回路に出力する。比較回路100は、第1の電位系を用いる第1の回路10と、第2の電位系を用いる第2の回路20とを含む。
図8は、比較回路100における寄生容量C1からの放電経路を示す回路図である。なお、図7と同じ要素については同じ符号を付しており説明を省略する。
2.1.本実施形態のレベルシフター回路の構成
図1は本実施形態のレベルシフター回路1の回路図である。本実施形態のレベルシフター回路1は、比較例のスパイクノイズの発生や応答速度の遅延といった問題を解決する。
以下に、レベルシフター回路1がバッファー回路30を含むことによって、比較例のスパイクノイズの発生や応答速度の遅延といった問題を解決できる理由について説明する。図2は、レベルシフター回路1における寄生容量C5へと流れる電荷の経路を示す回路図である。なお、図1と同じ要素については同じ符号を付しており説明を省略する。
図4は本実施形態のレベルシフター回路1Aの回路図である。本実施形態のレベルシフター回路1Aは、第1実施形態のレベルシフター回路1と異なり、P型基板を用いて構成されている。そして、基準電位である低い方の電源電位は、第1の電位系と第2の電位系とで共通(第1の低電位=第2の低電位=VSS)である。なお、図1〜図3、図7〜図11(E)と同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。なお、VSS<VREG<VDDであるとする。
第1実施形態、第2実施形態の変形例について、図5〜図6を参照して説明する。なお、図1〜図4、図7〜図11(E)と同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。
図5は、第1変形例のレベルシフター回路1Bの回路図である。レベルシフター回路1Bは出力信号について変形を行っている。なお、レベルシフター回路1Bは、第1実施形態と同様にN型基板を用いた場合の回路図であるが、第2実施形態のようにP型基板を用いて回路が構成されていてもよい。
図6は、第2変形例のレベルシフター回路1Cの回路図である。レベルシフター回路1Cはバッファー回路の構成について変形を行っている。なお、レベルシフター回路1Cは、第1実施形態と同様にN型基板を用いた場合の回路図であるが、第2実施形態のようにP型基板を用いて回路が構成されていてもよい。
5.1.集積回路装置
前記のレベルシフター回路の集積回路(Integrated Circuit、IC)装置への適用について図12(A)〜図15を参照して説明する。なお、図1〜図11(E)と同じ要素には同じ符号を付しており、既に説明した要素についての説明を省略する。
前記のレベルシフター回路や、それを含む集積回路装置は、様々な電子機器に適用され得る。図16(A)〜図16(B)は電子機器の具体例を示す図である。
これらの例示に限らず、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
Claims (9)
- 第1の電位系の信号を、前記第1の電位系よりも電源電位の差が大きい第2の電位系へと伝達するレベルシフター回路であって、
高電位側である第1の高電位と低電位側である第1の低電位とを電源電位とする前記第1の電位系の入力信号を受け取り、前記第1の電位系の信号である第1の信号を出力する第1の回路と、
高電位側である第2の高電位と低電位側である第2の低電位とを電源電位とする前記第2の電位系の、前記入力信号に応じた出力信号を生成する第2の回路と、
前記入力信号を受け取り、前記第1の電位系の信号であって前記入力信号と論理的に等価な第2の信号を生成するバッファー回路と、を含み、
前記第2の回路は、
前記第2の信号を受け取り、第3の信号を出力するインバーター回路である初段インバーターと、
前記第1の信号に基づいて、前記初段インバーターと前記第2の高電位を供給する電源又は前記第2の低電位を供給する電源との接続、切断を切り換える初段スイッチと、を含み、
前記第3の信号に基づいて前記出力信号を生成するレベルシフター回路。 - 請求項1に記載のレベルシフター回路において、
前記第2の回路は、
前記第3の信号を反転した信号を前記出力信号とするレベルシフター回路。 - 請求項1乃至2のいずれか1項に記載のレベルシフター回路において、
前記第1の高電位と前記第2の高電位とを同電位とするレベルシフター回路。 - 請求項3に記載のレベルシフター回路において、
前記第2の回路は、
前記入力信号がローレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の低電位を供給する電源から切断し、
前記入力信号がハイレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の低電位を供給する電源に接続するレベルシフター回路。 - 請求項1乃至2のいずれか1項に記載のレベルシフター回路において、
前記第1の低電位と前記第2の低電位とを同電位とするレベルシフター回路。 - 請求項5に記載のレベルシフター回路において、
前記第2の回路は、
前記入力信号がハイレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の高電位を供給する電源から切断し、
前記入力信号がローレベルの場合に、前記初段スイッチによって前記初段インバーターを前記第2の高電位を供給する電源に接続するレベルシフター回路。 - 請求項1乃至6のいずれか1項に記載のレベルシフター回路において、
前記バッファー回路は、
偶数段のインバーターで構成されているレベルシフター回路。 - 請求項1乃至7のいずれか1項に記載のレベルシフター回路を含む集積回路装置。
- 請求項8に記載の集積回路装置を含む電子時計。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011260253A JP2013115621A (ja) | 2011-11-29 | 2011-11-29 | レベルシフター回路、集積回路装置、電子時計 |
CN2012103444490A CN103138740A (zh) | 2011-11-29 | 2012-09-17 | 电平移位电路、集成电路装置、电子钟表 |
US13/676,617 US8829971B2 (en) | 2011-11-29 | 2012-11-14 | Level shifter circuit, integrated circuit device, electronic watch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011260253A JP2013115621A (ja) | 2011-11-29 | 2011-11-29 | レベルシフター回路、集積回路装置、電子時計 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013115621A true JP2013115621A (ja) | 2013-06-10 |
JP2013115621A5 JP2013115621A5 (ja) | 2014-12-04 |
Family
ID=48466278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011260253A Withdrawn JP2013115621A (ja) | 2011-11-29 | 2011-11-29 | レベルシフター回路、集積回路装置、電子時計 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8829971B2 (ja) |
JP (1) | JP2013115621A (ja) |
CN (1) | CN103138740A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6386880B2 (ja) * | 2014-11-05 | 2018-09-05 | キヤノン株式会社 | 記録ヘッド基板、記録ヘッド及び記録装置 |
US10686438B2 (en) * | 2017-08-29 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Glitch preventing input/output circuits |
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Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5238852A (en) * | 1975-09-22 | 1977-03-25 | Seiko Instr & Electronics Ltd | Level shift circuit |
JP3717781B2 (ja) * | 2000-10-30 | 2005-11-16 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路 |
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JP4363998B2 (ja) * | 2004-01-30 | 2009-11-11 | 凸版印刷株式会社 | クロック変換装置及びクロック発生装置 |
CN1753309A (zh) * | 2004-09-21 | 2006-03-29 | 株式会社瑞萨科技 | 变换信号的电压振幅的电平变换电路 |
CN1992525A (zh) * | 2005-12-22 | 2007-07-04 | 松下电器产业株式会社 | 电平移动电路 |
JP4979955B2 (ja) | 2006-02-02 | 2012-07-18 | フリースケール セミコンダクター インコーポレイテッド | レベルシフタ回路 |
JP2009171084A (ja) | 2008-01-15 | 2009-07-30 | Seiko Instruments Inc | レベルシフタ回路 |
CN100594677C (zh) * | 2008-05-21 | 2010-03-17 | 友达光电股份有限公司 | 电平移位电路 |
KR20100079331A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 레벨 시프트 회로 |
-
2011
- 2011-11-29 JP JP2011260253A patent/JP2013115621A/ja not_active Withdrawn
-
2012
- 2012-09-17 CN CN2012103444490A patent/CN103138740A/zh active Pending
- 2012-11-14 US US13/676,617 patent/US8829971B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US8829971B2 (en) | 2014-09-09 |
CN103138740A (zh) | 2013-06-05 |
US20130135027A1 (en) | 2013-05-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD07 | Notification of extinguishment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7427 Effective date: 20140619 |
|
A521 | Request for written amendment filed |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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|
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