JP3770224B2 - 可変遅延器,電圧制御発振器,pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電圧制御発振器(VCO:Voltage Controlled Oscillator )及びこれを用いたPLL(Phase Locked Loop )回路、これらに使用される可変遅延器に関する。
【0002】
【従来の技術】
従来より、外部から入力される基準信号に同期したクロックを発生させる回路としてPLL回路が知られている。
このPLL回路の一例を図7(a)に示す。図示されているように、PLL回路100は、制御電圧によって発振周波数を変化させることが可能な電圧制御発振器(VCO)102と、VCO102の出力信号を周波数が1/Nとなるように分周する分周器104と、外部から入力される基準信号と分周器104の出力とで位相を比較し、その位相差に応じた信号を生成する位相比較器106と、位相比較器106の出力を制御電圧に変換するチャージポンプ108と、チャージポンプ108が生成した制御電圧を平滑化してVCO102を制御するための制御電圧を生成するローパスフィルタ(LPF)110とを備えている。
【0003】
このように構成されたPLL回路100では、VCO102により基準信号のN倍の周波数を有する高周波信号が生成されるため、例えば、水晶発振器を用いて生成される比較的低周波ではあるが安定した信号を基準信号として用いることにより、高速で安定したクロックを安価に得ることができる。また、PLL回路100では、分周器104での分周比1/Nを変化させることにより、基準信号のN倍の周波数を有する信号を任意に生成することができる。
【0004】
このため、PLL回路100は、例えばマイクロコンピュータ(以下単に「マイコン」という)や、チャンネル選択等を行う各種無線機器等に多用されている。
なお、上述したPLL回路は、一般的な構成を有するものであり、公知・公用の技術に該当するので、特に先行技術文献は開示しない。
【0005】
ところで、これらマイコンや無線機器の多くは、携帯用機器として構成されている。そして携帯用機器では、電池交換や充電の手間を極力削減するために低消費電力化する必要があること、また、機器を構成する各種半導体集積回路のプロセスが微細化され、これを構成する素子(トランジスタ)の耐圧が低下していることから、電源電圧を低電圧化することが望まれている。
【0006】
また、これらの用途では、数百MHz〜数GHzのクロックや周波数帯が使用されているため、これに対応してVCOも高い周波数での発振が可能なものが必要とされている。そのようなVCOとして、近年では、トランジスタのみで構成でき、しかも、直流のバイアス電流を必要としないため、LC発振を基本とし可変容量ダイオードを用いて構成されるVCOと比較して、小型化、低消費電力(低消費電流)化に有利なリングVCOが注目されている。
【0007】
このリングVCOは、図7(b)に示すように、奇数個(ここでは3個)の可変遅延インバータ回路120(120a〜120c)をリング状に接続することにより構成されている。
そして、各可変遅延インバータ回路120は、電源ラインL1とグランドラインL2との間に、直列接続(いわゆるトーテムポール接続)された各2個のPチャネルMOS(以下単に「PMOS」という)トランジスタTP1,TP2、及びNチャネルMOS(以下単に「NMOS」という)トランジスタTN1,TN2からなる。
【0008】
このうちドレイン同士、及びゲート同士が互いに接続されCMOSインバータ回路を構成するPMOSトランジスタTP1及びNMOSトランジスタTN1を、以下ではスイッチ素子TP1,TN1と呼び、各スイッチ素子TP1,TN1と電源ラインL1及びグランドラインL2との間に接続されたPMOSトランジスタTP2及びNMOSトランジスタTN2を、以下では電流制御素子TP2,TN2と呼ぶ。
【0009】
そして、スイッチ素子TP1,TN1が構成するCMOSインバータの入出力が、可変遅延インバータ回路120の入出力となり、また、各可変遅延インバータ回路120a〜120cの電流制御素子TP2には共通に第1制御電圧Vc1が印加され、同じく電流制御素子TN2には共通に第2制御電圧Vc2が印加されるように構成されている(例えば、特許文献1参照。)。
【0010】
ここで、図8(a)は、VCO動作原理を説明するための等価回路図であり、1段分の可変遅延インバータ回路120と、次段の可変遅延インバータ回路120の入力容量を表す等価コンデンサCinとからなる。
まず、第1制御電圧Vc1としてグランド電圧VG、第2制御電圧Vc2として電源電圧VDが印加され、電流制御素子TP2、TN2がいずれも完全にオンした状態を仮定する。
【0011】
この時、可変遅延インバータ回路120の入力Vinがハイレベル(電源電圧)であれば、スイッチ素子TP1がオフ、スイッチ素子TN1がオンし、可変遅延インバータ回路120の出力Vout はロウレベル(グランド電圧)となる。
この状態から、入力Vinがハイレベルからロウレベルに変化すると、スイッチ素子TP1がオン、スイッチ素子TN1がオフすることにより、電流制御素子TP2及びスイッチ素子TP1を介して等価コンデンサCinが充電され、その結果、出力Vout はハイレベルとなる。この時の充電電流は、電流制御素子TP2、ひいては第1制御電圧Vc1によって制御される。
【0012】
また、この状態から、入力Vinがロウレベルからハイレベルに変化すると、再びスイッチ素子TP1がオフ、スイッチ素子TN1がオンすることにより、スイッチ素子TN1及び電流制御素子TN2を介して等価コンデンサCinが放電され、その結果、出力Vout はロウレベルとなる。この時の充電電流は、電流制御素子TN2、ひいては第2制御電圧Vc2によって制御される。
【0013】
具体的には、図8(b)に示すように、入力Vinが時刻t1にてハイレベルからロウレベルに変化すると、出力Vout は、ある動作遅延をもって時刻t2から変化を始める。この時、第1制御電圧Vc1が大きいほど、電流制御素子TP2のゲート,ソース間の電位差が小さくなり、充電電流は小さくなる。従って、出力Vout の変化(等価コンデンサCinの充放電波形)は、第1制御電圧Vc1が大きくなるに従って、図中a→b→cに示すようなものに変化する。
【0014】
同様に、入力Vinが時刻t3にてロウレベルからハイレベルに変化すると、出力Vout は、ある動作遅延をもって時刻t4から変化を始める。この時、第2制御電圧Vc2が小さいほど、電流制御素子TN2のゲート,ソース間の電位差が小さくなり、放電電流は小さくなる。従って、出力Vout の変化(等価コンデンサCinの充放電波形)は、第2制御電圧Vc2が小さくなるに従って、図中d→e→fに示すようなものに変化する。
【0015】
つまり、第1制御電圧Vc1が大きいほど、また第2制御電圧Vc2が小さいほど、入力Vinの信号レベルの反転時に、出力Vout の信号レベルがしきい値Vthに達して、その信号レベルが反転するまでに要する遅延が長くなる。
このように、可変遅延インバータ回路120では、その出力Vout の立ち上がり特性が第1制御電圧Vc1により、立ち下がり特性が第2制御電圧Vc2により変化することにより、可変遅延インバータ回路120の伝搬遅延が変化し、その結果、リングVCO120の発振周波数も変化するのである。
【0016】
【特許文献1】
特開平7−74596号公報(段落0002〜0008、図19)
【0017】
【発明が解決しようとする課題】
しかし、上述の可変遅延インバータ回路120では、電源電圧VDを低下させていくと、出力レベルの反転時に流れる充放電電流が減少し、これに伴って発振周波数も低下する。そして、最終的には、スイッチ素子TP1,TN1や電流制御素子TP2,TN2をオンさせるのに必要なゲート,ソース間の電位差を確保できなくなると、リングVCO120の発振は停止する。
【0018】
特に、上述の可変遅延インバータ回路120では、4個ものトランジスタが直列接続され、そのうち2個のトランジスタを同時にオンさせる必要があり、そのために必要なゲート,ソース間の電位差を確保するには、電源電圧VDを十分に低くすることができないという問題があった。
【0019】
これに対して、可変遅延インバータ回路120を構成する各MOSトランジスタのしきい値電圧を低く設定することが考えられる。しかし、MOSトランジスタでは、その構造上、しきい値を低下させるとリーク電流が増大するため、消費電力を低減できないという問題があった。
【0020】
そこで本発明は、上記問題点を解決するために、リーク電流を増大させることなく、低い電源電圧で動作させることができ、しかも電源電圧の低電圧化に伴う発振周波数の低下を緩和できる電圧制御発振器、これを用いたPLL回路、及びこれらに使用する可変遅延器を提供することを目的とする。
【0021】
【課題を解決するための手段】
上記目的を達成するための発明である請求項1記載の可変遅延器は、高電位側電源及び低電位側電源の間に直列接続されたPチャネルMOSトランジスタ(第1スイッチ素子)及びNチャネルMOSトランジスタ(第2スイッチ素子)により構成されたスイッチング回路を備えている。
【0022】
そして、オフ制御回路が、入力端子に印加される入力信号に従って、スイッチング回路を構成する第1及び第2スイッチ素子のうちいずれか一方を、そのゲートソース間を導通させることによりオフする。すると、電流制御回路は、第2スイッチ素子のオフ時には、第1制御電圧が印加される第1制御端子と第1スイッチ素子のゲートとを導通させ、一方、第1スイッチ素子のオフ時には、第2制御電圧が印加される第2制御端子と第2スイッチ素子のゲートとを導通させることにより、第1或いは第2スイッチ素子を流れる電流の大きさを制御する。
【0023】
つまり、出力端子に接続された容量性負荷は、第2スイッチ素子のオフ時には、第1スイッチ素子を介して流れる充電電流により充電され、第2スイッチ素子のオン時には、第2スイッチ素子を介して流れる放電電流により放電される。
従って、本発明の可変遅延器によれば、第1及び第2制御電圧により充放電電流の大きさを制御することにより、出力端子から出力される出力信号の立ち上がり及び立ち下がり特性を変化させることができる。つまり、入力端子から入力される入力信号の信号レベルが反転した後、出力信号の信号レベル(容量性負荷の充電電圧)が、そのハイレベル/ロウレベルを判定するしきい値に到達して信号レベルが反転したとされるまでの時間を変化させることができ、ひいては当該可変遅延器を通過する信号の伝搬遅延を制御することができる。
【0024】
しかも、本発明の可変遅延器によれば、高電位側電源と低電位側電源との間に直列接続されるトランジスタの数は2個だけであり、両トランジスタが同時にオンすることはないため、当該可変遅延器を動作させるには、単一のトランジスタをオンさせるだけのゲート,ソース間電圧を確保できればよい。このため、4個のトランジスタが直列接続され、2個のトランジスタを同時にオンする必要のある従来装置と比較して、同じ電源電圧であれば、より多くの充放電電流を流すことができ、また同じ充放電電流を確保するのであれば、電源電圧をより低く設定することができる。
【0025】
ところで、オフ制御回路は、例えば請求項2記載のように、ソースが第1スイッチ素子のソース、ドレインが第1スイッチ素子のゲート、ゲートが入力端子に接続されたPチャネルMOSトランジスタからなる第1オフ制御素子と、ソースが第2スイッチ素子のソース、ドレインが第2スイッチ素子のゲート、ゲートに入力端子に接続されたNチャネルMOSトランジスタからなる第2オフ制御素子とにより構成することができる。
【0026】
この場合、入力端子に印加される入力信号がハイレベルの時には、第2オフ制御素子が導通することにより第2スイッチ素子がオフし、入力信号がロウレベルの時には、第1オフ制御素子が導通することにより第1スイッチ素子がオフすることになる。
【0027】
また、電流制御回路は、例えば請求項3記載のように、ソース,ドレインが第1スイッチ素子のゲート及び第1制御端子に接続され、ゲートが入力端子に接続されたNチャネルMOSトランジスタからなる第1電流制御素子と、ソース,ドレインが第2スイッチ素子のゲート及び第2制御端子に接続され、ゲートが入力端子に接続されたPチャネルMOSトランジスタからなる第2電流制御素子とにより構成することができる。
【0028】
この場合、入力端子に印加される入力信号がハイレベルの時には、第1スイッチ素子のゲートに第1制御電圧が印加されることにより、この第1制御電圧に応じた充電電流によって出力端子に接続された容量性負荷の充電をすることができ、入力信号がロウレベルの時には、第2スイッチ素子のゲートに第2制御電圧が印加されることにより、第2制御電圧に応じた放電電流によって出力端子に接続された容量性負荷の放電をすることができる。
【0029】
また、請求項4記載のように、オフ制御回路を、上述の第1及び第2オフ制御素子にて構成し、且つ、電流制御回路を、上述の第1及び第2電流制御素子にて構成した場合、これを半導体上に実現する際に、その構成要素となる各素子を次のようにレイアウトすることが望ましい。但し、当該可変遅延器と容量性負荷との配列方向を第1の方向、この第1の方向に直交する方向を第2の方向とする。
【0030】
即ち、請求項5記載のように、第2の方向に沿って第1オフ制御素子及び第1電流制御素子を配列してなる第1ブロックと、同じく第2の方向に沿って第2オフ制御素子及び第2電流制御素子を配列してなる第2ブロックとを、第1の方向に沿って配列し、且つ、第1及び第2ブロックを前記第2の方向の両側から挟む位置に、第1及び第2スイッチ素子を配置することが望ましい。
【0031】
また、請求項6記載のように、第2の方向に沿って第1及び第2オフ制御素子、第1及び第2電流制御素子を一列に配列してなる制御ブロックと、同じく第2の方向に沿って第1及び第2スイッチ素子を配列してなるスイッチブロックとを、第1の方向に沿って配列してもよい。
【0032】
いずれの場合も、可変遅延回路の第1の方向に沿った長さが短縮されるため、半導体のチップ面積を小さくできるだけでなく、半導体上にて、第1の方向に沿って配列された可変遅延回路とインバータとをリング状に接続して発振器を構成する場合には、リング状に接続するためのパターンの配線長を短縮できるため、配線の寄生容量による発振周波数の低下を防止できる。
【0033】
次に、請求項7記載の電圧制御発振器は、1つ以上の請求項1乃至請求項3いずれか記載の可変遅延器と、奇数個のインバータ回路とをリング状に接続することにより構成されている。
なお、インバータ回路や可変遅延器の入力は入力容量を有しており、容量性負荷とみなすことができるため、第1及び第2制御端子に印加する第1及び第2制御電圧を変化させると、可変遅延器で遅延時間が変化する。その結果、リング状に接続された回路を周回するパルス信号が、リングを一周するのに要する時間、即ち当該電圧制御発振器の出力信号の信号レベルが反転する周期、換言すれば発振周波数が変化する。
【0034】
このように構成された本発明の電圧制御発振器によれば、従来の可変遅延インバータ回路120を用いる場合と比較して、同じ電源電圧であれば、より多くの充放電電流を流すことができるため、より高周波での発振が可能となり、また同じ充放電電流(発振周波数)を確保するのであれば、電源電圧をより低く設定できるため、消費電力を低減することができる。
【0035】
なお、請求項8記載のように、インバータ回路は、CMOSインバータであることが望ましい。この場合、インバータ回路では信号レベルが反転する時以外は電流が流れないため、消費電力を必要最小限に抑えることができる。
そして、請求項9記載のように、インバータ回路の入力に接続された可変遅延器の出力を、当該電圧制御発振器の出力とすることが望ましい。
【0036】
これは、可変遅延器では、オフ制御回路及び電流制御回路を動作させなければならず入力容量が比較的大きいため、その信号波形は立ち上がり及び立ち下がりが鈍ったものとなるが、インバータ回路では、入力容量が小さいため、その信号波形はより整ったものとなるためである。
【0037】
ところで、第1制御電圧が過大であったり、第2制御電圧が過小であったりすると、上述したように電圧制御発振器は発振を停止してしまう。この発振を停止した状態から、発振を開始させると、基準信号に同期した安定した状態に落ち着くまでに時間を要することが知られている。このため、第1及び第2制御電圧の入力に関わらず、常時、発振状態を保持できるようにすることが望ましい。
【0038】
そこで、請求項10記載の電圧制御発振器では、第1及び第2制御端子のそれぞれに電圧変換器を設け、各制御端子に印加される制御電圧の信号レベルを、当該電圧制御発振器の発振が停止することのない可制御範囲内の大きさに変換するようにされている。
【0039】
このように構成された本発明の電圧制御発振器によれば、第1及び第2制御端子に可制御範囲外の過大或いは過小な信号レベルを有する第1及び第2制御電圧が印加された時でも、発振停止に陥ることがなく、基準信号に追従した出力信号を速やかに出力することができる。
【0040】
なお、請求項11記載のように、電圧変換器は、高入力インピーダンスであることが望ましい。即ち、第1及び第2制御電圧が、例えばチャージポンプを用いて生成されたものである場合に、そのチャージポンプが蓄積した電荷を電圧変換器が消費して第1及び第2制御電圧の信号レベルに影響を与えてしまうことがないため、精度よく制御を行うことができる。
【0041】
また、請求項12記載のように、電圧変換器は、入出力間のゲインが1未満であることが望ましい。この場合、第1及び第2制御電圧に変化があった時に、その変化に対する発振周波数の変動を小さく抑えることができるため、周波数の安定した出力信号を供給することができる。
【0042】
なお、このような高入力インピーダンスで、入出力間のゲインが1未満である電圧変換器として、具体的には、請求項13記載のように、ソースホロワ回路を用いることができる。
次に、請求項14記載のPLL回路では、電圧制御発振器が出力する出力信号に基づき、制御回路が、この出力信号或いは出力信号を分周した分周信号を対象信号とし、この対象信号と外部から入力された基準信号との位相差に基づいて、電圧制御発振器の第1及び第2制御端子に印加する第1及び第2制御電圧を生成する。
【0043】
そして、本発明のPLL回路では、電圧制御発振器として、請求項7乃至請求項13いずれか記載の電圧制御発振器を備えているため、電源電圧を低く設定しても、高周波の出力を得ることができ、携帯用機器を構成する各種回路において好適に用いることができる。
【0044】
なお、制御回路が生成する第1及び第2制御電圧は、請求項15記載のように、高電位側電源ライン及び低電位側電源ラインの中間電位に対して対称的な電位を有するように設定することが望ましい。この場合、第1スイッチ素子のゲート,ソース間の電位と、第2スイッチ素子のゲート,ソース間の電位とが同じ大きさとなり、両スイッチ素子が対称的な特性を有していれば、第1スイッチ素子を流れる充電電流と第2スイッチ素子を流れる放電電流とは同じ大きさとなる。つまり、立ち上がりエッジでの遅延と、立ち下がりエッジでの遅延を均一なものとすることができる。
【0045】
そして、例えば、請求項16記載のように、位相比較器が、対象信号が基準信号より位相が進んでいる時に第1位相差信号を、対象信号が基準信号より位相が遅れている時に第2位相差信号を出力するように構成されている場合、上述のような第1及び第2制御電圧は、第1位相差信号により電荷の充電、第2位相差信号により電荷の放電を行う第1制御電圧を生成する第1チャージポンプ回路と、第1位相差信号により電荷の放電、第2位相差信号により電荷の充電を行う第2チャージポンプ回路とにより生成することができる。
【0046】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
[第1実施形態]
図1は、本発明が適用された第1実施形態の電圧制御発振器(VCO)の構成を表す回路図である。
【0047】
図1に示すように、本実施形態のVCO2は、入力信号の信号レベルを反転させた出力信号を出力するインバータ回路20と、入力信号を遅延させた出力信号を出力し、第1制御電圧Vc1及び第2制御電圧Vc2によってその遅延量を制御可能な可変遅延器22とからなる。そして、インバータ回路20の出力が可変遅延器22の入力、可変遅延器22の出力がインバータ回路20の入力となるようにリング状に接続され、且つ可変遅延器22の出力が、当該VCO2の出力となるようにその出力端子Toに接続されている。
【0048】
なお、インバータ回路20は、ドレイン同士、ゲート同士が互いに接続され、ソースが電源ラインL1に接続されたPチャネルMOS(以下単に「PMOS」という)トランジスタ20a、及びソースがグランドラインL2に接続されたNチャネルMOS(以下単に「NMOS」という)トランジスタ20bからなるいわゆるCMOSインバータにより構成されている。
【0049】
一方、可変遅延器22は、ドレイン同士が互いに接続され、ソースが電源ラインL1に接続されたPMOSトランジスタ(以下「第1スイッチ素子」という)23a、及びソースがグランドラインL2に接続されたNMOSトランジスタ(以下「第2スイッチ素子」という)23bからなるスイッチング回路23を備えている。
【0050】
また、可変遅延器22は、ソースが電源ラインL1、ドレインが第1スイッチ素子23aのゲート、ゲートが当該可変遅延器22の入力端子に接続されたPMOSトランジスタ(以下「第1オフ制御素子」という)24a、及びソースがグランドラインL2、ドレインが第2スイッチ素子23bのゲート、ゲートが当該可変遅延器22の入力端子に接続されたNMOSトランジスタ(以下「第2オフ制御素子」という)24bからなるオフ制御回路24を備えている。
【0051】
更に、可変遅延器22は、ゲートが第1オフ制御素子24aと同様に当該可変遅延器22の入力端子に接続され、その入力端子からの入力信号に応じて第1制御電圧Vc1が印加される第1制御端子から第1スイッチ素子23aのゲートに到る信号線を導通,遮断するNMOSトランジスタ(以下「第1電流制御素子」という)25a、及びゲートが第2オフ制御素子24bと同様に当該可変遅延器22の入力端子に接続され、その入力端子からの入力信号に応じて第2制御電圧Vc2が印加される第2制御端子から第2スイッチ素子23bのゲートに到る信号線を導通,遮断するPMOSトランジスタ(以下「第2電流制御素子」という)25bからなる電流制御回路25を備えている。
【0052】
このように構成された可変遅延器22では、その入力Viがロウレベル(グランド電圧VG)の時は、第1オフ制御素子24aと第2電流制御素子25bとがオンし、第1電流制御素子25aと第2オフ制御素子24bとがオフする。これにより、ソースと同じ電源電圧VDがゲートに印加される第1スイッチ素子23aはオフし、第2制御端子からの第2制御電圧Vc2がゲートに印加される第2スイッチ素子23bはオンする。その結果、可変遅延器22の出力Voはロウレベル(グランド電圧VG)となる。
【0053】
一方、入力Viがハイレベル(電源電圧VD)の時には、第1オフ制御素子24aと第2電流制御素子25bがオフし、第1電流制御素子25aと第2オフ制御素子24bがオンする。これにより、第1制御端子からの第1制御電圧Vc1がゲートに印加される第1スイッチ素子23aはオンし、ソースと同じグランド電圧VGがゲートに印加される第2スイッチ素子23bはオフする。その結果、可変遅延器22の出力Voはハイレベル(電源電圧VD)となる。
【0054】
次に、VCO2の動作について説明する。
まず、可変遅延器22の出力Vo、即ちインバータ回路20の入力がロウレベル(グランド電圧VG)にあり、インバータ回路20の出力、即ち可変遅延器22の入力Viがロウレベルからハイレベル(電源電圧VD)に反転したと仮定する。
【0055】
この時、可変遅延器22は、上述したように、第1スイッチ素子23aがオンし、第2スイッチ素子23bがオフする。これにより、第1スイッチ素子23aを介してインバータ回路20の入力に電流が流入し、この充電電流によりインバータ回路20の入力容量Cinが充電される。その結果、出力Voの電圧レベルは、入力容量Cinと充電電流の大きさで決まる速度(時定数)で、グランド電圧VGから電源電圧VDに向けて上昇する。そして、出力Voの電圧レベルが、インバータ回路20のしきい値を上回ると、インバータ回路20の出力、即ち可変遅延器22の入力Viがロウレベルに反転する。
【0056】
すると、可変遅延器22は、上述したように、第1スイッチ素子23aがオフし、第2スイッチ素子23bがオンする。これにより、第2スイッチ素子23bを介してインバータ回路20の入力から電流が流出し、この放電電流によりインバータ回路20の入力容量Cinが放電される。その結果、出力Voの電圧レベルは、入力容量Cinと放電電流の大きさで決まる速度(時定数)で、電源電圧VDからグランド電圧VGに向けて下降する。そして、出力Voの電圧レベルが、インバータ回路20のしきい値を下回ると、インバータ回路20の出力、即ち可変遅延器22の入力Viがハイレベルに反転する。
【0057】
以下、同様の動作を繰り返すことにより、出力Voからは、可変遅延器22での遅延量に応じて周波数の変化する信号が出力される。
なお、第1スイッチ素子23aを流れる充電電流の大きさは、第1制御電圧Vc1に応じて変化する。具体的には、第1制御電圧Vc1がグランド電圧VGの時に、第1スイッチ素子23aのゲート,ソース間の電位差が最大となり、第1スイッチ素子23aを介して流れる充電電流も最大となる。そして、第1制御電圧Vc1が電源電圧VDに近付くほど、第1スイッチ素子23aのゲート,ソース間の電位差が小さくなり、これに伴って第1スイッチ素子23aを流れる充電電流も小さくなる。
【0058】
また、第2スイッチ素子23bを流れる放電電流の大きさは、第2制御電圧Vc2に応じて変化する。具体的には、第2制御電圧Vc2が電源電圧VDの時に、第2スイッチ素子23bのゲート,ソース間の電位差が最大となり、第2スイッチ素子23bを介して流れる放電電流も最大となる。そして、第2制御電圧Vc2がグランド電圧VGに近付くほど、第2スイッチ素子23bのゲート,ソース間の電位差が小さくなり、これに伴って第2スイッチ素子23bを流れる放電電流も小さくなる。
【0059】
つまり、第1制御電圧Vc1が大きくなるほど、また第2制御電圧Vc2が小さくなるほど、インバータ回路20の入力容量Cinの充放電に要する時間が長くなり、可変遅延器22を通過する信号の伝搬遅延も増大することになる。その結果、VCO2の発振周波数が低下することになる。
【0060】
なお、ここでは、可変遅延器22での伝搬遅延を中心に説明したが、インバータ回路20の伝搬遅延も、可変遅延器22の出力Voが反転する時と同様に、可変遅延器22の入力容量と、PMOSトランジスタ20aを介して流れる充電電流、或いはNMOSトランジスタ20bを介して流れる放電電流の大きさにより変化する。但し、インバータ回路20での伝搬遅延は、第1及び第2制御電圧Vc1,Vc2の影響を受けることなく、電源電圧VD及び温度などによってのみ変化する。
【0061】
以上説明したように、本実施形態のVCO2によれば、第1及び第2制御電圧Vc1,Vc2を制御することにより、出力Voの信号レベルの反転時にインバータ回路20の入力容量を充放電するために流れる電流の大きさ、ひいては可変遅延器22を通過する信号の伝搬遅延が変化し、出力Voの周波数(当該VCO2での発振周波数)を変化させることができる。
【0062】
しかも、本実施形態のVCO2によれば、電源ラインL1とグランドラインL2との間に直列接続されるトランジスタの数は2個だけであり、両トランジスタが同時にオンすることがない。このため、電源電圧VDが、単一のトランジスタをオンさせるだけのゲート,ソース間電圧を確保できるような大きさであればVCO2を動作させることができるため、従来のVCO102と比較して、電源電圧VDを低く設定することができる。
【0063】
ここで、図2は、本実施形態のVCO2と、従来のVCO102とについて、電源電圧VDをパラメータとして最高発振周波数をシミュレーションにより求めた結果を表すグラフである。なお、最高発振周波数とは、第1制御電圧Vc1をグランド電圧VG、第2制御電圧Vc2を電源電圧VDに設定して動作させた時の発振周波数である。
【0064】
図2から明らかなように、本実施形態のVCO2によれば、従来のVCO102と比較して、同じ電源電圧であればより高い発振周波数が得られ、また、同じ発振周波数を得るのであれば、電源電圧VDをより低く設定できることがわかる。
【0065】
また、図3は、本実施形態のVCO2について、第1制御電圧Vc1をパラメータとし、電源電圧VDを1.8Vに固定して動作させた時の発振周波数をシミュレーションにより求めた結果を表すグラフである。但し、第2制御電圧Vc2は、第1及び第2スイッチ素子23a,23bのゲート,ソース間の電位差が、同じ大きさとなるようにVc2=VD−Vc1に設定した。
【0066】
図3から明らかなように、電源電圧VDが1.8Vの時でも、約600MHzまでの範囲で発振させることができることがわかる。
このように、本実施形態のVCO2によれば、第1及び第2スイッチ素子23a,23bのしきい値電圧を低下させることなく、即ちリーク電流を増大させることなく電源電圧VDを低下させることができるため、装置の小型化,低消費電力化を図ることができる。
【0067】
また、低い電源電圧VDでの使用が可能であることにより、携帯機器等で電源として使用される電池の終止電圧(例えばリチウム電池であれば1.8〜2V)付近まで、VCO2を確実に動作させることができるため、バッテリ交換(充電)までの寿命を長くすることができる。
【0068】
更に本実施形態のVCO2では、インバータ回路20の出力ではなく、可変遅延器22の出力を、当該VCO2の出力としているため、VCO2内での負荷が平均化され、VCO2からの信号を受けて動作する機器(PLL回路では分周器)の負荷の影響を受けにくくすることができる。
【0069】
即ち、インバータ回路20の出力は、オフ制御回路24を構成するトランジスタ24a,24b、電流制御回路25を構成するトランジスタ25a,25bの合計4つのトランジスタを駆動しなければならないのに対して、可変遅延器22の出力は、これを構成するトランジスタ20a,20bの2つだけであるため、可変遅延器22の出力を当該VCO2の出力とした方が、VCO2内での負荷が平均化されるのである。
【0070】
ところで、インバータ回路20を構成するトランジスタ20a,20bのゲート幅をx、オフ制御回路24及び電流制御回路25を構成するトランジスタ24a,24b,25a,25bのゲート幅をy、スイッチング回路23を構成するトランジスタ23a,23bのゲート幅をzとした場合、これらゲート幅の比率x:y:zは、略2:1:3とすることが望ましい。これは、ゲート幅の比率を様々に設定してシミュレーションを行った結果、この比率とした場合が最も高速に発振可能であったためである。
【0071】
ここで、図9,10,11は、半導体基板上に実現されたVCO2のレイアウト図であり、図12は、その半導体基板上のPMOSトランジスタ、及びNMOSトランジスタの断面図である。
なお、図9〜11には、CMOSインバータ(トランジスタM9,M10)からなる出力バッファ回路30を付加した構成を示す。また、各トランジスタのドレイン,ゲート,ソースの配列方向の長さ(以下単に「トランジスタ長」という)はいずれも等しく、一方、これに直交する方向の長さ(以下単に「トランジスタ幅」という)は、上述のゲート幅の比率に応じた大きさとなっている。また、図9〜11において、左右方向が第1の方向、これに直交する上下方向が第2の方向に相当する。
【0072】
まず、図9〜11に示されたレイアウトの共通事項として、いずれも、インバータ回路20、可変遅延器22、出力バッファ回路30が、左右方向に沿って配置され、このうち、インバータ回路20を構成するトランジスタ20a,20b、及び出力バッファ回路30を構成するトランジスタM9,M10が、それぞれ上下方向に沿って配置されている。また、基板は上半分がNウェル、下半分がPウェルに形成されており、従って、PMOS型のトランジスタ20a,23a,24a,25b,M9は基板の上半分に、NMOS型のトランジスタ20b,23b,24b,25a,M10は基板の下半分に位置するように配置されている。 また、図中において、枠線のみで示されたパターンは、ゲート等を構成するポリシリコンからなるパターン、黒く塗りつぶされたパターンは、アルミニウム(Al)配線、トランジスタ中のドレイン及びソース上の四角いパターンは、素子とAl配線を接続するコンタクトである。そして、図12に示すように、ポリシリコンからなるパターンとAl配線とは、図9〜11の平面図で見れば重なり合っていても、実際には接触しない立体的な構造を有している。
【0073】
以下、図9〜11で相違する可変遅延器22のレイアウトについて説明する。
まず、図9に示されたレイアウトでは、トランジスタ23a,23b(スイッチング回路23)、トランジスタ24a,25a(以下「第1ブロック」とよぶ)、及びトランジスタ24b,25b(以下「第2ブロック」とよぶ)が、それぞれ上下方向に沿って配置され、しかも、これらスイッチング回路23,第1及び第2ブロックが、左右方向に沿って一列に配置されている。また、全てのトランジスタが、ドレイン,ゲート,ソースが上下方向に沿って並ぶように形成されている。
【0074】
次に、図10に示されたレイアウトでは、スイッチング回路23を構成するトランジスタ23a,23bの配置のみが、図9とは異なっており、NMOS型トランジスタ24b,25aの下側にトランジスタ23b、PMOS型トランジスタ24a,25bの上側にトランジスタ23aが配置されている。即ち、第1及び第2ブロックを挟んで上下方向の両側に、スイッチング回路23を構成する両トランジスタ23a,23bが配置されている。
【0075】
また、トランジスタ23a,23bは、他のトランジスタとは異なり、ドレイン,ゲート,ソースが上下方向に沿って並ぶように形成されている。
また次に、図11に示されたレイアウトでは、オフ制御回路24及び電流制御回路25(第1及び第2ブロック)を構成するトランジスタ24a,24b,25a,25bの配置のみが、図9とは異なっており、これら四つのトランジスタ24a,24b,25a,25bは、上下方向に沿って一列に配置されている。
【0076】
つまり、図10及び図11に示されたレイアウトでは、図9に示されたレイアウトと比較して、半導体基板の左右方向に沿ったサイズが、トランジスタ1個分の長さだけ短縮され、可変遅延器22の出力(即ちスイッチング回路23の出力)を、インバータ回路20の入力に帰還させる配線パターンを短くすることができる。その結果、半導体基板の大きさ(チップサイズ)を小さくできるだけでなく、上記配線パターンの寄生容量を低減できるため、VCO2の発振周波数の低下を防止できる。
【0077】
なお、本実施形態では、VCO2を一個のインバータ回路20と一個の可変遅延器22とで構成したが、奇数個のインバータ回路20と一個以上の可変遅延器22とをリング状に接続することで構成してもよい。
また、可変遅延器22は、VCO2に限らず、他の用途に用いてもよい。また、可変遅延器22の入力又は出力に、インバータ回路20を単純に接続して、可変遅延インバータ回路として用てもよい。
[第2実施形態]
次に、第2実施形態について説明する。
【0078】
図4は、第1実施形態のVCOを用いたPLL回路の全体構成図である。
図4に示すように、本実施形態のPLL回路10は、第1及び第2制御電圧Vc1,Vc2によって発振周波数が変化するVCO部3と、VCO部3の出力信号を周波数が1/Nとなるように分周する分周器11と、外部から入力される基準信号Srと分周器11の出力(分周信号)Spとで位相を比較し、分周信号Spが基準信号Srより位相が進んでいる間だけハイレベルとなる第1ポンプ信号Pdを、分周信号Spが基準信号Srより位相が遅れている間だけハイレベルとなる第2ポンプ信号Puを生成する位相比較器12と、位相比較器12からの第1及び第2ポンプ信号Pd,Puに基づいて、第1及び第2制御電圧Vc1,Vc2を生成する制御電圧生成部13とを備えている。
【0079】
このうち、制御電圧生成部13は、いずれも抵抗及びコンデンサからなる周知の構成を有し、その出力がそれぞれ第1及び第2制御電圧Vc1,Cc2となる第1及び第2ローパスフィルタ(LPF)18,19と、第1ポンプ信号Pdがハイレベルの時に第1LPF18を充電し、第2ポンプ信号Puがハイレベルの時に第1LPF18を放電する第1チャージポンプ回路16と、第1ポンプ信号Pdがハイレベルの時に第2LPF19を放電し、第2ポンプ信号Puがハイレベルの時に第2LPF19を充電する第2チャージポンプ回路17とを備えている。
【0080】
なお、第1チャージポンプ回路16は、ドレイン同士が接続され、ソースに電源電圧VDが印加されたPMOSトランジスタ16a、及びソースにグランド電圧VGが印加されたNMOSトランジスタ16bからなり、PMOSトランジスタ16aのゲートには、反転回路14を介して第1ポンプ信号Pdが印加され、NMOSトランジスタ16bのゲートには、第2ポンプ信号Puが印加されている。
【0081】
一方、第2チャージポンプ回路17は、第1チャージポンプ回路16と同様に接続されたPMOSトランジスタ17a,NMOSトランジスタ17bからなり、PMOSトランジスタ17aのゲートには、反転回路15を介して第2ポンプ信号Puが印加され、NMOSトランジスタ17bのゲートには、第1ポンプ信号Pdが印加されている。
【0082】
従って、分周信号Spが基準信号Srより位相が進んでいる時には、第1チャージポンプ回路16が第1LPF18を充電し、第2チャージポンプ回路17が第2LPFを放電することにより、第1制御電圧Vc1の電位は高く、第2制御電圧Vc2の電位は低くなる。逆に、分周信号Spが基準信号Srより位相が遅れている時には、第1チャージポンプ回路16が第1LPF18を放電し、第2チャージポンプ回路17が第2LPF19を充電することにより、第1制御電圧Vc1の電位は低く、第2制御電圧Vc2の電位は高くなる。
【0083】
なお、これら第1及び第2制御電圧Vc1,Vc2は、グランド電圧VGから電源電圧VDの範囲で変化し、電源電圧VDとグランド電圧VGとの中間電圧に対して互いに対称な大きさとなる。換言すれば、第1及び第2制御電圧Vc1,Vc2は、電源電圧VDと第1制御電圧Vc1との電位差と、第2制御電圧Vc1とグランド電圧VGとの電位差が、常に等しく(VD−Vc1=Vc2−VG)なるように変化する。
【0084】
また、分周信号Spが基準信号Srの位相と一致すると、第1及び第2ポンプ回路16,17の出力はいずれもハイインピーダンス状態となり、第1及び第2制御電圧Vc1,Vc2の電位が保持される。
次に、VCO部3では、第1実施形態のVCO2を備え、第1制御電圧Vc1はバッファ26を、第2制御電圧Vc2はバッファ27を介してVCO2に供給されるように構成されている。これらバッファ26,27が本発明における電圧変換器に相当する。
【0085】
このうち、バッファ26は、図5(a)に示すように、ドレインに電源電圧VD、ゲートに第1制御電圧Vc1が印加され、ソースが出力となるNMOSトランジスタ26aと、ドレインが出力(NMOSトランジスタ26aのソース)に接続され、ソースにグランド電圧VG、ゲートに一定のバイアス電圧Vb1が印加されたNMOSトランジスタ26bとからなる。
【0086】
また、バッファ27は、図5(b)に示すように、ドレインにグランド電圧VG、ゲートに第2制御電圧Vc1が印加され、ソースが出力となるPMOSトランジスタ27aと、ドレインが出力(PMOSトランジスタ27aのソース)に接続され、ソースに電源電圧VD、ゲートに一定のバイアス電圧Vb2が印加されたPMOSトランジスタ27bとからなる。
【0087】
なお、バイアス電圧Vb1,Vb2は、いずれもトランジスタ26b,27bを確実にオンさせる大きさに設定されている。つまり、いずれのバッファ26,27も、いわゆるソースホロワ回路を構成するものであり、高入力インピーダンス、且つ増幅率が1未満となる特性を有している。
【0088】
このように構成されたバッファ26は、図6に示すように、トランジスタ26aのゲート,ソース間電圧がトランジスタ26aのしきい値電圧(ここでは約0.7[V])以下となるような第1制御電圧Vc1(0〜0.7[V])の印加時には、その出力V1はグランド電圧VGとなる。そして、トランジスタ26aのゲート,ソース間電圧がしきい値電圧より大きくなるような第1制御電圧Vc1(0.7〜VD[V])の印加時には、第1制御電圧Vc1が大きいほど、出力電圧V1が大きくなるが、その増幅率(グラフの傾き)は1未満となる。
【0089】
同様に、バッファ27は、トランジスタ27aのゲート,ソース間電圧がトランジスタ27aのしきい値電圧(ここでは約0.7[V])となるような第2制御電圧Vc2(VD−0.7〜VD[V])の印加時には、その出力V2は電源電圧VDとなる。そして、トランジスタ26aのゲート,ソース間電圧がしきい値電圧より大きくなるような第2制御電圧Vc2(0〜VD−0.7[V])の印加時には、第2制御電圧Vc2が小さいほど、出力電圧V2が小さくなるが、その増幅率(グラフの傾き)は1未満となる。
【0090】
なお、図6では、電源電圧VDを1.8[V]とした場合のグラフである。
つまり、バッファ26,27では、バイアス電圧Vb1,Vb2によってバッファ26,27の増幅率を適宜調整することにより、グランド電圧VGから電源電圧VDの範囲(ここでは0〜1.8[V])で変化する第1及び第2制御電圧Vc1,Vc2を、VCO2が発振を停止することのない0〜0.6[V]の範囲(図3参照)で変化する信号V1、及び1.2〜1.8[V]の範囲で変化する信号V2に変換するようにされている。
【0091】
以上説明したように、本実施形態のPLL回路10によれば、第1実施形態のVCO2を用いて構成されているため、従来装置と比較して、同じ周波数の信号を得るのであれば、電源電圧VDをより低電圧に設定でき、また、同じ電源電圧VDであれば、より高い周波数の信号を得ることができる。
【0092】
このように、本実施形態のPLL回路10によれば、低電圧で動作する半導体集積回路を用いて構成することができ、装置の小型化,低消費電力化を図ることができる。
また、低い電源電圧VDでの使用が可能であることにより、携帯機器等で電源として使用される電池の終止電圧(例えばリチウム電池であれば1.8〜2V)付近まで、PLL回路10を確実に動作させることができるため、バッテリ交換(充電)までの寿命を長くすることができる。
【0093】
しかも、本実施形態のPLL回路10によれば、バッファ26,27を設けることにより、VCO2が発振停止をすることがないようにされているため、VCO2が発振停止している場合と比較して、VCO2の発振周波数を、所望の周波数に速やかに収束させることができる。
【0094】
また、バッファ26,27での増幅率が1未満であるため、第1及び第2制御電圧Vc1,Vc2の変化に対する発振周波数の変化の割合が小さくなり、ノイズなどの影響による発振周波数の変動を抑えることができる。
更に、バッファ26,27は、ソースホロワ回路からなり、増幅率が1未満となる特性を簡単な構成で実現できるだけでなく、高入力インピーダンスであるため、LPF18,19に蓄積された電荷を消費してしまうことがなく、常に位相比較器12にて検出される位相差に正しく対応した第1及び第2制御電圧Vc1,Vc2をVCO2に供給することができる。
【0095】
なお、本実施形態では、第1及び第2制御電圧Vc1,Vc2を、それぞれ個別に設けたチャージポンプ回路16,17及びLPF18,19を用いて生成しているが、チャージポンプ回路及びLPFを1系統だけ用いて一方の制御電圧を生成し、その制御電圧から増幅率が1の反転増幅器を用いて他方の制御電圧を生成するように構成してもよい。
【0096】
また、本実施形態においてバッファ26,27は、入力信号に対して出力信号が変化しない区間を有しているが、単純に増幅率が1未満の増幅器を用いて、グランド電圧VGから電源電圧VDまでの範囲の制御電圧を、VCO2が発振停止をしない範囲の制御電圧に変換するようにしてもよい。
【図面の簡単な説明】
【図1】 第1実施形態の電圧制御発振器の構成を示す回路図である。
【図2】 第1実施形態の電圧制御発振器の効果を示すグラフである。
【図3】 第1実施形態の電圧制御発振器の特性を示すグラフである。
【図4】 第2実施形態のPLL回路の構成を示す回路図である。
【図5】 バッファの構成を示す回路図である。
【図6】 バッファの特性を示すグラフである。
【図7】 PLL回路の一般的な構成を示すブロック図、及び従来の電圧制御発振器の構成を示す回路図である。
【図8】 従来の電圧制御発振器を構成する可変遅延インバータ回路の動作を説明するための等価回路図、及びタイミング図である。
【図9】 半導体基板上に実現されたVCOのレイアウト図である。
【図10】 半導体基板上に実現されたVCOのレイアウト図である。
【図11】 半導体基板上に実現されたVCOのレイアウト図である。
【図12】 半導体基板上のPMOSトランジスタ、及びNMOSトランジスタの断面図である。
【符号の説明】
2…電圧制御発振器(VCO)、3…VCO部、10…PLL回路、11…分周器、12…位相比較器、13…制御電圧生成部、14,15…反転回路、16,17…チャージポンプ回路、18,19…ローパスフィルタ(LPF)、20…インバータ回路、22…可変遅延器、23…スイッチング回路、23a,23b…スイッチ素子、24…オフ制御回路、24a,24b…オフ制御素子、25…電流制御回路、25a,25b…電流制御素子、26,27…バッファ、30…出力バッファ回路、L1…電源ライン、L2…グランドライン、To…出力端子。
Claims (16)
- 容量性負荷の入力に接続され、該負荷への入力信号を遅延させる可変遅延器であって、
前記入力信号が印加される入力端子と、
前記負荷の入力に接続される出力端子と、
遅延量を変化させるための第1及び第2制御電圧が印加される第1及び第2制御端子と、
ドレインが前記出力端子に接続され、ソースが高電位側電源に接続されたPチャネルMOSトランジスタからなる第1スイッチ素子、及びドレインが前記出力端子に接続され、ソースが低電位側電源に接続されたNチャネルMOSトランジスタからなる第2スイッチ素子からなるスイッチング回路と、
前記入力端子に印加される入力信号に従って、前記スイッチング回路を構成する第1及び第2スイッチ素子のうちいずれか一方を、そのゲート,ソース間を導通させることによりオフするオフ制御回路と、
前記第2スイッチ素子のオフ時には、前記第1制御端子と前記第1スイッチ素子のゲートとを導通させ、前記第1スイッチ素子のオフ時には、前記第2制御端子と前記第2スイッチ素子のゲートとを導通させることにより、前記第1及び第2制御電圧によって前記第1或いは第2スイッチ素子を流れる電流の大きさを制御する電流制御回路と、
を備えることを特徴とする可変遅延器。 - 前記オフ制御回路は、
ソースが前記第1スイッチ素子のソース、ドレインが前記第1スイッチ素子のゲート、ゲートが前記入力端子に接続されたPチャネルMOSトランジスタからなる第1オフ制御素子と、
ソースが前記第2スイッチ素子のソース、ドレインが前記第2スイッチ素子のゲート、ゲートに前記入力端子に接続されたNチャネルMOSトランジスタからなる第2オフ制御素子と、
からなることを特徴とする請求項1記載の可変遅延器。 - 前記電流制御回路は、
ソース,ドレインが前記第1スイッチ素子のゲート及び前記第1制御端子に接続され、ゲートが前記入力端子に接続されたNチャネルMOSトランジスタからなる第1電流制御素子と、
ソース,ドレインが前記第2スイッチ素子のゲート及び前記第2制御電圧が印加される第2制御端子に接続され、ゲートが前記入力端子に接続されたPチャネルMOSトランジスタからなる第2電流制御素子と、
からなることを特徴とする請求項1記載の可変遅延器。 - 前記オフ制御回路は、
ソースが前記第1スイッチ素子のソース、ドレインが前記第1スイッチ素子のゲート、ゲートが前記入力端子に接続されたPチャネルMOSトランジスタからなる第1オフ制御素子と、ソースが前記第2スイッチ素子のソース、ドレインが前記第2スイッチ素子のゲート、ゲートに前記入力端子に接続されたNチャネルMOSトランジスタからなる第2オフ制御素子とからなり、
前記電流制御回路は、
ソース,ドレインが前記第1スイッチ素子のゲート及び前記第1制御端子に接続され、ゲートが前記入力端子に接続されたNチャネルMOSトランジスタからなる第1電流制御素子と、ソース,ドレインが前記第2スイッチ素子のゲート及び前記第2制御電圧が印加される第2制御端子に接続され、ゲートが前記入力端子に接続されたPチャネルMOSトランジスタからなる第2電流制御素子とからなることを特徴とする請求項1記載の可変遅延器。 - 請求項4記載の可変遅延器において、
当該可変遅延器と前記容量性負荷との配列方向を第1の方向、該第1の方向に直交する方向を第2の方向として、
前記第2の方向に沿って前記第1オフ制御素子及び前記第1電流制御素子を配列してなる第1ブロックと、同じく第2の方向に沿って前記第2オフ制御素子及び前記第2電流制御素子を配列してなる第2ブロックとを、前記第1の方向に沿って配列し、且つ、前記第1及び第2スイッチ素子を、該第1及び第2ブロックを前記第2の方向の両側から挟む位置に配置したことを特徴とする可変遅延器。 - 請求項4記載の可変遅延器において、
当該可変遅延器と前記容量性負荷との配列方向を第1の方向、該第1の方向に直交する方向を第2の方向として、
前記第2の方向に沿って前記第1及び第2オフ制御素子、第1及び第2電流制御素子を一列に配列してなる制御ブロックと、同じく第2の方向に沿って前記第1及び第2スイッチ素子を配列してなるスイッチブロックとを、前記第1の方向に沿って配列したことを特徴とする可変遅延器。 - 1つ以上の請求項1乃至請求項6いずれか記載の可変遅延器と、奇数個のインバータ回路とをリング状に接続してなり、前記第1及び第2制御端子に印加される前記第1及び第2制御電圧に応じて発振周波数が変化することを特徴とする電圧制御発振器。
- 前記インバータ回路は、CMOSインバータからなることを特徴とする請求項7記載の電圧制御発振器。
- 前記インバータ回路の入力に接続された前記可変遅延器の出力を、当該電圧制御発振器の出力とすることを特徴とする請求項7又は請求項8記載の電圧制御発振器。
- 前記第1及び第2制御端子のそれぞれに、該制御端子に印加される制御電圧の信号レベルを、前記電圧制御発振器が発振停止することのない可制御範囲内の大きさに変換する電圧変換器を設けたことを特徴とする請求項7乃至請求項9いずれか記載の電圧制御発振器。
- 前記電圧変換器は、高入力インピーダンスであることを特徴とする請求項10記載の電圧制御発振器。
- 前記電圧変換器は、入出力間のゲインが1未満であることを特徴とする請求項10又は請求項11記載の電圧制御発振器。
- 前記電圧変換器は、ソースホロワ回路からなることを特徴とする請求項10記載の電圧制御発振器。
- 請求項7乃至請求項13いずれか記載の電圧制御発振器と、
該電圧制御発振器が出力する出力信号或いは該出力信号を分周した分周信号を対象信号とし、該対象信号と外部から入力される基準信号との位相差に基づいて、前記電圧制御発振器の第1及び第2制御端子に印加する前記第1及び第2制御電圧を生成する制御回路と、
からなることを特徴とするPLL回路。 - 前記制御回路が生成する第1及び第2制御電圧は、高電位側電源ライン及び低電位側電源ラインの中間電位に対して対称的な電位を有することを特徴とする請求項14記載のPLL回路。
- 前記制御回路は、
前記対象信号が前記基準信号より位相が進んでいる時に第1位相差信号を、前記対象信号が前記基準信号より位相が遅れている時に第2位相差信号を出力する位相比較器と、
前記第1位相差信号により電荷の充電、前記第2位相差信号により電荷の放電を行うことにより前記第1制御電圧を生成する第1チャージポンプ回路と、
前記第1位相差信号により電荷の放電、前記第2位相差信号により電荷の充電を行うことにより前記第2制御電圧を生成する第2チャージポンプ回路と、
を備えることを特徴とする請求項15記載のPLL回路。
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