JP2001024485A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2001024485A JP2001024485A JP11194901A JP19490199A JP2001024485A JP 2001024485 A JP2001024485 A JP 2001024485A JP 11194901 A JP11194901 A JP 11194901A JP 19490199 A JP19490199 A JP 19490199A JP 2001024485 A JP2001024485 A JP 2001024485A
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- type mos
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 リングオシレータ部が電源変動によりその周
波数が変化するため、電源ノイズ等により生成したクロ
ックにジッタが発生していた。 【解決手段】 ＰＬＬ回路は、位相比較器と、ループフ
ィルタと、このループフィルタから出力される制御電圧
を電流に変換する電圧−電流変換回路およびその出力電
流に対応した電流源を有する複数のリングオシレータか
ら構成されたＣＭＯＳリングオシレータを含む電圧制御
発信器とを備えており、電圧−電流変換回路は出力電流
を決定する素子として電源電圧の変動に応じて変化する
可変抵抗を用いるものである。
波数が変化するため、電源ノイズ等により生成したクロ
ックにジッタが発生していた。 【解決手段】 ＰＬＬ回路は、位相比較器と、ループフ
ィルタと、このループフィルタから出力される制御電圧
を電流に変換する電圧−電流変換回路およびその出力電
流に対応した電流源を有する複数のリングオシレータか
ら構成されたＣＭＯＳリングオシレータを含む電圧制御
発信器とを備えており、電圧−電流変換回路は出力電流
を決定する素子として電源電圧の変動に応じて変化する
可変抵抗を用いるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
におけるＰＬＬ（フェーズ・ロックド・ループ）回路に
関するものである。
におけるＰＬＬ（フェーズ・ロックド・ループ）回路に
関するものである。
【０００２】
【従来の技術】図３は従来のＰＬＬ回路の基本構成を示
すブロック図であり、図において、１０１は位相比較器
ＰＣ、１０２はローパスフィルタＬＰＦ、１０３はアン
プ、１０４は電圧制御発信器ＶＣＯである。この動作に
ついて説明すると、基準信号ｆｒｅｆと電圧制御発信器
の出力信号ｆｖｃをＰＣに入力して誤差の成分ｆｒｅｆ
−ｆｖｃを出力する。この後ローパスフィルタで位相比
較器からの出力を直流分を取り出して補正値電圧を得
る。これらが構成するループフィルタによるループの繰
り返しによって電圧制御発信器の出力信号ｆｖｃは基準
信号ｆｒｅｆに正確に合うようになる。
すブロック図であり、図において、１０１は位相比較器
ＰＣ、１０２はローパスフィルタＬＰＦ、１０３はアン
プ、１０４は電圧制御発信器ＶＣＯである。この動作に
ついて説明すると、基準信号ｆｒｅｆと電圧制御発信器
の出力信号ｆｖｃをＰＣに入力して誤差の成分ｆｒｅｆ
−ｆｖｃを出力する。この後ローパスフィルタで位相比
較器からの出力を直流分を取り出して補正値電圧を得
る。これらが構成するループフィルタによるループの繰
り返しによって電圧制御発信器の出力信号ｆｖｃは基準
信号ｆｒｅｆに正確に合うようになる。
【０００３】そして、図４は例えば図３に示すような従
来のＰＬＬ回路の電圧制御発信器であり、図において、
１はＣＭＯＳリングオシレータ、２ａ〜２ｅは電流制御
用のＰ型ＭＯＳトランジスタ、３ａ〜３ｅは電流制御用
のＮ型ＭＯＳトランジスタ、４ａ〜４ｅはそれぞれＰ型
ＭＯＳトランジスタ側においてＰ型ＭＯＳトランジスタ
２ａ〜２ｅが、Ｎ型ＭＯＳトランジスタ側においてＮ型
ＭＯＳトランジスタ３ａ〜３ｅが接続された奇数個のＣ
ＭＯＳインバータ、５はＣＭＯＳインバータ４ａ〜４ｅ
がリング状に接続されたリングオシレータ、６はリング
オシレータ５の出力を増幅するバッファゲートである。
上記のＣＭＯＳリングオシレータ１はリングオシレータ
５とバッファゲート６により構成される。ここで、リン
グオシレータとは、インバータ、ＮＡＮＤ、ＮＯＲなど
の反転出力の論理ゲートを奇数段直列接続し、最終段の
出力を初段の入力に戻して自己発振させる回路のことを
いう。
来のＰＬＬ回路の電圧制御発信器であり、図において、
１はＣＭＯＳリングオシレータ、２ａ〜２ｅは電流制御
用のＰ型ＭＯＳトランジスタ、３ａ〜３ｅは電流制御用
のＮ型ＭＯＳトランジスタ、４ａ〜４ｅはそれぞれＰ型
ＭＯＳトランジスタ側においてＰ型ＭＯＳトランジスタ
２ａ〜２ｅが、Ｎ型ＭＯＳトランジスタ側においてＮ型
ＭＯＳトランジスタ３ａ〜３ｅが接続された奇数個のＣ
ＭＯＳインバータ、５はＣＭＯＳインバータ４ａ〜４ｅ
がリング状に接続されたリングオシレータ、６はリング
オシレータ５の出力を増幅するバッファゲートである。
上記のＣＭＯＳリングオシレータ１はリングオシレータ
５とバッファゲート６により構成される。ここで、リン
グオシレータとは、インバータ、ＮＡＮＤ、ＮＯＲなど
の反転出力の論理ゲートを奇数段直列接続し、最終段の
出力を初段の入力に戻して自己発振させる回路のことを
いう。
【０００４】また、７は電圧−電流変換回路、１０ａ’
は第１の電流合成回路、１０ｂは第２の電流合成回路、
８はＰＬＬ回路のループフィルタからの出力Ｖｉｎを＋
側入力とする差動増幅器、３ｆは差動増幅器８の出力を
ゲート電極とし−側入力をソース電極とするＮ型ＭＯＳ
トランジスタ、２ｆはＮ型ＭＯＳトランジスタ３ｆと電
源電圧ＶＤＤ間に設けられたＰ型ＭＯＳトランジスタ、
２ｇはＰ型ＭＯＳトランジスタ２ｆとカレントミラー回
路を構成するＰ型トランジスタ、３ｇはＰ型ＭＯＳトラ
ンジスタ２ｇと接地電位ＧＮＤ間に設けられたＮ型トラ
ンジスタ、９ａはＮ型ＭＯＳトランジスタ３ｆのソース
電極と差動増幅器８の−側入力との接続部と接地電圧Ｇ
ＮＤとの間に設けられた抵抗であり、第１の電流合成回
路１０ａ’は差動増幅器８とＮ型ＭＯＳトランジスタ３
ｆと抵抗９ａとＰ型ＭＯＳトランジスタ２ｆとから構成
され、第２の電流合成回路１０ｂはＰ型ＭＯＳトランジ
スタ２ｇとＮ型ＭＯＳトランジスタとから構成されてい
る。なお、Ｐ型ＭＯＳトランジスタ２ｇとＮ型ＭＯＳト
ランジスタ３ｇは、それぞれＣＭＯＳリングオシレータ
１の電流制御用Ｐ型ＭＯＳトランジスタ２ｇ〜２ｅ、電
流制御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅとカレント
ミラー回路を構成している。
は第１の電流合成回路、１０ｂは第２の電流合成回路、
８はＰＬＬ回路のループフィルタからの出力Ｖｉｎを＋
側入力とする差動増幅器、３ｆは差動増幅器８の出力を
ゲート電極とし−側入力をソース電極とするＮ型ＭＯＳ
トランジスタ、２ｆはＮ型ＭＯＳトランジスタ３ｆと電
源電圧ＶＤＤ間に設けられたＰ型ＭＯＳトランジスタ、
２ｇはＰ型ＭＯＳトランジスタ２ｆとカレントミラー回
路を構成するＰ型トランジスタ、３ｇはＰ型ＭＯＳトラ
ンジスタ２ｇと接地電位ＧＮＤ間に設けられたＮ型トラ
ンジスタ、９ａはＮ型ＭＯＳトランジスタ３ｆのソース
電極と差動増幅器８の−側入力との接続部と接地電圧Ｇ
ＮＤとの間に設けられた抵抗であり、第１の電流合成回
路１０ａ’は差動増幅器８とＮ型ＭＯＳトランジスタ３
ｆと抵抗９ａとＰ型ＭＯＳトランジスタ２ｆとから構成
され、第２の電流合成回路１０ｂはＰ型ＭＯＳトランジ
スタ２ｇとＮ型ＭＯＳトランジスタとから構成されてい
る。なお、Ｐ型ＭＯＳトランジスタ２ｇとＮ型ＭＯＳト
ランジスタ３ｇは、それぞれＣＭＯＳリングオシレータ
１の電流制御用Ｐ型ＭＯＳトランジスタ２ｇ〜２ｅ、電
流制御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅとカレント
ミラー回路を構成している。
【０００５】次に動作について説明する。ループフィル
タからの出力Ｖｉｎが電圧制御発信器に入力すると、差
動増幅器８は＋側入力と−側入力とが同電位となるよう
に作用するため、出力Ｖｉｎと−側入力が同電位となる
ようＮ型ＭＯＳトランジスタ３ｆのゲート電位を制御す
る。そして、差動増幅器８の−側入力が抵抗９ａに接続
されているため抵抗９ａにＶｉｎの電圧が印加されるこ
ととなる。従って、第１の電流合成回路１０ａ’には電
位Ｖｉｎと抵抗９ａにより決定される出力電流Ｉが流れ
る。一方、第２の電流合成回路１０ｂもＰ型トランジス
タ２ｆと、Ｐ型ＭＯＳトランジスタ２ｇがカレントミラ
ー回路を構成しているため同一の電流Ｉが流れることと
なる。
タからの出力Ｖｉｎが電圧制御発信器に入力すると、差
動増幅器８は＋側入力と−側入力とが同電位となるよう
に作用するため、出力Ｖｉｎと−側入力が同電位となる
ようＮ型ＭＯＳトランジスタ３ｆのゲート電位を制御す
る。そして、差動増幅器８の−側入力が抵抗９ａに接続
されているため抵抗９ａにＶｉｎの電圧が印加されるこ
ととなる。従って、第１の電流合成回路１０ａ’には電
位Ｖｉｎと抵抗９ａにより決定される出力電流Ｉが流れ
る。一方、第２の電流合成回路１０ｂもＰ型トランジス
タ２ｆと、Ｐ型ＭＯＳトランジスタ２ｇがカレントミラ
ー回路を構成しているため同一の電流Ｉが流れることと
なる。
【０００６】これに対して、ＣＭＯＳリングオシレータ
１はＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生す
る容量を充放電する時間により発信周波数ｆｖｃが決定
される。充電に要する電流の大きさは、電流制御用Ｐ型
ＭＯＳトランジスタ２ａ〜２ｅに流れる電流で決まる
が、この電流制御用Ｐ型ＭＯＳトランジスタ２ａ〜２ｅ
はＰ型ＭＯＳトランジスタ２ｆとカレントミラー回路を
構成しているため、第１の電流合成回路１０ａ’の電流
と同一となり電流Ｉとなる。
１はＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生す
る容量を充放電する時間により発信周波数ｆｖｃが決定
される。充電に要する電流の大きさは、電流制御用Ｐ型
ＭＯＳトランジスタ２ａ〜２ｅに流れる電流で決まる
が、この電流制御用Ｐ型ＭＯＳトランジスタ２ａ〜２ｅ
はＰ型ＭＯＳトランジスタ２ｆとカレントミラー回路を
構成しているため、第１の電流合成回路１０ａ’の電流
と同一となり電流Ｉとなる。
【０００７】また、放電に要する電流の大きさは、電流
制御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅに流れる電流
で決まるが、電流制御用Ｎ型ＭＯＳトランジスタ３ａ〜
３ｅはＮ型トランジスタ３ｇとカレントミラー回路を構
成しているため、やはり第２の電流合成回路１０ｂの電
流と同一となり電流Ｉとなる。
制御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅに流れる電流
で決まるが、電流制御用Ｎ型ＭＯＳトランジスタ３ａ〜
３ｅはＮ型トランジスタ３ｇとカレントミラー回路を構
成しているため、やはり第２の電流合成回路１０ｂの電
流と同一となり電流Ｉとなる。
【０００８】従って、第１の電流合成回路１０ａ’の電
流Ｉが変化すると、ＣＭＯＳインバータ４ａ〜４ｅの各
出力部に寄生する容量を充放電する時間が変化し、その
結果、ＣＭＯＳリングオシレータ１からの発信周波数ｆ
ｖｃが変化することになる。
流Ｉが変化すると、ＣＭＯＳインバータ４ａ〜４ｅの各
出力部に寄生する容量を充放電する時間が変化し、その
結果、ＣＭＯＳリングオシレータ１からの発信周波数ｆ
ｖｃが変化することになる。
【０００９】このＣＭＯＳリングオシレータ１の発信周
波数ｆｖｃは第１の電流合成回路１０ａ’の電流Ｉによ
り変化するが、その一方で、電源電圧ＶＤＤにも依存す
る。この電源電圧ＶＤＤに依存する理由はＣＭＯＳイン
バータ４ａ〜４ｅのスレッショルド電圧、すなわちしき
い値電圧が電源電圧ＶＤＤに依存するためであり、ＣＭ
ＯＳインバータ４ａ〜４ｅのスレッショルド電圧は電源
電圧ＶＤＤが高くなるほど高くなり電源電圧ＶＤＤが低
くなるほど低くなる。
波数ｆｖｃは第１の電流合成回路１０ａ’の電流Ｉによ
り変化するが、その一方で、電源電圧ＶＤＤにも依存す
る。この電源電圧ＶＤＤに依存する理由はＣＭＯＳイン
バータ４ａ〜４ｅのスレッショルド電圧、すなわちしき
い値電圧が電源電圧ＶＤＤに依存するためであり、ＣＭ
ＯＳインバータ４ａ〜４ｅのスレッショルド電圧は電源
電圧ＶＤＤが高くなるほど高くなり電源電圧ＶＤＤが低
くなるほど低くなる。
【００１０】従って、ＣＭＯＳインバータ４ａ〜４ｅの
各出力部に寄生する容量を充放電する電流Ｉが一定な場
合、ＣＭＯＳインバータ４ａ〜４ｅのスレッショルド電
圧に到達するまでの時間は、電源電圧ＶＤＤが高いほど
長くかかり、電源電圧ＶＤＤが低いほど短くてすむ。そ
の結果、ＣＭＯＳリングオシレータ１の発信周波数ｆｖ
ｃは電源電圧ＶＤＤが高いほど遅くなり、電源電圧ＶＤ
Ｄが低いほど速くなる。
各出力部に寄生する容量を充放電する電流Ｉが一定な場
合、ＣＭＯＳインバータ４ａ〜４ｅのスレッショルド電
圧に到達するまでの時間は、電源電圧ＶＤＤが高いほど
長くかかり、電源電圧ＶＤＤが低いほど短くてすむ。そ
の結果、ＣＭＯＳリングオシレータ１の発信周波数ｆｖ
ｃは電源電圧ＶＤＤが高いほど遅くなり、電源電圧ＶＤ
Ｄが低いほど速くなる。
【００１１】
【発明が解決しようとする課題】従来のＰＬＬ回路は、
以上のように電流制御発信器の一部がリングオシレータ
５により構成されているので、ＣＭＯＳリングオシレー
タ１が電源電圧ＶＤＤにより周波数を変化させるため、
電源電圧ＶＤＤの変動により生成したクロックが変動す
るといった課題があった。この発明は上記のような課題
を解決するためになされたもので、電源電圧ＶＤＤの変
動に対して生成したクロックの変動が少ないＰＬＬ回路
を得ることを目的する。
以上のように電流制御発信器の一部がリングオシレータ
５により構成されているので、ＣＭＯＳリングオシレー
タ１が電源電圧ＶＤＤにより周波数を変化させるため、
電源電圧ＶＤＤの変動により生成したクロックが変動す
るといった課題があった。この発明は上記のような課題
を解決するためになされたもので、電源電圧ＶＤＤの変
動に対して生成したクロックの変動が少ないＰＬＬ回路
を得ることを目的する。
【００１２】
【課題を解決するための手段】この発明に係るＰＬＬ回
路は、位相比較器と、ループフィルタと、これより出力
される制御電圧を電流に変換する電圧−電流変換回路お
よびその出力電流に対応した電流源を有し、リング状に
電気接続した複数の論理ゲート回路より構成する発信回
路を含む電圧制御発信器とを備えており、電圧−電流変
換回路は出力電流を決定する素子として電源電圧の変動
に応じて変化する可変抵抗を用いるものである。
路は、位相比較器と、ループフィルタと、これより出力
される制御電圧を電流に変換する電圧−電流変換回路お
よびその出力電流に対応した電流源を有し、リング状に
電気接続した複数の論理ゲート回路より構成する発信回
路を含む電圧制御発信器とを備えており、電圧−電流変
換回路は出力電流を決定する素子として電源電圧の変動
に応じて変化する可変抵抗を用いるものである。
【００１３】この発明に係るＰＬＬ回路は、可変抵抗が
電源電圧と接地電圧間を分圧する分圧回路と、この出力
をゲート電極に電気接続したＰ型ＭＯＳトランジスタお
よびゲート電極を接地電圧に電気接続したＮ型ＭＯＳト
ランジスタからなるトランスミッションゲートと、抵抗
とを備えており、トランスミッションゲートおよび抵抗
が直列または並列に接続するものである。
電源電圧と接地電圧間を分圧する分圧回路と、この出力
をゲート電極に電気接続したＰ型ＭＯＳトランジスタお
よびゲート電極を接地電圧に電気接続したＮ型ＭＯＳト
ランジスタからなるトランスミッションゲートと、抵抗
とを備えており、トランスミッションゲートおよび抵抗
が直列または並列に接続するものである。
【００１４】この発明に係るＰＬＬ回路は、発信回路が
ＣＭＯＳリングオシレータからなるものである。
ＣＭＯＳリングオシレータからなるものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＰ
ＬＬ回路の電圧制御発信器を示す回路図であり、図にお
いて、１はＣＭＯＳリングオシレータ、２ａ〜２ｅは電
流制御用のＰ型ＭＯＳトランジスタ、３ａ〜３ｅは電流
制御用のＮ型ＭＯＳトランジスタ、４ａ〜４ｅはそれぞ
れＰ型ＭＯＳトランジスタ側においてＰ型ＭＯＳトラン
ジスタ２ａ〜２ｅが、Ｎ型ＭＯＳトランジスタ側におい
てＮ型ＭＯＳトランジスタ３ａ〜３ｅが接続された奇数
個のＣＭＯＳインバータ、５はＣＭＯＳインバータ４ａ
〜４ｅがリング状に接続されたリングオシレータ、６は
リングオシレータ５の出力を増幅するバッファゲートで
ある。上記ＣＭＯＳリングオシレータ１はリングオシレ
ータ５とバッファゲート６とにより構成される。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＰ
ＬＬ回路の電圧制御発信器を示す回路図であり、図にお
いて、１はＣＭＯＳリングオシレータ、２ａ〜２ｅは電
流制御用のＰ型ＭＯＳトランジスタ、３ａ〜３ｅは電流
制御用のＮ型ＭＯＳトランジスタ、４ａ〜４ｅはそれぞ
れＰ型ＭＯＳトランジスタ側においてＰ型ＭＯＳトラン
ジスタ２ａ〜２ｅが、Ｎ型ＭＯＳトランジスタ側におい
てＮ型ＭＯＳトランジスタ３ａ〜３ｅが接続された奇数
個のＣＭＯＳインバータ、５はＣＭＯＳインバータ４ａ
〜４ｅがリング状に接続されたリングオシレータ、６は
リングオシレータ５の出力を増幅するバッファゲートで
ある。上記ＣＭＯＳリングオシレータ１はリングオシレ
ータ５とバッファゲート６とにより構成される。
【００１６】また、７は電圧−電流変換回路、１０ａは
第１の電流合成回路、１０ｂは第２の電流合成回路、８
はＰＬＬ回路のループフィルタからの出力Ｖｉｎを＋側
入力とする差動増幅器、３ｆは差動増幅器８の出力をゲ
ート電極とし−側入力をソース電極とするＮ型ＭＯＳト
ランジスタ、２ｆはＮ型ＭＯＳトランジスタ３ｆと電源
電圧ＶＤＤ間に設けられたＰ型ＭＯＳトランジスタ、２
ｇはＰ型ＭＯＳトランジスタ２ｆとカレントミラー回路
を構成するＰ型ＭＯＳトランジスタ、３ｇはＰ型ＭＯＳ
トランジスタ２ｇと接地電位ＧＮＤ間に設けられたＮ型
ＭＯＳトランジスタ、２ｈはＰ型ＭＯＳトランジスタ、
３ｈはＮ型ＭＯＳトランジスタ、１２ａはＰ型ＭＯＳト
ランジスタ２ｈとＮ型ＭＯＳトランジスタ３ｈとからな
るトランスミッションゲート、９ｂ，９ｃ，９ｄは抵
抗、１３は抵抗９ｃと抵抗９ｄとから構成され電源電圧
ＶＤＤと接地電圧ＧＮＤ間をこれらにより分圧する分圧
回路であり、可変抵抗１１ａはトランスミッションゲー
ト１２ａと抵抗９ｂと分圧回路１３とにより構成されて
いる。上記トランスミッションゲート１２ａを構成する
Ｐ型ＭＯＳトランジスタ２ｈとＮ型ＭＯＳトランジスタ
３ｈのゲート電極はそれぞれ、接地電圧ＧＮＤ、分圧回
路１３の出力に接続されている。
第１の電流合成回路、１０ｂは第２の電流合成回路、８
はＰＬＬ回路のループフィルタからの出力Ｖｉｎを＋側
入力とする差動増幅器、３ｆは差動増幅器８の出力をゲ
ート電極とし−側入力をソース電極とするＮ型ＭＯＳト
ランジスタ、２ｆはＮ型ＭＯＳトランジスタ３ｆと電源
電圧ＶＤＤ間に設けられたＰ型ＭＯＳトランジスタ、２
ｇはＰ型ＭＯＳトランジスタ２ｆとカレントミラー回路
を構成するＰ型ＭＯＳトランジスタ、３ｇはＰ型ＭＯＳ
トランジスタ２ｇと接地電位ＧＮＤ間に設けられたＮ型
ＭＯＳトランジスタ、２ｈはＰ型ＭＯＳトランジスタ、
３ｈはＮ型ＭＯＳトランジスタ、１２ａはＰ型ＭＯＳト
ランジスタ２ｈとＮ型ＭＯＳトランジスタ３ｈとからな
るトランスミッションゲート、９ｂ，９ｃ，９ｄは抵
抗、１３は抵抗９ｃと抵抗９ｄとから構成され電源電圧
ＶＤＤと接地電圧ＧＮＤ間をこれらにより分圧する分圧
回路であり、可変抵抗１１ａはトランスミッションゲー
ト１２ａと抵抗９ｂと分圧回路１３とにより構成されて
いる。上記トランスミッションゲート１２ａを構成する
Ｐ型ＭＯＳトランジスタ２ｈとＮ型ＭＯＳトランジスタ
３ｈのゲート電極はそれぞれ、接地電圧ＧＮＤ、分圧回
路１３の出力に接続されている。
【００１７】分圧回路１３の出力電位は、電源電圧ＶＤ
Ｄが高いほどその出力電位が高くなるため、Ｎ型ＭＯＳ
トランジスタ３ｈのソース、ドレイン間のインピーダン
スは電源電圧ＶＤＤが高いほど小さくなる。従って、ト
ランスミッションゲート１２ａと抵抗９ｂの直列の合成
抵抗からなる可変抵抗１１ａの抵抗値も電源電圧ＶＤＤ
が高いほど小さくなる。
Ｄが高いほどその出力電位が高くなるため、Ｎ型ＭＯＳ
トランジスタ３ｈのソース、ドレイン間のインピーダン
スは電源電圧ＶＤＤが高いほど小さくなる。従って、ト
ランスミッションゲート１２ａと抵抗９ｂの直列の合成
抵抗からなる可変抵抗１１ａの抵抗値も電源電圧ＶＤＤ
が高いほど小さくなる。
【００１８】なお、Ｐ型ＭＯＳトランジスタ２ｇとＮ型
ＭＯＳトランジスタ３ｇは、それぞれＣＭＯＳリングオ
シレータ１の電流制御用Ｐ型ＭＯＳトランジスタ２ｇ〜
２ｅ、電流制御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅと
カレントミラー回路を構成している。
ＭＯＳトランジスタ３ｇは、それぞれＣＭＯＳリングオ
シレータ１の電流制御用Ｐ型ＭＯＳトランジスタ２ｇ〜
２ｅ、電流制御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅと
カレントミラー回路を構成している。
【００１９】次に動作について説明する。ループフィル
タからの出力Ｖｉｎが電圧制御発信器に入力すると、差
動増幅器８は＋側入力と、−側入力が同電位となるよう
作用するため、出力Ｖｉｎと−側入力が同電位となるよ
うＮ型ＭＯＳトランジスタ３ｆのゲート電位を制御す
る。そして、差動増幅器８の−側入力が可変抵抗１１ａ
に接続されているため可変抵抗１１ａにＶｉｎの電圧が
印加されることとなる。従って、第１の電流合成回路１
０ａには電位Ｖｉｎと可変抵抗１１ａにより決定される
出力電流Ｉが流れる。従って、可変抵抗１１ａの抵抗値
の電源電圧依存性により電流合成回路１０ａの電流Ｉは
電源電圧ＶＤＤが高いほど大きくなり、電源電圧ＶＤＤ
が低いほど小さくなる。一方、第２の電流合成回路１０
ｂもＰ型ＭＯＳトランジスタ２ｆと、Ｐ型ＭＯＳトラン
ジスタ２ｇがカレントミラー回路を構成しているため同
一の電流Ｉが流れることとなる。
タからの出力Ｖｉｎが電圧制御発信器に入力すると、差
動増幅器８は＋側入力と、−側入力が同電位となるよう
作用するため、出力Ｖｉｎと−側入力が同電位となるよ
うＮ型ＭＯＳトランジスタ３ｆのゲート電位を制御す
る。そして、差動増幅器８の−側入力が可変抵抗１１ａ
に接続されているため可変抵抗１１ａにＶｉｎの電圧が
印加されることとなる。従って、第１の電流合成回路１
０ａには電位Ｖｉｎと可変抵抗１１ａにより決定される
出力電流Ｉが流れる。従って、可変抵抗１１ａの抵抗値
の電源電圧依存性により電流合成回路１０ａの電流Ｉは
電源電圧ＶＤＤが高いほど大きくなり、電源電圧ＶＤＤ
が低いほど小さくなる。一方、第２の電流合成回路１０
ｂもＰ型ＭＯＳトランジスタ２ｆと、Ｐ型ＭＯＳトラン
ジスタ２ｇがカレントミラー回路を構成しているため同
一の電流Ｉが流れることとなる。
【００２０】ＣＭＯＳリングオシレータ１は、ＣＭＯＳ
インバータ４ａ〜４ｅの各出力部に寄生する容量を充放
電する時間によりその発信周波数ｆｖｃが決定される。
充電に要する電流の大きさは、電流制御用Ｐ型ＭＯＳト
ランジスタ２ａ〜２ｅに流れる電流で決まるが、電流制
御用Ｐ型ＭＯＳトランジスタ２ａ〜２ｅはＰ型ＭＯＳト
ランジスタ２ｆとカレントミラー回路を構成しているた
め、第１の電流合成回路１０ａの電流と同一となり電流
Ｉとなる。また、放電に要する電流の大きさは、電流制
御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅに流れる電流で
決まるが、電流制御用Ｎ型ＭＯＳトランジスタ３ａ〜３
ｅはＮ型ＭＯＳトランジスタ３ｇとカレントミラー回路
を構成しているため第２の電流合成回路１０ｂの電流と
同一となり電流Ｉとなる。
インバータ４ａ〜４ｅの各出力部に寄生する容量を充放
電する時間によりその発信周波数ｆｖｃが決定される。
充電に要する電流の大きさは、電流制御用Ｐ型ＭＯＳト
ランジスタ２ａ〜２ｅに流れる電流で決まるが、電流制
御用Ｐ型ＭＯＳトランジスタ２ａ〜２ｅはＰ型ＭＯＳト
ランジスタ２ｆとカレントミラー回路を構成しているた
め、第１の電流合成回路１０ａの電流と同一となり電流
Ｉとなる。また、放電に要する電流の大きさは、電流制
御用Ｎ型ＭＯＳトランジスタ３ａ〜３ｅに流れる電流で
決まるが、電流制御用Ｎ型ＭＯＳトランジスタ３ａ〜３
ｅはＮ型ＭＯＳトランジスタ３ｇとカレントミラー回路
を構成しているため第２の電流合成回路１０ｂの電流と
同一となり電流Ｉとなる。
【００２１】このように、第１の電流合成回路１０ａの
電流Ｉは、差動増幅器８の＋側入力Ｖｉｎと、可変抵抗
１１ａにより決定される。従って、可変抵抗１１ａの抵
抗値の電源電圧ＶＤＤ依存性により電流合成回路１０ａ
の電流Iは電源電圧ＶＤＤが高いほど大きくなり、電源
電圧ＶＤＤが低いほど小さくなる。
電流Ｉは、差動増幅器８の＋側入力Ｖｉｎと、可変抵抗
１１ａにより決定される。従って、可変抵抗１１ａの抵
抗値の電源電圧ＶＤＤ依存性により電流合成回路１０ａ
の電流Iは電源電圧ＶＤＤが高いほど大きくなり、電源
電圧ＶＤＤが低いほど小さくなる。
【００２２】また、ＣＭＯＳリングオシレータ１は、Ｃ
ＭＯＳインバータ４ａ〜４ｅのスレッショルド電圧は電
源電圧ＶＤＤが高くなるほど高くなり、ＣＭＯＳインバ
ータ４ａ〜４ｅのスレッショルド電圧に到達する時間が
長くなるように作用するが、上記のように電流合成回路
１０ａの電流Ｉも電源電圧ＶＤＤが高くなるほど増える
ため、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生
する容量の充放電時間が短くなるよう作用する。すなわ
ち、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生す
る容量を充放電する電流Ｉが変化することとなる。その
結果、ＣＭＯＳリングオシレータ１の発信周波数ｆｖｃ
の電源電圧ＶＤＤに対する依存性を少なくすることが可
能となる。
ＭＯＳインバータ４ａ〜４ｅのスレッショルド電圧は電
源電圧ＶＤＤが高くなるほど高くなり、ＣＭＯＳインバ
ータ４ａ〜４ｅのスレッショルド電圧に到達する時間が
長くなるように作用するが、上記のように電流合成回路
１０ａの電流Ｉも電源電圧ＶＤＤが高くなるほど増える
ため、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生
する容量の充放電時間が短くなるよう作用する。すなわ
ち、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生す
る容量を充放電する電流Ｉが変化することとなる。その
結果、ＣＭＯＳリングオシレータ１の発信周波数ｆｖｃ
の電源電圧ＶＤＤに対する依存性を少なくすることが可
能となる。
【００２３】以上のように、この実施の形態１によれ
ば、ＰＬＬ回路は電圧制御発信器１０４を構成する電圧
−電流変換回路５の出力電流Ｉを決定する素子として、
トランスミッションゲート１２ａと抵抗９ｂとを直列に
接続し、上記トランスミッションゲート１２ａの抵抗値
を電源電圧ＶＤＤと接地電圧ＧＮＤ間を分圧する分圧回
路１３により制御する可変抵抗１１ａを用いて構成した
ので、この可変抵抗１１ａがＣＭＯＳインバータ４ａ〜
４ｅのスレショルド電圧の変化に対する周波数の変化を
補うように、ＣＭＯＳインバータ４ａ〜４ｅの各出力部
に寄生する容量を充放電する電流Ｉが変化するように作
用するので、これにより、生成したクロックｆｖｃの電
源電圧ＶＤＤによる変動が小さくなる効果が得られる。
ば、ＰＬＬ回路は電圧制御発信器１０４を構成する電圧
−電流変換回路５の出力電流Ｉを決定する素子として、
トランスミッションゲート１２ａと抵抗９ｂとを直列に
接続し、上記トランスミッションゲート１２ａの抵抗値
を電源電圧ＶＤＤと接地電圧ＧＮＤ間を分圧する分圧回
路１３により制御する可変抵抗１１ａを用いて構成した
ので、この可変抵抗１１ａがＣＭＯＳインバータ４ａ〜
４ｅのスレショルド電圧の変化に対する周波数の変化を
補うように、ＣＭＯＳインバータ４ａ〜４ｅの各出力部
に寄生する容量を充放電する電流Ｉが変化するように作
用するので、これにより、生成したクロックｆｖｃの電
源電圧ＶＤＤによる変動が小さくなる効果が得られる。
【００２４】実施の形態２．図２はこの発明の実施の形
態２によるＰＬＬ回路に含まれる電圧制御発信器を示す
回路図であり、図において、１１ｂは差動増幅器８の−
側入力と接地電圧ＧＮＤとの間に設けられた可変抵抗、
２ｊはＰ型ＭＯＳトランジスタ、３ｊはＮ型ＭＯＳトラ
ンジスタ、１２ｂはＰ型ＭＯＳトランジスタ２ｊとＮ型
ＭＯＳトランジスタ３ｊとからなるトランスミッション
ゲート、９ｅは抵抗、１３は分圧回路であり、同一符号
は同一または相当部分を示すのでその説明は省略する。
トランスミッションゲート１２ｂと抵抗９ｅは差動増幅
器８の−側入力と接地電圧ＧＮＤ間に並列に接続されて
おり、トランスミッションゲート１２ｂを構成するＰ型
ＭＯＳトランジスタ２ｊとＮ型ＭＯＳトランジスタ３ｊ
のゲート電極はそれぞれ、接地電圧ＧＮＤ、分圧回路１
３の出力に接続されている。
態２によるＰＬＬ回路に含まれる電圧制御発信器を示す
回路図であり、図において、１１ｂは差動増幅器８の−
側入力と接地電圧ＧＮＤとの間に設けられた可変抵抗、
２ｊはＰ型ＭＯＳトランジスタ、３ｊはＮ型ＭＯＳトラ
ンジスタ、１２ｂはＰ型ＭＯＳトランジスタ２ｊとＮ型
ＭＯＳトランジスタ３ｊとからなるトランスミッション
ゲート、９ｅは抵抗、１３は分圧回路であり、同一符号
は同一または相当部分を示すのでその説明は省略する。
トランスミッションゲート１２ｂと抵抗９ｅは差動増幅
器８の−側入力と接地電圧ＧＮＤ間に並列に接続されて
おり、トランスミッションゲート１２ｂを構成するＰ型
ＭＯＳトランジスタ２ｊとＮ型ＭＯＳトランジスタ３ｊ
のゲート電極はそれぞれ、接地電圧ＧＮＤ、分圧回路１
３の出力に接続されている。
【００２５】次に動作について説明する。分圧回路１３
の出力電位は、電源電圧ＶＤＤが高いほどその出力電位
が高くなるため、Ｎ型トランジスタ３ｊのソース、ドレ
イン間のインピーダンスは電源電圧ＶＤＤが高いほど小
さくなる。従って、トランスミッションゲート１２ｂと
抵抗９ｅの並列の合成抵抗からなる可変抵抗１１ｂの抵
抗値も電源電圧ＶＤＤが高いほど小さくなる。
の出力電位は、電源電圧ＶＤＤが高いほどその出力電位
が高くなるため、Ｎ型トランジスタ３ｊのソース、ドレ
イン間のインピーダンスは電源電圧ＶＤＤが高いほど小
さくなる。従って、トランスミッションゲート１２ｂと
抵抗９ｅの並列の合成抵抗からなる可変抵抗１１ｂの抵
抗値も電源電圧ＶＤＤが高いほど小さくなる。
【００２６】電流合成回路１０ａの電流値Ｉは、図１の
回路と同様に作用し、差動増幅器８の＋側入力Ｖｉｎ
と、可変抵抗１１ｂにより決定される。従って、可変抵
抗１１ｂの抵抗値の電源電圧依存性により、電流合成回
路１０ａの電流Ｉは電源電圧ＶＤＤが高いほど大きくな
り、電源電圧ＶＤＤが低いほど小さくなる。
回路と同様に作用し、差動増幅器８の＋側入力Ｖｉｎ
と、可変抵抗１１ｂにより決定される。従って、可変抵
抗１１ｂの抵抗値の電源電圧依存性により、電流合成回
路１０ａの電流Ｉは電源電圧ＶＤＤが高いほど大きくな
り、電源電圧ＶＤＤが低いほど小さくなる。
【００２７】ＣＭＯＳリングオシレータ１は、図１の回
路と同様なので、ＣＭＯＳインバータ４ａ〜４ｅのスレ
ッショルド電圧は電源電圧ＶＤＤが高くなるほど高くな
り、ＣＭＯＳインバータ４ａ〜４ｅのスレッショルド電
圧に到達する時間が長くなるよう作用するが、上記のよ
うに、電流合成回路１０ａの電流Ｉも電源電圧ＶＤＤが
高くなるほど増えるため、ＣＭＯＳインバータ４ａ〜４
ｅの各出力部に寄生する容量の充放電時間が短くなるよ
う作用する。すなわち、ＣＭＯＳインバータ４ａ〜４ｅ
のスレッショルド電圧の変化に対する周波数の変化を補
うよう、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄
生する容量を充放電する電流Ｉが変化することになる。
その結果、ＣＭＯＳリングオシレータ１の発信周波数ｆ
ｖｃの電源電圧依存性を少なくすることが可能となる。
路と同様なので、ＣＭＯＳインバータ４ａ〜４ｅのスレ
ッショルド電圧は電源電圧ＶＤＤが高くなるほど高くな
り、ＣＭＯＳインバータ４ａ〜４ｅのスレッショルド電
圧に到達する時間が長くなるよう作用するが、上記のよ
うに、電流合成回路１０ａの電流Ｉも電源電圧ＶＤＤが
高くなるほど増えるため、ＣＭＯＳインバータ４ａ〜４
ｅの各出力部に寄生する容量の充放電時間が短くなるよ
う作用する。すなわち、ＣＭＯＳインバータ４ａ〜４ｅ
のスレッショルド電圧の変化に対する周波数の変化を補
うよう、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄
生する容量を充放電する電流Ｉが変化することになる。
その結果、ＣＭＯＳリングオシレータ１の発信周波数ｆ
ｖｃの電源電圧依存性を少なくすることが可能となる。
【００２８】以上のように、この実施の形態２によれ
ば、ＰＬＬ回路では、電圧制御発信器ＶＣＯを構成する
電圧−電流変換回路７の出力電流Ｉを決定する素子とし
て、トランスミッションゲート１２ｂと抵抗９ｅとを並
列に接続し、トランスミッションゲート１２ｂの抵抗値
を電源電圧ＶＤＤと接地電圧ＧＮＤ間を分圧する分圧回
路１３により制御するよう構成した可変抵抗１１ｂを用
いたことにより、ＣＭＯＳインバータ４ａ〜４ｅのスレ
ッショルド電圧の変化に対する周波数の変化を補うよう
に、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生す
る容量を充放電する電流Ｉが変化するように作用するの
で、これにより、生成したクロックの電源電圧による変
動が少なくなるという効果が得られる。
ば、ＰＬＬ回路では、電圧制御発信器ＶＣＯを構成する
電圧−電流変換回路７の出力電流Ｉを決定する素子とし
て、トランスミッションゲート１２ｂと抵抗９ｅとを並
列に接続し、トランスミッションゲート１２ｂの抵抗値
を電源電圧ＶＤＤと接地電圧ＧＮＤ間を分圧する分圧回
路１３により制御するよう構成した可変抵抗１１ｂを用
いたことにより、ＣＭＯＳインバータ４ａ〜４ｅのスレ
ッショルド電圧の変化に対する周波数の変化を補うよう
に、ＣＭＯＳインバータ４ａ〜４ｅの各出力部に寄生す
る容量を充放電する電流Ｉが変化するように作用するの
で、これにより、生成したクロックの電源電圧による変
動が少なくなるという効果が得られる。
【００２９】なお、上記実施の形態１，２の分圧回路１
３は、抵抗９ｃ，９ｄにより電源電圧ＶＤＤと接地電圧
ＧＮＤを分圧しているが、これに限定されるものではな
く、コンデンサ、ダイオードにより分圧しても同様の効
果が得られる。
３は、抵抗９ｃ，９ｄにより電源電圧ＶＤＤと接地電圧
ＧＮＤを分圧しているが、これに限定されるものではな
く、コンデンサ、ダイオードにより分圧しても同様の効
果が得られる。
【００３０】また、上記実施の形態１，２では、可変抵
抗１１ａ，１１ｂをいずれもトランスミッションゲート
１２ａ，１２ｂと抵抗９ｂ，９ｅとによって構成してい
たが、これらのトランスミッションゲート１２ａ，１２
ｂに限定されるものではなく、任意のＮ型ＭＯＳトラン
ジスタと抵抗により構成しても同様の効果が得られる。
抗１１ａ，１１ｂをいずれもトランスミッションゲート
１２ａ，１２ｂと抵抗９ｂ，９ｅとによって構成してい
たが、これらのトランスミッションゲート１２ａ，１２
ｂに限定されるものではなく、任意のＮ型ＭＯＳトラン
ジスタと抵抗により構成しても同様の効果が得られる。
【００３１】
【発明の効果】以上のように、この発明によれば、電圧
制御発信器がループフィルタから出力される制御電圧を
電流に変換する電圧−電流変換回路と、その出力電流に
対応した電流源を有し、リング状に接続した複数の論理
ゲート回路より構成する発信回路とを含み、電圧−電流
変換回路は出力電流を決定する素子として電源電圧の変
動に応じて変化する可変抵抗を用いるように構成したの
で、可変抵抗がリング状に接続した論理ゲート回路のス
レッショルド電圧の変化に対する周波数の変化を補うた
め、この論理ゲート回路の各出力部に寄生する容量を充
放電する電流が変化するように作用するので、発信回路
より生成したクロックの電源電圧による変動が減少する
効果がある。
制御発信器がループフィルタから出力される制御電圧を
電流に変換する電圧−電流変換回路と、その出力電流に
対応した電流源を有し、リング状に接続した複数の論理
ゲート回路より構成する発信回路とを含み、電圧−電流
変換回路は出力電流を決定する素子として電源電圧の変
動に応じて変化する可変抵抗を用いるように構成したの
で、可変抵抗がリング状に接続した論理ゲート回路のス
レッショルド電圧の変化に対する周波数の変化を補うた
め、この論理ゲート回路の各出力部に寄生する容量を充
放電する電流が変化するように作用するので、発信回路
より生成したクロックの電源電圧による変動が減少する
効果がある。
【００３２】この発明に係るＰＬＬ回路は、可変抵抗が
電源電圧と接地電圧間を分圧する分圧回路と、この出力
をゲート電極に電気接続したＰ型ＭＯＳトランジスタお
よびゲート電極を接地電圧に電気接続したＮ型ＭＯＳト
ランジスタからなるトランスミッションゲートと、抵抗
とを備えており、トランスミッションゲートおよび抵抗
が直列または並列に接続するように構成したので、電源
電圧の変動に応じて制御量を変化させる制御手段として
の分圧回路からの出力で可変抵抗を変化することがで
き、上記の発信回路より生成したクロックの電源電圧に
よる変動が減少する効果がある。
電源電圧と接地電圧間を分圧する分圧回路と、この出力
をゲート電極に電気接続したＰ型ＭＯＳトランジスタお
よびゲート電極を接地電圧に電気接続したＮ型ＭＯＳト
ランジスタからなるトランスミッションゲートと、抵抗
とを備えており、トランスミッションゲートおよび抵抗
が直列または並列に接続するように構成したので、電源
電圧の変動に応じて制御量を変化させる制御手段として
の分圧回路からの出力で可変抵抗を変化することがで
き、上記の発信回路より生成したクロックの電源電圧に
よる変動が減少する効果がある。
【００３３】この発明に係るＰＬＬ回路は、発信回路が
ＣＭＯＳリングオシレータからなるように構成したの
で、これに含まれるＣＭＯＳインバータのスレッショル
ド電圧の変化に対する周波数の変化を補うように、ＣＭ
ＯＳインバータの各出力部に寄生する容量を充放電する
電流を変化させるように可変抵抗を構成することがで
き、これが電圧−電流変換回路での電流が電源電圧の変
動に応じて制御量を変化させる制御手段として作用する
ので、上記の発信回路より生成したクロックの電源電圧
による変動が減少する効果がある。
ＣＭＯＳリングオシレータからなるように構成したの
で、これに含まれるＣＭＯＳインバータのスレッショル
ド電圧の変化に対する周波数の変化を補うように、ＣＭ
ＯＳインバータの各出力部に寄生する容量を充放電する
電流を変化させるように可変抵抗を構成することがで
き、これが電圧−電流変換回路での電流が電源電圧の変
動に応じて制御量を変化させる制御手段として作用する
ので、上記の発信回路より生成したクロックの電源電圧
による変動が減少する効果がある。
【図１】 この発明の実施の形態１によるＰＬＬ回路に
含まれる電圧制御発信器の回路図である。
含まれる電圧制御発信器の回路図である。
【図２】 この発明の実施の形態２によるＰＬＬ回路に
含まれる電圧制御発信器の回路図である。
含まれる電圧制御発信器の回路図である。
【図３】 従来のＰＬＬ回路の基本構成を示すブロック
図である。
図である。
【図４】 従来のＰＬＬ回路に含まれる電圧制御発信器
の回路図である。
の回路図である。
１ ＣＭＯＳリングオシレータ、２ａ〜２ｈ Ｐ型ＭＯ
Ｓトランジスタ、３ａ〜３ｈ Ｎ型ＭＯＳトランジス
タ、４ａ〜４ｅ ＣＭＯＳインバータ、５ リングオシ
レータ、６ バッファゲート、７ 電圧−電流変換回
路、８ 差動増幅器、９ａ〜９ｅ 抵抗、１０ａ，１０
ａ’ 電流合成回路、１１ａ，１１ｂ 可変抵抗、１２
ａ，１２ｂ トランスミッションゲート、１３ 分圧回
路、１０１位相比較器、１０２ ローパスフィルタ、１
０３ アンプ、１０４ 電圧制御発信器。
Ｓトランジスタ、３ａ〜３ｈ Ｎ型ＭＯＳトランジス
タ、４ａ〜４ｅ ＣＭＯＳインバータ、５ リングオシ
レータ、６ バッファゲート、７ 電圧−電流変換回
路、８ 差動増幅器、９ａ〜９ｅ 抵抗、１０ａ，１０
ａ’ 電流合成回路、１１ａ，１１ｂ 可変抵抗、１２
ａ，１２ｂ トランスミッションゲート、１３ 分圧回
路、１０１位相比較器、１０２ ローパスフィルタ、１
０３ アンプ、１０４ 電圧制御発信器。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J043 AA02 AA07 BB01 DD02 DD07 DD14 DD15 LL01 5J106 AA04 CC03 CC21 CC38 CC41 DD05 JJ01 KK14 LL01
Claims (3)
- 【請求項１】 位相比較器と、ループフィルタと、この
ループフィルタから出力される制御電圧を電流に変換す
る電圧−電流変換回路およびその出力電流に対応した電
流源を有し、リング状に電気接続した複数の論理ゲート
回路より構成する発信回路を含む電圧制御発信器とを備
えたＰＬＬ回路において、 上記電圧−電流変換回路は上記出力電流を決定する素子
として電源電圧の変動に応じて変化する可変抵抗を用い
ることを特徴とするＰＬＬ回路。 - 【請求項２】 可変抵抗が電源電圧と接地電圧間を分圧
する分圧回路と、この出力をゲート電極に電気接続した
Ｐ型ＭＯＳトランジスタおよびゲート電極を接地電圧に
電気接続したＮ型ＭＯＳトランジスタからなるトランス
ミッションゲートと、抵抗とを備えており、上記トラン
スミッションゲートおよび抵抗が直列または並列に接続
することを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】 発信回路がＣＭＯＳリングオシレータか
らなることを特徴とする請求項１または請求項２記載の
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194901A JP2001024485A (ja) | 1999-07-08 | 1999-07-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194901A JP2001024485A (ja) | 1999-07-08 | 1999-07-08 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024485A true JP2001024485A (ja) | 2001-01-26 |
Family
ID=16332226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11194901A Pending JP2001024485A (ja) | 1999-07-08 | 1999-07-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024485A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007018105A1 (en) * | 2005-08-11 | 2007-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator and phase-locked loop |
| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
| CN1312839C (zh) * | 2003-10-22 | 2007-04-25 | 雅马哈株式会社 | 压控振荡器 |
| US7262990B2 (en) | 2004-10-26 | 2007-08-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US7663447B2 (en) | 2006-10-31 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator circuit having a stable output signal resistant to power supply voltage fluctuation |
| JP2011163924A (ja) * | 2010-02-09 | 2011-08-25 | Denso Corp | 液面高さ測定システム |
| CN111682876A (zh) * | 2020-07-08 | 2020-09-18 | 湖南国科微电子股份有限公司 | 一种环形压控振荡器、一种压控振荡器以及一种集成电路 |
-
1999
- 1999-07-08 JP JP11194901A patent/JP2001024485A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1312839C (zh) * | 2003-10-22 | 2007-04-25 | 雅马哈株式会社 | 压控振荡器 |
| US7262990B2 (en) | 2004-10-26 | 2007-08-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US7436711B2 (en) | 2004-10-26 | 2008-10-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| WO2007018105A1 (en) * | 2005-08-11 | 2007-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator and phase-locked loop |
| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
| US7466208B2 (en) | 2005-08-11 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
| US7936225B2 (en) | 2005-08-11 | 2011-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
| US8502611B2 (en) | 2005-08-11 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
| US7663447B2 (en) | 2006-10-31 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Oscillator circuit having a stable output signal resistant to power supply voltage fluctuation |
| JP2011163924A (ja) * | 2010-02-09 | 2011-08-25 | Denso Corp | 液面高さ測定システム |
| CN111682876A (zh) * | 2020-07-08 | 2020-09-18 | 湖南国科微电子股份有限公司 | 一种环形压控振荡器、一种压控振荡器以及一种集成电路 |
| CN111682876B (zh) * | 2020-07-08 | 2023-05-02 | 湖南国科微电子股份有限公司 | 一种环形压控振荡器、一种压控振荡器以及一种集成电路 |
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