KR100431999B1 - 자가 조절형 전압 제어 발진기 - Google Patents

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KR100431999B1 KR10-2002-0029340A KR20020029340A KR100431999B1 KR 100431999 B1 KR100431999 B1 KR 100431999B1 KR 20020029340 A KR20020029340 A KR 20020029340A KR 100431999 B1 KR100431999 B1 KR 100431999B1
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Abstract

본 발명은 전압 제어 발진기에 있어서, 전원 전압의 위상 잡음 특성을 개선시키기 위한 것으로서, 테일 전류 대신에 트랜스미션 게이트의 저항을 이용하여 지연 셀에서의 지연을 조절한다. 즉 트랜스미션 게이트에 오버드라이브 전압을 인가함으로써 셀의 지연을 조절한다. 또한 본 발명에 따른 자가 조절형 전압 제어 발진기는 피드백을 구성함으로써 지연 셀 내부에서 자가 조절이 가능하다.

Description

자가 조절형 전압 제어 발진기{A Self-Regulating Voltage Controlled Oscillator}
본 발명은 전압 제어 발진기(voltage controlled oscillator)에 관한 것으로서, 더욱 상세하게는 전원 전압의 위상 잡음 특성을 개선하기 위한 자가 조절형 전압 제어 발진기(SR-VCO:Self Regulating-Voltage Controlled Oscillator)에 관한것이다.
현대 무선 통신에 있어서, 주파수 스펙트럼의 효율적인 이용을 위하여 채널간의 근접성이 높아지고 있다. 이에 따라 클락 생성 및 주파수 합성은 무선 통신에 있어서 매우 중요한 의미를 갖게 되었다.
전압 제어 발진기는 주파수 합성기(frequency synthesizer) 또는 위상 고정 루프(Phase lock loop)의 주요 구성 부분으로 활용된다. 전압 제어 발진기는 전압에 의하여 주파수를 조절할 수 있는 발진기를 말한다.
종전에는 전압 제어 발진기의 클락 생성과 재생을 위하여 LC-탱크(LC-Tank)발진기가 많이 사용되었다. 그러나, LC-탱크 발진기는 튜닝 레인지(tuning range)가 낮고, 위상 잡음(phase noise)의 인덕터의 콸러티 팩터(quality factor)에의 의존도가 높다. 따라서, 위상 잡음을 없애기 위한 별도의 프로세스가 요구되었다. 현재에는 LC-탱크 발진기(LC-tank oscillator) 보다 튜닝 레인지가 높고, 별도의 프로세스 없이 CMOS(complementary MOS) 공정에서 집적될 수 있는 링 발진기가 많이 사용되고 있다.
도 1a는 종래 링 발진기를 도시한 회로도이다. 도 1a에 도시된 바와 같이, 종래의 링 발진기는 서로 직렬 연결된 기수개의 지연 셀로 구성된다.
통상적으로, 링 발진기를 구성하는 각각의 지연 셀은 인버터 회로로 구현된다. 도 1b는 도 1a에 도시된 링 발진기에 있어서, 각각의 지연 셀이 인버터로 구성된 것을 도시한 회로도이다.
도 1b에 도시된 회로에 있어서, 제1 인버터(101)는 입력단의 전위 상태에 따라 전원 전압 VDD 또는 접지 전압 GND을 출력한다. 제1 인버터(101)의 출력은 제1 인버터(101)와 직렬 접속된 제2 인버터(103)로 입력된다. 제2 인버터(103)는 입력 신호와 반전된 전압을 출력한다. 제2 인버터(103)의 출력은 다시 제3 인버터(105)에 의해 반전되어, 제1 인버터(101)의 입력단으로 인가된다. 이와 같이 기수개의 인버터를 링형으로 연결하고 특정 인버터의 출력을 회로의 출력으로 할 경우 일정한 주파수를 갖는 클락 신호를 얻을 수 있다.
상술한 바와 같은 종래의 링 발진기는, 당업계에 널리 알려진 바와 같이, 심각한 위상 잡음 문제를 야기한다. 따라서, 링 발진기가 야기하는 위상 잡음 문제를 보완하기 위한 연구가 진행되었고, 이러한 연구 결과 차등 지연 셀이 개발되었다. 차등 지연 셀은 지연을 결정하는 테일 전류(tail current)가 공통 모드 변화에 민감하지 않기 때문에 잡음 특성이 싱글 엔드형 지연 셀(single-ended cell)보다 우수했다. 그러나, 테일 전류를 이용한 차등 지연 셀은 부하(load) 트랜지스터의 비선형성과 테일 전류 소스의 유한한 출력 임피던스로 인한 회로의 비이상성으로 인하여, 최적의 성능을 보이지 못하였다. 게다가 테일 전류의 1/f 잡음이 업-컨버젼(up-conversion) 되는 효과를 고려하면, 차등 지연 셀에서의 잡음 특성이 싱글 엔드형 지연 셀보다 열등한 결과를 초래할 수 있다.
종래의 기술로서 상기의 문제점을 해결하기 위하여 테일 전류 소스가 없는 지연 셀들이 개발되었다. 이러한 지연 셀은 테일 전류로 인한 상기의 문제점을 해결해 주었지만 테일 전류가 없는 지연 셀을 사용한 경우 완전 포화된(fully saturated) 전압 제어 발진기의 공통 모드 민감도(common-mode sensitivity) 문제,즉 공통 모드 잡음 개선이 충분하게 달성되지 못하는 문제를 야기하였다.
본 발명의 목적은, 전원 전압의 잡음 특성이 개선된 자가 조절형 전압 제어 발진기를 제공하는 것이다.
본 발명의 다른 목적은, 테일 전류 소스 대신에 지연 셀의 트랜스미션 게이트의 저항을 이용하여 지연을 조절함으로써, 전원 전압의 위상 잡음을 개선할 수 있는 자가 조절형 전압 제어 발진기를 제공하는 것이다.
본 발명의 또 다른 목적은, 지연 셀에 피드백을 구성함으로써, 자가 조절이 가능한 자가 조절형 전압 제어 발진기를 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은, 전압 제어 발진기에 있어서, 제1, 제2 및 제3 단자를 포함하며, 제3 단자에 인가되는 전압에 비례하여 제1 단자로부터 제2 단자로 흐르는 전류의 양이 제어되며, 제3 단자에 입력되는 전압의 값이 음의 값으로 작아질수록 전류의 양이 커지는 특성을 가지고, 전원과 제1 단자가 접속된 제2형의 제1 및 제2 트랜지스터, 제1 및 제2 트랜지스터의 제2 단자에 각각 접속되는 입력단, 제1 제어단, 제2 제어단, 및 출력단을 각각 포함하는 제1 및 제2 트랜스미션 게이트로서, 제1 및 제2 트랜스미션 게이트 중 어느 하나의 제2 제어단은 나머지 하나의 입력단에 접속되는 제1 및 제2 트랜스미션 게이트, 제1 및 제2 트랜스미션 게이트의 출력단에 각각 접속된 제1 및 제2 출력단, 및 제1 및 제2 입력단을 포함하는 래치를 포함하는 자가 조절형 전압 제어 발진기가 제공된다. 본 발명에 따른 전압 제어 발진기에 있어서, 제1 및 제2 트랜스미션 게이트는 각각제1형 및 제2형 트랜지스터를 포함하고, 제1형 및 제2형 트랜지스터 각각은 제1, 제2 및 제3 단자를 포함하며, 제3 단자에 인가되는 전압에 비례하여 제1 단자로부터 제2 단자로 흐르는 전류의 양이 제어되고, 제1형 트랜지스터는 제3 단자에 입력되는 전압의 값이 양의 값으로 커질수록 전류의 양이 커지고, 제2형 트랜지스터의 경우에는 제3 단자에 입력되는 전압의 값이 음의 값으로 작아질수록 전류의 양이 커지는 특성을 가지며, 제1 및 제2 트랜스미션 게이트 각각에 있어서, 제1형 트랜지스터의 제1 단자는 제2형 트랜지스터의 제2 단자와 접속되어 입력단을 형성하고, 제1형 트랜지스터의 제2 단자는 제2형 트랜지스터의 제1 단자와 접속되어 출력단을 형성하며, 제1형 트랜지스터의 제3 단자는 제1 제어단을 형성하고, 제2형 트랜지스터의 제3 단자는 제2 제어단을 형성한다. 본 발명에 따른 전압 제어 발진기에 있어서, 래치는 제1형의 제1 및 제2 트랜지스터를 포함하는 제1 쌍과 제1형의 제2 및 제4 트랜지스터를 포함하는 제2 쌍을 포함하고, 래치의 제1 내지 제4 트랜지스터 각각은 제1, 제2 및 제3 단자를 포함하며, 제3 단자에 인가되는 전압에 비례하여 제1 단자로부터 제2 단자로 흐르는 전류의 양이 제어되고, 제1형 트랜지스터는 제3 단자에 입력되는 전압의 값이 양의 값으로 커질수록 전류의 양의 커지는 특성을 가지며, 제1 쌍은 제1 쌍의 제1 트랜지스터의 제1 단자 및 제2 단자가 제2 트랜지스터의 제1 단자 및 제2 단자와 각각 접속되어 형성된 병렬 구조이고, 제2 쌍은 제2 쌍의 제3 트랜지스터의 제1 단자 및 제2 단자가 제4 트랜지스터의 제1 단자 및 제2 단자와 각각 접속되어 형성된 병렬 구조이며, 제1 쌍의 제1 트랜지스터 및 제2 트랜지스터의 제1 단자는 서로 접속되어 제1 출력단을 형성하고, 제2 쌍의 제3 트랜지스터 및 제4 트랜지스터의 제1 단자는 서로 접속되어 제2 출력단을 형성하며, 제1 트랜지스터의 제3 단자는 제1 입력단을 형성하고, 제4 트랜지스터의 제3 단자는 제2 입력단을 형성하며, 제2 트랜지스터의 제3 단자와 제3 트랜지스터의 제3 단자는 서로 교차하여 각각 제1 출력단 및 제2 출력단으로 접속되며, 제1 쌍 및 제2 쌍의 제3 단자의 접속점은 접지된다.
도 1a는 종래 링 발진기를 도시한 회로도.
도 1b는 도 1a에 도시된 링 발진기에 있어서, 각각의 지연 셀이 인버터로 구성된 것을 도시한 회로도.
도 2는 NMOS 및 PMOS 트랜지스터를 도시한 회로도.
도 3은 본 발명에 따른 자가 조절형 전압 제어 발진기의 동작을 설명하기 위한 싱글 엔드형 지연 셀을 도시한 회로도.
도 4는 본 발명의 일실시예에 따른 자가 조절형 전압 제어 발진기의 지연 셀을 도시한 회로도.
도 5는 도 4에 도시된 회로를 본 발명의 일실시예에 따라서 실제 NMOS 및 PMOS 소자를 이용하여 구현한 것을 도시한 회로도.
도 6은 도 4 및 도 5에 도시된 본 발명에 따른 지연 셀을 이용하여, 3단 링으로 구현한 자가 조절형 전압 제어 발진기를 도시한 회로도.
도 7은 본 발명에 의한 자가 조절형 전압 제어 발진기의 출력을 계수 2로 나누기 위한 토글 플립-플롭을 도시한 회로도.
도 8은 본 발명에 의한 자가 조절형 전압 제어 발진기의 튜닝 레인지를 보여주는 파형도.
도 9는 VC가 VDD와 같은 값으로 설정되어 있을 때, VDD의 증가에 따른 주파수 측정치를 보여주는 파형도.
도 10은 직류 전원에 대한 민감도를 보여주는 파형도.
도 11은 900 MHz에서 자기 발진 전압 제어 발진기가 캐리어로부터 600KHZ에서 101.4dBc/Hz의 오프셋을 달성한 것을 보여주는 파형도.
도 12는 위상 고정 회로가 900MHz에서 고정했을 때, 출력 클락을 도시한 파형도.
<도면의 주요 부분에 대한 부호의 설명>
MP1, MP2: PMOS 트랜지스터
MT1: 제1 트랜스미션 게이트
MT2: 제2 트랜스미션 게이트
ML: 래치
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
이하의 설명에서는, 주로 트랜지스터로서 NMOS 또는 PMOS 소자를 이용한 예를 중심으로 설명한다. 도 2는 당업계에 널리 알려진 MOSFET(Metal oxide semiconductor field effect transistor) 중 NMOS 및 PMOS 트랜지스터를 도시한 회로도이다.
도 2에서 보는 바와 같이, 본 명세서에서 설명하는 NMOS 또는 PMOS 트랜지스터는 각각 제1, 제2, 및 제3 단자를 구비하고, 제3 단자에 인가되는 전압에 비례하여 제1 단자로부터 제2 단자로 흐르는 전류의 양이 제어된다. 다만, NMOS 트랜지스터의 경우에는 제3 단자에 입력되는 전압의 값이 양의 값으로 커질수록 전류의 양이 커지고, PMOS 트랜지스터의 경우에는 제3 단자에 입력되는 전압의 값이 음의 값으로 작아질수록 전류의 양이 커진다. 통상적으로, NMOS에서는 제1 단자를 드레인, 제2 단자를 소오스, 제3 단자를 게이트라 칭하고, PMOS에서는 제1 단자를 소오스, 제2 단자를 드레인, 제3 단자를 게이트라 칭한다. 그러나, PMOS 및 NMOS 트랜지스터에 있어서, 제1 단자 및 제2 단자가 반드시 명확히 구분되는 것은 아니며, 서로구별하지 않을 수도 있다. 본 발명의 정신은 NMOS 및 PMOS 트랜지스터에 국한되지 않고, 이와 동등한 특성을 발휘하는 거의 모든 소자에 적용될 수 있다.
도 3은 본 발명에 따른 자가 조절형 전압 제어 발진기의 동작을 설명하기 위한 싱글 엔드형 지연 셀을 도시한 회로도이다.
이하의 설명에서 명확해지는 바와 같이, 도 3에 도시된 싱글 엔드형 지연 셀은 트랜스미션 게이트의 저항에 의하여 셀의 지연을 조절할 수 있다. 즉, 원칙적으로 셀의 지연은 VOP와 VON간의 신호의 도달시간의 차이에서 발생하는데, 신호의 도달시간의 차이는 CMOS 트랜스미션 게이트의 가변 저항에 의하여 조절된다. 다시 말하면, 셀의 지연은 CMOS 트랜스미션 게이트를 통하여 신호가 통과되는 슬류 레이트(slew rate)에 의하여 결정되며, 슬류 레이트는 기생 커패시턴스와 트랜스미션 게이트의 도통 가능한 전류의 비로 주어지므로 트랜스미션 게이트에 오버드라이브(overdrive) 전압을 인가함으로써 셀의 지연을 조절할 수 있다.
도 4는 본 발명의 일실시예에 따른 자가 조절형 전압 제어 발진기의 지연 셀을 도시한 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 자가 조절형 전압 제어 발진기의 지연 셀은, 제1 및 제2 PMOS 트랜지스터 MP1, MP2, 제1 및 제2 트랜스미션 게이트 MT1, MT2 및 래치 ML을 포함한다. 제1 및 제2 PMOS 트랜지스터 MP1, MP2는 각각 제1 단자(1101, 1201), 제2 단자(1102, 1202), 및 제3 단자(1103, 1203)를 구비하며, 상세한 동작은 상술한 바와 같다. 제1 및 제2 트랜스미션 게이트 MT1, MT2 각각은 입력단(1301, 1401), 출력단(1302, 1402), 제1 제어단(1303, 1403) 및 제2 제어단(1304, 1404)을 구비하며, 제1 제어단(1303, 1403) 및 제2 제어단(1304, 1404)에 지연 제어 신호가 입력되는 것에 응답하여 입력단(1301, 1401)의 신호를 출력단(1302, 1402)으로 전달한다. 래치 ML은 제1 및 제2 입력단(1502, 1602), 및 제1 및 제2 출력단(1501, 1601)을 구비하여, 제1 및 제2 입력단(1502, 1602)에 서로 반전된 신호가 입력되면 이를 소정의 지연을 두고 제1 및 제2 출력단(1501, 1502)으로 출력한다.
이들 구성간의 연결관계를 설명한다. 제1 및 제2 PMOS 트랜지스터 MP1, MP2의 제1 단자(1101, 1201)는 전원 VDD와 접속된다. 제1 및 제2 트랜스미션 게이트 MT1, MT2의 입력단(1301, 1401)은 제1 및 제2 PMOS 트랜지스터 MP1, MP2의 제2 단자(1102, 1202)에 각각 접속되고, 각각의 제2 제어단(1304, 1404)은 서로 교차하여 상대방의 입력단(1401, 1301)에 접속된다. 즉, 제1 및 제2 트랜스미션 게이트 MT1, MT2 중 어느 하나의 제2 제어단(1304, 1404)은 나머지 하나의 입력단(1401, 1301)에 접속된다. 래치 ML의 제1 및 제2 출력단(1501, 1601)은 각각 제1 및 제2 트랜스미션 게이트 MT1, MT2의 출력단(1302, 1402)에 접속된다.
제1 및 제2 PMOS 트랜지스터 MP1, MP2의 제3 단자(1103, 1203)는 P형 -입력단 VIP- 및 +입력단 VIP+에 각각 접속된다. 제1 PMOS 트랜지스터 MP1의 제2 단자(1102)와 제1 트랜스미션 게이트 MT1의 입력단(1301)의 접속점은 P형 +출력단 VOP+에 접속되고, 제2 PMOS 트랜지스터 MP2의 제2 단자(1202)와 제2 트랜스미션 게이트 MT2의 입력단(1401)의 접속점은 P형 -출력단 VOP-과 접속된다. 제1 및 제2 트랜스미션 게이트 MT1, MT2의 제1 제어단(1303, 1403)은 각각 제어 입력 VC에 접속되고, 제2 제어단(1304, 1404)은 각각 서로 교차하여 상대방의 입력단(1401, 1301)에 각각 접속된다. 제1 트랜스미션 게이트 MT1의 출력단(1302) 및 래치 ML의 제1 출력단(1501)의 접속점, 및 제2 트랜스미션 게이트 MT2의 출력단(1402) 및 래치 ML의 제2 출력단(1601)의 접속점은 각각 N형 +출력단 VON+ 및 -출력단 VON-과 접속된다. 래치 ML의 제1 및 제2 입력단(1502, 1602)은 각각 N형 입력 신호의 -입력단 VIN- 및 +입력단 VIN+에 접속된다.
도 5은 도 4에 도시된 회로를 본 발명의 일실시예에 따라서 실제 NMOS 및 PMOS 소자를 이용하여 구현한 것을 도시한 회로도이다.
도 5에 도시된 바와 같이, 제1 트랜스미션 게이트 MT1은 NMOS 트랜지스터 MT1N 및 PMOS 트랜지스터 MT1P를 포함하는데, NMOS 트랜지스터 MT1N의 제1 단자는 PMOS 트랜지스터 MT1P의 제2 단자와 접속되어 제1 트랜스미션 게이트 MT1의 입력단(1301)을 형성하고, NMOS 트랜지스터 MT1N의 제2 단자는 PMOS 트랜지스터 MT1P의 제1 단자와 접속되어 제1 트랜스미션 게이트 MT1의 출력단(1302)을 형성한다. 또한, 제1 트랜스미션 게이트 MT1에 포함되는 NMOS 트랜지스터 MT1N 및 PMOS 트랜지스터 MT1P의 제3 단자는 각각 제1 트랜스미션 게이트 MT1의 제1 제어단(1303) 및 제2 제어단(1304)을 형성한다.
또한, 제2 트랜스미션 게이트 MT2는 NMOS 트랜지스터 MT2N 및 PMOS 트랜지스터 MT2P를 포함하는데, NMOS 트랜지스터 MT2N의 제1 단자는 PMOS 트랜지스터 MT2P의 제2 단자와 접속되어 제2 트랜스미션 게이트 MT2의 입력단(1401)을 형성하고, NMOS 트랜지스터 MT2N의 제2 단자는 PMOS 트랜지스터 MT2P의 제1 단자와 접속되어 제2 트랜스미션 게이트 MT2의 출력단(1402)을 형성한다. 또한, 제2 트랜스미션 게이트 MT2에 포함되는 NMOS 트랜지스터 MT2N 및 PMOS 트랜지스터 MT2P의 제3 단자는 각각 제2 트랜스미션 게이트 MT2의 제1 제어단(1403) 및 제2 제어단(1404)을 형성한다.
래치 ML은 제1 NMOS 트랜지스터 쌍 및 제2 NMOS 트랜지스터 쌍을 포함한다. 제1 NMOS 트랜지스터 쌍은 제1 및 제2 NMOS 트랜지스터 MLN1, MLN2를 포함하며, 제1 NMOS 트랜지스터 MLN1의 제1 단자 및 제2 단자는 제2 NMOS 트랜지스터 MLN2의 제1 단자 및 제2 단자와 각각 접속되어 병렬 구조를 형성한다. 제2 NMOS 트랜지스터 쌍은 제3 및 제4 NMOS 트랜지스터 MLN3, MLN4를 포함하며, 제3 NMOS 트랜지스터 MLN3의 제1 단자 및 제2 단자가 제4 NMOS 트랜지스터 MLN4의 제1 단자 및 제2 단자와 각각 접속되어 병렬 구조를 형성한다. 제1 NMOS 트랜지스터 쌍의 제1 NMOS 트랜지스터 MLN1 및 제2 NMOS 트랜지스터 MLN2의 제1 단자는 서로 접속되어 래치 ML의 제1 출력단(1501)을 형성하고, 제2 NMOS 트랜지스터 쌍의 제3 NMOS 트랜지스터 MLN3 및 제4 NMOS 트랜지스터 MLN4의 제1 단자는 서로 접속되어 래치 ML의 제2 출력단(1601)을 형성한다. 제1 NMOS 트랜지스터 MLN1의 제3 단자는 제1 입력단(1502)을 형성하고, 제4 NMOS 트랜지스터 MLN4의 제3 단자는 제2 입력단(1602)을 형성한다. 그리고, 제2 NMOS 트랜지스터 MLN2의 제3 단자 및 제3 NMOS 트랜지스터 MLN3의 제3 단자는 서로 교차하여 각각 래치 ML의 제2 출력단(1601) 및 제1 출력단(1501)으로 접속된다. 제1 NMOS 트랜지스터 쌍 및 제2 NMOS 트랜지스터 쌍의 제3 단자는 접지된다.
이하, 도 5를 참조하여, 본 발명의 일실시예에 따른 자가 조절형 전압 제어 발진기의 동작을 설명한다.
본 발명에 따르면, 래치 ML은 자가 조절형 지연 셀의 차동 동작을 지원한다. 아울러, 래치 ML은 지연 셀의 공통 모드 변화를 제거한다.
또한, 제1 트랜스미션 게이트 MT1 및 제2 트랜스미션 게이트 MT2의 제2 제어 입력단(1304, 1404)이 서로 교차하여 상대방의 입력단(1401, 1301)에 각각 접속됨으로써, 공통 모드 변화의 제거에 더욱 기여하게 된다. 즉, 제1 트랜스미션 게이트 MT1의 PMOS 트랜지스터 MT1P의 제3 단자는 제2 트랜스미션 게이트의 입력단(1401)을 통해 P형 -출력단 VOP-에서 발생하는 공급 전원 편차로 인한 슬루 레이트 변화를 감지하여 제1 트랜스미션 게이트 MT1의 저항을 조절한다. 마찬가지로, 제2 트랜스미션 게이트 MT2의 PMOS 트랜지스터 MT2P의 제3 단자는 제1 트랜스미션 게이트의 입력단(1301)을 통해 VOP+에서 발생하는 공급 전원 편차로 인한 슬루 레이트 변화를 감지하여 제2 트랜스미션 게이트 MT2의 저항을 조절한다.
위와 같은 구조로 인하여, VOP+의 슬루 레이트가 공급 전원의 증가로 인하여 상승하면, 제2 트랜스미션 게이트 MT2의 PMOS 트랜지스터 MT2P의 저항이 급격히 증가되고, 따라서 VOP-는 지연된다. 이러한 동작에 기한 VOP-의 지연은 제1 트랜스미션 게이트 MT1의 PMOS 트랜지스터 MT1P로 반영되어, VON+의 슬루 레이트를 낮춘다. 결국 이러한 피드백은 VOP+를 공칭 공급 전원인 때보다 더욱 지연시키게 된다.
위와 같은 공급 전원의 자가 조절 동작에 의하여, 자가 조절형 전압 제어 발진기의 위상 잡음 특성을 향상시킬 수 있다. 본 발명에 따른 자가 조절 동작은 신호 전달 시에만 작동하므로, 종래의 활성 조절에 의한 것보다 저위상 잡음이 요구되는 경우에 더욱 적합하다.
도 6은 도 4 및 도 5에 도시된 본 발명에 따른 지연 셀을 이용하여, 3단 링으로 구현한 자가 조절형 전압 제어 발진기이다. 자가 조절형 전압 제어 발진기는 제1 지연 셀(601), 제2 지연 셀(603) 및 제3 지연 셀(605)의 직렬연결로 구성되어 있다.
도 6에 도시된 전압 제어 발진기에 있어서 제1 지연 셀(601)은 입력의 전위 상태에 따라 전원전압 또는 접지전압을 출력한다. 제1 지연 셀(601)의 출력은 제1 지연 셀(601)의 출력단과 직렬 접속된 제2 지연 셀(603)에 입력된다. 제2 지연 셀(603)은 입력 신호와 반전된 전압을 출력한다. 제2 지연 셀(603)의 출력은 다시 제3 지연 셀(605)에 의해 반전되어, 제1 지연 셀(601)의 입력단에 인가된다. 이와 같이 세 개의 지연 셀을 링형으로 연결하고 특정 지연 셀의 출력을 회로의 출력으로 할 경우 일정한 주파수를 갖는 클락 신호를 얻을 수 있으며, 제어 전압에 의하여 주파수를 조절할 수 있다.
도 6에 도시된 본 발명에 따른 자가 조절형 전압 제어 발진기의 특성을 묘사하기 위하여, 클락 배가기를 위한 차지 펌프(charge-pump) 위상 고정 회로를 설계하였다.
도 7은 본 발명에 따른 자가 조절형 전압 제어 발진기의 출력을 계수 2로 나누기 위한 토글 플립-플롭을 도시한 회로도이다. 도 7에서 도시된 플립-플롭은 50%의 충격계수(duty cycle)를 보장하기 위하여 출력에서의 라이징 지연 시간(rising delay time)과 폴링 지연 시간(falling delay time)이 동일하여야 한다. 제안된 플립-플롭은 활성 위상에 있을 때 종속 래치(slave latch)를 부동하게 하여, 출력에서 어느 레벨의 경합(contention)을 방지한다. 이러한 특성과 함께, 시뮬레이션 상에서 플립-플롭은 2% 미만의 지연 불일치를 나타내었다.
본 발명에 따른 자가 조절형 전압 제어 발진기 및 차지-펌프 위상 고정 회로를 포함하는 클락 발생을 위한 표준 칩이 0.35μm CMOS 공정으로 제조되었다. 이하의 모든 측정은 3.3V의 전원전압 하에서 이루어졌다.
도 8은 본 발명에 의한 자가 조절형 전압 제어 발진기의 튜닝 레인지를 보여주는 파형도이다. 본 발명에 따른 자가 조절형 전압 제어 발진기는 임계전압 이하의 전압에서도 트랜스미션 게이트가 도통되어, 4KHz-1.1GHz의 넓은 튜닝 레인지를 보인다. 또한 로그 스케일의 파형에서, 튜닝 특성은 트랜스미션 게이트의 전류-전압 특성에 의존하고 있음을 볼 수 있다.
도 9은 VC가 VDD와 같은 값으로 설정되어 있을 때, VDD의 증가에 따른 주파수 측정치를 보여주는 파형도이다. 가장 낮은 주파수는 NMOS 및 PMOS 트랜지스터의 제로-바이어스(zero-biased)된 임계 전압의 합에 해당되는 최소 전원 전압 1.3V가 인가되었을 때에 측정된 147.6MHz로 관찰되었고, 900MHz에서 본 발명에 의한 자가 조절형 전압 제어 발진기의 전력 소비는 10mW이다.
도 10은 직류 전원에 대한 민감도를 보여주는 파형도이다. 전원 전압이 3.3V의 공칭 전압 주위에서 10% 변화될 때, 설정되어 있는 각각의 Vc에서 합성 주파수가 측정되었다. Vc가 398MHz에서 1.1GHz의 주파수 범위에 대응되는 1.5V에서 3V까지의 범위에 있을 때, 주파수 편이는 ±1.45% 내이다. VC가 1V로 낮아지게 되면, 주파수 편이는 최악의 경우 3.6%까지 높아진다. 전압 제어 발진기 자체의 잡음 성능은 싱글-사이드 밴드(single-side band:SSB) 스펙트럼 위상 잡음으로부터 계산된다.
도 11은 900 MHz에서 자기 발진(free-running) 전압 제어 발진기가 캐리어로부터 600KHZ에서 101.4dBc/Hz의 오프셋을 달성한 것을 보여준다. 패드 버퍼를 가동시키고 전압 제어 발진기의 전원 공급을 공유하기 위하여 칩에 멀티-스테이지(multi-stage) 버퍼를 이용하면 이 특성을 떨어뜨릴 수 있다.
도 12는 위상 고정 회로가 900MHz로 고정했을 때, 출력 클락을 도시한 것이다. 출력 클락은 충격 계수를 수정하기 위하여 계수 2로 나누어지기 때문에, 주파수는 450MHz로 되고 전력 소비는 28mW 이다. 트리거링 포인트(triggering point)로부터 13 사이클 뒤에, 지터(jitter)의 피크와 피크 사이의 값과 실효값이 각각40ps와 7.86ps로 계산되었다. 도 7의 토글 플립플롭과 같이 사용되면 출력 클락의 충격계수는 49.87%이다.
본 발명에 따르면, 전압 제어 발진기에 있어서 전원 전압의 잡음 특성을 개선시킬 수 있다.
또한, 테일 전류 소스 대신에 트랜스미션 게이트의 저항을 이용하여 전압 제어 발진기의 지연을 조절할 수 있다.
나아가, 전압 제어 발진기에 피드백을 구성함으로써 자가적으로 위상 지연을 조절 할 수 있다.

Claims (3)

  1. 전원과 접속된 제1 단자, 트랜스미션 게이트의 입력단과 접속된 제2 단자 및 외부 전압이 인가되는 제3 단자를 포함하며, 상기 제3 단자에 인가되는 전압에 비례하여 상기 제1 단자로부터 상기 제2 단자로 흐르는 전류의 양이 제어되며, 제3 단자에 입력되는 전압의 값이 음의 값으로 작아질수록 전류의 양이 커지는 제2형의 제1 및 제2 트랜지스터,
    상기 제1 및 제2 트랜지스터의 제2 단자에 각각 접속되는 입력단, 제1 제어단, 제2 제어단, 및 출력단을 각각 포함하는 제1 및 제2 트랜스미션 게이트로서, 상기 제1 및 제2 트랜스미션 게이트 중 어느 하나의 제2 제어단은 나머지 하나의 입력단에 접속되는 제1 및 제2 트랜스미션 게이트,
    상기 제1 및 제2 트랜스미션 게이트의 출력단에 각각 접속된 제1 및 제2 출력단, 및 제1 및 제2 입력단을 포함하는 래치
    를 포함하는 자가 조절형 전압 제어 발진기.
  2. 제1항에 있어서,
    상기 제1 및 제2 트랜스미션 게이트는 각각 제1형 및 제2형 트랜지스터를 포함하고,
    상기 제1형 및 제2형 트랜지스터 각각은 제1, 제2 및 제3 단자를 포함하며, 상기 제1형 트랜지스터의 제1 단자는 상기 제2형 트랜지스터의 제2 단자와 접속되어 상기 입력단을 형성하고, 상기 제1형 트랜지스터의 제2 단자는 상기 제2형 트랜지스터의 제1 단자와 접속되어 상기 출력단을 형성하며, 상기 제1형 트랜지스터의 제3 단자는 상기 제1 제어단을 형성하고, 상기 제2형 트랜지스터의 제3 단자는 상기 제2 제어단을 형성하고,
    상기 제1형 및 제2형 트랜지스터 각각의 제3 단자에 인가되는 전압에 비례하여 상기 제1 단자로부터 상기 제2 단자로 흐르는 전류의 양이 제어되고, 상기 제1형 트랜지스터는 상기 제1형 트랜지스터의 제3 단자에 입력되는 전압의 값이 양의 값으로 커질수록 전류의 양이 커지고, 상기 제2형 트랜지스터는 상기 제2형 트랜지스터의 제3 단자에 입력되는 전압의 값이 음의 값으로 작아질수록 전류의 양이 커지는 것을 특징으로 하는 자가 조절형 전압 제어 발진기.
  3. 제1항에 있어서,
    상기 래치는 제1형의 제1 및 제2 트랜지스터를 포함하는 제1 쌍과 제1형의 제3 및 제4 트랜지스터를 포함하는 제2 쌍을 포함하고,
    상기 제1형의 제1 내지 제4 트랜지스터 각각은 제1, 제2 및 제3 단자를 포함하며, 상기 제1 쌍은 상기 제1 쌍의 제1 트랜지스터의 제1 단자 및 제2 단자가 제2 트랜지스터의 제1 단자 및 제2 단자와 각각 접속되어 형성된 병렬 구조이고, 상기 제2 쌍은 상기 제2 쌍의 제3 트랜지스터의 제1 단자 및 제2 단자가 제4 트랜지스터의 제1 단자 및 제2 단자와 각각 접속되어 형성된 병렬 구조이며,
    상기 제1 쌍의 제1 트랜지스터 및 제2 트랜지스터의 제1 단자는 서로 접속되어 상기 제1 출력단을 형성하고, 상기 제2 쌍의 제3 트랜지스터 및 제4 트랜지스터의 제1 단자는 서로 접속되어 상기 제2 출력단을 형성하며, 상기 제1 트랜지스터의 제3 단자는 상기 제1 입력단을 형성하고, 상기 제4 트랜지스터의 제3 단자는 상기 제2 입력단을 형성하며, 상기 제2 트랜지스터의 제3 단자와 상기 제3 트랜지스터의 제3 단자는 서로 교차하여 각각 상기 제2 출력단 및 상기 제1 출력단으로 접속되며, 상기 제1 쌍 및 제2 쌍의 제3 단자의 접속점은 접지되고,
    상기 제1형 트랜지스터 각각의 제3 단자에 인가되는 전압에 비례하여 상기 제1 단자로부터 상기 제2 단자로 흐르는 전류의 양이 제어되고, 상기 제1형 트랜지스터 각각은 상기 제3 단자에 입력되는 전압의 값이 양의 값으로 커질수록 전류의 양의 커지는 것을 특징으로 하는 자가 조절형 전압 제어 발진기.
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