JPS6112117A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
- Publication number
- JPS6112117A JPS6112117A JP13369184A JP13369184A JPS6112117A JP S6112117 A JPS6112117 A JP S6112117A JP 13369184 A JP13369184 A JP 13369184A JP 13369184 A JP13369184 A JP 13369184A JP S6112117 A JPS6112117 A JP S6112117A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- equal
- input
- inverters
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術“香野〕
ツバ型比較器の改良に関するものである。
第１図は従来のチョッパ型比較器の一例を示す回路図で
ある。
ある。
この第１図に示す従来のチョッパ型比較器は、入力切換
回路１と増幅回路２．および両回路１゜２を結合する結
合コンデンサ５から構成されている。入力切換回路１は
一方の導通端子が分割抵抗Ｒ１，Ｒ２による基準電圧Ｖ
Ｒに結合され、他方の導通端子がコンデンサ５に接続さ
れたスイッチ３と１．一方の導通端子が入力電圧Ｖｌに
結合され、他方の導通端子がコンデンサ５に接続された
スイッチ４とから構成されて、いる。また、増幅回路２
はインバータ６とこれの入出力間をシャント（短絡）す
るためのスイッチ７とから構成される装置なお８は増幅
回路２の次段に設けられた増幅用のインパークである。
回路１と増幅回路２．および両回路１゜２を結合する結
合コンデンサ５から構成されている。入力切換回路１は
一方の導通端子が分割抵抗Ｒ１，Ｒ２による基準電圧Ｖ
Ｒに結合され、他方の導通端子がコンデンサ５に接続さ
れたスイッチ３と１．一方の導通端子が入力電圧Ｖｌに
結合され、他方の導通端子がコンデンサ５に接続された
スイッチ４とから構成されて、いる。また、増幅回路２
はインバータ６とこれの入出力間をシャント（短絡）す
るためのスイッチ７とから構成される装置なお８は増幅
回路２の次段に設けられた増幅用のインパークである。
ここでスイッチ３，４．７はＭＯＳ）ランジメタ等の半
導体素子であり、スイッチ３．７はクロック信号φによ
ってその開閉が制御され、スイッチ４は該クロック信号
φの反転クロック信号Ｔによってその開閉が制御される
。すなわち、スイッチ３．７およびスイッチ４は、クロ
ック信号φおよび正によって相補的に開閉されるもので
ある。
導体素子であり、スイッチ３．７はクロック信号φによ
ってその開閉が制御され、スイッチ４は該クロック信号
φの反転クロック信号Ｔによってその開閉が制御される
。すなわち、スイッチ３．７およびスイッチ４は、クロ
ック信号φおよび正によって相補的に開閉されるもので
ある。
次に動作について説明する。まず、初期状態においてク
ロック信号φおよび１により、基１！！電圧ＶＲに接続
されたスイッチ３、および・インハーク６の入出力間に
これと並列に接続されたスイッチ７が閉じ、入力電圧Ｖ
Ｉに接続されたスイッチ４が開く。これにより、スイン
チアはこの初期状態においてインバータ６の入出力間を
シャントし、該インバータ６を入力と出力の電圧が等し
くなるようにバイアスする。
ロック信号φおよび１により、基１！！電圧ＶＲに接続
されたスイッチ３、および・インハーク６の入出力間に
これと並列に接続されたスイッチ７が閉じ、入力電圧Ｖ
Ｉに接続されたスイッチ４が開く。これにより、スイン
チアはこの初期状態においてインバータ６の入出力間を
シャントし、該インバータ６を入力と出力の電圧が等し
くなるようにバイアスする。
上述のシャント状態においては、インバータ６゛ の入
、出力電圧は等しくなる。第２図の直線すはインバータ
６０人、出力間の、ＶＩＮ−ＶＯＵＴの関係を示すもの
であり、初期状態におけるインバータ６のバイアス電圧
は該インバータ６０入出力伝達特性曲線ａと直線すとの
交点であるα点における値Ｖαとなる。この状態でコン
デンサ５はスイッチ３を介して入力される基準電圧ＶＲ
からインバータ６の上述のバイアス電圧Ｖαを差し引い
た電圧により充電される。
、出力電圧は等しくなる。第２図の直線すはインバータ
６０人、出力間の、ＶＩＮ−ＶＯＵＴの関係を示すもの
であり、初期状態におけるインバータ６のバイアス電圧
は該インバータ６０入出力伝達特性曲線ａと直線すとの
交点であるα点における値Ｖαとなる。この状態でコン
デンサ５はスイッチ３を介して入力される基準電圧ＶＲ
からインバータ６の上述のバイアス電圧Ｖαを差し引い
た電圧により充電される。
次に各々のクロック信号φ、正が反転すると、スイッチ
３および７は開き、代わって入力電圧ＶＩに結合された
スイッチ４が閉じ、入力電圧ＶＩを入力する該電圧ＶＩ
のサンプリング期間に入る。
３および７は開き、代わって入力電圧ＶＩに結合された
スイッチ４が閉じ、入力電圧ＶＩを入力する該電圧ＶＩ
のサンプリング期間に入る。
該サンプリング期間において、スイッチ４を介して入力
される入力電圧ＶＩが基準電圧ＶＲと等しければ、結合
コンデンサ５の入力側端子の入力電圧は変化せず、イン
バータ６の出力電圧も上述の初期状態と変わらず、第２
図のα点におけるレベルのままに保持される。
される入力電圧ＶＩが基準電圧ＶＲと等しければ、結合
コンデンサ５の入力側端子の入力電圧は変化せず、イン
バータ６の出力電圧も上述の初期状態と変わらず、第２
図のα点におけるレベルのままに保持される。
次に、入力電圧ＶＪが基準電圧ＶＲよりも高い場合は、
結合コンデンサ５を介してのインバータ６への入力電圧
の変化は正になり、第２図のインバータ６の入出力伝達
特性から明らかなように、インバータ６の出力電圧レベ
ルはα点からＯに近づく。
結合コンデンサ５を介してのインバータ６への入力電圧
の変化は正になり、第２図のインバータ６の入出力伝達
特性から明らかなように、インバータ６の出力電圧レベ
ルはα点からＯに近づく。
逆に、入力電圧ＶＩが基準電圧ＶＲよりも低い場合は、
結合コンデンサ５を介してのインバータ６への入力電圧
の変化は負になり、第２図のインバータＧの入出力伝達
特性から明らかなように、インバータ６の出力電圧レベ
ルはα点から電源電圧ＶＤＤに近づく。
結合コンデンサ５を介してのインバータ６への入力電圧
の変化は負になり、第２図のインバータＧの入出力伝達
特性から明らかなように、インバータ６の出力電圧レベ
ルはα点から電源電圧ＶＤＤに近づく。
このようなチョッパ型比較器は第３図に示すように入力
の微小電圧ΔＶｌを増幅するものであるから、第１図中
のインバータ６とインバータ８の入出力伝達特性がそれ
ぞれ第３図中のａおよびＣのようになっていた場合、イ
ンバータ６への入力電圧をＶＩＩ（”Ｌｏｗ ”レベル
）であるとすると、その動作点はβとなり出力電圧はＶ
Ｃｌ、１となる。この値がインハーク８の入力電圧ＶＩ
２ （＝ＶＯ１） ニなるが、該インバータ８の伝達特
性がＣのようであればその動作点はεとなり、これによ
り出力電圧ばＶθ２となってインバータ８からの出力は
本来“’ＬｏＩｖ”にならなければならないものが”［
ｇｈ″レベルとなり、誤動作していることになる。
の微小電圧ΔＶｌを増幅するものであるから、第１図中
のインバータ６とインバータ８の入出力伝達特性がそれ
ぞれ第３図中のａおよびＣのようになっていた場合、イ
ンバータ６への入力電圧をＶＩＩ（”Ｌｏｗ ”レベル
）であるとすると、その動作点はβとなり出力電圧はＶ
Ｃｌ、１となる。この値がインハーク８の入力電圧ＶＩ
２ （＝ＶＯ１） ニなるが、該インバータ８の伝達特
性がＣのようであればその動作点はεとなり、これによ
り出力電圧ばＶθ２となってインバータ８からの出力は
本来“’ＬｏＩｖ”にならなければならないものが”［
ｇｈ″レベルとなり、誤動作していることになる。
なお第３図中γは上記バイアス値電圧ＶαよりΔＶｌだ
け高い入力電圧を印加した時のインバータＧの動作点、
δはインバータ６の動作点がγでであるときのインバー
タ８の動作点テする。
け高い入力電圧を印加した時のインバータＧの動作点、
δはインバータ６の動作点がγでであるときのインバー
タ８の動作点テする。
Ｃ発明の概要〕
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、チョッパ型比較器の増幅段のイン
バータと、その次段に接続されるインハークのパターン
形状２寸法、および配置する方向を全く等しくすること
により、製造プロセス中のマスクずれなどによりインバ
ータの伝達特性に差が生じることを防ぎ、これによる誤
動作をなくすることができるチョッパ型比較器を提供す
ることを目的としている。
めになされたもので、チョッパ型比較器の増幅段のイン
バータと、その次段に接続されるインハークのパターン
形状２寸法、および配置する方向を全く等しくすること
により、製造プロセス中のマスクずれなどによりインバ
ータの伝達特性に差が生じることを防ぎ、これによる誤
動作をなくすることができるチョッパ型比較器を提供す
ることを目的としている。
以下、この発明の一実施例を図について説明する。本発
明の一実施例によるチョッパ型比較器は第１図と同様の
構成になるもので、そのＣＭＯ３回路構成のパターン形
状を第４図に示す。図において、２． ６． ７． ８
はそれぞれ第１図中の２゜６．７．８に対応する増幅回
路、インバータ、スイッチ、および増幅回路２の次段の
インバータである。また１）はコンタクトホール、１２
はＮ型ＭＯ３）ランジメタ、１３は金属配線、１４はＰ
型ＭＯＳトランジスタである。１５は活性領域、１６は
Ｐ、Ｎ型のトランジスタを作るためのポリシリコン領域
である。
明の一実施例によるチョッパ型比較器は第１図と同様の
構成になるもので、そのＣＭＯ３回路構成のパターン形
状を第４図に示す。図において、２． ６． ７． ８
はそれぞれ第１図中の２゜６．７．８に対応する増幅回
路、インバータ、スイッチ、および増幅回路２の次段の
インバータである。また１）はコンタクトホール、１２
はＮ型ＭＯ３）ランジメタ、１３は金属配線、１４はＰ
型ＭＯＳトランジスタである。１５は活性領域、１６は
Ｐ、Ｎ型のトランジスタを作るためのポリシリコン領域
である。
また第４図中のインバータ６．８はそのパターンが、同
図に示すように形状２寸法および配置の方向について全
て等しく形成され、かつ該両インバータ６．８は同一の
製造プロセスにより同一半導体基板上に形成され、該イ
ンバータの各層の厚さもそれぞれ等しくなっている。
図に示すように形状２寸法および配置の方向について全
て等しく形成され、かつ該両インバータ６．８は同一の
製造プロセスにより同一半導体基板上に形成され、該イ
ンバータの各層の厚さもそれぞれ等しくなっている。
次に作用効果について説明する。
本装置では上記のようにインバータ６．８のパターン形
状１寸法、配置方向を等しくしているので、該両インバ
ータを形成する際に活性領域形成用およびポリシリコン
領域形成用のマスクの寸法ずれは同じように起こり、か
つ上記両マスクの重ね合せのずれも同じように起こる。
状１寸法、配置方向を等しくしているので、該両インバ
ータを形成する際に活性領域形成用およびポリシリコン
領域形成用のマスクの寸法ずれは同じように起こり、か
つ上記両マスクの重ね合せのずれも同じように起こる。
さらに層の厚みが等しく、寄生容量がそれぞれ等しいこ
とからインバータの同一タイプのトランジスタは各々等
しい特性を持つことができ、その結果インバータ６．８
の伝達特性は等しくなり、微小入力電圧により誤動作を
生ずることなく各々の入力を増幅することができる。
とからインバータの同一タイプのトランジスタは各々等
しい特性を持つことができ、その結果インバータ６．８
の伝達特性は等しくなり、微小入力電圧により誤動作を
生ずることなく各々の入力を増幅することができる。
なお上記実施例では増幅回路が１段のものについて説明
したが、第５図に示すように増幅回路を２段以上縦続接
続したものの場合も、インバータ６．８を同様にパター
ン設計することにより、上記実施例と同様の効果を奏す
る。
したが、第５図に示すように増幅回路を２段以上縦続接
続したものの場合も、インバータ６．８を同様にパター
ン設計することにより、上記実施例と同様の効果を奏す
る。
また上記実施例では増幅回路のインバータ及びその次段
のインバータをＣＭＯＳインバータで構成した場合につ
いて示したが、これはＮＭＯ３またはＰＭＯＳインバー
タで構成してもよく、あるいは該ＮＭＯ３またはＰＭＯ
Ｓインバータをエンハンストメントトランジスタにより
、あるいはエンハンスメントとデプレッシ日ントランジ
スタとにより構成してもよく、いずれも上記実施例と同
様の効果を奏する。
のインバータをＣＭＯＳインバータで構成した場合につ
いて示したが、これはＮＭＯ３またはＰＭＯＳインバー
タで構成してもよく、あるいは該ＮＭＯ３またはＰＭＯ
Ｓインバータをエンハンストメントトランジスタにより
、あるいはエンハンスメントとデプレッシ日ントランジ
スタとにより構成してもよく、いずれも上記実施例と同
様の効果を奏する。
以上のように、この発明によれば、チョッパ型比較器の
増幅回路のインバータとその次段に接続されるインバー
タのパターン形状１寸法、配置方向を全て等しくするよ
うにしたので、マスクのずれなどによるインバータの伝
達特性の相違をなくすことができ、これによる誤動作を
なくすることができる効果がある。
増幅回路のインバータとその次段に接続されるインバー
タのパターン形状１寸法、配置方向を全て等しくするよ
うにしたので、マスクのずれなどによるインバータの伝
達特性の相違をなくすことができ、これによる誤動作を
なくすることができる効果がある。
Claims (3)
- （１）比較すべき二つの入力信号を切り換える二つのス
イッチからなる入力切換回路、インバータおよび該イン
バータの入出力間を短絡するためのスイッチからなる増
幅段、及び上記入力切換回路と増幅段とを結合する結合
コンデンサを備えたチョッパ型比較器において、上記増
幅段のインバータとその次段の増幅用インバータのパタ
ーン形状、寸法、配置方向を等しくしたことを特徴とす
るチョッパ型比較器。 - （２）上記増幅段が複数個設けられ、該各増幅段は各々
結合コンデンサにより結合され、該各増幅段に含まれて
いるインバータはそのパターン形状、寸法および配置方
向がすべて等しいことを特徴とする特許請求の範囲第１
項記載のチョッパ型比較器。 - （３）上記増幅段及びその次段のインバータを、ＣＭＯ
Ｓ構成としたことを特徴とする特許請求の範囲第１項ま
たは第２項記載のチョッパ型比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369184A JPS6112117A (ja) | 1984-06-26 | 1984-06-26 | チヨツパ型比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369184A JPS6112117A (ja) | 1984-06-26 | 1984-06-26 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112117A true JPS6112117A (ja) | 1986-01-20 |
Family
ID=15110620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13369184A Pending JPS6112117A (ja) | 1984-06-26 | 1984-06-26 | チヨツパ型比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56141617A (en) * | 1980-04-08 | 1981-11-05 | Mitsubishi Electric Corp | Comparator circuit |
-
1984
- 1984-06-26 JP JP13369184A patent/JPS6112117A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56141617A (en) * | 1980-04-08 | 1981-11-05 | Mitsubishi Electric Corp | Comparator circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
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