JPH0774596A - リング発振器 - Google Patents

リング発振器

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JPH0774596A
JPH0774596A JP5216014A JP21601493A JPH0774596A JP H0774596 A JPH0774596 A JP H0774596A JP 5216014 A JP5216014 A JP 5216014A JP 21601493 A JP21601493 A JP 21601493A JP H0774596 A JPH0774596 A JP H0774596A
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inverter
stage
inverters
output
loop
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JP5216014A
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Inventor
Kenji Nakao
憲司 中尾
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 変更可能な発振信号の発振周波数帯域が広い
リング発振器を得る。 【構成】 インバータＧ１からインバータＧ５にかけて
直列に５段接続されてなるインバータ群において、イン
バータＧ３の出力をトランスファゲートＴＦ１を介して
初段のインバータＧ１の入力に接続し、インバータＧ５
の出力をトランスファゲートＴＦ２を介してインバータ
Ｇ１の入力に接続する。そして、切り替え信号Ｓ３が
“Ｌ”で、ＣＭＯＳトランスファゲートＴＦ１及びＴＧ
２がそれぞれオン及びオフさせるように設定して、３個
のインバータＧ１〜Ｇ３をループ接続し、インバータＧ
４及びＧ５をインバータＧ３の出力を受けるバッファと
して機能させて、出力端子２から３段ループのインバー
タＧ１〜Ｇ３による発振信号Ｓ２を得る。一方、切り替
え信号Ｓ３が“Ｈ”で、５段ループのインバータＧ１〜
Ｇ５による発振信号Ｓ２を得るように設定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＰＬＬ回路の電圧制御
発振器等に用いられるリング発振器に関する。
【０００２】
【従来の技術】図１９は、従来の電圧制御型のリング発
振器の内部構成を示す回路図である。同図に示すよう
に、ＰＭＯＳトランジスタＱＰｉ（ｉ＝１〜５）とＮＭ
ＯＳトランジスタＱＮｉとのＣＭＯＳ構成を基本とした
インバータＧｉがインバータＧ１からインバータＧ５に
かけて直列に５段接続されてインバータ群を形成し、最
終段のインバータＧ５の出力が出力端子２から発振信号
Ｓ２として外部に出力するとともに、初段のインバータ
Ｇ１の入力に帰還してインバータＧ１〜Ｇ５による５段
ループを構成する。
【０００３】また、各インバータＧｉにおいて、ＰＭＯ
ＳトランジスタＱＰｉのソースはＰＭＯＳトランジスタ
ＴＰｉを介して電源ＶＤＤに接続されるとともに、ＮＭ
ＯＳトランジスタＱＮｉのソースはＮＭＯＳトランジス
タＴＮｉを介して接地される。
【０００４】一方、電源ＶＤＤ，接地間にＰＭＯＳトラ
ンジスタ２１及びＮＭＯＳトランジスタ３１が直列に介
挿され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジ
スタＴＰ１〜ＴＰ５それぞれとカレントミラー接続され
る。また、ＮＭＯＳトランジスタ３１のゲートは電圧制
御端子１に接続されるとともに、ＮＭＯＳトランジスタ
ＴＮ１〜ＴＮ５と共通に接続される。なお、電圧制御端
子１には制御電圧ＣＶが付与される。
【０００５】このように、奇数個（５個）のインバータ
がループ接続されるため、インバータＧ５の出力に接続
された出力端子２から所定の発振周波数ｆで発振する発
振信号Ｓ２を得ることができる。この発振信号Ｓ２の発
振周波数ｆは、ループを構成するインバータの段数及び
個々の各インバータの信号伝播遅延時間によって決定す
る。
【０００６】一方、電圧制御端子１に与える制御電圧Ｃ
Ｖの大きさにより、ＮＭＯＳトランジスタ３１を流れる
電流量を制御することにより、ＰＭＯＳトランジスタ２
１を流れる制御電流Ｉ１を決定する。
【０００７】その結果、ＮＭＯＳトランジスタＴＮ１〜
ＴＮ５のゲートも電圧制御端子１に接続され、ＰＭＯＳ
トランジスタＴＰ１〜ＴＰ５はそれぞれＰＭＯＳトラン
ジスタ２１とカレントミラー回路を構成するため、各イ
ンバータＧｉのソース電流はＩ１に比例した電流量に制
御される。
【０００８】すなわち、電圧制御端子１に印加する制御
電圧ＣＶによって、各インバータＧｉのソース電流を制
御することにより、各インバータＧｉの信号伝播遅延時
間を変化させ、発振信号Ｓ２の発振周波数ｆを変更する
ことができる。
【０００９】上記構成のリング発振器は、図２０に示す
ように、ＩＣチップ１０内に形成された回路４１〜４３
の動作用のクロックＣＫを発生するクロック発生源４４
として用いられたり、図２１に示すように、位相比較器
５１、ローパスフィルタ５２及びＶＣＯ５３から構成さ
れ、基準信号Ｆ０に出力信号ＯＵＴを位相ロックするＰ
ＬＬ回路におけるＶＣＯ５３として用いられたりする。
【００１０】
【発明が解決しようとする課題】従来の電圧制御型のリ
ング発振器は以上のように構成されており、電圧制御端
子１に与える制御電圧ＣＶにより、発振信号Ｓ２の発振
周波数ｆを変更していた。
【００１１】しかしながら、従来のリング発振器のイン
バータのループ接続段数は固定であったため、発振信号
Ｓ２の発振周波数ｆの変更は制御電圧ＣＶによる個々の
インバータＧｉの信号伝播遅延時間の制御のみに頼って
いた。
【００１２】ところが、制御電圧ＣＶによる個々のイン
バータＧｉの信号伝播遅延時間の制御範囲は、インバー
タが誤動作しないレベルに制約されてしまうため、制御
電圧ＣＶにより変更可能な発振信号Ｓ２の発振周波数ｆ
の周波数帯域も狭い幅で制限されてしまうという問題点
があった。
【００１３】また、電源ＶＤＤの電圧値が低下すると、
インバータのソース電流が減少するめ、電圧が低レベル
の電源ＶＤＤで従来の電圧制御型のリング発振器が動作
する場合、制御電圧ＣＶで制御可能な発振周波数ｆの周
波数帯域がさらに減少する。このため、従来のリング発
振器の制御電圧ＣＶによる制御では、例えば、電源電圧
が５Ｖと３Ｖの場合に、それぞれて同一発振周波数の発
振信号Ｓ２を出力することができないという問題点があ
った。
【００１４】この発明は上記問題点を解決するためにな
されたもので、変更可能な発振信号の発振周波数帯域が
広いリング発振器を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明にかかるリング
発振器は、Ｎ個（ＮはＮ≧３を満足する奇数）のインバ
ータが第１段から第Ｎ段にかけて直列に接続されること
により構成され、第Ｎ段のインバータの出力を発振信号
として外部に出力するインバータ群と、外部より切り替
え信号を受け、該切り替え信号に基づき、前記インバー
タ群のループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する奇数）
を決定し、第Ｋ段のインバータの出力を第１段のインバ
ータの入力に帰還させるとともに、Ｋ＜Ｎの場合に、前
記インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバータ
を前記発振信号を導出するためのバッファとして利用す
る切り替え手段とを備えて構成される。
【００１６】この発明にかかる請求項２記載のリング発
振器は、Ｎ個（ＮはＮ≧３を満足する奇数）のインバー
タが第１段から第Ｎ段にかけて直列に接続されることに
より構成されるインバータ群と、電源電圧を受け、該電
源電圧の電圧値に基づき、電源検出信号を出力する電源
検出手段と、前記電源検出信号に基づき、前記インバー
タ群のループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する奇数）
を決定し、第Ｋ段のインバータの出力を第１段のインバ
ータの入力に帰還させ、発振信号を出力させるための切
り替え手段とを備えて構成される。
【００１７】この発明にかかる請求項３記載のリング発
振器は、Ｎ個（ＮはＮ≧３を満足する奇数）のインバー
タが第１段から第Ｎ段にかけて直列に接続されることに
より構成されるインバータ群と、シリアル入力データを
順次受け、前記シリアル入力データからなる格納データ
を複数のシフト出力信号としてパラレルに出力するシフ
トレジスタと、前記複数のシフト出力信号に基づき、前
記インバータ群のループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足
する奇数）を決定し、第Ｋ段のインバータの出力を第１
段のインバータの入力に帰還させ、発振信号を出力させ
るための切り替え手段とを備えて構成される。
【００１８】この発明にかかる請求項４記載のリング発
振器は、Ｎ個（ＮはＮ≧３を満足する奇数）のインバー
タが第１段から第Ｎ段にかけて直列に接続されることに
より構成されるインバータ群と、外部より切り替え信号
を受け、該切り替え信号に基づき、前記インバータ群の
ループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する奇数）を決定
し、第Ｋ段のインバータの出力を第１段のインバータの
入力に帰還させ、第Ｋ段のインバータの出力を発振信号
として出力させるとともに、Ｋ＜Ｎの場合に、前記イン
バータ群の第（Ｋ＋１）段〜第Ｎ段のインバータの出力
値を固定する切り替え手段とを備えて構成される。
【００１９】望ましい第１の態様として、請求項５記載
のリング発振器のように、制御電圧を受け、該制御電圧
に基づき、前記インバータ群の各インバータに流れる電
流量を変更する電流量制御手段をさらに備えてもよい。
【００２０】望ましい第２の態様として、請求項６記載
のリング発振器のように、制御電流を受け、該制御電流
に基づき、前記インバータ群の各インバータに流れる電
流量を変更する電流量制御手段をさらに備えてもよい。
【００２１】この発明にかかる請求項７記載のリング発
振器は、Ｎ個（ＮはＮ≧３を満足する奇数）のインバー
タが第１段から第Ｎ段にかけて直列に接続され、第Ｎ段
のインバータの出力を第１段のインバータの入力に帰還
させるとともに発振信号として出力するインバータ群
と、外部より第１の制御電圧を受け、該第１の制御電圧
に基づき、前記インバータ群を構成するＮ個のインバー
タのうち、一部のインバータに流れる電流量を変更する
第１の電流量制御手段と、外部より第２の制御電圧を受
け、該第２の制御電圧に基づき、前記インバータ群を構
成するＮ個のインバータのうち、他の一部のインバータ
に流れる電流量を変更する第２の電流量制御手段とを備
える。
【００２２】
【作用】この発明の請求項１記載のリング発振器におい
て、切り替え手段は、切り替え信号に基づき、Ｎ個のイ
ンバータからなるインバータ群のループ段数Ｋを決定
し、第Ｋ段のインバータの出力を第１段のインバータの
入力に帰還させるため、切り替え信号によりインバータ
群のインバータのループ段数を可変制御できる。
【００２３】さらに、切り替え手段は、Ｋ＜Ｎの場合
に、インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータの有効利用を図る
ことができる。
【００２４】この発明の請求項２記載のリング発振器に
おいて、電源電圧の電圧値に基づき、電源検出信号を出
力する電源検出手段と、電源検出信号に基づき、Ｎ個の
インバータからなるインバータ群のループ段数Ｋを決定
し、第Ｋ段のインバータの出力を第１段のインバータの
入力に帰還させ、発振信号を出力させるための切り替え
手段とを備えているため、電源電圧の電圧値の変動に伴
いインバータ群のインバータのループ段数を可変制御で
きる。
【００２５】この発明の請求項３記載のリング発振器に
おいて、シリアル入力データを順次受け、シリアル入力
データからなる格納データを複数のシフト出力信号とし
てパラレルに出力するシフトレジスタと、複数のシフト
出力信号に基づき、Ｎ個のインバータからなるインバー
タ群のループ段数Ｋを決定し、第Ｋ段のインバータの出
力を第１段のインバータの入力に帰還させ、発振信号を
出力させるための切り替え手段とを備えているため、シ
リアル入力データに基づきインバータ群のインバータの
ループ段数を可変制御できる。
【００２６】この発明の請求項４記載のリング発振器に
おいて、切り替え手段は、切り替え信号に基づき、Ｎ個
のインバータからなるインバータ群のループ段数Ｋを決
定し、第Ｋ段のインバータの出力を第１段のインバータ
の入力に帰還させ、第Ｋ段のインバータの出力を発振信
号として出力させるため、切り替え信号によりインバー
タ群のインバータのループ段数を可変制御できる。
【００２７】さらに、切り替え手段は、Ｋ＜Ｎの場合
に、インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバー
タの出力値を固定するため、ループを構成しないインバ
ータのに無駄な電流が流れるのを抑制することができ
る。
【００２８】この発明の請求項５記載のリング発振器に
おいて、電流量制御手段は、制御電圧に基づき、インバ
ータ群の各インバータに流れる電流量を変更することが
できるため、制御電圧に基づきインバータ群内でループ
を構成するインバータ全体の信号伝播遅延時間を制御す
ることができる。
【００２９】この発明の請求項６記載のリング発振器に
おいて、電流量制御手段は、制御電流に基づき、インバ
ータ群の各インバータに流れる電流量を変更することが
できるため、制御電流に基づきインバータ群内でループ
を構成するインバータ全体の信号伝播遅延時間を制御す
ることができる。加えて、制御電流によるインバータ内
部を流れる電流量制御は良好な制御特性を有するため、
精度よくインバータ全体の信号伝播遅延時間を制御する
ことができる。
【００３０】この発明の請求項７記載のリング発振器に
おいて、第１の制御電圧に基づき、インバータ群を構成
するＮ個のインバータのうち、一部のインバータに流れ
る電流量を変更する第１の電流量制御手段と、第２の制
御電圧に基づき、インバータ群を構成するＮ個のインバ
ータのうち、他の一部のインバータに流れる電流量を変
更する第２の電流量制御手段とを備えるため、第１の制
御電圧と第２の制御電圧との組合せに基づき、インバー
タ群内でループを構成するインバータ全体の信号伝播遅
延時間を制御することができる。
【００３１】
【実施例】＜第１の実施例＞以下に述べる第１の実施例
は請求項１記載のリング発振器に相当し、Ｎ＝５で、ル
ープ段数Ｋ＝｛３，５｝の場合を示している。
【００３２】図１はこの発明の第１の実施例であるリン
グ発振器の第１の態様の構成を示す回路図である。同図
に示すように、ＰＭＯＳトランジスタＱＰｉ（ｉ＝１〜
５）とＮＭＯＳトランジスタＱＮｉとを直列に接続した
ＣＭＯＳ構成を基本としたインバータＧｉがインバータ
Ｇ１からインバータＧ５にかけて直列に５段接続されて
インバータ群を形成し、最終段のインバータＧ５の出力
が出力端子２から発振信号Ｓ２として出力される。
【００３３】そして、３段目のインバータＧ３の出力が
トランスファゲートＴＦ１を介して初段のインバータＧ
１の入力に接続され、最終段のインバータＧ５の出力が
トランスファゲートＴＦ２を介してインバータＧ１の入
力に接続される。
【００３４】各インバータＧｉにおいて、ＰＭＯＳトラ
ンジスタＱＰｉのソースはＰＭＯＳトランジスタＴＰｉ
を介して電源ＶＤＤに接続されるとともに、ＮＭＯＳト
ランジスタＱＮｉのソースはＮＭＯＳトランジスタＴＮ
ｉを介して接地される。
【００３５】また、段数切り替え端子３より得られる切
り替え信号Ｓ３がＣＭＯＳトランスファゲートＴＦ１の
ＰＭＯＳゲート及びＣＭＯＳトランスファゲートＴＦ２
のＮＭＯＳゲートに付与され、切り替え信号Ｓ３がイン
バータＩＧ１を介して得られる反転切り替え信号バーＳ
３がＣＭＯＳトランスファゲートＴＦ１のＮＭＯＳゲー
ト及びＣＭＯＳトランスファゲートＴＦ２のＰＭＯＳゲ
ートに付与される。
【００３６】一方、電源ＶＤＤ，接地間にＰＭＯＳトラ
ンジスタ２１及びＮＭＯＳトランジスタ３１が直列に介
挿され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジ
スタＴＰ１〜ＴＰ５それぞれとカレントミラー接続され
る。また、ＮＭＯＳトランジスタ３１のゲートは電圧制
御端子１に接続されるとともに、ＮＭＯＳトランジスタ
ＴＮ１〜ＴＮ５と共通に接続される。なお、電圧制御端
子１には制御電圧ＣＶが付与される。
【００３７】このような構成において、切り替え信号Ｓ
３を“Ｈ”にすると、ＣＭＯＳトランスファゲートＴＦ
１がオフし、ＣＭＯＳトランスファゲートＴＦ２がオン
するため、５個のインバータＧ１〜Ｇ５がループ接続さ
れ、インバータＧ５の出力に接続された出力端子２か
ら、５段ループのインバータＧ１〜Ｇ５による発振信号
Ｓ２を得ることができる。
【００３８】一方、切り替え信号Ｓ３を“Ｌ”にする
と、ＣＭＯＳトランスファゲートＴＦ１がオンし、ＣＭ
ＯＳトランスファゲートＴＦ２がオフするため、３個の
インバータＧ１〜Ｇ３がループ接続され、インバータＧ
４及びインバータＧ５がインバータＧ３の出力おを受け
るバッファとして機能して、インバータＧ５の出力に接
続された出力端子２から、３段ループのインバータＧ１
〜Ｇ３による発振信号Ｓ２を得ることができる。
【００３９】このように、切り替え信号Ｓ３の“Ｈ”／
“Ｌ”により、ループ構成するインバータの数を５段／
３段に変更することにより、発振信号Ｓ２の発振周波数
ｆを比較的大きな周波数帯域で変更することができる。
【００４０】すなわち、ループ構成するインバータの段
数を多くすることにより発振周波数ｆを低く設定でき、
ループ構成するインバータの段数を少なくすることによ
り発振周波数ｆを高く設定することができる。
【００４１】加えて、ループを構成するインバータの数
を３段構成にした場合、ループを構成しないインバータ
Ｇ４及びインバータＧ５をバッファとして有効利用し、
装置の利用効率を高めることができる。
【００４２】また、従来同様、電圧制御端子１に印加す
る制御電圧ＣＶによって、各インバータＧｉのソース電
流を制御することにより、各インバータＧｉの信号伝播
遅延時間を変化させて、ループを構成するインバータ全
体の信号伝播遅延時間を変化させることにより、発振信
号Ｓ２の発振周波数ｆを変更することもできる。
【００４３】図２は第１の実施例のリング発振器の第２
の態様の構成を示す回路図である。同図に示すように、
ＮＭＯＳトランジスタ３２がＮＭＯＳトランジスタ３１
に対しカレントミラー接続される。そして、ＮＭＯＳト
ランジスタ３２のドレイン及びゲートが電流制御端子４
に接続され、ソースが接地される。電流制御端子４には
制御電流ＣＩが付与される。なお、他の構成及び切り替
え信号Ｓ３に基づく発振信号Ｓ２の発振周波数ｆの変更
動作は、図１で示したリング発振器と同様であるため説
明は省略する。
【００４４】このような構成において、電流制御端子４
に与える制御電流ＣＩの大きさにより、ＮＭＯＳトラン
ジスタ３１を流れる電流量を制御することにより、ＰＭ
ＯＳトランジスタ２１を流れる制御電流Ｉ１を決定す
る。
【００４５】その結果、ＮＭＯＳトランジスタＴＮ１〜
ＴＮ５のゲートも電流制御端子４に接続され、ＰＭＯＳ
トランジスタＴＰ１〜ＴＰ５はそれぞれＰＭＯＳトラン
ジスタ２１とカレントミラー回路を構成するため、各イ
ンバータＧｉのソース電流は制御電流Ｉ１に比例した電
流量に制御される。
【００４６】すなわち、電流制御端子４から供給する制
御電流ＣＩによって、各インバータＧｉのソース電流を
制御することにより、各インバータＧｉの信号伝播遅延
時間を変化させて、ループを構成するインバータ全体の
信号伝播遅延時間を変化させることにより、発振信号Ｓ
２の発振周波数ｆを変更することができる図３は、図１
で示したリング発振器における制御電圧ＣＶと発振周波
数ｆとの関係を示すグラフである。図３において、曲線
Ｌ１は５段のインバータループの場合、曲線Ｌ２は３段
のインバータループの場合を示している。同図に示すよ
うに、制御電圧ＣＶの上昇に伴い曲線Ｌ１及び曲線Ｌ２
は上昇カーブを描くがその変化は直線的でないため、制
御電圧ＣＶによる発振周波数ｆの制御は比較的困難を伴
う。
【００４７】図４は、図２で示したリング発振器におけ
る制御電流ＣＩと発振周波数ｆとの関係を示すグラフで
ある。図４において、直線Ｌ３は５段のインバータルー
プの場合、直線Ｌ４は３段のインバータループの場合を
示してしる。同図に示すように、発振周波数ｆは制御電
流ＣＩに比例して直線的に変化するため、制御電流ＣＩ
による発振周波数ｆの制御は比較的容易である。
【００４８】したがって、第１の実施例の第２の態様
は、制御電圧ＣＶによる発振周波数ｆの制御を、制御電
流ＣＩによる発振周波数ｆの制御に置き換える分、第１
の態様に比べ発振周波数ｆの制御が容易になる利点を有
する。
【００４９】＜第２の実施例＞以下に述べる第２の実施
例は請求項２記載のリング発振器に相当し、Ｎ＝５で、
ループ段数Ｋ＝｛３，５｝の場合を示している。
【００５０】図５はこの発明の第２の実施例であるリン
グ発振器の第１の態様の構成を示す回路図である。同図
に示すように、ＰＭＯＳトランジスタＱＰｉ（ｉ＝１〜
５）とＮＭＯＳトランジスタＱＮｉとを直列に接続した
ＣＭＯＳ構成を基本としたインバータＧｉが直列に５段
接続されてインバータ群を形成し、最終段のインバータ
Ｇ５の出力が出力端子２から発振信号Ｓ２として出力さ
れる。
【００５１】そして、３段目のインバータＧ３の出力が
トランスファゲートＴＦ１を介して初段のインバータＧ
１の入力に接続され、最終段のインバータＧ５の出力が
トランスファゲートＴＦ２を介してインバータＧ１の入
力に接続される。
【００５２】一方、電源検出回路５は電源ＶＤＤに接続
され、電源ＶＤＤの電圧値に基づき、電源検出信号Ｓ５
を出力する。この電源検出信号Ｓ５がＣＭＯＳトランス
ファゲートＴＦ１のＰＭＯＳゲート及びＣＭＯＳトラン
スファゲートＴＦ２のＮＭＯＳゲートに付与され、電源
検出信号Ｓ５がインバータＩＧ１を介して得られる反転
電源検出信号バーＳ５がＣＭＯＳトランスファゲートＴ
Ｆ１のＮＭＯＳゲート及びＣＭＯＳトランスファゲート
ＴＦ２のＰＭＯＳゲートに付与される。
【００５３】なお、他の構成は、図１で示した第１の実
施例の第１の構成と同様であるため、説明は省略する。
【００５４】図６は、図５の電源検出回路５の内部構成
を示す回路図である。同図に示すように、ドレイン及び
ゲートが共通接続されたＮＭＯＳトランジスタＴ１〜Ｔ
６が電源，接地間に直列にダイオード接続される。一
方、電源，接地間に抵抗Ｒ１及びＮＭＯＳトランジスタ
Ｔ７が直列に形成される。そして、４段目のＮＭＯＳト
ランジスタＴ４のドレイン及びゲートがＮＭＯＳトラン
ジスタＴ７のゲートに接続されるとともに、抵抗Ｒ２を
介して接地される。
【００５５】そして、抵抗Ｒ１とＮＭＯＳトランジスタ
Ｔ７のドレイン間のノードＮ１にインバータＩＧ２の入
力が接続され、このインバータＩＧ２の出力が電源検出
信号Ｓ５となる。なお、ＮＭＯＳトランジスタＴ１〜Ｔ
７それぞれの閾値電圧ＶTHは０．７Ｖ程度に設定され
る。また、抵抗Ｒ２の抵抗値は、ＮＭＯＳトランジスタ
Ｔ１〜Ｔ６のオン抵抗より十分大きく設定される。
【００５６】このような構成において、電源ＶＤＤが
４．２Ｖを下回る場合、ＮＭＯＳトランジスタＴ１〜Ｔ
６が完全にオンせず、一部がオフするため、ＮＭＯＳト
ランジスタＴ７のゲート電圧は抵抗Ｒ２を介して“Ｌ”
（接地レベル）となり、ＮＭＯＳトランジスタＴ７がオ
フし、電源検出信号Ｓ５は“Ｌ”となる。
【００５７】一方、電源ＶＤＤが４．２Ｖを上回る場
合、ＮＭＯＳトランジスタＴ１〜Ｔ６が完全にオンし、
ＮＭＯＳトランジスタＴ７のゲート電圧は２．１Ｖ以上
となり、ＮＭＯＳトランジスタＴ７の閾値電圧（０．７
Ｖ）を十分に上回るため、ＮＭＯＳトランジスタＴ７が
オンし、電源検出信号Ｓ５は“Ｈ”となる。
【００５８】したがって、電源ＶＤＤの電圧値が５Ｖの
場合に電源検出信号Ｓ５は確実に“Ｈ”となり、電源Ｖ
ＤＤの電圧値が３Ｖの場合に電源検出信号Ｓ５が確実に
“Ｌ”となる。
【００５９】このような構成において、電源ＶＤＤの電
圧値が３Ｖの場合、電源検出信号Ｓ５が“Ｌ”となり、
ＣＭＯＳトランスファゲートＴＦ１がオンし、ＣＭＯＳ
トランスファゲートＴＦ２がオフするため、３個のイン
バータＧ１〜Ｇ３がループ接続され、インバータＧ４及
びインバータＧ５をインバータＧ３の出力を受けるバッ
ファとして機能させて、インバータＧ５の出力に接続さ
れた出力端子２から、３段ループのインバータＧ１〜Ｇ
３による発振信号Ｓ２を得る。
【００６０】一方、電源ＶＤＤの電圧値が５Ｖの場合、
電源検出信号Ｓ５が“Ｈ”となり、ＣＭＯＳトランスフ
ァゲートＴＦ１がオフし、ＣＭＯＳトランスファゲート
ＴＦ２がオンするため、５個のインバータＧ１〜Ｇ５が
ループ接続され、インバータＧ５の出力に接続された出
力端子２から、５段ループのインバータＧ１〜Ｇ５によ
る発振信号Ｓ２を得る。
【００６１】このように、電源ＶＤＤの電圧値の５Ｖ／
３Ｖに基づく電源検出信号Ｓ５の“Ｈ”／“Ｌ”によ
り、ループ構成するインバータの数を５段／３段に変更
することにより、発振信号Ｓ２の発振周波数ｆを比較的
大きな周波数帯域で変更することができる。すなわち、
ループ構成するインバータの段数を多くすることにより
発振周波数ｆを低く設定でき、ループ構成するインバー
タの段数を少なくすることにより発振周波数ｆを高く設
定することができる。
【００６２】加えて、ループを構成するインバータの数
を３段構成にした場合、ループを構成しないインバータ
Ｇ４及びインバータＧ５をバッファとして有効利用する
ことができる。
【００６３】また、従来同様、電圧制御端子１に印加す
る制御電圧ＣＶによって、各インバータＧｉのソース電
流を制御することにより、各インバータＧｉの信号伝播
遅延時間を変化させて、ループを構成するインバータ全
体の信号伝播遅延時間を変化させることにより、発振信
号Ｓ２の発振周波数ｆを変更することができる。
【００６４】上記構成のリング発振器は、例えば、５
Ｖ，３Ｖの２種類の電圧値の電源ＶＤＤそれぞれで、同
一の発振周波数ｆの発振信号Ｓ２を出力させることがで
きる。以下、その説明を行うが、ここでは制御電圧ＣＶ
は一定であると仮定する。
【００６５】電源ＶＤＤが５Ｖの場合、図７に示すよう
に、各インバータＧ１〜Ｇ５それぞれの信号伝播遅延時
間ｔｄは比較的短かくなる。このとき、電源検出信号Ｓ
５が“Ｈ”となり、ＣＭＯＳトランスファゲートＴＦ１
がオフし、ＣＭＯＳトランスファゲートＴＦ２がオンす
るため、発振信号Ｓ２はインバータＧ１〜Ｇ５による５
段ループの発振信号となる。その結果、発振信号Ｓ２の
パルス幅Ｗ１＝５・ｔｄとなる。
【００６６】電源ＶＤＤが３Ｖの場合、図８に示すよう
に、各インバータＧ１〜Ｇ３それぞれの信号伝播遅延時
間ｔｄ′は比較的長くなる。ここで、あらかじめシミュ
レーション等の実験結果に基づき、ｔｄ′＝（５／３）
ｔｄとなるように、インバータＧ１〜Ｇ５のトランジス
タサイズ等を設定しておく。このとき、電源検出信号Ｓ
５が“Ｌ”となり、ＣＭＯＳトランスファゲートＴＦ１
がオンし、ＣＭＯＳトランスファゲートＴＦ２がオフす
るため、発振信号Ｓ２はインバータＧ１〜Ｇ３による３
段ループの発振信号となる。その結果、発振信号Ｓ２の
パルス幅Ｗ２＝３・ｔｄ′＝５・ｔｄ＝Ｗ１となる。
【００６７】このように、電源ＶＤＤの電位変化に伴い
ループを構成する個々のインバータの信号伝播遅延時間
が変化した場合、その変化をインバータの段数を変化さ
せて相殺することにより、５Ｖ，３Ｖの２種類の電圧値
の電源ＶＤＤそれぞれで、同一の発振周波数ｆの発振信
号Ｓ２を出力させることができる。
【００６８】図９は電源ＶＤＤの電圧値が５Ｖで、イン
バータＧ１〜Ｇ３による３段ループの発振信号として発
振信号Ｓ２を発振させたと仮定した場合を示すタイミン
グ図である。同図に示すように、発振信号Ｓ２のパルス
幅Ｗ３が非常に短くなる。すなわち、発振信号Ｓ２は発
振周波数ｆは非常に高くなる。
【００６９】図１０は電源ＶＤＤの電圧値が３Ｖで、イ
ンバータＧ１〜Ｇ５による５段ループの発振信号として
発振信号Ｓ２を発振させたと仮定した場合を示すタイミ
ング図である。同図に示すように、発振信号Ｓ２のパル
ス幅Ｗ４が非常に長くなる。すなわち、発振信号Ｓ２は
発振周波数ｆは非常に低くなる。
【００７０】図１１は第２の実施例のリング発振器の第
２の態様の構成を示す回路図である。同図に示すよう
に、ＮＭＯＳトランジスタ３２がＮＭＯＳトランジスタ
３１にカレントミラー接続される。そして、ＮＭＯＳト
ランジスタ３２のドレイン及びゲートが電流制御端子４
に接続され、ソースが接地される。電流制御端子４には
制御電流ＣＩが付与される。なお、他の構成は図５で示
したリング発振器と同様であるため、説明は省略する。
【００７１】このように構成することにより、図２で示
した第１の実施例のリング発振器の第２の態様と同様
に、電流制御端子４から供給する制御電流ＣＩによっ
て、各インバータＧｉのソース電流を制御することによ
り、各インバータＧｉの信号伝播遅延時間を変化させ、
ループを構成するインバータ全体の信号伝播遅延時間を
変化させることにより、発振信号Ｓ２の発振周波数ｆを
精度よく制御することができる。
【００７２】＜第３の実施例＞以下に述べる第３の実施
例は請求項３記載のリング発振器に相当し、Ｎ＝ｎで、
ループ段数Ｋ＝｛３，５，…，（ｎ−２）｝の場合を示
している。
【００７３】図１２はこの発明の第３の実施例であるリ
ング発振器の第１の態様の構成を示す回路図である。同
図に示すように、同図に示すようにＰＭＯＳトランジス
タＱＰｊ（ｊ＝１〜ｎ）とＮＭＯＳトランジスタＱＮｊ
とを直列に接続したＣＭＯＳ構成を基本としたインバー
タＧｊがインバータＧ１からインバータＧｎにかけて直
列にｎ段接続されてインバータ群を形成し、最終段のイ
ンバータＧｎの出力が出力端子２から発振信号Ｓ２とし
て出力される。
【００７４】そして、３段目のインバータＧ３の出力で
ある第１のループ出力が、トランスファゲートＴＦ１１
を介して初段のインバータＧ１の入力に接続され、５段
目のインバータＧ５の出力である第２のループ出力がト
ランスファゲートＴＦ１２及びＴＦ２１を介してインバ
ータＧ１の入力に接続される。
【００７５】さらに、６段目以降のインバータの出力の
いずれかがそれぞれ第３，第４，…，第（ｍ−１）のル
ープ出力が、複数のＣＭＯＳトランスファゲートを介し
てインバータＧ１の入力に接続され（図示せず）、（ｎ
−２）段目のインバータＧ（ｎ−２）の出力である第ｍ
のループ出力が、ＣＭＯＳトランスファゲートＴＦ１
ｍ、ＴＦ２（ｍ−１），…，ＴＦ２２，ＴＦ２１を介し
てインバータＧ１の入力に接続され、最終段のインバー
タの出力である第（ｍ＋１）のループが、ＣＭＯＳトラ
ンスファゲートＴＦ２ｍ，…，ＴＦ２２，ＴＦ２１を介
してインバータＧ１の入力に帰還する。
【００７６】シフトレジスタ６は、クロック信号ＣＫ及
びシリアル入力データＤＩを受け、クロック信号ＣＫに
同期して、シリアル入力データＤＩをシリアルに順次取
り込み、ｍビットのシリアル入力データＤＩで構成され
る格納データを、シフト出力信号ＳＦ１〜ＳＦｍとして
パラレルに段数切り替え端子Ｐ１〜Ｐｍに出力する。
【００７７】段数切り替え端子Ｐｋ（１≦ｋ≦ｍ）を介
して得られる各シフト出力信号ＳＦｋは、ＣＭＯＳトラ
ンスファゲートＴＦ１ｋのＰＭＯＳゲート及びＣＭＯＳ
トランスファゲートＴＦ２ｋのＮＭＯＳゲートに出力さ
れ、シフト出力信号ＳＦｋがインバータＩＧ１ｋを介し
て得られる反転シフト出力信号バーＳＦｋは、ＣＭＯＳ
トランスファゲートＴＦ１ｋのＮＭＯＳゲート及びＣＭ
ＯＳトランスファゲートＴＦ２ｋのＰＭＯＳゲートに出
力される。
【００７８】図１３は、図１２のシフトレジスタ６の内
部構成を示す回路図である。同図に示すように、ｍ個の
フリップフロップＦＦ１〜ＦＦｍが直列に接続される。
初段のフリップフロップＦＦ１のＤ入力にシリアル入力
データＤＩを受け、フリップフロップＦＦ１〜ＦＦｍの
Ｔ入力に共通のクロック信号ＣＫを受ける。そして、フ
リップフロップＦＦ１〜ＦＦｍのＱ出力からシフト出力
信号ＳＦ１〜ＳＦｍが出力される。
【００７９】このような構成において、まず、シリアル
入力データＤＩを順次与え、シフト出力信号ＳＦ１〜Ｓ
Ｆｍのうち、一のシフト出力信号ＳＦを“Ｌ”、他のシ
フト出力信号ＳＦがすべて“Ｈ”となるように、シフト
レジスタ６内に格納データを格納する。
【００８０】そして、シフト出力信号ＳＦ１〜ＳＦｍを
段数切り替え端子Ｐ１〜Ｐｍにそれぞれ付与することに
より、第１〜第（ｍ＋１）のループ出力のうち、一のル
ープ出力のみ有効にして、初段のインバータＧ１の入力
に帰還させることにより、リング発振器のインバータの
ループ段数を多段階に変更することができ、その結果、
出力端子２より得られる発振信号Ｓ２の発振周波数ｆを
多段階に変更することができる。
【００８１】このように、多段切り替え端子Ｐ１〜Ｐｍ
に付与するシフト出力信号ＳＦ１〜ＳＦｍの“Ｈ”／
“Ｌ”により、ループ構成するインバータの数を多段階
に変更することにより、発振信号Ｓ２の発振周波数ｆを
比較的大きな周波数帯域で細かく変更することができ
る。
【００８２】加えて、多段切り替え用の信号として、シ
フトレジスタ６のシフト出力信号ＳＦ１〜ＳＦｍを用い
るため、外部入力として、シリアル入力データＤＩ、ク
ロック信号ＣＫとの２つで済ますことができ、外部入力
ピン数を必要最小限に抑えることができる。
【００８３】また、従来同様、電圧制御端子１に印加す
る制御電圧ＣＶによって、各インバータＧ１〜Ｇｎのソ
ース電流を制御することにより、各インバータＧ１〜Ｇ
ｎの信号伝播遅延時間を変化させて、ループを構成する
インバータ全体の信号伝播遅延時間を変化させることに
より、発振信号Ｓ２の発振周波数ｆを変更することもで
きる。
【００８４】図１４は第３の実施例のリング発振器の第
２の態様の構成を示す回路図である。同図に示すよう
に、ＮＭＯＳトランジスタ３２がＮＭＯＳトランジスタ
３１にカレントミラー接続される。そして、ＮＭＯＳト
ランジスタ３２のドレイン及びゲートが電流制御端子４
に接続され、ソースが接地される。電流制御端子４には
制御電流ＣＩが付与される。なお、他の構成は図１２で
示したリング発振器と同様であるため、説明は省略す
る。
【００８５】このように構成することにより、図２で示
した第１の実施例のリング発振器の第２の態様と同様
に、電流制御端子４から供給する制御電流ＣＩによっ
て、各インバータＧｊのソース電流を制御することによ
り、各インバータＧｊの信号伝播遅延時間を変化させ
て、ループを構成するインバータ全体の信号伝播遅延時
間を変化させることにより、発振信号Ｓ２の発振周波数
ｆを精度よく制御することができる。
【００８６】＜第４の実施例＞以下に述べる第４の実施
例は請求項４記載のリング発振器に相当し、Ｎ＝５で、
ループ段数Ｋ＝｛３，５｝の場合を示している。
【００８７】図１５はこの発明の第４の実施例であるリ
ング発振器の第１の態様の構成を示す回路図である。同
図に示すように、５段のインバータＧ１〜Ｇ３、Ｇ４′
及びＧ５がインバータＧ１からインバータＧ５にかけて
直列に接続されてインバータ群を形成し、最終段のイン
バータＧ５の出力が出力端子２から発振信号Ｓ２として
出力される。
【００８８】インバータＧ１〜Ｇ３及びＧ５は、それぞ
れＰＭＯＳトランジスタＱＰ１〜ＱＰ３及びＱＰ５とＮ
ＭＯＳトランジスタＱＮ１〜ＱＮ３及びＱＮ５とをそれ
ぞれを直列に接続したＣＭＯＳ構成で基本形成される。
そして、インバータＧ１〜Ｇ３及びＧ５それぞれにおい
て、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３及びＱＰ５の
ソースはそれぞれＰＭＯＳトランジスタＴＰ１〜ＴＰ３
及びＴＰ５を介して、電源ＶＤＤに接続され、ＮＭＯＳ
トランジスタＱＮ１〜ＱＮ３及びＱＮ５のソースはそれ
ぞれＮＭＯＳトランジスタＴＮ１〜ＴＮ３及びＴＮ５を
介して接地される。
【００８９】一方、４段目のインバータＧ４′は、ＰＭ
ＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ
４とを直列に接続したＣＭＯＳ構成を基本とし、さら
に、ＰＭＯＳトランジスタＴＰ４，２２、ＮＭＯＳトラ
ンジスタＴＮ４，３３を備える。すなわち、ＰＭＯＳト
ランジスタＱＰ４とＰＭＯＳトランジスタ２２とのドレ
インが共通にＮＭＯＳトランジスタＱＮ４のドレインに
接続され、ＮＭＯＳトランジスタＱＮ４のソースがＮＭ
ＯＳトランジスタ３３のドレインに接続される。ＰＭＯ
ＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ４
のゲートが共通にインバータＧ３の出力に接続される。
そして、ＰＭＯＳトランジスタＱＰ４のソースがＰＭＯ
ＳトランジスタＴＰ４を介して電源ＶＤＤに接続され、
ＮＭＯＳトランジスタ３３のソースがＮＭＯＳトランジ
スタＴＮ４を介して接地される。
【００９０】そして、３段目のインバータＧ３の出力が
ＣＭＯＳトランスファゲートＴＦ３を介して、初段のイ
ンバータＧ１の入力に接続されるとともに出力端子２に
接続される。一方、最終段のインバータＧ５の出力がＣ
ＭＯＳトランスファゲートＴＦ４を介してインバータＧ
１の入力に接続されるとともに、出力端子２に接続され
る。
【００９１】また、段数切り替え端子３より得られる切
り替え信号Ｓ３がＣＭＯＳトランスファゲートＴＦ３の
ＰＭＯＳゲート及びＣＭＯＳトランスファゲートＴＦ４
のＮＭＯＳゲートに付与され、切り替え信号Ｓ３がイン
バータＩＧ３を介して得られる反転切り替え信号バーＳ
３がＣＭＯＳトランスファゲートＴＦ３のＮＭＯＳゲー
ト及びＣＭＯＳトランスファゲートＴＦ４のＰＭＯＳゲ
ートに付与される。
【００９２】さらに、切り替え信号Ｓ３がＰＭＯＳトラ
ンジスタ２２及びＮＭＯＳトランジスタ３３のゲートに
も付与される。
【００９３】したがって、インバータＧ３の出力及び切
り替え信号Ｓ３を入力としたＮＡＮＤゲートと等価な構
成をとる。その結果、インバータＧ４′は、切り替え信
号Ｓ３が“Ｈ”のとき、インバータＧ３の出力を入力と
した通常のインバータ機能を呈するが、切り替え信号Ｓ
３が“Ｌ”のとき、インバータＧ３の出力の“Ｈ”，
“Ｌ”に関係なく出力として固定値“Ｈ”を出力する固
定値出力機能を呈する。
【００９４】つまり、インバータＧ４′は、切り替え信
号Ｓ３により、インバータ機能及び固定値出力機能のう
ち、一方の機能に制御される。
【００９５】一方、電源ＶＤＤ，接地間にＰＭＯＳトラ
ンジスタ２１及びＮＭＯＳトランジスタ３１が直列に介
挿され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジ
スタＴＰ１〜ＴＰ５それぞれとカレントミラー接続され
る。また、ＮＭＯＳトランジスタ３１のゲートは電圧制
御端子１に接続されるとともに、ＮＭＯＳトランジスタ
ＴＮ１〜ＴＮ５と共通に接続される。なお、電圧制御端
子１には制御電圧ＣＶが付与される。が付与される。
【００９６】このような構成において、切り替え信号Ｓ
３を“Ｈ”にすると、ＣＭＯＳトランスファゲートＴＦ
３がオフし、ＣＭＯＳトランスファゲートＴＦ４がオン
し、インバータＧ５の出力が出力端子２に電気的に接続
されるとともに、インバータＧ４′がインバータとして
機能する。その結果、５個のインバータＧ１〜Ｇ５がル
ープ接続されて、出力端子２から、５段ループを構成す
るインバータＧ１〜Ｇ５による発振信号Ｓ２を得ること
ができる。
【００９７】一方、切り替え信号Ｓ３を“Ｌ”にする
と、ＣＭＯＳトランスファゲートＴＦ３がオンし、ＣＭ
ＯＳトランスファゲートＴＦ４がオフし、インバータＧ
３の出力が出力端子２に電気的に接続されるとともに、
インバータＧ４′の出力が“Ｈ”に固定される。その結
果、３個のインバータＧ１〜Ｇ３がループ接続されて、
出力端子２から、３段ループを構成するインバータＧ１
〜Ｇ３による発振信号Ｓ２を得ることができる。
【００９８】このとき、インバータＧ４及びインバータ
Ｇ５の出力がそれぞれ“Ｈ”及び“Ｌ”に固定される。
【００９９】また、従来同様、電圧制御端子１に印加す
る制御電圧ＣＶによって、各インバータＧ１〜Ｇ３、Ｇ
４′及びＧ５のソース電流を制御することにより、各イ
ンバータＧｉの信号伝播遅延時間を変化させて、ループ
を構成するインバータ全体の信号伝播遅延時間を変化さ
せることにより、発振信号Ｓ２の発振周波数ｆを変更す
ることができる。
【０１００】このように、第１の実施例同様、切り替え
信号Ｓ３の“Ｈ”／“Ｌ”により、ループ構成するイン
バータの数を５段／３段に変更することにより、発振信
号Ｓ２の発振周波数ｆを比較的大きな周波数帯域で変更
することができる。
【０１０１】加えて、ループを構成するインバータの数
を３段構成にした場合、ループを構成しないインバータ
Ｇ４及びインバータＧ５の出力電位を固定することいよ
り、インバータＧ４及びＧ５の出力の電位変化に伴う無
駄な消費電流を減少させ、低消費電力化を図るととも
に、ノイズの発生を抑制することができる。
【０１０２】図１６は第４の実施例のリング発振器の第
２の態様の構成を示す回路図である。同図に示すよう
に、ＮＭＯＳトランジスタ３２がＮＭＯＳトランジスタ
３１にカレントミラー接続される。そして、ＮＭＯＳト
ランジスタ３２のドレイン及びゲートが電流制御端子４
に接続され、ソースが接地される。電流制御端子４には
制御電流ＣＩが付与される。なお、他の構成は図１５で
示したリング発振器と同様であるため、説明は省略す
る。このような構成することにより、図２で示した第１
の実施例のリング発振器の第２の態様と同様にして、電
流制御端子４から供給する制御電流ＣＩによって、各イ
ンバータＧｉのソース電流を制御することにより、各イ
ンバータＧｉの信号伝播遅延時間を変化させ、発振信号
Ｓ２の発振周波数ｆを精度よく制御することができる。
【０１０３】＜第５の実施例＞以下に述べる第５の実施
例は請求項７記載のリング発振器に相当し、Ｎ＝５の場
合を示している。
【０１０４】図１７はこの発明の第５の実施例であるリ
ング発振器の構成を示す回路図である。同図に示すよう
に、ＰＭＯＳトランジスタＱＰｉ（ｉ＝１〜５）とＮＭ
ＯＳトランジスタＱＮｉと直列に接続したＣＭＯＳ構成
を基本としたインバータＧｉがインバータＧ１からイン
バータＧ５にかけて直列に５段接続されてインバータ群
が形成され、最終段のインバータＧ５の出力が出力端子
２から発振信号Ｓ２として出力されるとともに、初段の
インバータＧ１の入力に帰還する。
【０１０５】また、各インバータＧｉにおいて、ＰＭＯ
ＳトランジスタＱＰｉのソースはＰＭＯＳトランジスタ
ＴＰｉを介して電源ＶＤＤに接続されるとともに、ＮＭ
ＯＳトランジスタＱＮｉのソースはＮＭＯＳトランジス
タＴＮｉを介して接地される。
【０１０６】また、電源ＶＤＤ、接地間にＰＭＯＳトラ
ンジスタ２１Ａ及びＮＭＯＳトランジスタ３１Ａが直列
に介挿され、さらに、電源ＶＤＤ、接地間にＰＭＯＳト
ランジスタ２１Ｂ及びＮＭＯＳトランジスタ３１Ｂが直
列に介挿される。
【０１０７】そして、ＰＭＯＳトランジスタ２１ＡはＰ
ＭＯＳトランジスタＴＰ２及びＴＰ４それぞれとカレン
トミラー接続され、ＮＭＯＳトランジスタ３１Ａのゲー
トは電圧制御端子１Ａに接続されるとともに、ＮＭＯＳ
トランジスタＴＮ２及びＴＮ４と共通に接続される。な
お、電圧制御端子１Ａには制御電圧ＣＶＡが付与され
る。
【０１０８】一方、ＰＭＯＳトランジスタ２１ＢはＰＭ
ＯＳトランジスタＴＰ１、ＴＰ３及びＴＰ５それぞれと
カレントミラー接続され、ＮＭＯＳトランジスタ３１Ｂ
のゲートは電圧制御端子１Ｂに接続されるとともに、Ｎ
ＭＯＳトランジスタＴＮ１、ＴＮ３及びＴＮ５と共通に
接続される。なお、電圧制御端子１Ｂには制御電圧ＣＶ
Ｂが付与される。
【０１０９】このように構成することにより、電圧制御
端子１Ａに印加する制御電圧ＣＶＡによって、インバー
タＧ２、Ｇ４のソース電流を制御することにより、イン
バータＧ２、Ｇ４の信号伝播遅延時間を変化させ、電圧
制御端子１Ｂに印加する制御電圧ＣＶＢによって、イン
バータＧ１、Ｇ３及びＧ５のソース電流を制御すること
により、インバータＧ１、Ｇ３及びＧ５の信号伝播遅延
時間を変化させて、ループを構成するインバータ全体の
信号伝播遅延時間を変化させることにより、発振信号Ｓ
２の発振周波数ｆを変更することができる。
【０１１０】図１８は第５の実施例のリング発振器の動
作を示すタイミング図である。同図に示すように、制御
電圧ＣＶＡ及びＣＶＢを独立して設定することにより、
制御電圧ＣＶＢを比較的小さな値にして、インバータＧ
１，Ｇ３及びＧ５それぞれの信号伝播遅延時間を比較的
大きな遅延時間ＤＬに設定し、電源ＶＤＤの電圧値に近
い値に設定する等、制御電圧ＣＶＡを比較的大きな値に
して、インバータＧ２及びＧ４それぞれの信号伝播遅延
時間を比較的小さな遅延時間ＤＳに設定することによ
り、発振信号Ｓ２のパルス幅の大まかな変動を制御電圧
ＣＶＢで行い、細かな変動を制御電圧ＣＶＡで行うこと
ができる。
【０１１１】その結果、制御電圧ＣＶＡ及びＣＶＢに基
づき、発振信号Ｓ２の発振周波数ｆを比較的大きな周波
数帯域で変更させながら、より正確な値に設定すること
ができる。
【０１１２】＜その他＞なお、第１〜第４の実施例にお
いて、インバータ群の個数Ｎの範囲がＮ≧５を満足する
奇数で、ループ段数Ｋの範囲が３≦Ｋ≦Ｎの場合を示し
たが、ループ段数が１段のインバータ群から発振信号を
出力させることも原理的に可能であるため、ループ段数
Ｋの範囲は１≦Ｋ≦Ｎを満足する奇数でよく、インバー
タ群の個数ＮはＮ≧３を満足する奇数であればよい。
【０１１３】しかしながら、現実的には第１〜第４の実
施例のように、インバータ群の個数Ｎの範囲をＮ≧５を
満足する奇数に、ループ段数Ｋの範囲を３≦Ｋ≦Ｎを満
足する奇数に設定する方がよい。
【０１１４】
【発明の効果】以上説明したように、この発明の請求項
１記載のリング発振器における切り替え手段は、切り替
え信号に基づき、Ｎ個のインバータからなるインバータ
群のループ段数Ｋを決定し、第Ｋ段のインバータの出力
を第１段のインバータの入力に帰還させる。
【０１１５】その結果、切り替え信号によりインバータ
群のインバータのループ段数を可変制御して、広い周波
数帯域で発振信号の発振周波数を制御することができ
る。
【０１１６】さらに、切り替え手段は、Ｋ＜Ｎの場合
に、インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータを有効利用し、装
置の利用効率を高めることができる。
【０１１７】この発明の請求項２記載のリング発振器に
おいて、電源電圧の電圧値に基づき、電源検出信号を出
力する電源検出手段と、電源検出信号に基づき、Ｎ個の
インバータからなるインバータ群のループ段数Ｋを決定
し、第Ｋ段のインバータの出力を第１段のインバータの
入力に帰還させ、発振信号を出力させるための切り替え
手段とを備えている。
【０１１８】このため、電源電圧の電圧値の変動に伴い
インバータ群のインバータのループ段数を自動的に可変
制御して、広い周波数帯域で発振信号の発振周波数を制
御することができる。
【０１１９】この発明の請求項３記載のリング発振器に
おいて、外部よりシリアル入力データを順次受け、シリ
アル入力データからなる格納データを複数のシフト出力
信号としてパラレルに出力するシフトレジスタと、複数
のシフト出力信号に基づき、Ｎ個のインバータからなる
インバータ群のループ段数Ｋを決定し、第Ｋ段のインバ
ータの出力を第１段のインバータの入力に帰還させ、発
振信号を出力させるための切り替え手段とを備えてい
る。
【０１２０】このため、シリアル入力データに基づきイ
ンバータ群のインバータのループ段数を可変制御して、
広い周波数帯域で発振信号の発振周波数を制御すること
ができる。
【０１２１】加えて、外部より得る信号は、シフトレジ
スタが受けるシリアル入力データで済むため、外部入力
ピン数を必要最小限に抑えることができる。
【０１２２】この発明の請求項４記載のリング発振器に
おいて、切り替え手段は、切り替え信号に基づき、Ｎ個
のインバータからなるインバータ群のループ段数Ｋを決
定し、第Ｋ段のインバータの出力を第１段のインバータ
の入力に帰還させ、第Ｋ段のインバータの出力を発振信
号として出力させるため、切り替え信号によりインバー
タ群のインバータのループ段数を可変制御できる。
【０１２３】その結果、切り替え信号によりインバータ
群のインバータのループ段数を可変制御して、広い周波
数帯域で発振信号の発振周波数を制御することができ
る。
【０１２４】さらに、切り替え手段は、Ｋ＜Ｎの場合
に、インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバー
タの出力値を固定するため、ループを構成しないインバ
ータのに無駄な電流が流れるのを抑制して低消費電力化
を図ることができる。
【０１２５】この発明の請求項５記載のリング発振器に
おいて、さらに設けられた電流量制御手段は、制御電圧
に基づき、インバータ群の各インバータに流れる電流量
を変更することができる。
【０１２６】その結果、制御電圧に基づきインバータ群
内でループを構成するインバータ全体の信号伝播遅延時
間を制御することにより、発振信号の発振周波数を制御
することができる。
【０１２７】この発明の請求項６記載のリング発振器に
おいて、さらに設けられた電流量制御手段は、制御電流
に基づき、インバータ群の各インバータに流れる電流量
を変更することができる。
【０１２８】その結果、制御電流に基づきインバータ群
内でループを構成するインバータ全体の信号伝播遅延時
間を制御することにより、発振信号の発振周波数を精度
よく制御することができる。
【０１２９】この発明の請求項７記載のリング発振器に
おいて、第１の制御電圧に基づき、インバータ群を構成
するＮ個のインバータのうち、一部のインバータに流れ
る電流量を変更する第１の電流量制御手段と、第２の制
御電圧に基づき、インバータ群を構成するＮ個のインバ
ータのうち、他の一部のインバータに流れる電流量を変
更する第２の電圧制御手段とを備えるため、第１の制御
電圧と第２の制御電圧との組合せに基づき、インバータ
群内でループを構成するインバータ全体の信号伝播遅延
時間を制御することができる。
【０１３０】その結果、第１の制御電圧で発振信号の発
振周波数を大きく変動させ、第２の制御電圧で発振信号
の発振周波数を微小にに変動させることにより、比較的
広い周波数帯域で発振信号の発振周波数を精度よく制御
することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるリング発振器の
第１の態様の構成を示す回路図である。
【図２】この発明の第１の実施例であるリング発振器の
第２の態様の構成を示す回路図である。
【図３】図１のリング発振器の制御電圧に基づく発振周
波数の特性を示すグラフである。
【図４】図２のリング発振器の制御電圧に基づく発振周
波数の特性を示すグラフである。
【図５】この発明の第２の実施例であるリング発振器の
第１の態様の構成を示す回路図である。
【図６】図５の電源検出回路の内部構成の構成を示す回
路図である。
【図７】図５のリング発振器の動作を示すタイミング図
である。
【図８】図５のリング発振器の動作を示すタイミング図
である。
【図９】図５のリング発振器の動作を示すタイミング図
である。
【図１０】図５のリング発振器の動作を示すタイミング
図である。
【図１１】この発明の第２の実施例であるリング発振器
の第２の態様の構成を示す回路図である。
【図１２】この発明の第３の実施例であるリング発振器
の第１の態様の構成を示す回路図である。
【図１３】図１２のシフトレジスタの内部構成の構成を
示す回路図である。
【図１４】この発明の第３の実施例であるリング発振器
の第２の態様の構成を示す回路図である。
【図１５】この発明の第４の実施例であるリング発振器
の第１の態様の構成を示す回路図である。
【図１６】この発明の第４の実施例であるリング発振器
の第２の態様の構成を示す回路図である。
【図１７】この発明の第５の実施例であるリング発振器
の構成を示す回路図である。
【図１８】図１７のリング発振器の動作を示すタイミン
グ図である。
【図１９】従来のリング発振器の構成を示す回路図であ
る。
【図２０】リング発振器の適用分野を示す説明図であ
る。
【図２１】リング発振器の適用分野を示す説明図であ
る。
【符号の説明】
１ 電圧制御端子 １Ａ 電圧制御端子 １Ｂ 電圧制御端子 ２ 出力端子 ３ 段数切り替え端子 ４ 電流制御端子 ５ 電源検出回路 ６ シフトレジスタ ２２ ＰＭＯＳトランジスタ ３３ ＮＭＯＳトランジスタ Ｇ１〜Ｇ５ インバータ Ｇ４′ インバータ ＴＦ１〜ＴＦ４ ＣＭＯＳトランスファゲート ＴＦ１１〜ＴＦ１ｍ ＣＭＯＳトランスファゲート ＴＦ２１〜ＴＦ２ｍ ＣＭＯＳトランスファゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】さらに、切り替え手段は、Ｋ＜Ｎの場合
に、インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータの入力が浮くのを
防止することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】加えて、ループを構成するインバータの数
を３段構成にした場合、ループを構成しないインバータ
Ｇ４及びインバータＧ５をバッファとして利用し、ルー
プを構成しないインバータの入力が浮くのを防止するこ
とができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】このような構成において、電源ＶＤＤが
４．２Ｖ（トランジスタ１個の電圧降下を０．７Ｖとす
る）を下回る場合、ＮＭＯＳトランジスタＴ１〜Ｔ６が
完全にオンせず、ＮＭＯＳトランジスタＴ７のゲート電
圧は抵抗Ｒ２を介して“Ｌ”（接地レベル）となり、Ｎ
ＭＯＳトランジスタＴ７がオフし、電源検出信号Ｓ５は
“Ｌ”となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】加えて、ループを構成するインバータの数
を３段構成にした場合、ループを構成しないインバータ
Ｇ４及びインバータＧ５をバッファとして利用し、ルー
プを構成しないインバータの入力が浮くのを防止するこ
とができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正内容】
【０１１６】さらに、切り替え手段は、Ｋ＜Ｎの場合
に、インバータ群の第（Ｋ＋１）段〜第Ｎ段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータを利用し、ループ
を構成しないインバータの入力が浮くのを防止すること
ができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正内容】
【０１３０】その結果、第１の制御電圧で発振信号の発
振周波数を大きく変動させ、第２の制御電圧で発振信号
の発振周波数を微小に変動させることにより、比較的広
い周波数帯域で発振信号の発振周波数を精度よく制御す
ることができる。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ個（ＮはＮ≧３を満足する奇数）のイ
    ンバータが第１段から第Ｎ段にかけて直列に接続される
    ことにより構成され、第Ｎ段のインバータの出力を発振
    信号として外部に出力するインバータ群と、 切り替え信号を受け、該切り替え信号に基づき、前記イ
    ンバータ群のループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する
    奇数）を決定し、第Ｋ段のインバータの出力を第１段の
    インバータの入力に帰還させるとともに、Ｋ＜Ｎの場合
    に、前記インバータ群の第（Ｋ＋１）段〜第Ｎ段のイン
    バータを前記発振信号を導出するためのバッファとして
    利用する切り替え手段とを備えたリング発振器。
  2. 【請求項２】 Ｎ個（ＮはＮ≧３を満足する奇数）のイ
    ンバータが第１段から第Ｎ段にかけて直列に接続される
    ことにより構成されるインバータ群と、 電源電圧を受け、該電源電圧の電圧値に基づき、電源検
    出信号を出力する電源検出手段と、 前記電源検出信号に基づき、前記インバータ群のループ
    段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する奇数）を決定し、第
    Ｋ段のインバータの出力を第１段のインバータの入力に
    帰還させ、発振信号を出力させるための切り替え手段と
    を備えたリング発振器。
  3. 【請求項３】 Ｎ個（ＮはＮ≧３を満足する奇数）のイ
    ンバータが第１段から第Ｎ段にかけて直列に接続される
    ことにより構成されるインバータ群と、 シリアル入力データを順次受け、前記シリアル入力デー
    タからなる格納データを複数のシフト出力信号としてパ
    ラレルに出力するシフトレジスタと、 前記複数のシフト出力信号に基づき、前記インバータ群
    のループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する奇数）を決
    定し、第Ｋ段のインバータの出力を第１段のインバータ
    の入力に帰還させ、発振信号を出力させるための切り替
    え手段とを備えたリング発振器。
  4. 【請求項４】 Ｎ個（ＮはＮ≧３を満足する奇数）のイ
    ンバータが第１段から第Ｎ段にかけて直列に接続される
    ことにより構成されるインバータ群と、 切り替え信号を受け、該切り替え信号に基づき、前記イ
    ンバータ群のループ段数Ｋ（Ｋは１≦Ｋ≦Ｎを満足する
    奇数）を決定し、第Ｋ段のインバータの出力を第１段の
    インバータの入力に帰還させ、第Ｋ段のインバータの出
    力を発振信号として出力させるとともに、Ｋ＜Ｎの場合
    に、前記インバータ群の第（Ｋ＋１）段〜第Ｎ段のイン
    バータの出力値を固定する切り替え手段とを備えたリン
    グ発振器。
  5. 【請求項５】 制御電圧を受け、該制御電圧に基づき、
    前記インバータ群の各インバータに流れる電流量を変更
    する電流量制御手段をさらに備える請求項１ないし請求
    項４のいずれか１項に記載のリング発振器。
  6. 【請求項６】 制御電流を受け、該制御電流に基づき、
    前記インバータ群の各インバータに流れる電流量を変更
    する電流量制御手段をさらに備える請求項１ないし請求
    項４のいずれか１項に記載のリング発振器。
  7. 【請求項７】 Ｎ個（ＮはＮ≧３を満足する奇数）のイ
    ンバータが第１段から第Ｎ段にかけて直列に接続され、
    第Ｎ段のインバータの出力を第１段のインバータの入力
    に帰還させるとともに発振信号として出力するインバー
    タ群と、 第１の制御電圧を受け、該第１の制御電圧に基づき、前
    記インバータ群を構成するＮ個のインバータのうち、一
    部のインバータに流れる電流量を変更する第１の電流量
    制御手段と、 第２の制御電圧を受け、該第２の制御電圧に基づき、前
    記インバータ群を構成するＮ個のインバータのうち、他
    の一部のインバータに流れる電流量を変更する第２の電
    流量制御手段とを備えるリング発振器。
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