JPH0774596A - リング発振器 - Google Patents
リング発振器Info
- Publication number
- JPH0774596A JPH0774596A JP5216014A JP21601493A JPH0774596A JP H0774596 A JPH0774596 A JP H0774596A JP 5216014 A JP5216014 A JP 5216014A JP 21601493 A JP21601493 A JP 21601493A JP H0774596 A JPH0774596 A JP H0774596A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- stage
- inverters
- output
- loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 145
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 30
- 238000010586 diagram Methods 0.000 description 31
- 238000000034 method Methods 0.000 description 15
- 101100445400 Gibberella fujikuroi (strain CBS 195.34 / IMI 58289 / NRRL A-6831) TF22 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 101000743788 Homo sapiens Zinc finger protein 92 Proteins 0.000 description 1
- 102100039046 Zinc finger protein 92 Human genes 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 変更可能な発振信号の発振周波数帯域が広い
リング発振器を得る。 【構成】 インバータG1からインバータG5にかけて
直列に5段接続されてなるインバータ群において、イン
バータG3の出力をトランスファゲートTF1を介して
初段のインバータG1の入力に接続し、インバータG5
の出力をトランスファゲートTF2を介してインバータ
G1の入力に接続する。そして、切り替え信号S3が
“L”で、CMOSトランスファゲートTF1及びTG
2がそれぞれオン及びオフさせるように設定して、3個
のインバータG1〜G3をループ接続し、インバータG
4及びG5をインバータG3の出力を受けるバッファと
して機能させて、出力端子2から3段ループのインバー
タG1〜G3による発振信号S2を得る。一方、切り替
え信号S3が“H”で、5段ループのインバータG1〜
G5による発振信号S2を得るように設定する。
リング発振器を得る。 【構成】 インバータG1からインバータG5にかけて
直列に5段接続されてなるインバータ群において、イン
バータG3の出力をトランスファゲートTF1を介して
初段のインバータG1の入力に接続し、インバータG5
の出力をトランスファゲートTF2を介してインバータ
G1の入力に接続する。そして、切り替え信号S3が
“L”で、CMOSトランスファゲートTF1及びTG
2がそれぞれオン及びオフさせるように設定して、3個
のインバータG1〜G3をループ接続し、インバータG
4及びG5をインバータG3の出力を受けるバッファと
して機能させて、出力端子2から3段ループのインバー
タG1〜G3による発振信号S2を得る。一方、切り替
え信号S3が“H”で、5段ループのインバータG1〜
G5による発振信号S2を得るように設定する。
Description
【0001】
【産業上の利用分野】この発明はPLL回路の電圧制御
発振器等に用いられるリング発振器に関する。
発振器等に用いられるリング発振器に関する。
【0002】
【従来の技術】図19は、従来の電圧制御型のリング発
振器の内部構成を示す回路図である。同図に示すよう
に、PMOSトランジスタQPi(i=1〜5)とNM
OSトランジスタQNiとのCMOS構成を基本とした
インバータGiがインバータG1からインバータG5に
かけて直列に5段接続されてインバータ群を形成し、最
終段のインバータG5の出力が出力端子2から発振信号
S2として外部に出力するとともに、初段のインバータ
G1の入力に帰還してインバータG1〜G5による5段
ループを構成する。
振器の内部構成を示す回路図である。同図に示すよう
に、PMOSトランジスタQPi(i=1〜5)とNM
OSトランジスタQNiとのCMOS構成を基本とした
インバータGiがインバータG1からインバータG5に
かけて直列に5段接続されてインバータ群を形成し、最
終段のインバータG5の出力が出力端子2から発振信号
S2として外部に出力するとともに、初段のインバータ
G1の入力に帰還してインバータG1〜G5による5段
ループを構成する。
【0003】また、各インバータGiにおいて、PMO
SトランジスタQPiのソースはPMOSトランジスタ
TPiを介して電源VDDに接続されるとともに、NM
OSトランジスタQNiのソースはNMOSトランジス
タTNiを介して接地される。
SトランジスタQPiのソースはPMOSトランジスタ
TPiを介して電源VDDに接続されるとともに、NM
OSトランジスタQNiのソースはNMOSトランジス
タTNiを介して接地される。
【0004】一方、電源VDD,接地間にPMOSトラ
ンジスタ21及びNMOSトランジスタ31が直列に介
挿され、PMOSトランジスタ21はPMOSトランジ
スタTP1〜TP5それぞれとカレントミラー接続され
る。また、NMOSトランジスタ31のゲートは電圧制
御端子1に接続されるとともに、NMOSトランジスタ
TN1〜TN5と共通に接続される。なお、電圧制御端
子1には制御電圧CVが付与される。
ンジスタ21及びNMOSトランジスタ31が直列に介
挿され、PMOSトランジスタ21はPMOSトランジ
スタTP1〜TP5それぞれとカレントミラー接続され
る。また、NMOSトランジスタ31のゲートは電圧制
御端子1に接続されるとともに、NMOSトランジスタ
TN1〜TN5と共通に接続される。なお、電圧制御端
子1には制御電圧CVが付与される。
【0005】このように、奇数個(5個)のインバータ
がループ接続されるため、インバータG5の出力に接続
された出力端子2から所定の発振周波数fで発振する発
振信号S2を得ることができる。この発振信号S2の発
振周波数fは、ループを構成するインバータの段数及び
個々の各インバータの信号伝播遅延時間によって決定す
る。
がループ接続されるため、インバータG5の出力に接続
された出力端子2から所定の発振周波数fで発振する発
振信号S2を得ることができる。この発振信号S2の発
振周波数fは、ループを構成するインバータの段数及び
個々の各インバータの信号伝播遅延時間によって決定す
る。
【0006】一方、電圧制御端子1に与える制御電圧C
Vの大きさにより、NMOSトランジスタ31を流れる
電流量を制御することにより、PMOSトランジスタ2
1を流れる制御電流I1を決定する。
Vの大きさにより、NMOSトランジスタ31を流れる
電流量を制御することにより、PMOSトランジスタ2
1を流れる制御電流I1を決定する。
【0007】その結果、NMOSトランジスタTN1〜
TN5のゲートも電圧制御端子1に接続され、PMOS
トランジスタTP1〜TP5はそれぞれPMOSトラン
ジスタ21とカレントミラー回路を構成するため、各イ
ンバータGiのソース電流はI1に比例した電流量に制
御される。
TN5のゲートも電圧制御端子1に接続され、PMOS
トランジスタTP1〜TP5はそれぞれPMOSトラン
ジスタ21とカレントミラー回路を構成するため、各イ
ンバータGiのソース電流はI1に比例した電流量に制
御される。
【0008】すなわち、電圧制御端子1に印加する制御
電圧CVによって、各インバータGiのソース電流を制
御することにより、各インバータGiの信号伝播遅延時
間を変化させ、発振信号S2の発振周波数fを変更する
ことができる。
電圧CVによって、各インバータGiのソース電流を制
御することにより、各インバータGiの信号伝播遅延時
間を変化させ、発振信号S2の発振周波数fを変更する
ことができる。
【0009】上記構成のリング発振器は、図20に示す
ように、ICチップ10内に形成された回路41〜43
の動作用のクロックCKを発生するクロック発生源44
として用いられたり、図21に示すように、位相比較器
51、ローパスフィルタ52及びVCO53から構成さ
れ、基準信号F0に出力信号OUTを位相ロックするP
LL回路におけるVCO53として用いられたりする。
ように、ICチップ10内に形成された回路41〜43
の動作用のクロックCKを発生するクロック発生源44
として用いられたり、図21に示すように、位相比較器
51、ローパスフィルタ52及びVCO53から構成さ
れ、基準信号F0に出力信号OUTを位相ロックするP
LL回路におけるVCO53として用いられたりする。
【0010】
【発明が解決しようとする課題】従来の電圧制御型のリ
ング発振器は以上のように構成されており、電圧制御端
子1に与える制御電圧CVにより、発振信号S2の発振
周波数fを変更していた。
ング発振器は以上のように構成されており、電圧制御端
子1に与える制御電圧CVにより、発振信号S2の発振
周波数fを変更していた。
【0011】しかしながら、従来のリング発振器のイン
バータのループ接続段数は固定であったため、発振信号
S2の発振周波数fの変更は制御電圧CVによる個々の
インバータGiの信号伝播遅延時間の制御のみに頼って
いた。
バータのループ接続段数は固定であったため、発振信号
S2の発振周波数fの変更は制御電圧CVによる個々の
インバータGiの信号伝播遅延時間の制御のみに頼って
いた。
【0012】ところが、制御電圧CVによる個々のイン
バータGiの信号伝播遅延時間の制御範囲は、インバー
タが誤動作しないレベルに制約されてしまうため、制御
電圧CVにより変更可能な発振信号S2の発振周波数f
の周波数帯域も狭い幅で制限されてしまうという問題点
があった。
バータGiの信号伝播遅延時間の制御範囲は、インバー
タが誤動作しないレベルに制約されてしまうため、制御
電圧CVにより変更可能な発振信号S2の発振周波数f
の周波数帯域も狭い幅で制限されてしまうという問題点
があった。
【0013】また、電源VDDの電圧値が低下すると、
インバータのソース電流が減少するめ、電圧が低レベル
の電源VDDで従来の電圧制御型のリング発振器が動作
する場合、制御電圧CVで制御可能な発振周波数fの周
波数帯域がさらに減少する。このため、従来のリング発
振器の制御電圧CVによる制御では、例えば、電源電圧
が5Vと3Vの場合に、それぞれて同一発振周波数の発
振信号S2を出力することができないという問題点があ
った。
インバータのソース電流が減少するめ、電圧が低レベル
の電源VDDで従来の電圧制御型のリング発振器が動作
する場合、制御電圧CVで制御可能な発振周波数fの周
波数帯域がさらに減少する。このため、従来のリング発
振器の制御電圧CVによる制御では、例えば、電源電圧
が5Vと3Vの場合に、それぞれて同一発振周波数の発
振信号S2を出力することができないという問題点があ
った。
【0014】この発明は上記問題点を解決するためにな
されたもので、変更可能な発振信号の発振周波数帯域が
広いリング発振器を得ることを目的とする。
されたもので、変更可能な発振信号の発振周波数帯域が
広いリング発振器を得ることを目的とする。
【0015】
【課題を解決するための手段】この発明にかかるリング
発振器は、N個(NはN≧3を満足する奇数)のインバ
ータが第1段から第N段にかけて直列に接続されること
により構成され、第N段のインバータの出力を発振信号
として外部に出力するインバータ群と、外部より切り替
え信号を受け、該切り替え信号に基づき、前記インバー
タ群のループ段数K(Kは1≦K≦Nを満足する奇数)
を決定し、第K段のインバータの出力を第1段のインバ
ータの入力に帰還させるとともに、K<Nの場合に、前
記インバータ群の第(K+1)段〜第N段のインバータ
を前記発振信号を導出するためのバッファとして利用す
る切り替え手段とを備えて構成される。
発振器は、N個(NはN≧3を満足する奇数)のインバ
ータが第1段から第N段にかけて直列に接続されること
により構成され、第N段のインバータの出力を発振信号
として外部に出力するインバータ群と、外部より切り替
え信号を受け、該切り替え信号に基づき、前記インバー
タ群のループ段数K(Kは1≦K≦Nを満足する奇数)
を決定し、第K段のインバータの出力を第1段のインバ
ータの入力に帰還させるとともに、K<Nの場合に、前
記インバータ群の第(K+1)段〜第N段のインバータ
を前記発振信号を導出するためのバッファとして利用す
る切り替え手段とを備えて構成される。
【0016】この発明にかかる請求項2記載のリング発
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続されることに
より構成されるインバータ群と、電源電圧を受け、該電
源電圧の電圧値に基づき、電源検出信号を出力する電源
検出手段と、前記電源検出信号に基づき、前記インバー
タ群のループ段数K(Kは1≦K≦Nを満足する奇数)
を決定し、第K段のインバータの出力を第1段のインバ
ータの入力に帰還させ、発振信号を出力させるための切
り替え手段とを備えて構成される。
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続されることに
より構成されるインバータ群と、電源電圧を受け、該電
源電圧の電圧値に基づき、電源検出信号を出力する電源
検出手段と、前記電源検出信号に基づき、前記インバー
タ群のループ段数K(Kは1≦K≦Nを満足する奇数)
を決定し、第K段のインバータの出力を第1段のインバ
ータの入力に帰還させ、発振信号を出力させるための切
り替え手段とを備えて構成される。
【0017】この発明にかかる請求項3記載のリング発
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続されることに
より構成されるインバータ群と、シリアル入力データを
順次受け、前記シリアル入力データからなる格納データ
を複数のシフト出力信号としてパラレルに出力するシフ
トレジスタと、前記複数のシフト出力信号に基づき、前
記インバータ群のループ段数K(Kは1≦K≦Nを満足
する奇数)を決定し、第K段のインバータの出力を第1
段のインバータの入力に帰還させ、発振信号を出力させ
るための切り替え手段とを備えて構成される。
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続されることに
より構成されるインバータ群と、シリアル入力データを
順次受け、前記シリアル入力データからなる格納データ
を複数のシフト出力信号としてパラレルに出力するシフ
トレジスタと、前記複数のシフト出力信号に基づき、前
記インバータ群のループ段数K(Kは1≦K≦Nを満足
する奇数)を決定し、第K段のインバータの出力を第1
段のインバータの入力に帰還させ、発振信号を出力させ
るための切り替え手段とを備えて構成される。
【0018】この発明にかかる請求項4記載のリング発
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続されることに
より構成されるインバータ群と、外部より切り替え信号
を受け、該切り替え信号に基づき、前記インバータ群の
ループ段数K(Kは1≦K≦Nを満足する奇数)を決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させ、第K段のインバータの出力を発振信号
として出力させるとともに、K<Nの場合に、前記イン
バータ群の第(K+1)段〜第N段のインバータの出力
値を固定する切り替え手段とを備えて構成される。
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続されることに
より構成されるインバータ群と、外部より切り替え信号
を受け、該切り替え信号に基づき、前記インバータ群の
ループ段数K(Kは1≦K≦Nを満足する奇数)を決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させ、第K段のインバータの出力を発振信号
として出力させるとともに、K<Nの場合に、前記イン
バータ群の第(K+1)段〜第N段のインバータの出力
値を固定する切り替え手段とを備えて構成される。
【0019】望ましい第1の態様として、請求項5記載
のリング発振器のように、制御電圧を受け、該制御電圧
に基づき、前記インバータ群の各インバータに流れる電
流量を変更する電流量制御手段をさらに備えてもよい。
のリング発振器のように、制御電圧を受け、該制御電圧
に基づき、前記インバータ群の各インバータに流れる電
流量を変更する電流量制御手段をさらに備えてもよい。
【0020】望ましい第2の態様として、請求項6記載
のリング発振器のように、制御電流を受け、該制御電流
に基づき、前記インバータ群の各インバータに流れる電
流量を変更する電流量制御手段をさらに備えてもよい。
のリング発振器のように、制御電流を受け、該制御電流
に基づき、前記インバータ群の各インバータに流れる電
流量を変更する電流量制御手段をさらに備えてもよい。
【0021】この発明にかかる請求項7記載のリング発
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続され、第N段
のインバータの出力を第1段のインバータの入力に帰還
させるとともに発振信号として出力するインバータ群
と、外部より第1の制御電圧を受け、該第1の制御電圧
に基づき、前記インバータ群を構成するN個のインバー
タのうち、一部のインバータに流れる電流量を変更する
第1の電流量制御手段と、外部より第2の制御電圧を受
け、該第2の制御電圧に基づき、前記インバータ群を構
成するN個のインバータのうち、他の一部のインバータ
に流れる電流量を変更する第2の電流量制御手段とを備
える。
振器は、N個(NはN≧3を満足する奇数)のインバー
タが第1段から第N段にかけて直列に接続され、第N段
のインバータの出力を第1段のインバータの入力に帰還
させるとともに発振信号として出力するインバータ群
と、外部より第1の制御電圧を受け、該第1の制御電圧
に基づき、前記インバータ群を構成するN個のインバー
タのうち、一部のインバータに流れる電流量を変更する
第1の電流量制御手段と、外部より第2の制御電圧を受
け、該第2の制御電圧に基づき、前記インバータ群を構
成するN個のインバータのうち、他の一部のインバータ
に流れる電流量を変更する第2の電流量制御手段とを備
える。
【0022】
【作用】この発明の請求項1記載のリング発振器におい
て、切り替え手段は、切り替え信号に基づき、N個のイ
ンバータからなるインバータ群のループ段数Kを決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させるため、切り替え信号によりインバータ
群のインバータのループ段数を可変制御できる。
て、切り替え手段は、切り替え信号に基づき、N個のイ
ンバータからなるインバータ群のループ段数Kを決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させるため、切り替え信号によりインバータ
群のインバータのループ段数を可変制御できる。
【0023】さらに、切り替え手段は、K<Nの場合
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータの有効利用を図る
ことができる。
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータの有効利用を図る
ことができる。
【0024】この発明の請求項2記載のリング発振器に
おいて、電源電圧の電圧値に基づき、電源検出信号を出
力する電源検出手段と、電源検出信号に基づき、N個の
インバータからなるインバータ群のループ段数Kを決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させ、発振信号を出力させるための切り替え
手段とを備えているため、電源電圧の電圧値の変動に伴
いインバータ群のインバータのループ段数を可変制御で
きる。
おいて、電源電圧の電圧値に基づき、電源検出信号を出
力する電源検出手段と、電源検出信号に基づき、N個の
インバータからなるインバータ群のループ段数Kを決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させ、発振信号を出力させるための切り替え
手段とを備えているため、電源電圧の電圧値の変動に伴
いインバータ群のインバータのループ段数を可変制御で
きる。
【0025】この発明の請求項3記載のリング発振器に
おいて、シリアル入力データを順次受け、シリアル入力
データからなる格納データを複数のシフト出力信号とし
てパラレルに出力するシフトレジスタと、複数のシフト
出力信号に基づき、N個のインバータからなるインバー
タ群のループ段数Kを決定し、第K段のインバータの出
力を第1段のインバータの入力に帰還させ、発振信号を
出力させるための切り替え手段とを備えているため、シ
リアル入力データに基づきインバータ群のインバータの
ループ段数を可変制御できる。
おいて、シリアル入力データを順次受け、シリアル入力
データからなる格納データを複数のシフト出力信号とし
てパラレルに出力するシフトレジスタと、複数のシフト
出力信号に基づき、N個のインバータからなるインバー
タ群のループ段数Kを決定し、第K段のインバータの出
力を第1段のインバータの入力に帰還させ、発振信号を
出力させるための切り替え手段とを備えているため、シ
リアル入力データに基づきインバータ群のインバータの
ループ段数を可変制御できる。
【0026】この発明の請求項4記載のリング発振器に
おいて、切り替え手段は、切り替え信号に基づき、N個
のインバータからなるインバータ群のループ段数Kを決
定し、第K段のインバータの出力を第1段のインバータ
の入力に帰還させ、第K段のインバータの出力を発振信
号として出力させるため、切り替え信号によりインバー
タ群のインバータのループ段数を可変制御できる。
おいて、切り替え手段は、切り替え信号に基づき、N個
のインバータからなるインバータ群のループ段数Kを決
定し、第K段のインバータの出力を第1段のインバータ
の入力に帰還させ、第K段のインバータの出力を発振信
号として出力させるため、切り替え信号によりインバー
タ群のインバータのループ段数を可変制御できる。
【0027】さらに、切り替え手段は、K<Nの場合
に、インバータ群の第(K+1)段〜第N段のインバー
タの出力値を固定するため、ループを構成しないインバ
ータのに無駄な電流が流れるのを抑制することができ
る。
に、インバータ群の第(K+1)段〜第N段のインバー
タの出力値を固定するため、ループを構成しないインバ
ータのに無駄な電流が流れるのを抑制することができ
る。
【0028】この発明の請求項5記載のリング発振器に
おいて、電流量制御手段は、制御電圧に基づき、インバ
ータ群の各インバータに流れる電流量を変更することが
できるため、制御電圧に基づきインバータ群内でループ
を構成するインバータ全体の信号伝播遅延時間を制御す
ることができる。
おいて、電流量制御手段は、制御電圧に基づき、インバ
ータ群の各インバータに流れる電流量を変更することが
できるため、制御電圧に基づきインバータ群内でループ
を構成するインバータ全体の信号伝播遅延時間を制御す
ることができる。
【0029】この発明の請求項6記載のリング発振器に
おいて、電流量制御手段は、制御電流に基づき、インバ
ータ群の各インバータに流れる電流量を変更することが
できるため、制御電流に基づきインバータ群内でループ
を構成するインバータ全体の信号伝播遅延時間を制御す
ることができる。加えて、制御電流によるインバータ内
部を流れる電流量制御は良好な制御特性を有するため、
精度よくインバータ全体の信号伝播遅延時間を制御する
ことができる。
おいて、電流量制御手段は、制御電流に基づき、インバ
ータ群の各インバータに流れる電流量を変更することが
できるため、制御電流に基づきインバータ群内でループ
を構成するインバータ全体の信号伝播遅延時間を制御す
ることができる。加えて、制御電流によるインバータ内
部を流れる電流量制御は良好な制御特性を有するため、
精度よくインバータ全体の信号伝播遅延時間を制御する
ことができる。
【0030】この発明の請求項7記載のリング発振器に
おいて、第1の制御電圧に基づき、インバータ群を構成
するN個のインバータのうち、一部のインバータに流れ
る電流量を変更する第1の電流量制御手段と、第2の制
御電圧に基づき、インバータ群を構成するN個のインバ
ータのうち、他の一部のインバータに流れる電流量を変
更する第2の電流量制御手段とを備えるため、第1の制
御電圧と第2の制御電圧との組合せに基づき、インバー
タ群内でループを構成するインバータ全体の信号伝播遅
延時間を制御することができる。
おいて、第1の制御電圧に基づき、インバータ群を構成
するN個のインバータのうち、一部のインバータに流れ
る電流量を変更する第1の電流量制御手段と、第2の制
御電圧に基づき、インバータ群を構成するN個のインバ
ータのうち、他の一部のインバータに流れる電流量を変
更する第2の電流量制御手段とを備えるため、第1の制
御電圧と第2の制御電圧との組合せに基づき、インバー
タ群内でループを構成するインバータ全体の信号伝播遅
延時間を制御することができる。
【0031】
【実施例】<第1の実施例>以下に述べる第1の実施例
は請求項1記載のリング発振器に相当し、N=5で、ル
ープ段数K={3,5}の場合を示している。
は請求項1記載のリング発振器に相当し、N=5で、ル
ープ段数K={3,5}の場合を示している。
【0032】図1はこの発明の第1の実施例であるリン
グ発振器の第1の態様の構成を示す回路図である。同図
に示すように、PMOSトランジスタQPi(i=1〜
5)とNMOSトランジスタQNiとを直列に接続した
CMOS構成を基本としたインバータGiがインバータ
G1からインバータG5にかけて直列に5段接続されて
インバータ群を形成し、最終段のインバータG5の出力
が出力端子2から発振信号S2として出力される。
グ発振器の第1の態様の構成を示す回路図である。同図
に示すように、PMOSトランジスタQPi(i=1〜
5)とNMOSトランジスタQNiとを直列に接続した
CMOS構成を基本としたインバータGiがインバータ
G1からインバータG5にかけて直列に5段接続されて
インバータ群を形成し、最終段のインバータG5の出力
が出力端子2から発振信号S2として出力される。
【0033】そして、3段目のインバータG3の出力が
トランスファゲートTF1を介して初段のインバータG
1の入力に接続され、最終段のインバータG5の出力が
トランスファゲートTF2を介してインバータG1の入
力に接続される。
トランスファゲートTF1を介して初段のインバータG
1の入力に接続され、最終段のインバータG5の出力が
トランスファゲートTF2を介してインバータG1の入
力に接続される。
【0034】各インバータGiにおいて、PMOSトラ
ンジスタQPiのソースはPMOSトランジスタTPi
を介して電源VDDに接続されるとともに、NMOSト
ランジスタQNiのソースはNMOSトランジスタTN
iを介して接地される。
ンジスタQPiのソースはPMOSトランジスタTPi
を介して電源VDDに接続されるとともに、NMOSト
ランジスタQNiのソースはNMOSトランジスタTN
iを介して接地される。
【0035】また、段数切り替え端子3より得られる切
り替え信号S3がCMOSトランスファゲートTF1の
PMOSゲート及びCMOSトランスファゲートTF2
のNMOSゲートに付与され、切り替え信号S3がイン
バータIG1を介して得られる反転切り替え信号バーS
3がCMOSトランスファゲートTF1のNMOSゲー
ト及びCMOSトランスファゲートTF2のPMOSゲ
ートに付与される。
り替え信号S3がCMOSトランスファゲートTF1の
PMOSゲート及びCMOSトランスファゲートTF2
のNMOSゲートに付与され、切り替え信号S3がイン
バータIG1を介して得られる反転切り替え信号バーS
3がCMOSトランスファゲートTF1のNMOSゲー
ト及びCMOSトランスファゲートTF2のPMOSゲ
ートに付与される。
【0036】一方、電源VDD,接地間にPMOSトラ
ンジスタ21及びNMOSトランジスタ31が直列に介
挿され、PMOSトランジスタ21はPMOSトランジ
スタTP1〜TP5それぞれとカレントミラー接続され
る。また、NMOSトランジスタ31のゲートは電圧制
御端子1に接続されるとともに、NMOSトランジスタ
TN1〜TN5と共通に接続される。なお、電圧制御端
子1には制御電圧CVが付与される。
ンジスタ21及びNMOSトランジスタ31が直列に介
挿され、PMOSトランジスタ21はPMOSトランジ
スタTP1〜TP5それぞれとカレントミラー接続され
る。また、NMOSトランジスタ31のゲートは電圧制
御端子1に接続されるとともに、NMOSトランジスタ
TN1〜TN5と共通に接続される。なお、電圧制御端
子1には制御電圧CVが付与される。
【0037】このような構成において、切り替え信号S
3を“H”にすると、CMOSトランスファゲートTF
1がオフし、CMOSトランスファゲートTF2がオン
するため、5個のインバータG1〜G5がループ接続さ
れ、インバータG5の出力に接続された出力端子2か
ら、5段ループのインバータG1〜G5による発振信号
S2を得ることができる。
3を“H”にすると、CMOSトランスファゲートTF
1がオフし、CMOSトランスファゲートTF2がオン
するため、5個のインバータG1〜G5がループ接続さ
れ、インバータG5の出力に接続された出力端子2か
ら、5段ループのインバータG1〜G5による発振信号
S2を得ることができる。
【0038】一方、切り替え信号S3を“L”にする
と、CMOSトランスファゲートTF1がオンし、CM
OSトランスファゲートTF2がオフするため、3個の
インバータG1〜G3がループ接続され、インバータG
4及びインバータG5がインバータG3の出力おを受け
るバッファとして機能して、インバータG5の出力に接
続された出力端子2から、3段ループのインバータG1
〜G3による発振信号S2を得ることができる。
と、CMOSトランスファゲートTF1がオンし、CM
OSトランスファゲートTF2がオフするため、3個の
インバータG1〜G3がループ接続され、インバータG
4及びインバータG5がインバータG3の出力おを受け
るバッファとして機能して、インバータG5の出力に接
続された出力端子2から、3段ループのインバータG1
〜G3による発振信号S2を得ることができる。
【0039】このように、切り替え信号S3の“H”/
“L”により、ループ構成するインバータの数を5段/
3段に変更することにより、発振信号S2の発振周波数
fを比較的大きな周波数帯域で変更することができる。
“L”により、ループ構成するインバータの数を5段/
3段に変更することにより、発振信号S2の発振周波数
fを比較的大きな周波数帯域で変更することができる。
【0040】すなわち、ループ構成するインバータの段
数を多くすることにより発振周波数fを低く設定でき、
ループ構成するインバータの段数を少なくすることによ
り発振周波数fを高く設定することができる。
数を多くすることにより発振周波数fを低く設定でき、
ループ構成するインバータの段数を少なくすることによ
り発振周波数fを高く設定することができる。
【0041】加えて、ループを構成するインバータの数
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして有効利用し、
装置の利用効率を高めることができる。
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして有効利用し、
装置の利用効率を高めることができる。
【0042】また、従来同様、電圧制御端子1に印加す
る制御電圧CVによって、各インバータGiのソース電
流を制御することにより、各インバータGiの信号伝播
遅延時間を変化させて、ループを構成するインバータ全
体の信号伝播遅延時間を変化させることにより、発振信
号S2の発振周波数fを変更することもできる。
る制御電圧CVによって、各インバータGiのソース電
流を制御することにより、各インバータGiの信号伝播
遅延時間を変化させて、ループを構成するインバータ全
体の信号伝播遅延時間を変化させることにより、発振信
号S2の発振周波数fを変更することもできる。
【0043】図2は第1の実施例のリング発振器の第2
の態様の構成を示す回路図である。同図に示すように、
NMOSトランジスタ32がNMOSトランジスタ31
に対しカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成及び切り替
え信号S3に基づく発振信号S2の発振周波数fの変更
動作は、図1で示したリング発振器と同様であるため説
明は省略する。
の態様の構成を示す回路図である。同図に示すように、
NMOSトランジスタ32がNMOSトランジスタ31
に対しカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成及び切り替
え信号S3に基づく発振信号S2の発振周波数fの変更
動作は、図1で示したリング発振器と同様であるため説
明は省略する。
【0044】このような構成において、電流制御端子4
に与える制御電流CIの大きさにより、NMOSトラン
ジスタ31を流れる電流量を制御することにより、PM
OSトランジスタ21を流れる制御電流I1を決定す
る。
に与える制御電流CIの大きさにより、NMOSトラン
ジスタ31を流れる電流量を制御することにより、PM
OSトランジスタ21を流れる制御電流I1を決定す
る。
【0045】その結果、NMOSトランジスタTN1〜
TN5のゲートも電流制御端子4に接続され、PMOS
トランジスタTP1〜TP5はそれぞれPMOSトラン
ジスタ21とカレントミラー回路を構成するため、各イ
ンバータGiのソース電流は制御電流I1に比例した電
流量に制御される。
TN5のゲートも電流制御端子4に接続され、PMOS
トランジスタTP1〜TP5はそれぞれPMOSトラン
ジスタ21とカレントミラー回路を構成するため、各イ
ンバータGiのソース電流は制御電流I1に比例した電
流量に制御される。
【0046】すなわち、電流制御端子4から供給する制
御電流CIによって、各インバータGiのソース電流を
制御することにより、各インバータGiの信号伝播遅延
時間を変化させて、ループを構成するインバータ全体の
信号伝播遅延時間を変化させることにより、発振信号S
2の発振周波数fを変更することができる図3は、図1
で示したリング発振器における制御電圧CVと発振周波
数fとの関係を示すグラフである。図3において、曲線
L1は5段のインバータループの場合、曲線L2は3段
のインバータループの場合を示している。同図に示すよ
うに、制御電圧CVの上昇に伴い曲線L1及び曲線L2
は上昇カーブを描くがその変化は直線的でないため、制
御電圧CVによる発振周波数fの制御は比較的困難を伴
う。
御電流CIによって、各インバータGiのソース電流を
制御することにより、各インバータGiの信号伝播遅延
時間を変化させて、ループを構成するインバータ全体の
信号伝播遅延時間を変化させることにより、発振信号S
2の発振周波数fを変更することができる図3は、図1
で示したリング発振器における制御電圧CVと発振周波
数fとの関係を示すグラフである。図3において、曲線
L1は5段のインバータループの場合、曲線L2は3段
のインバータループの場合を示している。同図に示すよ
うに、制御電圧CVの上昇に伴い曲線L1及び曲線L2
は上昇カーブを描くがその変化は直線的でないため、制
御電圧CVによる発振周波数fの制御は比較的困難を伴
う。
【0047】図4は、図2で示したリング発振器におけ
る制御電流CIと発振周波数fとの関係を示すグラフで
ある。図4において、直線L3は5段のインバータルー
プの場合、直線L4は3段のインバータループの場合を
示してしる。同図に示すように、発振周波数fは制御電
流CIに比例して直線的に変化するため、制御電流CI
による発振周波数fの制御は比較的容易である。
る制御電流CIと発振周波数fとの関係を示すグラフで
ある。図4において、直線L3は5段のインバータルー
プの場合、直線L4は3段のインバータループの場合を
示してしる。同図に示すように、発振周波数fは制御電
流CIに比例して直線的に変化するため、制御電流CI
による発振周波数fの制御は比較的容易である。
【0048】したがって、第1の実施例の第2の態様
は、制御電圧CVによる発振周波数fの制御を、制御電
流CIによる発振周波数fの制御に置き換える分、第1
の態様に比べ発振周波数fの制御が容易になる利点を有
する。
は、制御電圧CVによる発振周波数fの制御を、制御電
流CIによる発振周波数fの制御に置き換える分、第1
の態様に比べ発振周波数fの制御が容易になる利点を有
する。
【0049】<第2の実施例>以下に述べる第2の実施
例は請求項2記載のリング発振器に相当し、N=5で、
ループ段数K={3,5}の場合を示している。
例は請求項2記載のリング発振器に相当し、N=5で、
ループ段数K={3,5}の場合を示している。
【0050】図5はこの発明の第2の実施例であるリン
グ発振器の第1の態様の構成を示す回路図である。同図
に示すように、PMOSトランジスタQPi(i=1〜
5)とNMOSトランジスタQNiとを直列に接続した
CMOS構成を基本としたインバータGiが直列に5段
接続されてインバータ群を形成し、最終段のインバータ
G5の出力が出力端子2から発振信号S2として出力さ
れる。
グ発振器の第1の態様の構成を示す回路図である。同図
に示すように、PMOSトランジスタQPi(i=1〜
5)とNMOSトランジスタQNiとを直列に接続した
CMOS構成を基本としたインバータGiが直列に5段
接続されてインバータ群を形成し、最終段のインバータ
G5の出力が出力端子2から発振信号S2として出力さ
れる。
【0051】そして、3段目のインバータG3の出力が
トランスファゲートTF1を介して初段のインバータG
1の入力に接続され、最終段のインバータG5の出力が
トランスファゲートTF2を介してインバータG1の入
力に接続される。
トランスファゲートTF1を介して初段のインバータG
1の入力に接続され、最終段のインバータG5の出力が
トランスファゲートTF2を介してインバータG1の入
力に接続される。
【0052】一方、電源検出回路5は電源VDDに接続
され、電源VDDの電圧値に基づき、電源検出信号S5
を出力する。この電源検出信号S5がCMOSトランス
ファゲートTF1のPMOSゲート及びCMOSトラン
スファゲートTF2のNMOSゲートに付与され、電源
検出信号S5がインバータIG1を介して得られる反転
電源検出信号バーS5がCMOSトランスファゲートT
F1のNMOSゲート及びCMOSトランスファゲート
TF2のPMOSゲートに付与される。
され、電源VDDの電圧値に基づき、電源検出信号S5
を出力する。この電源検出信号S5がCMOSトランス
ファゲートTF1のPMOSゲート及びCMOSトラン
スファゲートTF2のNMOSゲートに付与され、電源
検出信号S5がインバータIG1を介して得られる反転
電源検出信号バーS5がCMOSトランスファゲートT
F1のNMOSゲート及びCMOSトランスファゲート
TF2のPMOSゲートに付与される。
【0053】なお、他の構成は、図1で示した第1の実
施例の第1の構成と同様であるため、説明は省略する。
施例の第1の構成と同様であるため、説明は省略する。
【0054】図6は、図5の電源検出回路5の内部構成
を示す回路図である。同図に示すように、ドレイン及び
ゲートが共通接続されたNMOSトランジスタT1〜T
6が電源,接地間に直列にダイオード接続される。一
方、電源,接地間に抵抗R1及びNMOSトランジスタ
T7が直列に形成される。そして、4段目のNMOSト
ランジスタT4のドレイン及びゲートがNMOSトラン
ジスタT7のゲートに接続されるとともに、抵抗R2を
介して接地される。
を示す回路図である。同図に示すように、ドレイン及び
ゲートが共通接続されたNMOSトランジスタT1〜T
6が電源,接地間に直列にダイオード接続される。一
方、電源,接地間に抵抗R1及びNMOSトランジスタ
T7が直列に形成される。そして、4段目のNMOSト
ランジスタT4のドレイン及びゲートがNMOSトラン
ジスタT7のゲートに接続されるとともに、抵抗R2を
介して接地される。
【0055】そして、抵抗R1とNMOSトランジスタ
T7のドレイン間のノードN1にインバータIG2の入
力が接続され、このインバータIG2の出力が電源検出
信号S5となる。なお、NMOSトランジスタT1〜T
7それぞれの閾値電圧VTHは0.7V程度に設定され
る。また、抵抗R2の抵抗値は、NMOSトランジスタ
T1〜T6のオン抵抗より十分大きく設定される。
T7のドレイン間のノードN1にインバータIG2の入
力が接続され、このインバータIG2の出力が電源検出
信号S5となる。なお、NMOSトランジスタT1〜T
7それぞれの閾値電圧VTHは0.7V程度に設定され
る。また、抵抗R2の抵抗値は、NMOSトランジスタ
T1〜T6のオン抵抗より十分大きく設定される。
【0056】このような構成において、電源VDDが
4.2Vを下回る場合、NMOSトランジスタT1〜T
6が完全にオンせず、一部がオフするため、NMOSト
ランジスタT7のゲート電圧は抵抗R2を介して“L”
(接地レベル)となり、NMOSトランジスタT7がオ
フし、電源検出信号S5は“L”となる。
4.2Vを下回る場合、NMOSトランジスタT1〜T
6が完全にオンせず、一部がオフするため、NMOSト
ランジスタT7のゲート電圧は抵抗R2を介して“L”
(接地レベル)となり、NMOSトランジスタT7がオ
フし、電源検出信号S5は“L”となる。
【0057】一方、電源VDDが4.2Vを上回る場
合、NMOSトランジスタT1〜T6が完全にオンし、
NMOSトランジスタT7のゲート電圧は2.1V以上
となり、NMOSトランジスタT7の閾値電圧(0.7
V)を十分に上回るため、NMOSトランジスタT7が
オンし、電源検出信号S5は“H”となる。
合、NMOSトランジスタT1〜T6が完全にオンし、
NMOSトランジスタT7のゲート電圧は2.1V以上
となり、NMOSトランジスタT7の閾値電圧(0.7
V)を十分に上回るため、NMOSトランジスタT7が
オンし、電源検出信号S5は“H”となる。
【0058】したがって、電源VDDの電圧値が5Vの
場合に電源検出信号S5は確実に“H”となり、電源V
DDの電圧値が3Vの場合に電源検出信号S5が確実に
“L”となる。
場合に電源検出信号S5は確実に“H”となり、電源V
DDの電圧値が3Vの場合に電源検出信号S5が確実に
“L”となる。
【0059】このような構成において、電源VDDの電
圧値が3Vの場合、電源検出信号S5が“L”となり、
CMOSトランスファゲートTF1がオンし、CMOS
トランスファゲートTF2がオフするため、3個のイン
バータG1〜G3がループ接続され、インバータG4及
びインバータG5をインバータG3の出力を受けるバッ
ファとして機能させて、インバータG5の出力に接続さ
れた出力端子2から、3段ループのインバータG1〜G
3による発振信号S2を得る。
圧値が3Vの場合、電源検出信号S5が“L”となり、
CMOSトランスファゲートTF1がオンし、CMOS
トランスファゲートTF2がオフするため、3個のイン
バータG1〜G3がループ接続され、インバータG4及
びインバータG5をインバータG3の出力を受けるバッ
ファとして機能させて、インバータG5の出力に接続さ
れた出力端子2から、3段ループのインバータG1〜G
3による発振信号S2を得る。
【0060】一方、電源VDDの電圧値が5Vの場合、
電源検出信号S5が“H”となり、CMOSトランスフ
ァゲートTF1がオフし、CMOSトランスファゲート
TF2がオンするため、5個のインバータG1〜G5が
ループ接続され、インバータG5の出力に接続された出
力端子2から、5段ループのインバータG1〜G5によ
る発振信号S2を得る。
電源検出信号S5が“H”となり、CMOSトランスフ
ァゲートTF1がオフし、CMOSトランスファゲート
TF2がオンするため、5個のインバータG1〜G5が
ループ接続され、インバータG5の出力に接続された出
力端子2から、5段ループのインバータG1〜G5によ
る発振信号S2を得る。
【0061】このように、電源VDDの電圧値の5V/
3Vに基づく電源検出信号S5の“H”/“L”によ
り、ループ構成するインバータの数を5段/3段に変更
することにより、発振信号S2の発振周波数fを比較的
大きな周波数帯域で変更することができる。すなわち、
ループ構成するインバータの段数を多くすることにより
発振周波数fを低く設定でき、ループ構成するインバー
タの段数を少なくすることにより発振周波数fを高く設
定することができる。
3Vに基づく電源検出信号S5の“H”/“L”によ
り、ループ構成するインバータの数を5段/3段に変更
することにより、発振信号S2の発振周波数fを比較的
大きな周波数帯域で変更することができる。すなわち、
ループ構成するインバータの段数を多くすることにより
発振周波数fを低く設定でき、ループ構成するインバー
タの段数を少なくすることにより発振周波数fを高く設
定することができる。
【0062】加えて、ループを構成するインバータの数
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして有効利用する
ことができる。
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして有効利用する
ことができる。
【0063】また、従来同様、電圧制御端子1に印加す
る制御電圧CVによって、各インバータGiのソース電
流を制御することにより、各インバータGiの信号伝播
遅延時間を変化させて、ループを構成するインバータ全
体の信号伝播遅延時間を変化させることにより、発振信
号S2の発振周波数fを変更することができる。
る制御電圧CVによって、各インバータGiのソース電
流を制御することにより、各インバータGiの信号伝播
遅延時間を変化させて、ループを構成するインバータ全
体の信号伝播遅延時間を変化させることにより、発振信
号S2の発振周波数fを変更することができる。
【0064】上記構成のリング発振器は、例えば、5
V,3Vの2種類の電圧値の電源VDDそれぞれで、同
一の発振周波数fの発振信号S2を出力させることがで
きる。以下、その説明を行うが、ここでは制御電圧CV
は一定であると仮定する。
V,3Vの2種類の電圧値の電源VDDそれぞれで、同
一の発振周波数fの発振信号S2を出力させることがで
きる。以下、その説明を行うが、ここでは制御電圧CV
は一定であると仮定する。
【0065】電源VDDが5Vの場合、図7に示すよう
に、各インバータG1〜G5それぞれの信号伝播遅延時
間tdは比較的短かくなる。このとき、電源検出信号S
5が“H”となり、CMOSトランスファゲートTF1
がオフし、CMOSトランスファゲートTF2がオンす
るため、発振信号S2はインバータG1〜G5による5
段ループの発振信号となる。その結果、発振信号S2の
パルス幅W1=5・tdとなる。
に、各インバータG1〜G5それぞれの信号伝播遅延時
間tdは比較的短かくなる。このとき、電源検出信号S
5が“H”となり、CMOSトランスファゲートTF1
がオフし、CMOSトランスファゲートTF2がオンす
るため、発振信号S2はインバータG1〜G5による5
段ループの発振信号となる。その結果、発振信号S2の
パルス幅W1=5・tdとなる。
【0066】電源VDDが3Vの場合、図8に示すよう
に、各インバータG1〜G3それぞれの信号伝播遅延時
間td′は比較的長くなる。ここで、あらかじめシミュ
レーション等の実験結果に基づき、td′=(5/3)
tdとなるように、インバータG1〜G5のトランジス
タサイズ等を設定しておく。このとき、電源検出信号S
5が“L”となり、CMOSトランスファゲートTF1
がオンし、CMOSトランスファゲートTF2がオフす
るため、発振信号S2はインバータG1〜G3による3
段ループの発振信号となる。その結果、発振信号S2の
パルス幅W2=3・td′=5・td=W1となる。
に、各インバータG1〜G3それぞれの信号伝播遅延時
間td′は比較的長くなる。ここで、あらかじめシミュ
レーション等の実験結果に基づき、td′=(5/3)
tdとなるように、インバータG1〜G5のトランジス
タサイズ等を設定しておく。このとき、電源検出信号S
5が“L”となり、CMOSトランスファゲートTF1
がオンし、CMOSトランスファゲートTF2がオフす
るため、発振信号S2はインバータG1〜G3による3
段ループの発振信号となる。その結果、発振信号S2の
パルス幅W2=3・td′=5・td=W1となる。
【0067】このように、電源VDDの電位変化に伴い
ループを構成する個々のインバータの信号伝播遅延時間
が変化した場合、その変化をインバータの段数を変化さ
せて相殺することにより、5V,3Vの2種類の電圧値
の電源VDDそれぞれで、同一の発振周波数fの発振信
号S2を出力させることができる。
ループを構成する個々のインバータの信号伝播遅延時間
が変化した場合、その変化をインバータの段数を変化さ
せて相殺することにより、5V,3Vの2種類の電圧値
の電源VDDそれぞれで、同一の発振周波数fの発振信
号S2を出力させることができる。
【0068】図9は電源VDDの電圧値が5Vで、イン
バータG1〜G3による3段ループの発振信号として発
振信号S2を発振させたと仮定した場合を示すタイミン
グ図である。同図に示すように、発振信号S2のパルス
幅W3が非常に短くなる。すなわち、発振信号S2は発
振周波数fは非常に高くなる。
バータG1〜G3による3段ループの発振信号として発
振信号S2を発振させたと仮定した場合を示すタイミン
グ図である。同図に示すように、発振信号S2のパルス
幅W3が非常に短くなる。すなわち、発振信号S2は発
振周波数fは非常に高くなる。
【0069】図10は電源VDDの電圧値が3Vで、イ
ンバータG1〜G5による5段ループの発振信号として
発振信号S2を発振させたと仮定した場合を示すタイミ
ング図である。同図に示すように、発振信号S2のパル
ス幅W4が非常に長くなる。すなわち、発振信号S2は
発振周波数fは非常に低くなる。
ンバータG1〜G5による5段ループの発振信号として
発振信号S2を発振させたと仮定した場合を示すタイミ
ング図である。同図に示すように、発振信号S2のパル
ス幅W4が非常に長くなる。すなわち、発振信号S2は
発振周波数fは非常に低くなる。
【0070】図11は第2の実施例のリング発振器の第
2の態様の構成を示す回路図である。同図に示すよう
に、NMOSトランジスタ32がNMOSトランジスタ
31にカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成は図5で示
したリング発振器と同様であるため、説明は省略する。
2の態様の構成を示す回路図である。同図に示すよう
に、NMOSトランジスタ32がNMOSトランジスタ
31にカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成は図5で示
したリング発振器と同様であるため、説明は省略する。
【0071】このように構成することにより、図2で示
した第1の実施例のリング発振器の第2の態様と同様
に、電流制御端子4から供給する制御電流CIによっ
て、各インバータGiのソース電流を制御することによ
り、各インバータGiの信号伝播遅延時間を変化させ、
ループを構成するインバータ全体の信号伝播遅延時間を
変化させることにより、発振信号S2の発振周波数fを
精度よく制御することができる。
した第1の実施例のリング発振器の第2の態様と同様
に、電流制御端子4から供給する制御電流CIによっ
て、各インバータGiのソース電流を制御することによ
り、各インバータGiの信号伝播遅延時間を変化させ、
ループを構成するインバータ全体の信号伝播遅延時間を
変化させることにより、発振信号S2の発振周波数fを
精度よく制御することができる。
【0072】<第3の実施例>以下に述べる第3の実施
例は請求項3記載のリング発振器に相当し、N=nで、
ループ段数K={3,5,…,(n−2)}の場合を示
している。
例は請求項3記載のリング発振器に相当し、N=nで、
ループ段数K={3,5,…,(n−2)}の場合を示
している。
【0073】図12はこの発明の第3の実施例であるリ
ング発振器の第1の態様の構成を示す回路図である。同
図に示すように、同図に示すようにPMOSトランジス
タQPj(j=1〜n)とNMOSトランジスタQNj
とを直列に接続したCMOS構成を基本としたインバー
タGjがインバータG1からインバータGnにかけて直
列にn段接続されてインバータ群を形成し、最終段のイ
ンバータGnの出力が出力端子2から発振信号S2とし
て出力される。
ング発振器の第1の態様の構成を示す回路図である。同
図に示すように、同図に示すようにPMOSトランジス
タQPj(j=1〜n)とNMOSトランジスタQNj
とを直列に接続したCMOS構成を基本としたインバー
タGjがインバータG1からインバータGnにかけて直
列にn段接続されてインバータ群を形成し、最終段のイ
ンバータGnの出力が出力端子2から発振信号S2とし
て出力される。
【0074】そして、3段目のインバータG3の出力で
ある第1のループ出力が、トランスファゲートTF11
を介して初段のインバータG1の入力に接続され、5段
目のインバータG5の出力である第2のループ出力がト
ランスファゲートTF12及びTF21を介してインバ
ータG1の入力に接続される。
ある第1のループ出力が、トランスファゲートTF11
を介して初段のインバータG1の入力に接続され、5段
目のインバータG5の出力である第2のループ出力がト
ランスファゲートTF12及びTF21を介してインバ
ータG1の入力に接続される。
【0075】さらに、6段目以降のインバータの出力の
いずれかがそれぞれ第3,第4,…,第(m−1)のル
ープ出力が、複数のCMOSトランスファゲートを介し
てインバータG1の入力に接続され(図示せず)、(n
−2)段目のインバータG(n−2)の出力である第m
のループ出力が、CMOSトランスファゲートTF1
m、TF2(m−1),…,TF22,TF21を介し
てインバータG1の入力に接続され、最終段のインバー
タの出力である第(m+1)のループが、CMOSトラ
ンスファゲートTF2m,…,TF22,TF21を介
してインバータG1の入力に帰還する。
いずれかがそれぞれ第3,第4,…,第(m−1)のル
ープ出力が、複数のCMOSトランスファゲートを介し
てインバータG1の入力に接続され(図示せず)、(n
−2)段目のインバータG(n−2)の出力である第m
のループ出力が、CMOSトランスファゲートTF1
m、TF2(m−1),…,TF22,TF21を介し
てインバータG1の入力に接続され、最終段のインバー
タの出力である第(m+1)のループが、CMOSトラ
ンスファゲートTF2m,…,TF22,TF21を介
してインバータG1の入力に帰還する。
【0076】シフトレジスタ6は、クロック信号CK及
びシリアル入力データDIを受け、クロック信号CKに
同期して、シリアル入力データDIをシリアルに順次取
り込み、mビットのシリアル入力データDIで構成され
る格納データを、シフト出力信号SF1〜SFmとして
パラレルに段数切り替え端子P1〜Pmに出力する。
びシリアル入力データDIを受け、クロック信号CKに
同期して、シリアル入力データDIをシリアルに順次取
り込み、mビットのシリアル入力データDIで構成され
る格納データを、シフト出力信号SF1〜SFmとして
パラレルに段数切り替え端子P1〜Pmに出力する。
【0077】段数切り替え端子Pk(1≦k≦m)を介
して得られる各シフト出力信号SFkは、CMOSトラ
ンスファゲートTF1kのPMOSゲート及びCMOS
トランスファゲートTF2kのNMOSゲートに出力さ
れ、シフト出力信号SFkがインバータIG1kを介し
て得られる反転シフト出力信号バーSFkは、CMOS
トランスファゲートTF1kのNMOSゲート及びCM
OSトランスファゲートTF2kのPMOSゲートに出
力される。
して得られる各シフト出力信号SFkは、CMOSトラ
ンスファゲートTF1kのPMOSゲート及びCMOS
トランスファゲートTF2kのNMOSゲートに出力さ
れ、シフト出力信号SFkがインバータIG1kを介し
て得られる反転シフト出力信号バーSFkは、CMOS
トランスファゲートTF1kのNMOSゲート及びCM
OSトランスファゲートTF2kのPMOSゲートに出
力される。
【0078】図13は、図12のシフトレジスタ6の内
部構成を示す回路図である。同図に示すように、m個の
フリップフロップFF1〜FFmが直列に接続される。
初段のフリップフロップFF1のD入力にシリアル入力
データDIを受け、フリップフロップFF1〜FFmの
T入力に共通のクロック信号CKを受ける。そして、フ
リップフロップFF1〜FFmのQ出力からシフト出力
信号SF1〜SFmが出力される。
部構成を示す回路図である。同図に示すように、m個の
フリップフロップFF1〜FFmが直列に接続される。
初段のフリップフロップFF1のD入力にシリアル入力
データDIを受け、フリップフロップFF1〜FFmの
T入力に共通のクロック信号CKを受ける。そして、フ
リップフロップFF1〜FFmのQ出力からシフト出力
信号SF1〜SFmが出力される。
【0079】このような構成において、まず、シリアル
入力データDIを順次与え、シフト出力信号SF1〜S
Fmのうち、一のシフト出力信号SFを“L”、他のシ
フト出力信号SFがすべて“H”となるように、シフト
レジスタ6内に格納データを格納する。
入力データDIを順次与え、シフト出力信号SF1〜S
Fmのうち、一のシフト出力信号SFを“L”、他のシ
フト出力信号SFがすべて“H”となるように、シフト
レジスタ6内に格納データを格納する。
【0080】そして、シフト出力信号SF1〜SFmを
段数切り替え端子P1〜Pmにそれぞれ付与することに
より、第1〜第(m+1)のループ出力のうち、一のル
ープ出力のみ有効にして、初段のインバータG1の入力
に帰還させることにより、リング発振器のインバータの
ループ段数を多段階に変更することができ、その結果、
出力端子2より得られる発振信号S2の発振周波数fを
多段階に変更することができる。
段数切り替え端子P1〜Pmにそれぞれ付与することに
より、第1〜第(m+1)のループ出力のうち、一のル
ープ出力のみ有効にして、初段のインバータG1の入力
に帰還させることにより、リング発振器のインバータの
ループ段数を多段階に変更することができ、その結果、
出力端子2より得られる発振信号S2の発振周波数fを
多段階に変更することができる。
【0081】このように、多段切り替え端子P1〜Pm
に付与するシフト出力信号SF1〜SFmの“H”/
“L”により、ループ構成するインバータの数を多段階
に変更することにより、発振信号S2の発振周波数fを
比較的大きな周波数帯域で細かく変更することができ
る。
に付与するシフト出力信号SF1〜SFmの“H”/
“L”により、ループ構成するインバータの数を多段階
に変更することにより、発振信号S2の発振周波数fを
比較的大きな周波数帯域で細かく変更することができ
る。
【0082】加えて、多段切り替え用の信号として、シ
フトレジスタ6のシフト出力信号SF1〜SFmを用い
るため、外部入力として、シリアル入力データDI、ク
ロック信号CKとの2つで済ますことができ、外部入力
ピン数を必要最小限に抑えることができる。
フトレジスタ6のシフト出力信号SF1〜SFmを用い
るため、外部入力として、シリアル入力データDI、ク
ロック信号CKとの2つで済ますことができ、外部入力
ピン数を必要最小限に抑えることができる。
【0083】また、従来同様、電圧制御端子1に印加す
る制御電圧CVによって、各インバータG1〜Gnのソ
ース電流を制御することにより、各インバータG1〜G
nの信号伝播遅延時間を変化させて、ループを構成する
インバータ全体の信号伝播遅延時間を変化させることに
より、発振信号S2の発振周波数fを変更することもで
きる。
る制御電圧CVによって、各インバータG1〜Gnのソ
ース電流を制御することにより、各インバータG1〜G
nの信号伝播遅延時間を変化させて、ループを構成する
インバータ全体の信号伝播遅延時間を変化させることに
より、発振信号S2の発振周波数fを変更することもで
きる。
【0084】図14は第3の実施例のリング発振器の第
2の態様の構成を示す回路図である。同図に示すよう
に、NMOSトランジスタ32がNMOSトランジスタ
31にカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成は図12で
示したリング発振器と同様であるため、説明は省略す
る。
2の態様の構成を示す回路図である。同図に示すよう
に、NMOSトランジスタ32がNMOSトランジスタ
31にカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成は図12で
示したリング発振器と同様であるため、説明は省略す
る。
【0085】このように構成することにより、図2で示
した第1の実施例のリング発振器の第2の態様と同様
に、電流制御端子4から供給する制御電流CIによっ
て、各インバータGjのソース電流を制御することによ
り、各インバータGjの信号伝播遅延時間を変化させ
て、ループを構成するインバータ全体の信号伝播遅延時
間を変化させることにより、発振信号S2の発振周波数
fを精度よく制御することができる。
した第1の実施例のリング発振器の第2の態様と同様
に、電流制御端子4から供給する制御電流CIによっ
て、各インバータGjのソース電流を制御することによ
り、各インバータGjの信号伝播遅延時間を変化させ
て、ループを構成するインバータ全体の信号伝播遅延時
間を変化させることにより、発振信号S2の発振周波数
fを精度よく制御することができる。
【0086】<第4の実施例>以下に述べる第4の実施
例は請求項4記載のリング発振器に相当し、N=5で、
ループ段数K={3,5}の場合を示している。
例は請求項4記載のリング発振器に相当し、N=5で、
ループ段数K={3,5}の場合を示している。
【0087】図15はこの発明の第4の実施例であるリ
ング発振器の第1の態様の構成を示す回路図である。同
図に示すように、5段のインバータG1〜G3、G4′
及びG5がインバータG1からインバータG5にかけて
直列に接続されてインバータ群を形成し、最終段のイン
バータG5の出力が出力端子2から発振信号S2として
出力される。
ング発振器の第1の態様の構成を示す回路図である。同
図に示すように、5段のインバータG1〜G3、G4′
及びG5がインバータG1からインバータG5にかけて
直列に接続されてインバータ群を形成し、最終段のイン
バータG5の出力が出力端子2から発振信号S2として
出力される。
【0088】インバータG1〜G3及びG5は、それぞ
れPMOSトランジスタQP1〜QP3及びQP5とN
MOSトランジスタQN1〜QN3及びQN5とをそれ
ぞれを直列に接続したCMOS構成で基本形成される。
そして、インバータG1〜G3及びG5それぞれにおい
て、PMOSトランジスタQP1〜QP3及びQP5の
ソースはそれぞれPMOSトランジスタTP1〜TP3
及びTP5を介して、電源VDDに接続され、NMOS
トランジスタQN1〜QN3及びQN5のソースはそれ
ぞれNMOSトランジスタTN1〜TN3及びTN5を
介して接地される。
れPMOSトランジスタQP1〜QP3及びQP5とN
MOSトランジスタQN1〜QN3及びQN5とをそれ
ぞれを直列に接続したCMOS構成で基本形成される。
そして、インバータG1〜G3及びG5それぞれにおい
て、PMOSトランジスタQP1〜QP3及びQP5の
ソースはそれぞれPMOSトランジスタTP1〜TP3
及びTP5を介して、電源VDDに接続され、NMOS
トランジスタQN1〜QN3及びQN5のソースはそれ
ぞれNMOSトランジスタTN1〜TN3及びTN5を
介して接地される。
【0089】一方、4段目のインバータG4′は、PM
OSトランジスタQP4及びNMOSトランジスタQN
4とを直列に接続したCMOS構成を基本とし、さら
に、PMOSトランジスタTP4,22、NMOSトラ
ンジスタTN4,33を備える。すなわち、PMOSト
ランジスタQP4とPMOSトランジスタ22とのドレ
インが共通にNMOSトランジスタQN4のドレインに
接続され、NMOSトランジスタQN4のソースがNM
OSトランジスタ33のドレインに接続される。PMO
SトランジスタQP4及びNMOSトランジスタQN4
のゲートが共通にインバータG3の出力に接続される。
そして、PMOSトランジスタQP4のソースがPMO
SトランジスタTP4を介して電源VDDに接続され、
NMOSトランジスタ33のソースがNMOSトランジ
スタTN4を介して接地される。
OSトランジスタQP4及びNMOSトランジスタQN
4とを直列に接続したCMOS構成を基本とし、さら
に、PMOSトランジスタTP4,22、NMOSトラ
ンジスタTN4,33を備える。すなわち、PMOSト
ランジスタQP4とPMOSトランジスタ22とのドレ
インが共通にNMOSトランジスタQN4のドレインに
接続され、NMOSトランジスタQN4のソースがNM
OSトランジスタ33のドレインに接続される。PMO
SトランジスタQP4及びNMOSトランジスタQN4
のゲートが共通にインバータG3の出力に接続される。
そして、PMOSトランジスタQP4のソースがPMO
SトランジスタTP4を介して電源VDDに接続され、
NMOSトランジスタ33のソースがNMOSトランジ
スタTN4を介して接地される。
【0090】そして、3段目のインバータG3の出力が
CMOSトランスファゲートTF3を介して、初段のイ
ンバータG1の入力に接続されるとともに出力端子2に
接続される。一方、最終段のインバータG5の出力がC
MOSトランスファゲートTF4を介してインバータG
1の入力に接続されるとともに、出力端子2に接続され
る。
CMOSトランスファゲートTF3を介して、初段のイ
ンバータG1の入力に接続されるとともに出力端子2に
接続される。一方、最終段のインバータG5の出力がC
MOSトランスファゲートTF4を介してインバータG
1の入力に接続されるとともに、出力端子2に接続され
る。
【0091】また、段数切り替え端子3より得られる切
り替え信号S3がCMOSトランスファゲートTF3の
PMOSゲート及びCMOSトランスファゲートTF4
のNMOSゲートに付与され、切り替え信号S3がイン
バータIG3を介して得られる反転切り替え信号バーS
3がCMOSトランスファゲートTF3のNMOSゲー
ト及びCMOSトランスファゲートTF4のPMOSゲ
ートに付与される。
り替え信号S3がCMOSトランスファゲートTF3の
PMOSゲート及びCMOSトランスファゲートTF4
のNMOSゲートに付与され、切り替え信号S3がイン
バータIG3を介して得られる反転切り替え信号バーS
3がCMOSトランスファゲートTF3のNMOSゲー
ト及びCMOSトランスファゲートTF4のPMOSゲ
ートに付与される。
【0092】さらに、切り替え信号S3がPMOSトラ
ンジスタ22及びNMOSトランジスタ33のゲートに
も付与される。
ンジスタ22及びNMOSトランジスタ33のゲートに
も付与される。
【0093】したがって、インバータG3の出力及び切
り替え信号S3を入力としたNANDゲートと等価な構
成をとる。その結果、インバータG4′は、切り替え信
号S3が“H”のとき、インバータG3の出力を入力と
した通常のインバータ機能を呈するが、切り替え信号S
3が“L”のとき、インバータG3の出力の“H”,
“L”に関係なく出力として固定値“H”を出力する固
定値出力機能を呈する。
り替え信号S3を入力としたNANDゲートと等価な構
成をとる。その結果、インバータG4′は、切り替え信
号S3が“H”のとき、インバータG3の出力を入力と
した通常のインバータ機能を呈するが、切り替え信号S
3が“L”のとき、インバータG3の出力の“H”,
“L”に関係なく出力として固定値“H”を出力する固
定値出力機能を呈する。
【0094】つまり、インバータG4′は、切り替え信
号S3により、インバータ機能及び固定値出力機能のう
ち、一方の機能に制御される。
号S3により、インバータ機能及び固定値出力機能のう
ち、一方の機能に制御される。
【0095】一方、電源VDD,接地間にPMOSトラ
ンジスタ21及びNMOSトランジスタ31が直列に介
挿され、PMOSトランジスタ21はPMOSトランジ
スタTP1〜TP5それぞれとカレントミラー接続され
る。また、NMOSトランジスタ31のゲートは電圧制
御端子1に接続されるとともに、NMOSトランジスタ
TN1〜TN5と共通に接続される。なお、電圧制御端
子1には制御電圧CVが付与される。が付与される。
ンジスタ21及びNMOSトランジスタ31が直列に介
挿され、PMOSトランジスタ21はPMOSトランジ
スタTP1〜TP5それぞれとカレントミラー接続され
る。また、NMOSトランジスタ31のゲートは電圧制
御端子1に接続されるとともに、NMOSトランジスタ
TN1〜TN5と共通に接続される。なお、電圧制御端
子1には制御電圧CVが付与される。が付与される。
【0096】このような構成において、切り替え信号S
3を“H”にすると、CMOSトランスファゲートTF
3がオフし、CMOSトランスファゲートTF4がオン
し、インバータG5の出力が出力端子2に電気的に接続
されるとともに、インバータG4′がインバータとして
機能する。その結果、5個のインバータG1〜G5がル
ープ接続されて、出力端子2から、5段ループを構成す
るインバータG1〜G5による発振信号S2を得ること
ができる。
3を“H”にすると、CMOSトランスファゲートTF
3がオフし、CMOSトランスファゲートTF4がオン
し、インバータG5の出力が出力端子2に電気的に接続
されるとともに、インバータG4′がインバータとして
機能する。その結果、5個のインバータG1〜G5がル
ープ接続されて、出力端子2から、5段ループを構成す
るインバータG1〜G5による発振信号S2を得ること
ができる。
【0097】一方、切り替え信号S3を“L”にする
と、CMOSトランスファゲートTF3がオンし、CM
OSトランスファゲートTF4がオフし、インバータG
3の出力が出力端子2に電気的に接続されるとともに、
インバータG4′の出力が“H”に固定される。その結
果、3個のインバータG1〜G3がループ接続されて、
出力端子2から、3段ループを構成するインバータG1
〜G3による発振信号S2を得ることができる。
と、CMOSトランスファゲートTF3がオンし、CM
OSトランスファゲートTF4がオフし、インバータG
3の出力が出力端子2に電気的に接続されるとともに、
インバータG4′の出力が“H”に固定される。その結
果、3個のインバータG1〜G3がループ接続されて、
出力端子2から、3段ループを構成するインバータG1
〜G3による発振信号S2を得ることができる。
【0098】このとき、インバータG4及びインバータ
G5の出力がそれぞれ“H”及び“L”に固定される。
G5の出力がそれぞれ“H”及び“L”に固定される。
【0099】また、従来同様、電圧制御端子1に印加す
る制御電圧CVによって、各インバータG1〜G3、G
4′及びG5のソース電流を制御することにより、各イ
ンバータGiの信号伝播遅延時間を変化させて、ループ
を構成するインバータ全体の信号伝播遅延時間を変化さ
せることにより、発振信号S2の発振周波数fを変更す
ることができる。
る制御電圧CVによって、各インバータG1〜G3、G
4′及びG5のソース電流を制御することにより、各イ
ンバータGiの信号伝播遅延時間を変化させて、ループ
を構成するインバータ全体の信号伝播遅延時間を変化さ
せることにより、発振信号S2の発振周波数fを変更す
ることができる。
【0100】このように、第1の実施例同様、切り替え
信号S3の“H”/“L”により、ループ構成するイン
バータの数を5段/3段に変更することにより、発振信
号S2の発振周波数fを比較的大きな周波数帯域で変更
することができる。
信号S3の“H”/“L”により、ループ構成するイン
バータの数を5段/3段に変更することにより、発振信
号S2の発振周波数fを比較的大きな周波数帯域で変更
することができる。
【0101】加えて、ループを構成するインバータの数
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5の出力電位を固定することいよ
り、インバータG4及びG5の出力の電位変化に伴う無
駄な消費電流を減少させ、低消費電力化を図るととも
に、ノイズの発生を抑制することができる。
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5の出力電位を固定することいよ
り、インバータG4及びG5の出力の電位変化に伴う無
駄な消費電流を減少させ、低消費電力化を図るととも
に、ノイズの発生を抑制することができる。
【0102】図16は第4の実施例のリング発振器の第
2の態様の構成を示す回路図である。同図に示すよう
に、NMOSトランジスタ32がNMOSトランジスタ
31にカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成は図15で
示したリング発振器と同様であるため、説明は省略す
る。このような構成することにより、図2で示した第1
の実施例のリング発振器の第2の態様と同様にして、電
流制御端子4から供給する制御電流CIによって、各イ
ンバータGiのソース電流を制御することにより、各イ
ンバータGiの信号伝播遅延時間を変化させ、発振信号
S2の発振周波数fを精度よく制御することができる。
2の態様の構成を示す回路図である。同図に示すよう
に、NMOSトランジスタ32がNMOSトランジスタ
31にカレントミラー接続される。そして、NMOSト
ランジスタ32のドレイン及びゲートが電流制御端子4
に接続され、ソースが接地される。電流制御端子4には
制御電流CIが付与される。なお、他の構成は図15で
示したリング発振器と同様であるため、説明は省略す
る。このような構成することにより、図2で示した第1
の実施例のリング発振器の第2の態様と同様にして、電
流制御端子4から供給する制御電流CIによって、各イ
ンバータGiのソース電流を制御することにより、各イ
ンバータGiの信号伝播遅延時間を変化させ、発振信号
S2の発振周波数fを精度よく制御することができる。
【0103】<第5の実施例>以下に述べる第5の実施
例は請求項7記載のリング発振器に相当し、N=5の場
合を示している。
例は請求項7記載のリング発振器に相当し、N=5の場
合を示している。
【0104】図17はこの発明の第5の実施例であるリ
ング発振器の構成を示す回路図である。同図に示すよう
に、PMOSトランジスタQPi(i=1〜5)とNM
OSトランジスタQNiと直列に接続したCMOS構成
を基本としたインバータGiがインバータG1からイン
バータG5にかけて直列に5段接続されてインバータ群
が形成され、最終段のインバータG5の出力が出力端子
2から発振信号S2として出力されるとともに、初段の
インバータG1の入力に帰還する。
ング発振器の構成を示す回路図である。同図に示すよう
に、PMOSトランジスタQPi(i=1〜5)とNM
OSトランジスタQNiと直列に接続したCMOS構成
を基本としたインバータGiがインバータG1からイン
バータG5にかけて直列に5段接続されてインバータ群
が形成され、最終段のインバータG5の出力が出力端子
2から発振信号S2として出力されるとともに、初段の
インバータG1の入力に帰還する。
【0105】また、各インバータGiにおいて、PMO
SトランジスタQPiのソースはPMOSトランジスタ
TPiを介して電源VDDに接続されるとともに、NM
OSトランジスタQNiのソースはNMOSトランジス
タTNiを介して接地される。
SトランジスタQPiのソースはPMOSトランジスタ
TPiを介して電源VDDに接続されるとともに、NM
OSトランジスタQNiのソースはNMOSトランジス
タTNiを介して接地される。
【0106】また、電源VDD、接地間にPMOSトラ
ンジスタ21A及びNMOSトランジスタ31Aが直列
に介挿され、さらに、電源VDD、接地間にPMOSト
ランジスタ21B及びNMOSトランジスタ31Bが直
列に介挿される。
ンジスタ21A及びNMOSトランジスタ31Aが直列
に介挿され、さらに、電源VDD、接地間にPMOSト
ランジスタ21B及びNMOSトランジスタ31Bが直
列に介挿される。
【0107】そして、PMOSトランジスタ21AはP
MOSトランジスタTP2及びTP4それぞれとカレン
トミラー接続され、NMOSトランジスタ31Aのゲー
トは電圧制御端子1Aに接続されるとともに、NMOS
トランジスタTN2及びTN4と共通に接続される。な
お、電圧制御端子1Aには制御電圧CVAが付与され
る。
MOSトランジスタTP2及びTP4それぞれとカレン
トミラー接続され、NMOSトランジスタ31Aのゲー
トは電圧制御端子1Aに接続されるとともに、NMOS
トランジスタTN2及びTN4と共通に接続される。な
お、電圧制御端子1Aには制御電圧CVAが付与され
る。
【0108】一方、PMOSトランジスタ21BはPM
OSトランジスタTP1、TP3及びTP5それぞれと
カレントミラー接続され、NMOSトランジスタ31B
のゲートは電圧制御端子1Bに接続されるとともに、N
MOSトランジスタTN1、TN3及びTN5と共通に
接続される。なお、電圧制御端子1Bには制御電圧CV
Bが付与される。
OSトランジスタTP1、TP3及びTP5それぞれと
カレントミラー接続され、NMOSトランジスタ31B
のゲートは電圧制御端子1Bに接続されるとともに、N
MOSトランジスタTN1、TN3及びTN5と共通に
接続される。なお、電圧制御端子1Bには制御電圧CV
Bが付与される。
【0109】このように構成することにより、電圧制御
端子1Aに印加する制御電圧CVAによって、インバー
タG2、G4のソース電流を制御することにより、イン
バータG2、G4の信号伝播遅延時間を変化させ、電圧
制御端子1Bに印加する制御電圧CVBによって、イン
バータG1、G3及びG5のソース電流を制御すること
により、インバータG1、G3及びG5の信号伝播遅延
時間を変化させて、ループを構成するインバータ全体の
信号伝播遅延時間を変化させることにより、発振信号S
2の発振周波数fを変更することができる。
端子1Aに印加する制御電圧CVAによって、インバー
タG2、G4のソース電流を制御することにより、イン
バータG2、G4の信号伝播遅延時間を変化させ、電圧
制御端子1Bに印加する制御電圧CVBによって、イン
バータG1、G3及びG5のソース電流を制御すること
により、インバータG1、G3及びG5の信号伝播遅延
時間を変化させて、ループを構成するインバータ全体の
信号伝播遅延時間を変化させることにより、発振信号S
2の発振周波数fを変更することができる。
【0110】図18は第5の実施例のリング発振器の動
作を示すタイミング図である。同図に示すように、制御
電圧CVA及びCVBを独立して設定することにより、
制御電圧CVBを比較的小さな値にして、インバータG
1,G3及びG5それぞれの信号伝播遅延時間を比較的
大きな遅延時間DLに設定し、電源VDDの電圧値に近
い値に設定する等、制御電圧CVAを比較的大きな値に
して、インバータG2及びG4それぞれの信号伝播遅延
時間を比較的小さな遅延時間DSに設定することによ
り、発振信号S2のパルス幅の大まかな変動を制御電圧
CVBで行い、細かな変動を制御電圧CVAで行うこと
ができる。
作を示すタイミング図である。同図に示すように、制御
電圧CVA及びCVBを独立して設定することにより、
制御電圧CVBを比較的小さな値にして、インバータG
1,G3及びG5それぞれの信号伝播遅延時間を比較的
大きな遅延時間DLに設定し、電源VDDの電圧値に近
い値に設定する等、制御電圧CVAを比較的大きな値に
して、インバータG2及びG4それぞれの信号伝播遅延
時間を比較的小さな遅延時間DSに設定することによ
り、発振信号S2のパルス幅の大まかな変動を制御電圧
CVBで行い、細かな変動を制御電圧CVAで行うこと
ができる。
【0111】その結果、制御電圧CVA及びCVBに基
づき、発振信号S2の発振周波数fを比較的大きな周波
数帯域で変更させながら、より正確な値に設定すること
ができる。
づき、発振信号S2の発振周波数fを比較的大きな周波
数帯域で変更させながら、より正確な値に設定すること
ができる。
【0112】<その他>なお、第1〜第4の実施例にお
いて、インバータ群の個数Nの範囲がN≧5を満足する
奇数で、ループ段数Kの範囲が3≦K≦Nの場合を示し
たが、ループ段数が1段のインバータ群から発振信号を
出力させることも原理的に可能であるため、ループ段数
Kの範囲は1≦K≦Nを満足する奇数でよく、インバー
タ群の個数NはN≧3を満足する奇数であればよい。
いて、インバータ群の個数Nの範囲がN≧5を満足する
奇数で、ループ段数Kの範囲が3≦K≦Nの場合を示し
たが、ループ段数が1段のインバータ群から発振信号を
出力させることも原理的に可能であるため、ループ段数
Kの範囲は1≦K≦Nを満足する奇数でよく、インバー
タ群の個数NはN≧3を満足する奇数であればよい。
【0113】しかしながら、現実的には第1〜第4の実
施例のように、インバータ群の個数Nの範囲をN≧5を
満足する奇数に、ループ段数Kの範囲を3≦K≦Nを満
足する奇数に設定する方がよい。
施例のように、インバータ群の個数Nの範囲をN≧5を
満足する奇数に、ループ段数Kの範囲を3≦K≦Nを満
足する奇数に設定する方がよい。
【0114】
【発明の効果】以上説明したように、この発明の請求項
1記載のリング発振器における切り替え手段は、切り替
え信号に基づき、N個のインバータからなるインバータ
群のループ段数Kを決定し、第K段のインバータの出力
を第1段のインバータの入力に帰還させる。
1記載のリング発振器における切り替え手段は、切り替
え信号に基づき、N個のインバータからなるインバータ
群のループ段数Kを決定し、第K段のインバータの出力
を第1段のインバータの入力に帰還させる。
【0115】その結果、切り替え信号によりインバータ
群のインバータのループ段数を可変制御して、広い周波
数帯域で発振信号の発振周波数を制御することができ
る。
群のインバータのループ段数を可変制御して、広い周波
数帯域で発振信号の発振周波数を制御することができ
る。
【0116】さらに、切り替え手段は、K<Nの場合
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータを有効利用し、装
置の利用効率を高めることができる。
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータを有効利用し、装
置の利用効率を高めることができる。
【0117】この発明の請求項2記載のリング発振器に
おいて、電源電圧の電圧値に基づき、電源検出信号を出
力する電源検出手段と、電源検出信号に基づき、N個の
インバータからなるインバータ群のループ段数Kを決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させ、発振信号を出力させるための切り替え
手段とを備えている。
おいて、電源電圧の電圧値に基づき、電源検出信号を出
力する電源検出手段と、電源検出信号に基づき、N個の
インバータからなるインバータ群のループ段数Kを決定
し、第K段のインバータの出力を第1段のインバータの
入力に帰還させ、発振信号を出力させるための切り替え
手段とを備えている。
【0118】このため、電源電圧の電圧値の変動に伴い
インバータ群のインバータのループ段数を自動的に可変
制御して、広い周波数帯域で発振信号の発振周波数を制
御することができる。
インバータ群のインバータのループ段数を自動的に可変
制御して、広い周波数帯域で発振信号の発振周波数を制
御することができる。
【0119】この発明の請求項3記載のリング発振器に
おいて、外部よりシリアル入力データを順次受け、シリ
アル入力データからなる格納データを複数のシフト出力
信号としてパラレルに出力するシフトレジスタと、複数
のシフト出力信号に基づき、N個のインバータからなる
インバータ群のループ段数Kを決定し、第K段のインバ
ータの出力を第1段のインバータの入力に帰還させ、発
振信号を出力させるための切り替え手段とを備えてい
る。
おいて、外部よりシリアル入力データを順次受け、シリ
アル入力データからなる格納データを複数のシフト出力
信号としてパラレルに出力するシフトレジスタと、複数
のシフト出力信号に基づき、N個のインバータからなる
インバータ群のループ段数Kを決定し、第K段のインバ
ータの出力を第1段のインバータの入力に帰還させ、発
振信号を出力させるための切り替え手段とを備えてい
る。
【0120】このため、シリアル入力データに基づきイ
ンバータ群のインバータのループ段数を可変制御して、
広い周波数帯域で発振信号の発振周波数を制御すること
ができる。
ンバータ群のインバータのループ段数を可変制御して、
広い周波数帯域で発振信号の発振周波数を制御すること
ができる。
【0121】加えて、外部より得る信号は、シフトレジ
スタが受けるシリアル入力データで済むため、外部入力
ピン数を必要最小限に抑えることができる。
スタが受けるシリアル入力データで済むため、外部入力
ピン数を必要最小限に抑えることができる。
【0122】この発明の請求項4記載のリング発振器に
おいて、切り替え手段は、切り替え信号に基づき、N個
のインバータからなるインバータ群のループ段数Kを決
定し、第K段のインバータの出力を第1段のインバータ
の入力に帰還させ、第K段のインバータの出力を発振信
号として出力させるため、切り替え信号によりインバー
タ群のインバータのループ段数を可変制御できる。
おいて、切り替え手段は、切り替え信号に基づき、N個
のインバータからなるインバータ群のループ段数Kを決
定し、第K段のインバータの出力を第1段のインバータ
の入力に帰還させ、第K段のインバータの出力を発振信
号として出力させるため、切り替え信号によりインバー
タ群のインバータのループ段数を可変制御できる。
【0123】その結果、切り替え信号によりインバータ
群のインバータのループ段数を可変制御して、広い周波
数帯域で発振信号の発振周波数を制御することができ
る。
群のインバータのループ段数を可変制御して、広い周波
数帯域で発振信号の発振周波数を制御することができ
る。
【0124】さらに、切り替え手段は、K<Nの場合
に、インバータ群の第(K+1)段〜第N段のインバー
タの出力値を固定するため、ループを構成しないインバ
ータのに無駄な電流が流れるのを抑制して低消費電力化
を図ることができる。
に、インバータ群の第(K+1)段〜第N段のインバー
タの出力値を固定するため、ループを構成しないインバ
ータのに無駄な電流が流れるのを抑制して低消費電力化
を図ることができる。
【0125】この発明の請求項5記載のリング発振器に
おいて、さらに設けられた電流量制御手段は、制御電圧
に基づき、インバータ群の各インバータに流れる電流量
を変更することができる。
おいて、さらに設けられた電流量制御手段は、制御電圧
に基づき、インバータ群の各インバータに流れる電流量
を変更することができる。
【0126】その結果、制御電圧に基づきインバータ群
内でループを構成するインバータ全体の信号伝播遅延時
間を制御することにより、発振信号の発振周波数を制御
することができる。
内でループを構成するインバータ全体の信号伝播遅延時
間を制御することにより、発振信号の発振周波数を制御
することができる。
【0127】この発明の請求項6記載のリング発振器に
おいて、さらに設けられた電流量制御手段は、制御電流
に基づき、インバータ群の各インバータに流れる電流量
を変更することができる。
おいて、さらに設けられた電流量制御手段は、制御電流
に基づき、インバータ群の各インバータに流れる電流量
を変更することができる。
【0128】その結果、制御電流に基づきインバータ群
内でループを構成するインバータ全体の信号伝播遅延時
間を制御することにより、発振信号の発振周波数を精度
よく制御することができる。
内でループを構成するインバータ全体の信号伝播遅延時
間を制御することにより、発振信号の発振周波数を精度
よく制御することができる。
【0129】この発明の請求項7記載のリング発振器に
おいて、第1の制御電圧に基づき、インバータ群を構成
するN個のインバータのうち、一部のインバータに流れ
る電流量を変更する第1の電流量制御手段と、第2の制
御電圧に基づき、インバータ群を構成するN個のインバ
ータのうち、他の一部のインバータに流れる電流量を変
更する第2の電圧制御手段とを備えるため、第1の制御
電圧と第2の制御電圧との組合せに基づき、インバータ
群内でループを構成するインバータ全体の信号伝播遅延
時間を制御することができる。
おいて、第1の制御電圧に基づき、インバータ群を構成
するN個のインバータのうち、一部のインバータに流れ
る電流量を変更する第1の電流量制御手段と、第2の制
御電圧に基づき、インバータ群を構成するN個のインバ
ータのうち、他の一部のインバータに流れる電流量を変
更する第2の電圧制御手段とを備えるため、第1の制御
電圧と第2の制御電圧との組合せに基づき、インバータ
群内でループを構成するインバータ全体の信号伝播遅延
時間を制御することができる。
【0130】その結果、第1の制御電圧で発振信号の発
振周波数を大きく変動させ、第2の制御電圧で発振信号
の発振周波数を微小にに変動させることにより、比較的
広い周波数帯域で発振信号の発振周波数を精度よく制御
することができる。
振周波数を大きく変動させ、第2の制御電圧で発振信号
の発振周波数を微小にに変動させることにより、比較的
広い周波数帯域で発振信号の発振周波数を精度よく制御
することができる。
【図1】この発明の第1の実施例であるリング発振器の
第1の態様の構成を示す回路図である。
第1の態様の構成を示す回路図である。
【図2】この発明の第1の実施例であるリング発振器の
第2の態様の構成を示す回路図である。
第2の態様の構成を示す回路図である。
【図3】図1のリング発振器の制御電圧に基づく発振周
波数の特性を示すグラフである。
波数の特性を示すグラフである。
【図4】図2のリング発振器の制御電圧に基づく発振周
波数の特性を示すグラフである。
波数の特性を示すグラフである。
【図5】この発明の第2の実施例であるリング発振器の
第1の態様の構成を示す回路図である。
第1の態様の構成を示す回路図である。
【図6】図5の電源検出回路の内部構成の構成を示す回
路図である。
路図である。
【図7】図5のリング発振器の動作を示すタイミング図
である。
である。
【図8】図5のリング発振器の動作を示すタイミング図
である。
である。
【図9】図5のリング発振器の動作を示すタイミング図
である。
である。
【図10】図5のリング発振器の動作を示すタイミング
図である。
図である。
【図11】この発明の第2の実施例であるリング発振器
の第2の態様の構成を示す回路図である。
の第2の態様の構成を示す回路図である。
【図12】この発明の第3の実施例であるリング発振器
の第1の態様の構成を示す回路図である。
の第1の態様の構成を示す回路図である。
【図13】図12のシフトレジスタの内部構成の構成を
示す回路図である。
示す回路図である。
【図14】この発明の第3の実施例であるリング発振器
の第2の態様の構成を示す回路図である。
の第2の態様の構成を示す回路図である。
【図15】この発明の第4の実施例であるリング発振器
の第1の態様の構成を示す回路図である。
の第1の態様の構成を示す回路図である。
【図16】この発明の第4の実施例であるリング発振器
の第2の態様の構成を示す回路図である。
の第2の態様の構成を示す回路図である。
【図17】この発明の第5の実施例であるリング発振器
の構成を示す回路図である。
の構成を示す回路図である。
【図18】図17のリング発振器の動作を示すタイミン
グ図である。
グ図である。
【図19】従来のリング発振器の構成を示す回路図であ
る。
る。
【図20】リング発振器の適用分野を示す説明図であ
る。
る。
【図21】リング発振器の適用分野を示す説明図であ
る。
る。
1 電圧制御端子 1A 電圧制御端子 1B 電圧制御端子 2 出力端子 3 段数切り替え端子 4 電流制御端子 5 電源検出回路 6 シフトレジスタ 22 PMOSトランジスタ 33 NMOSトランジスタ G1〜G5 インバータ G4′ インバータ TF1〜TF4 CMOSトランスファゲート TF11〜TF1m CMOSトランスファゲート TF21〜TF2m CMOSトランスファゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年11月24日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0023
【補正方法】変更
【補正内容】
【0023】さらに、切り替え手段は、K<Nの場合
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータの入力が浮くのを
防止することができる。
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータの入力が浮くのを
防止することができる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0041
【補正方法】変更
【補正内容】
【0041】加えて、ループを構成するインバータの数
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして利用し、ルー
プを構成しないインバータの入力が浮くのを防止するこ
とができる。
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして利用し、ルー
プを構成しないインバータの入力が浮くのを防止するこ
とができる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0056
【補正方法】変更
【補正内容】
【0056】このような構成において、電源VDDが
4.2V(トランジスタ1個の電圧降下を0.7Vとす
る)を下回る場合、NMOSトランジスタT1〜T6が
完全にオンせず、NMOSトランジスタT7のゲート電
圧は抵抗R2を介して“L”(接地レベル)となり、N
MOSトランジスタT7がオフし、電源検出信号S5は
“L”となる。
4.2V(トランジスタ1個の電圧降下を0.7Vとす
る)を下回る場合、NMOSトランジスタT1〜T6が
完全にオンせず、NMOSトランジスタT7のゲート電
圧は抵抗R2を介して“L”(接地レベル)となり、N
MOSトランジスタT7がオフし、電源検出信号S5は
“L”となる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0062
【補正方法】変更
【補正内容】
【0062】加えて、ループを構成するインバータの数
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして利用し、ルー
プを構成しないインバータの入力が浮くのを防止するこ
とができる。
を3段構成にした場合、ループを構成しないインバータ
G4及びインバータG5をバッファとして利用し、ルー
プを構成しないインバータの入力が浮くのを防止するこ
とができる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0116
【補正方法】変更
【補正内容】
【0116】さらに、切り替え手段は、K<Nの場合
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータを利用し、ループ
を構成しないインバータの入力が浮くのを防止すること
ができる。
に、インバータ群の第(K+1)段〜第N段のインバー
タを発振信号を導出するためのバッファとして利用する
ため、ループを構成しないインバータを利用し、ループ
を構成しないインバータの入力が浮くのを防止すること
ができる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0130
【補正方法】変更
【補正内容】
【0130】その結果、第1の制御電圧で発振信号の発
振周波数を大きく変動させ、第2の制御電圧で発振信号
の発振周波数を微小に変動させることにより、比較的広
い周波数帯域で発振信号の発振周波数を精度よく制御す
ることができる。
振周波数を大きく変動させ、第2の制御電圧で発振信号
の発振周波数を微小に変動させることにより、比較的広
い周波数帯域で発振信号の発振周波数を精度よく制御す
ることができる。
【手続補正7】
【補正対象書類名】図面
【補正対象項目名】図4
【補正方法】変更
【補正内容】
【図4】
Claims (7)
- 【請求項1】 N個(NはN≧3を満足する奇数)のイ
ンバータが第1段から第N段にかけて直列に接続される
ことにより構成され、第N段のインバータの出力を発振
信号として外部に出力するインバータ群と、 切り替え信号を受け、該切り替え信号に基づき、前記イ
ンバータ群のループ段数K(Kは1≦K≦Nを満足する
奇数)を決定し、第K段のインバータの出力を第1段の
インバータの入力に帰還させるとともに、K<Nの場合
に、前記インバータ群の第(K+1)段〜第N段のイン
バータを前記発振信号を導出するためのバッファとして
利用する切り替え手段とを備えたリング発振器。 - 【請求項2】 N個(NはN≧3を満足する奇数)のイ
ンバータが第1段から第N段にかけて直列に接続される
ことにより構成されるインバータ群と、 電源電圧を受け、該電源電圧の電圧値に基づき、電源検
出信号を出力する電源検出手段と、 前記電源検出信号に基づき、前記インバータ群のループ
段数K(Kは1≦K≦Nを満足する奇数)を決定し、第
K段のインバータの出力を第1段のインバータの入力に
帰還させ、発振信号を出力させるための切り替え手段と
を備えたリング発振器。 - 【請求項3】 N個(NはN≧3を満足する奇数)のイ
ンバータが第1段から第N段にかけて直列に接続される
ことにより構成されるインバータ群と、 シリアル入力データを順次受け、前記シリアル入力デー
タからなる格納データを複数のシフト出力信号としてパ
ラレルに出力するシフトレジスタと、 前記複数のシフト出力信号に基づき、前記インバータ群
のループ段数K(Kは1≦K≦Nを満足する奇数)を決
定し、第K段のインバータの出力を第1段のインバータ
の入力に帰還させ、発振信号を出力させるための切り替
え手段とを備えたリング発振器。 - 【請求項4】 N個(NはN≧3を満足する奇数)のイ
ンバータが第1段から第N段にかけて直列に接続される
ことにより構成されるインバータ群と、 切り替え信号を受け、該切り替え信号に基づき、前記イ
ンバータ群のループ段数K(Kは1≦K≦Nを満足する
奇数)を決定し、第K段のインバータの出力を第1段の
インバータの入力に帰還させ、第K段のインバータの出
力を発振信号として出力させるとともに、K<Nの場合
に、前記インバータ群の第(K+1)段〜第N段のイン
バータの出力値を固定する切り替え手段とを備えたリン
グ発振器。 - 【請求項5】 制御電圧を受け、該制御電圧に基づき、
前記インバータ群の各インバータに流れる電流量を変更
する電流量制御手段をさらに備える請求項1ないし請求
項4のいずれか1項に記載のリング発振器。 - 【請求項6】 制御電流を受け、該制御電流に基づき、
前記インバータ群の各インバータに流れる電流量を変更
する電流量制御手段をさらに備える請求項1ないし請求
項4のいずれか1項に記載のリング発振器。 - 【請求項7】 N個(NはN≧3を満足する奇数)のイ
ンバータが第1段から第N段にかけて直列に接続され、
第N段のインバータの出力を第1段のインバータの入力
に帰還させるとともに発振信号として出力するインバー
タ群と、 第1の制御電圧を受け、該第1の制御電圧に基づき、前
記インバータ群を構成するN個のインバータのうち、一
部のインバータに流れる電流量を変更する第1の電流量
制御手段と、 第2の制御電圧を受け、該第2の制御電圧に基づき、前
記インバータ群を構成するN個のインバータのうち、他
の一部のインバータに流れる電流量を変更する第2の電
流量制御手段とを備えるリング発振器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5216014A JPH0774596A (ja) | 1993-08-31 | 1993-08-31 | リング発振器 |
US08/274,100 US5418499A (en) | 1993-08-31 | 1994-07-12 | Ring oscillator having selectable number of inverter stages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5216014A JPH0774596A (ja) | 1993-08-31 | 1993-08-31 | リング発振器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0774596A true JPH0774596A (ja) | 1995-03-17 |
Family
ID=16681954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5216014A Pending JPH0774596A (ja) | 1993-08-31 | 1993-08-31 | リング発振器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5418499A (ja) |
JP (1) | JPH0774596A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6714087B2 (en) | 2001-11-15 | 2004-03-30 | Renesas Technology Corp. | Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks |
US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
KR100724649B1 (ko) * | 1999-10-18 | 2007-06-04 | 소니 가부시끼 가이샤 | 발진 신호 생성 장치 및 발진 신호 생성 방법 |
KR100913023B1 (ko) * | 2007-09-14 | 2009-08-20 | 주식회사 동부하이텍 | 위상 클럭 발생기 |
JP2012100161A (ja) * | 2010-11-04 | 2012-05-24 | Olympus Corp | A/d変換装置 |
US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
KR101365327B1 (ko) * | 2012-07-31 | 2014-02-19 | 삼성전기주식회사 | 전압변화 보상형 오실레이터 및 오실레이터의 오차 보상방법 |
JP2022071035A (ja) * | 2015-10-30 | 2022-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5543730A (en) | 1995-05-17 | 1996-08-06 | Altera Corporation | Techniques for programming programmable logic array devices |
US5744991A (en) | 1995-10-16 | 1998-04-28 | Altera Corporation | System for distributing clocks using a delay lock loop in a programmable logic circuit |
KR0172758B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 주파수의 주기조절이 가능한 주파수발생기 |
US5739725A (en) * | 1996-01-29 | 1998-04-14 | International Business Machines Corporation | Digitally controlled oscillator circuit |
JP3564855B2 (ja) * | 1996-02-29 | 2004-09-15 | ソニー株式会社 | リングオシレータ及びpll回路 |
US6384630B2 (en) | 1996-06-05 | 2002-05-07 | Altera Corporation | Techniques for programming programmable logic array devices |
US5847617A (en) * | 1996-08-12 | 1998-12-08 | Altera Corporation | Variable-path-length voltage-controlled oscillator circuit |
JPH10201222A (ja) * | 1996-12-27 | 1998-07-31 | Fujitsu Ltd | 昇圧回路及びこれを用いた半導体装置 |
US5815043A (en) * | 1997-02-13 | 1998-09-29 | Apple Computer, Inc. | Frequency controlled ring oscillator having by passable stages |
US6037810A (en) * | 1997-08-26 | 2000-03-14 | Advanced Mirco Devices, Inc. | Electronic system having a multistage low noise output buffer system |
JPH11205094A (ja) * | 1998-01-20 | 1999-07-30 | Fujitsu Ltd | 周波数可変発振器 |
FR2781621A1 (fr) * | 1998-07-21 | 2000-01-28 | St Microelectronics Sa | Amplificateur de sortie cmos independant de la temperature, de la tension d'alimentation et de la qualite de fabrication de ses transistors |
US6346827B1 (en) | 1998-09-09 | 2002-02-12 | Altera Corporation | Programmable logic device input/output circuit configurable as reference voltage input circuit |
US6483886B1 (en) | 1999-01-08 | 2002-11-19 | Altera Corporation | Phase-locked loop circuitry for programmable logic devices |
US6472903B1 (en) | 1999-01-08 | 2002-10-29 | Altera Corporation | Programmable logic device input/output architecture with power bus segmentation for multiple I/O standards |
US6252419B1 (en) | 1999-01-08 | 2001-06-26 | Altera Corporation | LVDS interface incorporating phase-locked loop circuitry for use in programmable logic device |
US6218876B1 (en) | 1999-01-08 | 2001-04-17 | Altera Corporation | Phase-locked loop circuitry for programmable logic devices |
US6177844B1 (en) | 1999-01-08 | 2001-01-23 | Altera Corporation | Phase-locked loop or delay-locked loop circuitry for programmable logic devices |
US6414522B1 (en) * | 2000-09-14 | 2002-07-02 | Silicon Storage Technology, Inc. | Bias generating circuit for use with an oscillating circuit in an integrated circuit charge pump |
US6650190B2 (en) * | 2001-04-11 | 2003-11-18 | International Business Machines Corporation | Ring oscillator with adjustable delay |
US6628154B2 (en) * | 2001-07-31 | 2003-09-30 | Cypress Semiconductor Corp. | Digitally controlled analog delay locked loop (DLL) |
US7321601B2 (en) | 2001-09-26 | 2008-01-22 | General Atomics | Method and apparatus for data transfer using a time division multiple frequency scheme supplemented with polarity modulation |
AU2002337701A1 (en) * | 2001-09-26 | 2003-04-07 | General Atomics | Tunable oscillator |
US7609608B2 (en) * | 2001-09-26 | 2009-10-27 | General Atomics | Method and apparatus for data transfer using a time division multiple frequency scheme with additional modulation |
US6895059B2 (en) * | 2001-09-26 | 2005-05-17 | General Atomics | Method and apparatus for data transfer using a time division multiple frequency scheme |
US7342973B2 (en) * | 2001-09-26 | 2008-03-11 | General Atomics | Method and apparatus for adapting multi-band ultra-wideband signaling to interference sources |
US7236464B2 (en) * | 2001-09-26 | 2007-06-26 | General Atomics | Flexible method and apparatus for encoding and decoding signals using a time division multiple frequency scheme |
US6809602B2 (en) * | 2001-10-11 | 2004-10-26 | International Business Machines Corporation | Multi-mode VCO |
AU2003294204A1 (en) * | 2002-02-20 | 2004-05-04 | General Atomics | Method and apparatus for data transfer using a time division multiple frequency scheme with additional modulation |
US6832173B1 (en) | 2002-07-30 | 2004-12-14 | Altera Corporation | Testing circuit and method for phase-locked loop |
US7010376B2 (en) * | 2002-10-25 | 2006-03-07 | Pulp And Paper Research Institute Of Canada | Diagnostic for poorly tuned control loops |
US6867616B1 (en) | 2003-06-04 | 2005-03-15 | Altera Corporation | Programmable logic device serial interface having dual-use phase-locked loop circuitry |
US7019570B2 (en) * | 2003-09-05 | 2006-03-28 | Altera Corporation | Dual-gain loop circuitry for programmable logic device |
US7719343B2 (en) * | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
US6924678B2 (en) * | 2003-10-21 | 2005-08-02 | Altera Corporation | Programmable phase-locked loop circuitry for programmable logic device |
US6963250B2 (en) * | 2003-11-20 | 2005-11-08 | International Business Machines Corporation | Voltage controlled oscillator with selectable frequency ranges |
TWI281787B (en) * | 2003-11-25 | 2007-05-21 | Sanyo Electric Co | Oscillation circuit |
US7091760B1 (en) | 2004-02-25 | 2006-08-15 | Altera Corporation | DLL with adjustable phase shift using processed control signal |
US7073629B2 (en) * | 2004-02-26 | 2006-07-11 | The Boeing Company | Ladder support apparatus and methods |
US7215212B2 (en) * | 2004-04-12 | 2007-05-08 | General Electric Company | Apparatus for monitoring temperature and method for operating same |
US7075365B1 (en) | 2004-04-22 | 2006-07-11 | Altera Corporation | Configurable clock network for programmable logic device |
US7230495B2 (en) | 2004-04-28 | 2007-06-12 | Micron Technology, Inc. | Phase-locked loop circuits with reduced lock time |
US7436228B1 (en) | 2005-12-22 | 2008-10-14 | Altera Corporation | Variable-bandwidth loop filter methods and apparatus |
US7728674B1 (en) | 2006-05-19 | 2010-06-01 | Altera Corporation | Voltage-controlled oscillator methods and apparatus |
US7546410B2 (en) * | 2006-07-26 | 2009-06-09 | International Business Machines Corporation | Self timed memory chip having an apportionable data bus |
US7917788B2 (en) * | 2006-11-01 | 2011-03-29 | Freescale Semiconductor, Inc. | SOC with low power and performance modes |
US20090251223A1 (en) * | 2008-04-02 | 2009-10-08 | Nassif Sani R | Techniques for characterizing performance of transistors in integrated circuit devices |
US8816659B2 (en) | 2010-08-06 | 2014-08-26 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
WO2010008586A2 (en) * | 2008-07-18 | 2010-01-21 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
TWI456372B (zh) * | 2010-05-25 | 2014-10-11 | Optromax Electronics Co Ltd | 訊號產生裝置 |
US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
US8350628B1 (en) | 2011-02-15 | 2013-01-08 | Western Digital Technologies, Inc. | Gate speed regulator dithering ring oscillator to match critical path circuit |
EP2634919A1 (en) * | 2012-02-29 | 2013-09-04 | Nxp B.V. | Level shifter, oscillator circuit using the same and method |
CN106875878B (zh) * | 2017-02-27 | 2020-04-14 | 京东方科技集团股份有限公司 | 温度检测电路、显示面板及显示装置 |
US9897127B1 (en) | 2017-05-02 | 2018-02-20 | General Electric Company | Fastening device with integrated sensor |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4517532A (en) * | 1983-07-01 | 1985-05-14 | Motorola, Inc. | Programmable ring oscillator |
US4978927A (en) * | 1989-11-08 | 1990-12-18 | International Business Machines Corporation | Programmable voltage controlled ring oscillator |
JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
-
1993
- 1993-08-31 JP JP5216014A patent/JPH0774596A/ja active Pending
-
1994
- 1994-07-12 US US08/274,100 patent/US5418499A/en not_active Expired - Fee Related
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100724649B1 (ko) * | 1999-10-18 | 2007-06-04 | 소니 가부시끼 가이샤 | 발진 신호 생성 장치 및 발진 신호 생성 방법 |
US6714087B2 (en) | 2001-11-15 | 2004-03-30 | Renesas Technology Corp. | Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks |
US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
KR100913023B1 (ko) * | 2007-09-14 | 2009-08-20 | 주식회사 동부하이텍 | 위상 클럭 발생기 |
JP2012100161A (ja) * | 2010-11-04 | 2012-05-24 | Olympus Corp | A/d変換装置 |
US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
KR101365327B1 (ko) * | 2012-07-31 | 2014-02-19 | 삼성전기주식회사 | 전압변화 보상형 오실레이터 및 오실레이터의 오차 보상방법 |
JP2022071035A (ja) * | 2015-10-30 | 2022-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US11870393B2 (en) | 2015-10-30 | 2024-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device each having oscillator |
Also Published As
Publication number | Publication date |
---|---|
US5418499A (en) | 1995-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0774596A (ja) | リング発振器 | |
KR102509824B1 (ko) | 발진기 | |
US5767748A (en) | Voltage controlled oscillator and voltage controlled delay circuit | |
CA2159762C (en) | Duty cycled control implemented within a frequency synthesizer | |
US5463353A (en) | Resistorless VCO including current source and sink controlling a current controlled oscillator | |
US5859571A (en) | Frequency trimmable oscillator and frequency multiplier | |
JP2000059181A (ja) | 電圧制御発振器 | |
EP0624950A2 (en) | Delay matching circuit | |
JP3519143B2 (ja) | 電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びpll回路 | |
US5081428A (en) | Voltage controlled oscillator having 50% duty cycle clock | |
JP2000049589A (ja) | 共通モ―ド論理回路 | |
US6177846B1 (en) | Ring oscillator type voltage controlled oscillator | |
EP2381577A2 (en) | Current-controlled oscillator | |
US5485110A (en) | ECL differential multiplexing circuit | |
JPH09284125A (ja) | 可変遅延回路 | |
US6714087B2 (en) | Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks | |
US20100013535A1 (en) | Latch circuit | |
KR19980024592A (ko) | 반도체 회로 | |
US6507229B1 (en) | Voltage controlled delay circuit | |
JPH0661801A (ja) | 発振器 | |
JP2001094418A (ja) | 電圧制御発振器 | |
US6756853B2 (en) | Supply variation tolerant VCO | |
JP3857542B2 (ja) | 遅延回路 | |
JP2948553B2 (ja) | 半導体回路 | |
US9537476B1 (en) | Level shifter with low duty cycle variation |